KR100581773B1 - 트렌치 내에 수직 트랜지스터를 제조하는 방법, 수직 트랜지스터 및 이를 포함하는 반도체 제품 - Google Patents

트렌치 내에 수직 트랜지스터를 제조하는 방법, 수직 트랜지스터 및 이를 포함하는 반도체 제품 Download PDF

Info

Publication number
KR100581773B1
KR100581773B1 KR1020047001162A KR20047001162A KR100581773B1 KR 100581773 B1 KR100581773 B1 KR 100581773B1 KR 1020047001162 A KR1020047001162 A KR 1020047001162A KR 20047001162 A KR20047001162 A KR 20047001162A KR 100581773 B1 KR100581773 B1 KR 100581773B1
Authority
KR
South Korea
Prior art keywords
trench
semiconductor layer
semiconductor
deposited
conductive material
Prior art date
Application number
KR1020047001162A
Other languages
English (en)
Other versions
KR20040017837A (ko
Inventor
비르너알버트
루에쩬죠엔
Original Assignee
인피네온 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피네온 테크놀로지스 아게 filed Critical 인피네온 테크놀로지스 아게
Publication of KR20040017837A publication Critical patent/KR20040017837A/ko
Application granted granted Critical
Publication of KR100581773B1 publication Critical patent/KR100581773B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Element Separation (AREA)

Abstract

수직 트랜지스터를 제작하기 위하여 측벽(6)이 단결정 반도체 기판(2)으로 형성되어 있으며 바닥부(8)가 다결정 반도체 기판(10)으로 형성되어 있는 트렌치(4)가 제공된다. 절연 물질로 구성된 트랜지션 영역(12)은 측벽(6)과 바닥부(8) 사이에 위치한다. 반도체 층은 트랜지션 영역(12)의 물질에 따라서 선택적으로 증착되어, 에피텍셜 반도체 층(24)이 측벽 위에서 성장하고 반도체 층(26)이 바닥부(8) 위에서 성장하고 이 두 층 사이에 공간이 남게된다. 증착된 반도체 층(24, 26)은 부분적으로만 전류의 흐름을 제한하는 얇은 유전체(28)로 덮히며, 공간은 전도성 물질(30)로 채워진다. 곧이은 열처리에서 도펀트는 전도성 물질(30)로부터 에피텍셜 반도체 층(26)으로 확산하여 그곳에 도펀트 영역(44)을 형성한다. 얇은 유전체(28)는 반도체 기판(2)으로 도펀트가 확산되는 것을 제한하고 에피텍셜 반도체 층(26)으로 결정 격자 결함이 퍼지는 것을 막는다.

Description

트렌치 내에 수직 트랜지스터를 제조하는 방법, 수직 트랜지스터 및 이를 포함하는 반도체 제품{METHOD FOR FABRICATING A VERTICAL TRANSISTOR IN A TRENCH, AND VERTICAL TRANSISTOR}
본 발명은 반도체 기술, 보다 구체적으로는, 반도체 메모리에 사용되는 기술 분야에 관한 것으로서, 트렌치 내에 수직 트랜지스터를 제작하는 방법 및 트렌치 내의 수직 트랜지스터에 관한 것이다.
차세대의 반도체 제품으로는 100nm 미만의 피처 사이즈 F(feature sizes)가 사용될 것이다. 피처 사이즈는 리쏘그래피를 이용하여 얻을 수 있는 최소의 해상도로 이해된다. 사용되는 리쏘그래피 공정의 개량의 일환으로, 더욱 작은 피처 사이즈를 얻을 수는 있지만, 이것은 전체 제조 공정에 더 많은 요구를 발생시킨다.
피처 사이즈를 계속적으로 감소시킴으로써, 동적 반도체 메모리(DRAM)에 있어서 평면 선택 트랜지스터로부터 수직 선택 트랜지스터로의 전환이 예측되며, 수직 선택 트랜지스터는 트렌치 커패시터의 상부에 집적될 수 있다. 이러한 저장 커패시터와 선택 트랜지스터의 배열에 있어서의 변화는, 한편으로는, 충진하는널 길이가 100nm 미만인 평면 트랜지스터에 존재하는 물리적 한계에 의해서 야기된다. 예로서, 이러한 작은 채널 길이는 누설 전류 증가의 위험을 감출 수 있다. 게다가, 채널의 단면이 작으면, 흐를 수 있는 최대 전류량이 제한된다. 다른 한편으로는, 셀을 수직으로 설계하는 변화는, 가능한 한 소형인 메모리 셀, 다시 말해 작은 측면 방향 크기를 갖고자 하는 소망에 의해서 이루어진다. 메모리 셀의 크기는 많은 경 곱셈 F*F가 된다. 셀을 수직적으로 설계하는 것을 바람직하게 하는 다른 문제는 트렌치 커패시터의 내부 전극과 선택 트랜지스터 사이의 커넥션(매립형 스트랩)의 형성에 있다. 이것은, 이 커넥션이 도펀트의 외방확산으로 인해 소정의 길이를 갖게 되고 이로 인해 인접한 메모리 셀들 사이에 크로스토크(crosstalk)의 위험을 일으킬 수 있기 때문이다.
수직 트랜지스터에서는, 측면 트랜지스터의 경우와 달리, 트랜지스터 채널이 반도체 기판의 주요 면에 대하여 수직 방향으로 배열된다.
뿐만 아니라, 수직 트랜지스터를 갖는 메모리 셀에서는, 사용된 피처 사이즈 F와는 독립적으로 선택 트랜지스터의 채널 길이를 설정할 수 있다는 중요한 장점이 있다.
트렌치 내에 수직 트랜지스터를 제조하는 방법은 예를 들어 US 6,093,614 및 US 5,365,097에 기재되어 있다. 양 방법에서는, 에피텍셜 반도체 층이 수직적으로 배열된 채널 영역을 형성하기 위해 커패시터 트렌치의 측벽 상에 증착된다. 도핑된 폴리실리콘으로 채워져 있는 트렌치 바깥쪽에 도펀트가 확산되어 에피텍셜 반도체 층에 드레인 영역이 형성된다. 이러한 방법의 문제점은 외방확산이 공간적으로 에피텍셜 반도체 층에 한정되지 않고 단결정의 반도체 기판으로까지 계속되며 이로써 인접 메모리 셀의 외방확산 영역과 연결될 수 있다. 이 공지된 방법의 또 다른 결점은 트렌치의 바닥부에 있는 폴리실리콘 상에도 에피텍셜 반도체 층이 성장한다는 것이다. 다결정인 기판 물질로 인해 그 위치에 있는 에피텍셜 반도체 층은 다결정일 수밖에 없으며, 결과적으로 에피텍셜 반도체 층은 결정의 격자 결함을 가질 수 있다. 특히, 측벽의 다결정 기판 물질 위에, 또한 단결정 반도체 물질 위에 증착된 반도체 층이 함께 성장할 때 결정의 격자 결함이 누적되어 있는 에피텍셜 클로징 연결(epitaxial closing joint)이 형성된다. 그러나 결정의 격자 결함은 트랜지스터의 성능에 좋지 않은 영향을 미친다.
후술하는 내용에서 본 발명은 실시예와 도면의 설명을 참조하여 기술될 것이다.
도 1-1 내지 1-14는 본 발명에 따른 제 1 실시예의 방법을 도시하고 있으며,
도 2-1 내지 2-11은 본 발명에 따른 제 2 실시예의 방법을 도시하고 있으며, 그리고
도 3은 트렌치와 수직 트랜지스터의 평면을 도시하고 있다.
도 1-14와 도 2-11은 본 발명의 따른 수직 트랜지스터의 실시예와 메모리 셀의 실시예를 도시하고 있다.
그러므로, 본 발명은 트렌치 내에 수직 트랜지스터를 제조하는 방법에 있어서, 에피텍셜 반도체 층에 실질적으로 결함이 없으며 또한 외방확산이 공간적으로 제한되는 방법을 제공하는데 그 목적이 있다.
본 발명에 따르면 이와 같은 목적은 다음의 단계에 의해서 달성된다.
즉, 트렌치를 제공하되, 트렌치의 바닥부 및 적어도 하나의 측벽은 적어도 반도체 물질의 특정 영역으로 이루어지고, 트렌치는 반도체 물질로 이루어진 바닥부의 영역과 측벽의 영역 사이에 절연 물질을 포함하는 트랜지션 영역을 갖는 단계와,
반도체 물질로 이루어진 트렌치의 측벽과 바닥부의 영역 위에 반도체 물질을 선택적으로 증착하여 반도체 층을 형성하되, 그 동안, 적어도 측벽 상에 증착된 반도체 층이 에피텍셜 반도체 층으로서 성장하는 단계와, 바닥부와 측벽 상에 증착된 반도체 층들 사이에 공간이 남아 있는 단계와,
증착된 두 개의 반도체 층 중 적어도 하나의 층 위에, 전류를 부분적으로만 제한하는 얇은 유전체를 형성하는 단계와,
증착된 두 개의 반도체 층 사이의 공간을 전도성 물질로 충진하는 단계와,
성장한 에피텍셜 반도체 층 상에 게이트 유전체와 게이트 전극을 형성하는 단계를 포함하는 방법에 의해서 달성된다.
본 발명에 따르면 에피텍셜 반도체 층은 US 6,093,614에서와 같이 트렌치 전체를 충진하지 않으며, 또한 US 5,365,097에서와 같이 트렌치의 바닥부 상에 증착된 폴리실리콘과 함께 성장하지 않는 대신, 반도체 층이 이들 사이에 공간을 남기고 증착된다. 이것은 에피텍셜 클로징 연결과 결정의 격자 결함을 유리하게도 방지한다. 특히, 측벽 상에서 성장한 에피텍셜 반도체 층은 결함이 없으며 따라서 이 위치에 완벽한 트랜지스터 채널이 형성될 수 있다. 또한 후속 공정에서 결정의 격자 결함이 형성되는 것을 억제하기 위해 부분적으로만 전류를 제한하는 얇은 유전체가 적어도 에피텍셜 반도체 층 위에 형성되며, 공간은 전도성 물질로 채워진다. 이는 두 가지 역할을 한다. 먼저, 측벽 상에서 성장한 에피텍셜 반도체 층은 단결정 형태가 아닌 반도체 층으로부터 격리되므로 결정의 격자 결함이 에피텍셜 반도체 층으로 확대되지 않는다. 따라서 얇은 유전체는 증착된 전도성물질과 에피텍셜 반도체 층 사이에서 연결 또는 버퍼 층의 역할을 한다. 두 번째로 얇은 유전체는 도펀트가 전도성 물질을 벗어나 에피텍셜 반도체 층과 인접한 단결정 반도체 기판으로 확산되는 것을 막는다. 따라서, 공정 중에 형성된 도핑 영역은 보다 작아지고 단결정 반도체 기판으로까지 확대되지 않는다. 인접한 트랜지스터의 도핑 영역과 서로 겹쳐질 위험은 현저하게 줄어든다. 그러므로, 그 내부에 수직 트랜지스터가 형성된 트렌치는 공간적으로 가깝게 배열될 수 있다. 이러한 방식으로 만들어진 수직 트랜지스터의 또 다른 장점은 채널의 단면적과 채널의 길이를 정하는데 선택이 자유롭다는데 있다. 실질적으로 채널의 길이는 에피텍셜 층의 길이에 의해 미리 정해진다. 반대로 채널의 단면적은 이 층의 두께에 의해 미리 정해진다.
반도체 층의 증착은 바람직하게는 트랜지션 영역의 물질에 따라 선택적으로 이루어지므로 반도체 물질로 이루어진 기판 위에서만 반도체 층이 성장하게 된다. 또한, 선택성이 좋을 수록 보다 좋은 반도체 층을 형성할 수 있다.
얇은 유전체가 전류의 흐름을 수용 가능한 정도만 줄일 수 있게 하기 위해서는 2개 내지 3개의 단층으로 제한되는 것이 바람직하다. 이 경우 두께는 약 5 Å일 수 있다. 얇은 유전체에 의해 결정된 접촉 저항은 약 1 Kohm의 범주 내 이어야 한다. 에피텍셜 반도체 영역과 증착된 반도체 물질 사이의 면적이 비교적 넓기 때문에 얇은 유전체에 의해 발생된 저항의 크기가 그리 크지 않다. 유전체는 바람직하게는 자기 지연(self-retarding) 공정을 이용하여 만들어진다. 암모니아 함유 대기에서 약 700 ℃로 약 10 분간 실리콘을 질화시키는 것이 이러한 공정의 한 예이다.
얇은 유전체는 실리콘 질화물로 이루어지는 것이 바람직하며, 증착된 반도체 층은 실리콘으로 이루어지는 것이 바람직하다. 또한, 얇은 유전체는 반도체 층을 가열 질화하여 생성된다.
본 발명에 따른 방법의 유리한 실시예에서, 트렌치의 측벽은 단일 결정 형태의 반도체 기판에 의해 이루어지며, 트렌치의 바닥부를 형성하는 반도체 물질은 다결정 반도체 물질로 이루어진다. 이러한 경우, 다결정 반도체 물질은 제 1 전도성을 갖고 단결정 형태의 반도체 기판은 제 2 전도성을 갖는 것이 바람직하다. 기판 위에 증착된 반도체 층은 기판의 도핑을 채용하는 것이 바람직하다. 예를 들어, 측벽과 바닥부 상에 선택적으로 증착된 반도체 물질은 측벽의 단결정 반도체 물질이 갖는 전도성을 갖는 것이 바람직하다. 이어지는 도핑 단계에서 바닥부에 있는 다결정 반도체 물질의 전도성을 정하기 위해, 예를 들어 이온 주입에 의해 바닥부 위에 증착되어 있던 반도체 물질의 도핑이 바뀐다.
증착된 반도체 층의 결정성은 특히 그 위에 반도체 층이 증착되는 기판의 결정성에 좌우되기 때문에 트렌치의 바닥부에서 증착되었던 반도체 층은 다결정의 형태로 성장한다. 뿐만 아니라, 에피텍셜 반도체 층이 성장하는 동안 원위치에서(in situ) 도핑되는 것이 편리하다. 도핑의 정도는 증착 과정 중 변경할 수 있다. 트렌치의 단면이 원형 또는 타원형이라면 트랜지스터 채널의 특성을 최적화 하기 위해 원형 또는 동심원의 형태로 동일한 또는 다른 도펀트 농도를 갖는 영역을 형성할 수 있다. 균일한 특성을 갖는 채널의 단면적이 넓은 것이 (만일, 게이트 유전체로의 증가한 도펀트의 농도에 대해 적절하다면) 유리하다.
기판의 표면에 대하여 수평적으로 배열된 트렌치의 단면은 일반적으로 타원형이다. 이 경우, 곡률이 큰 영역이 반도체 기판으로 주입되는 절연 영역에 의해 잘려질 수 있다. 이 경우, 에피텍셜 반도체 영역은 서로 반대쪽을 향하는 두 개의 반구(half-shell)로 구성된다.
얇은 유전체는 전도성 물질에 대해 에피텍셜 반도체 층을 적어도 구분해야 한다. 또는, 얇은 유전체가 트렌치 바닥부에 증착된 반도체 층 위에 부가적으로 제공될 수 있다.
오직 에피텍셜 반도체 층 위에만 얇은 유전체를 형성하는 방법 중 하나는, 얇은 유전체는 증착된 모든 반도체 층 위에 형성되고, 전도성 물질이 공간을 충진하기 전에 절연층이 이방성 증착 공정에 의해 증착되고 이후 등방적으로 에칭되어 상기 절연층이 상기 트렌치의 수직 표면에서는 제거되고 상기 트렌치의 상기 바닥부에서는 실질적으로 남아있는 방법이다.
이 경우, 공간을 전도성 물질로 충진하기 위하여 먼저 전도성 물질로 모든 트렌치를 충진하고, 측벽에 적용된 에피텍셜 반도체 층 위쪽으로 트렌치의 입구 영역에 마스크를 형성한 후 마스크를 이용하여 이방성 에칭을 수행하되, 전도성 물질은 공간까지 트렌치에서 제거됨과 동시에 트렌치의 내부를 향하고 있는 에피텍셜 반도체 층의 표면이 노출되며, 에피텍셜 반도체 층의 노출된 표면 위에 게이트 유전체가 형성되는 것이 바람직하다.
뿐만 아니라, 이방성 에칭은 트렌치의 바닥부에 남아 있는 절연층에서 정지하고, 절연층과 얇은 유전체는 트렌치의 바닥부에서 제거되며, 이렇듯 전도성 물질과 트렌치의 바닥부에 증착된 반도체 층 사이에 형성된 공동은 다른 전도성 물질로 충진하는 것이 효과적이다.
위 다른 전도성 물질은 폴리실리콘이나 텅스텐 실리사이드로 이루어지는 것이 바람직하다. 이러한 경우, 폴리실리콘은 제 1 전도성을 가질 수 있으며 매우 강하게 도핑되어 있을 수 있다.
에피텍셜 반도체 층에서 제 1 전도성을 갖는 도핑 영역을 형성하기 위해서 열처리 공정이 행해지며 이에 따라 도펀트가 전도성 물질로 부터, 적절하다면 바닥부에 위치한 또는 증착된 다결정 반도체 물질로 부터 에피텍셜 반도체 층 위에 형성된 얇은 유전체를 통과하여 에피텍셜 반도체 층으로 확산된다. 열처리 공정은 예를 들어, 1050℃에서 1 분간 행해진다. 이 가열 공정은 다른 목적을 위해 필요한 가열 공정의 일부로서 행해질 수 있는 것이 바람직하다. 이 경우, 예를 들어, 실제로 절연 물질로 충진하기 전에 반도체 기판을 에칭하여 만든 격리 트렌치의 측벽에 약 10 nm 두께의 산화물 층을 제공하는 산화 단계를 수행하는 것이 좋다. 다른 공정 역시 산화 공정으로서, 이 공정에서 활성 영역으로 사용되지 않는 반도체 기판의 표면을 패시베이션 한다.
특히 트렌치가 커패시터 트렌치의 상부이고, 트렌치의 바닥부에 위치한 반도체 물질은 트렌치 커패시터의 내부 커패시터 전극의 다결정 반도체 물질로 이루어지는 것이 바람직하다. 이 경우, 어떠한 부가적인 평면적 공간도 필요로 하지 않는 수직 선택 트랜지스터가 커패시터 트렌치의 상부에 형성된다. 수직 트랜지스터는 완전히 커패시터 트렌치 내에 집적된다.
트렌치는 그 단면이 리쏘그래피에 의해 얻을 수 있는 최소의 피처 사이즈보다 클 수 있으며, 예를 들어, 측면 트랜지스터의 제조에 사용될 수 있다는 잇점이 있다. 수평적으로 형성된 트랜지스터와 비교해 보면, 수직 트랜지스터는 부가적으로 측면 공간을 필요로 하지 않는다. 그러므로, 개별적인 커패시터 트렌치가 서로 더욱 가깝게 배열될 수 있다. 그러나, (하나의 커패시터 트렌치의 트렌치 벽으로부터 인접한 커패시터 트렌치의 트렌치 벽까지 측정된) 두 개의 커패시터 트렌치 사이의 최소 측면 거리는 내부 커패시터 전극과 선택 트랜지스터의 드레인 영역이 서로 접촉하게 하기 위해 형성된 외방확산 영역(매립형 스트랩)의 크기에 따라 결정된다. 이 경우, 본 발명에서는 얇은 유전체로 인해 외방확산 영역의 정도가 제한되어 외방확산 영역이 반도체 기판으로까지 연장되지 않으므로 이 거리를 보다 줄일 수 있게 한다. 또한 실질적으로 외방확산 영역을 에피텍셜 반도체 층까지로 제한하기 위해서 외방확산 영역을 보호 클래딩 뒤쪽에 형성하는 것이 바람직할 수 있다. 예를 들어, 트렌치 커패시터의 절연 칼라가 이러한 방식의 보호 클래딩을 나타낸다. 본 발명의 방법에 따라 최소 측면 거리가 줄어듦으로써 다른 한편으로는 커패시터 트랜지스터의 일정한 패킹 밀도를 유지하면서 트렌치의 단면적의 크기를 늘릴 수 있다. 지름이 늘어남에 따라 트렌치 커패시터의 제작에 있어서 일 범위의 공정 기술에 있어서의 장점들을 제공한다. 특히, 커패시터 트렌치의 모든 에칭, 패터닝, 그리고 증착 단계는 가용 공간의 확대로 보다 쉽게 수행될 수 있다. 이러한 단계로는 커패시터 트렌치 자체를 에칭하는 것, 커패시터 트렌치 상부에 절연 칼라를 형성하는 것, 저장 절연체를 형성하는 것, 그리고 내부 커패시터 전극을 형성하기 위한 충진 물질을 증착하는 것 등을 예로 들 수 있다. 뿐만 아니라, 커패시터 트렌치의 단면적이 커질수록 내부 커패시터 전극의 직렬 저항이 줄어들게 된다. 또한 저장 커패시턴스를 늘리기 위해 커패시터 트렌치 내에 표면적을 늘리는 조치를 수행하기가 용이해진다. 이 경우, 반구형 실리콘 그레인(hemisperical silicon grain, HSG) 또는 웨비 트렌치(wavy trench)가 이용될 수 있다.
본 발명은 다음의 단계에 의해서 달성된다.
즉, 제 2 전도성을 갖는 단결정 반도체 물질에 트렌치를 형성하되, 트렌치는 상부로부터 떨어져 있고 유전체와 정렬되며 제 1 전도성의 도핑된 다결정 반도체 물질로 충진되어, 상측 부분 트렌치가 다결정 반도체 물질 이상으로 연장된 채로 남아 있게 하고, 트랜지션 영역은 상기 부분 트렌치의 바닥부에 대략 고리 형상으로 이어져 부분 트렌치의 상기 바닥부에 위치한 다결정 반도체 물질과 부분 트렌치의 측벽을 형성하는 단결정 반도체 물질 사이에 배치되는 절연 물질을 포함하는 단계와,
부분 트렌치의 측벽 및 바닥부 상에 반도체 물질을 선택적으로 증착하여 반도체 층을 형성하되, 그 동안, 측벽 상에 증착된 반도체 층은 에피텍셜 반도체 층으로서 성장하는 단계와, 바닥부 상에 증착된 반도체 층은 다결정 반도체 층으로서 성장하는 단계와, 증착된 두 개의 반도체 층들 사이에 공간이 남아 있는 단계와,
에피텍셜 반도체 층 상에, 전류를 부분적으로만 제한하는 얇은 유전체를 형성하는 단계와,
증착된 두 개의 반도체 층 사이의 공간을 제 1 전도성을 갖는 도핑된 다결정 반도체 물질로 충진하는 단계와,
에피텍셜 반도체 층 상에 게이트 유전체 및 게이트 전극을 형성하는 단계와,
열처리를 실행하고, 그 결과로, 제 1 전도성을 갖는 도펀트가 증착된 다결정 반도체 물질로부터 얇은 유전체를 거쳐 에피텍셜 반도체 층으로 확산되어, 제 1 전도성을 갖는 도핑 영역을 형성하는 단계를 포함하는 방법에 의해서 달성된다.
뿐만 아니라, 본 발명은 적어도 하나의 측벽과 바닥부를 갖는 트렌치 내에 수직 트랜지스터를 제공하는데 목적이 있다. 수직 트랜지스터의 채널 영역은 측벽 상에 증착된 에피텍셜 반도체 층에 형성되고 에피텍셜 반도체 층은 트렌치의 바닥부를 형성하는 반도체 물질에 전도적 방식으로 연결되어 수직 트랜지스터가 실질적으로 결함 없는 채널 영역과 더욱 작은 외방확산 영역을 갖도록 한다. 수직 트랜지스터는 예를 들어 앞서 언급한 US 5,365,097에 기재되어 있다.
전술한 수직 트랜지스터에서는 전류의 일부만을 제한하는 얇은 유전체가 에피텍셜 반도체 층과 전기적으로 전도적인 물질 사이에 배열됨으로써 상기 목적을 이룰 수 있다.
트렌치의 측벽은 서로 반대쪽을 향하고 있는 두 개의 반구형으로 형성된 에피텍셜 반도체 층을 따라 연속적인 표면을 형성하는 것이 바람직하다.
수직 트랜지스터는 적어도 하나의 메모리 셀을 포함하는 반도체 제품의 일부가 되는 것이 바람직하며, 이 반도체 제품은 다음을 포함하는 메모리 셀을 포함한다.
즉, 반도체 기판 내에 형성되고 상부와 하부를 갖는 트렌치와,
트렌치의 적어도 하부에 배열된 저장 유전체(16)와,
트렌치의 하부에 배열된 커패시터 전극, 및 반도체 기판으로 형성되는 다른 커패시터 전극과,
상기 트렌치의 상부 내에 수직 트랜지스터를 포함하되, 측벽은 반도체 기판에 의해서 형성되고, 바닥부는 하부에 배열된 커패시터 전극에 의해서 형성된다.
본 발명에 대한 설명은 도 1-1에 도시된 구조부터 시작한다. 바람직하게는 실리콘으로 이루어진, 단일 결정 형태로 p-도핑된 반도체 기판(2) 내에 트렌치(4)가 있으며 트렌치의 측벽(6)은 단결정 반도체 기판(2)으로 이루어져 있다. 트렌치(4)의 바닥부(8)에는 다결정 반도체 물질(10), 바람직하게는 n-도핑된 폴리실리콘이 있다. 뿐만 아니라, 바닥부(8)의 가장자리 영역에는 절연 물질로 이루어진 트랜지션 영역(12)이 있어 측벽(6)과 바닥부(8)를 격리시키고 있다. 메모리 셀의 커패시터 트렌치인 경우에는 트랜지션 영역(12)이 트렌치 커패시터의 절연 칼라에 의해 형성된다. 트렌치(4)는 반도체 기판(2)의 깊이까지 뚫린 커패시터 트렌치의 위쪽 일부의 트렌치이다. 도 1-1에서는 커패시터 트렌치 내에 부분적으로 형성된 트렌치 커패시터의 내부 커패시터 전극(14)만이 도시되어 있으며, 내부 커패시터 전극(14)은 n-도핑된 폴리실리콘으로 형성되어 있다. 어느 정도까지는 반도체 기판(2)으로 형성된 저장 유전체(16)와 외부 커패시터 전극(18)을 구별하는 것이 가능하며, 그 위치에서 반도체 기판(2)은 n-도핑 되어 있다.
단결정 반도체 기판(2)은 그 상부 가장자리가 약 8 nm 두께의 산화물 패드(20)와 약 200 nm의 질화물 패드(22)로 덮여 있다. 노출된 트렌치(4)는 바닥부(8)에서 반도체 기판(8)의 상부 가장자리까지 이어지며 약 250 에서 500 nm 정도 이다. 먼저 트렌치(4)의 측벽(6) 상에 있을 수 있는 저장 유전체가 제거된다. 저장 유전체(16)는 산질화물(oxynitride) 또는 실리콘 산화물과 실리콘 질화물로 구성된 2층 시스템으로 이루어지는 것이 바람직하며, 따라서 예를 들어 실리콘 질화물로 이루어진 절연 칼라(12)에 대해서 상당한 정도까지 선택적으로 제거될 수 있다. 저장 유전체(16)가 부분적으로 실리콘 질화물로 이루어진다면 이러한 유전체를 제거하는데 일정 정도의 절연 칼라(12)가 제거되기는 하지만 절연 칼라가 저장 유전체보다 상당히 두껍기 때문에 (약 5 내지 6배 더 두껍다) 절연 칼라의 제거되는 정도는 무시할 수 있다.
이후 반도체 층(24, 26)은 전술한 방식으로 노출되고 또한 희석된 불산(hydrofluoric acid)에 습식-화학적으로 세척된 측벽(6)과 바닥부(8) 위에서 성장한다. 측벽 안쪽 기판은 단결정 형태이므로 측벽(6) 상에 증착된 반도체 층(24)은 에피텍셜, 즉 단일 결정 형태로 성장하며, 반면에 반도체 층(26)은 그 아래쪽에 있는 다결정 기판으로 인하여 다결정의 형태로 성장한다. 증착 물질로는 실리콘을 선택하는 것이 바람직하다. 반도체 층(24, 26)을 증착하는 공정은 반도체 층(24)이 에피텍셜 반도체 층(24)을 형성할 수 있도록 선택된다. 특히, 증착 공정은 기판 온도 900 ℃에서 60 nm/min의 증착 속도로 진행되었다. 뿐만 아니라, 증착은 트랜지션 영역(12)과 산화물 패드(20) 및 질화물 패드(22)의 물질에 대해서 선택적으로 이루어진다. 도 1-2는 반도체 층(24, 26)의 성장 초기 상태를 도시하고 있다. 반면, 도 1-3은 증착이 종료된 이후의 반도체 층(24, 26)을 도시하고 있다. 증착된 반도체 층의 두께는 먼저 에피텍셜 반도체 층(24)이 반도체 층(26)과 확실히 일정 공간만큼 격리되도록 선택되며, 또한 대향하는 에피텍셜 반도체 층(24)의 표면이 서로 충분한 거리만큼 떨어져 있어 후속 공정이 방해받지 않도록 선택된다. 본 실시예에서는 최소 피처 사이즈(F)가 100 nm일 때 공정 시작 단계에서 트렌치의 지름은 약 250 nm이다. 이후 에피텍셜 반도체 층은 약 90 nm의 두께 정도로 형성되어 트렌치(4)의 노출된 단면은 아직 약 70 nm 정도이다. 이와 같은 구조에서 수직 트랜지스터의 원하는 채널 단면을 만들기 위해 에피텍셜 반도체 층의 두께를 비교적 자유롭게 선택할 수 있다. 또한 에피텍셜 반도체 층(24)과 다결정 반도체 층(26) 사이의 공간의 크기는 트랜지션 영역(12)의 크기에 의해 정해진다.
증착 공정 중 선택적으로 도핑을 변화시키는 것이 가능한데 이와 같은 경우에 트렌치 단면이 대략 원형으로 주어질 경우 그 결과로 동심원의 도핑 영역이 형성된다.
이후, 얇은 유전체(28)가 증착된 반도체 층(24,26) 상에 가열 질화 공정으로 형성된다. 얇은 유전체(28)는 실리콘 질화물로 이루어지며 겨우 수 Å 정도의 두께, 예를 들어 5 Å의 두께를 갖는다. 다음으로, 에피텍셜 반도체 층(24)과 반도체 층(26) 사이의 공간을 포함하는 트렌치(4)가 전도성 물질(30)로 채워지며, 이것은 내부 커패시터 전극(14)이 n-도핑된 경우에는 그와 같이 n-도핑된다. 이 경우, 강하게 도핑된 폴리실리콘이 다시 한번 적절한 물질이다. 전도성 물질(30)은 에칭 단계를 거쳐 에피텍셜 반도체 층(24)의 대략 상부 가장자리까지 제거된다. 이와 같은 방법으로 만들어진 구조가 도 1-6에 도시되어 있다.
도 1-7 및 도 1-8에 도시된 바와 같이, 약 25 nm 두께의 가장자리 웹(34)이 미리 전체 표면에 증착되어 있던 실리콘 질화물 층(32)을 이방성 에칭하여 형성된다. 가장자리 웹(34)은 곧이은 이방성 활성 이온 에칭(reactive ion etching, RIE) 단계에서 에칭 마스크의 역할을 하며, 이 단계에서 에피텍셜 반도체 층(24)과 반도체 층(26)의 사이 공간을 충진하고 있던 고리 모양의 잔유물로부터 전도성 물질(30)이 제거된다. 뿐만 아니라, 이 에칭 단계에서 에피텍셜 층(24)의 표면 일부가 노출된다. 이어서 트렌치(4)의 바닥부에 이방성으로 증착한 후, HDP(high density plasma) 공정을 이용하여 산화물 층(36), 예를 들어 트렌치 상부 산화물을 등방성으로 백에칭함으로써 절연층(38)을 형성한다. 이와 같은 단계는 도 1-10 및 도 1-11에 도시되어 있다. 트렌치(4)의 바닥부(8)에 형성된 절연층(38)은 내부 커패시터 전극(14) 및 사이 공간에 남아 있는 전도성 물질(30)을 아직 뚫려 있는 트렌치 내에 형성될 게이트 전극과 절연시킨다. 그러나 그 이전에 가열 산화 공정으로 에피텍셜 반도체 층(24)의 노출된 표면 위로 게이트 유전체(40)가 형성되며 이후 게이트 전극(42)을 형성하기 위해 트렌치(4)는 강하게 도핑된 n-폴리실리콘으로 채워진다.
수직 트랜지스터를 완성하기 위하여 n-도핑된 영역(48)이 예를 들어 이온 주입에 의하여 에피텍셜 반도체 층(24)의 상부 영역에 형성되며 활성 워드 라인(AWL)으로 연결(46)이 이루어지고 도핑된 영역(소스 영역, 48)이 비트 라인(BL)을 통하여 연결된다. 게다가, 에피텍셜 반도체 층(24)의 하부에 외방확산 영역(드레인 영역, 44)을 만들기 위하여 열처리가 사용된다. 이 열처리 과정 중 도펀트는 사이 공간에 있는 전도성 물질(30), 반도체 층(26), 그리고 다결정 반도체 물질(10)로부터 얇은 유전체(28)를 통하여 에피텍셜 반도체 층(24)으로 확산되어 n-도핑 영역(44)을 형성한다. 얇은 유전체(28)는 도펀트의 확산을 제한하며 그 결과로 도펀트가 에피텍셜 반도체 층(24)의 영역에 많은 양이 남게 된다. 수직 방향으로 약 1 ㎛의 길이를 갖는 절연 칼라(12)는 이와 유사하게 측면 방향으로의 외방확산을 제한하는데 도움을 준다.
확산 영역(44)을 만들기 위해서 외방확산이 격리 트렌치(STI)의 측벽에 대한 산화와 함께 수행하는 것이 바람직하며, 격리 트렌치는 판상 트랜지스터를 격리하도록 설계되거나 인접한 트렌치 사이에 형성된다. 이러한 유형의 격리 영역(STI)은 얇은 트렌치 격리(shallow trench isolation, STI)로 알려져 있으며 도 3에 도시된 수직 트랜지스터와 함께 메모리 셀의 평면도에 예시적으로 도시되어 있다. 격리 영역(STI)은 단면이 타원형을 이루는 트렌치의 좁은 부분을 절단하기 때문에 에피텍셜 반도체 층(24)은 서로 반대로 위치한 두 개의 반구형으로 형성된다.
유전체(28)가 적당히 얇게 설계되면 얇은 유전체(28)가 내부 커패시터 전극(14)으로부터 사이 공간에 위치한 전도성 물질(30)을 통하여 도핑 영역(44)으로 흐르는 전류를 제한함에도 불구하고, 결과적으로 증가하는 접촉 저항은 여전히 수용할 만하다.
반도체 기판(2)의 상부 위쪽으로 워드 라인(AWL)과 평행하게 패싱 워드 라인(PWL)이 있으며 이것은 절연층(50)에 의해 반도체 기판(2)과 절연되어 있고 도면의 면에 대해서 수직인 방향으로 위치한 다른 수직 트랜지스터에 속하는 게이트 전극과 접하고 있다.
본 발명에 따른 제조 방법의 다른 실시예는 도 2-1 내지 도 2-11을 참조하여 아래에 설명된다. 도 1-1 내지 도 1-4에 도시되어 있는 단계에 해당하는 제 1 단계와 도 1-4에 도시되어 있는 단계의 결과는 도 2-1에 도시된 것에 대응한다. 그 다음, 제 1 실시예를 변경하여 주로 바닥 영역에 행하는 증착 공정과 관련된 공정에 의해 얇은 산화물 박막의 형태로 이루어진 절연층(52)이 형성된다. 이것은 예를 들어, HDP 공정에 의해 이루어진다. 그리고 나서, 절연층(52)은 실리콘 질화물에 대해서 선택적으로 등방 백에칭되어 트렌치의 바닥에 있는 부분만이 남게되며 얇은 절연체(28)가 노출된다. 이후 도 2-4 내지 도 2-7에 도시된 바와 같이 도 1-5 내지 도 1-8을 참조하여 이미 기술한 단계가 계속된다. 따라서 이 단계는 본 실시예에서는 설명하지 않는다. 그러나 도 1-9에 도시된 에칭 단계에 대응하는 후속하는 이방성 RIE 공정은 절연층(52)에서 정지한다. 도 1-9에 도시된 것과 비슷한 방식으로 에피텍셜 반도체 층(24)과 반도체 층(26) 사이의 공간으로부터 전도성 물질(30)이 격리되어 트렌치(4)로부터 제거된다. 동시에, 에피텍셜 반도체 층(24)의 표면이 그 위치에 있는 얇은 유전체(28)가 제거됨으로써 노출된다. 그 결과의 구조는 도 2-8에 도시되어 있다.
다음으로, 반도체 층(26) 위에 있던 산화물 층(52)과 얇은 유전체(28)가 제거되어 전도성 물질(30)과 반도체 층(26) 사이에 공동이 형성된다. 이 공동은 증착과 이방성 백에칭에 의해 예를 들어 강하게 도핑된 n-폴리실리콘이나 또는 텅스텐 실리사이드로 이루어진 다른 전도성 물질(54)로 채워질 수 있다. 에칭 백 동안, 가장자리 웹(34)은 에칭 마스크로서 작용한다. 이후 도 1-10 내지 1-14에 도시된 단계가 수행된다. 따라서 에피텍셜 반도체 층(24)과 반도체 층(26) 사이의 전체 공간은 전도성 물질로 이루어진 두 개의 층으로 채워진다. 이 경우에 물질은 자유롭게 선택할 수 있다.
지금 기술된 실시예에서 얇은 유전체(28)는 에피텍셜 반도체 층(24) 위에만 존재한다. 그러나, 이것은 다결정 전도성 물질(30)에 대한 에피텍셜 반도체 층의 경계를 정하는데 충분하다. 게다가 에피텍셜 반도체 층(24)과 내부 커패시터 전극(14) 사이의 접촉 저항은 얇은 유전체(28)의 한 개의 층에 의해 제한될 뿐이다.
참조 부호 목록
2 단결정 형태로 이루어진 반도체 기판
4 트렌치
6 측벽
8 바닥부
10 다결정 반도체 물질
12 절연 칼라/트랜지션 영역
14 내부 커패시터 전극
16 저장 유전체
18 외부 커패시터 전극
20 산화물 패드
22 질화물 패드
24 에피텍셜 반도체 층
26 반도체 층
28 얇은 유전체
30 전도성 물질
32 실리콘 질화물 층
34 가장자리 웹/에칭 마스크
36 산화물 층
38 절연층
40 게이트 유전체
42 게이트 전극
44 도핑 영역/드레인 영역
46 연결
48 도핑 영역/소스 영역
50 절연층
52 절연층
54 다른 전도성 물질
AWL 워드 라인
PWL 패싱 워드 라인
STI 격리 트렌치

Claims (28)

  1. 트렌치 내에 수직 트랜지스터를 제조하는 방법에 있어서,
    - 트렌치(4)를 제공하되, 상기 트렌치(4)의 바닥부(8) 및 적어도 하나의 측벽(6)은 적어도 반도체 물질(2, 10)의 특정 영역으로 이루어지고, 상기 트렌치(4)는 반도체 물질(2, 10)로 이루어진 바닥부(8)의 영역과 측벽(6)의 영역 사이에 절연 물질을 포함하는 트랜지션 영역(12)을 갖는 단계와,
    - 반도체 물질로 이루어진 상기 트렌치의 상기 측벽(6)과 상기 바닥부(8)의 영역 위에 반도체 물질을 선택적으로 증착하여 반도체 층(24, 26)을 형성하되, 그 동안, 적어도 상기 측벽(6) 상에 증착된 반도체 층이 에피텍셜 반도체 층(24)으로서 성장하고, 바닥부(8)와 측벽(6) 상에 증착된 반도체 층들(24, 26) 사이에 공간이 남아 있는 단계와,
    - 상기 증착된 두 개의 반도체 층(24, 26) 중 적어도 하나의 층 위에, 전류를 부분적으로만 제한하는 얇은 유전체(28)를 형성하는 단계와,
    - 상기 증착된 두 개의 반도체 층(24, 26) 사이의 상기 공간을 전도성 물질(30)로 충진하는 단계와,
    - 성장한 상기 에피텍셜 반도체 층(24) 상에 게이트 유전체(40)와 게이트 전극(42)을 형성하는 단계를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 얇은 유전체(28)는 실질적으로 2개 내지 3개의 단층으로 제한되는 방법.
  3. 제 1 항에 있어서,
    상기 얇은 유전체(28)는 약 5 Å의 두께로 형성되는 방법.
  4. 제 1 항에 있어서,
    상기 얇은 유전체(28)는 실리콘 질화물로 이루어지고, 상기 증착된 반도체 층(24, 26)은 실리콘으로 이루어지며, 상기 얇은 유전체(28)는 상기 두 개의 반도체 층(24, 26) 중 적어도 하나를 가열 질화시켜서 제조되는 방법.
  5. 제 1 항에 있어서,
    상기 트렌치(4)의 상기 바닥부(8) 위에 증착된 상기 반도체 물질(26)은 다결정 반도체 층(26)을 형성하는 방법.
  6. 제 1 항에 있어서,
    - 상기 얇은 유전체(28)는 상기 증착된 모든 반도체 층(24, 26) 위에 형성되고,
    - 상기 공간이 상기 전도성 물질(30)로 충진되기 전에, 절연층(52)은 주로 이방성인 증착 공정을 이용하여 증착된 후 등방적으로 에칭되어, 상기 절연층(52)은 수직 표면에서는 제거되고 상기 트렌치의 상기 바닥부(8)에서는 실질적으로 남게 되는 방법.
  7. 제 2 항 내지 제 5 항 중 어느 하나의 항에 있어서,
    - 상기 얇은 유전체(28)는 상기 증착된 모든 반도체 층(24, 26) 위에 형성되고,
    - 상기 공간이 상기 전도성 물질(30)로 충진되기 전에, 절연층(52)은 주로 이방성인 증착 공정을 이용하여 증착된 후 등방적으로 에칭되어, 상기 절연층(52)은 수직 표면에서는 제거되고 상기 트렌치의 상기 바닥부(8)에서는 실질적으로 남게 되는 방법.
  8. 제 1 항에 있어서,
    - 상기 공간을 상기 전도성 물질(30)로 충진하기 위하여, 먼저, 전체 트렌치는 상기 전도성 물질(30)로 실질적으로 충진되고,
    - 마스크(34)는, 상기 측벽(6)에 도포된 상기 에피텍셜 반도체 층(24) 위로 상기 트렌치의 개구부의 영역에 형성되고,
    - 이방성 에칭은 상기 마스크(34)를 이용하여 수행되고, 그 동안, 상기 전도성 물질(30)은 상기 트렌치(4)에서 상기 공간까지 제거됨과 동시에, 상기 트렌치(4)의 내부를 향하고 있는 상기 에피텍셜 반도체 층(24)의 표면은 노출되며,
    - 상기 게이트 유전체(40)는 상기 에피텍셜 반도체 층(24)의 상기 노출 표면 상에 형성되는 방법.
  9. 제 2 항 내지 제 5 항 중 어느 하나의 항에 있어서,
    - 상기 공간을 상기 전도성 물질(30)로 충진하기 위하여, 먼저, 전체 트렌치는 상기 전도성 물질(30)로 실질적으로 충진되고,
    - 마스크(34)는, 상기 측벽(6)에 도포된 상기 에피텍셜 반도체 층(24) 위로 상기 트렌치의 개구부의 영역에 형성되고,
    - 이방성 에칭은 상기 마스크(34)를 이용하여 수행되고, 그 동안, 상기 전도성 물질(30)은 상기 트렌치(4)에서 상기 공간까지 제거됨과 동시에, 상기 트렌치(4)의 내부를 향하고 있는 상기 에피텍셜 반도체 층(24)의 표면은 노출되며,
    - 상기 게이트 유전체(40)는 상기 에피텍셜 반도체 층(24)의 상기 노출 표면 상에 형성되는 방법.
  10. 제 6 항에 있어서,
    - 상기 이방성 에칭은 상기 트렌치의 상기 바닥부(8)에 남겨져 있는 상기 절연층(52)에서 중지되고,
    - 상기 절연층(52)과 상기 얇은 유전체(28)는 상기 트렌치의 상기 바닥부(8)에서 제거되며,
    - 상기 전도성 물질(30)과 상기 반도체 층(26) 사이에 형성되어 상기 트렌치의 상기 바닥부(8)에 증착된 공동은 다른 전도성 물질(54)로 충진되는 방법.
  11. 제 10 항에 있어서,
    - 상기 이방성 에칭은 상기 트렌치의 상기 바닥부(8)에 남겨져 있는 상기 절연층(52)에서 중지되고,
    - 상기 절연층(52)과 상기 얇은 유전체(28)는 상기 트렌치의 상기 바닥부(8)에서 제거되며,
    - 상기 전도성 물질(30)과 상기 반도체 층(26) 사이에 형성되어 상기 트렌치의 상기 바닥부(8)에 증착된 공동은 다른 전도성 물질(54)로 충진되는 방법.
  12. 제 11 항에 있어서,
    상기 다른 전도성 물질(54)은 강하게 도핑된 폴리실리콘 또는 텅스텐 실리사이드인 방법.
  13. 제 1 항에 있어서,
    - 상기 전도성 물질(30) 및 상기 트렌치의 상기 바닥부(8)를 적어도 특정 영역에 형성하는 상기 반도체 물질(10)은, 각 경우에, 제 1 전도성을 갖는 도핑된 다결정 반도체 물질이고,
    - 적어도 특정 영역에 적어도 하나의 측벽(6)을 형성하는 상기 반도체 물질(2)은 단결정 형태의 제 2 전도성을 갖는 반도체 물질이며,
    - 상기 증착된 반도체 층(24, 26)은 각각 자신이 형성된 상기 기판과 동일한 전도성을 갖는 방법.
  14. 제 2 항 내지 제 6 항, 제 8 항, 제 10 항 내지 제 12 항 중 어느 하나의 항에 있어서,
    - 상기 전도성 물질(30) 및 상기 트렌치의 상기 바닥부(8)를 적어도 특정 영역에 형성하는 상기 반도체 물질(10)은, 각 경우에, 제 1 전도성을 갖는 도핑된 다결정 반도체 물질이고,
    - 적어도 특정 영역에 적어도 하나의 측벽(6)을 형성하는 상기 반도체 물질(2)은 단결정 형태의 제 2 전도성을 갖는 반도체 물질이며,
    - 상기 증착된 반도체 층(24, 26)은 각각 자신이 형성된 상기 기판과 동일한 전도성을 갖는 방법.
  15. 제 14 항에 있어서,
    열처리가 실행되고, 그 동안, 도펀트는 상기 전도성 물질(30)로부터 상기 에피텍셜 반도체 층(24) 상에 형성된 상기 얇은 유전체(28)를 통해서 상기 에피텍셜 반도체 층(24)으로 확산되어, 상기 에피텍셜 반도체 층(24)에 상기 제 1 전도성을 갖는 도핑 영역(44)이 형성되는 방법.
  16. 제 1 항 내지 제 6 항, 제 8 항, 제 10 항 내지 제 13 항 중 어느 하나의 항에 있어서,
    상기 트렌치(4)는 커패시터 트렌치의 상부이고, 상기 트렌치의 상기 바닥부(8)에 있는 상기 반도체 물질은 상기 커패시터의 상기 내부 커패시터 전극(14)의 상기 다결정 반도체 물질(10)로 형성되는 방법.
  17. 제 16 항에 있어서,
    상기 트랜지션 영역(12)은 상기 커패시터 트렌치의 절연 칼라(12)의 상기 절연 물질로부터 형성되는 방법.
  18. 제 1 항 내지 제 6 항, 제 8 항, 제 10 항 내지 제 13 항 중 어느 하나의 항에 있어서,
    상기 트렌치(4)는 리쏘그래피에 의해 얻을 수 있는 최소한의 피처 사이즈 보다 큰 정도의 단면을 갖는 방법.
  19. 제 1 항 내지 제 6 항, 제 8 항, 제 10 항 내지 제 13 항 중 어느 하나의 항에 있어서,
    상기 에피텍셜 반도체 층(24)은 증착 동안 원위치에서(in situ) 도핑이 이루어지는 방법.
  20. 트렌치 내에 수직 트랜지스터를 제조하는 방법에 있어서,
    - 제 2 전도성을 갖는 단결정 반도체 물질(2)에 트렌치(4)를 형성하되, 상기 트렌치는 상부로부터 떨어져 있고 유전체(16)와 정렬되며 상기 제 1 전도성의 도핑된 다결정 반도체 물질(10)로 충진되어, 상측 부분 트렌치가 상기 다결정 반도체 물질(10) 이상으로 연장된 채로 남아 있게 하고, 트랜지션 영역(12)은 상기 부분 트렌치의 상기 바닥부(8)에 대략 고리 형상으로 이어져 상기 부분 트렌치의 상기 바닥부(8)에 위치한 상기 다결정 반도체 물질(10)과 상기 부분 트렌치의 상기 측벽(6)을 형성하는 상기 단결정 반도체 물질(2) 사이에 배치되는 절연 물질을 포함하는 단계와,
    - 상기 부분 트렌치의 측벽(6) 및 바닥부(8) 상에 반도체 물질을 선택적으로 증착하여 반도체 층(24, 26)을 형성하되, 그 동안, 상기 측벽(6) 상에 증착된 상기 반도체 층(24)은 에피텍셜 반도체 층으로서 성장하는 단계와, 상기 바닥부(8) 상에 증착된 상기 반도체 층(28)은 다결정 반도체 층으로서 성장하는 단계와, 상기 증착된 두 개의 반도체 층들(24, 26) 사이에 공간이 남아 있는 단계와,
    - 상기 에피텍셜 반도체 층(24) 상에, 전류를 부분적으로만 제한하는 얇은 유전체(28)를 형성하는 단계와,
    - 상기 증착된 두 개의 반도체 층(24, 26) 사이의 상기 공간을 상기 제 1 전도성을 갖는 도핑된 다결정 반도체 물질(30)로 충진하는 단계와,
    - 상기 에피텍셜 반도체 층(24) 상에 게이트 유전체(40) 및 게이트 전극(42)을 형성하는 단계와,
    - 열처리를 실행하고, 그 결과로, 상기 제 1 전도성을 갖는 도펀트가 상기 증착된 다결정 반도체 물질(30)로부터 상기 얇은 유전체(28)를 거쳐 상기 에피텍셜 반도체 층(24)으로 확산되어, 상기 제 1 전도성을 갖는 도핑 영역(44)을 형성하는 단계를 포함하는 방법.
  21. 적어도 하나의 측벽(6)과 바닥부(8)를 구비하는 트렌치(4) 내에서, 그 채널 영역은 상기 측벽(6) 상에 증착된 에피텍셜 반도체 층(24) 내에 형성되고, 상기 에피텍셜 반도체 층(24)은 상기 트렌치(4)의 상기 바닥부(8)를 형성하는 반도체 물질(10)에 전기 전도성으로 접속되어 있는 수직 트랜지스터에 있어서,
    전류를 부분적으로만 제한하는 얇은 유전체(28)가 상기 에피텍셜 반도체 층(24)과 전기 전도성 물질(10) 사이에 배열되는 수직 트랜지스터.
  22. 제 21 항에 있어서,
    상기 얇은 유전체(28)는 실질적으로는 2개 내지 3개의 단층으로 제한되는 수직 트랜지스터.
  23. 제 21 항에 있어서,
    상기 얇은 유전체(28)는 약 5 Å의 두께인 수직 트랜지스터.
  24. 제 21 항 내지 제 23 항 중 어느 하나의 항에 있어서,
    상기 트렌치(4)는 내부 커패시터 전극(14)을 갖는 커패시터 트렌치의 상측 부분 트렌치이고, 상기 내부 커패시터 전극(14)은 전기 전도성 물질(30)을 통하여 상기 에피텍셜 반도체 층(24)에 전기 전도적으로 접속되는 수직 트랜지스터.
  25. 제 24 항에 있어서,
    상기 트렌치(4)의 상기 측벽(6)은 그 주위에 연속인 표면을 형성하고, 적어도 상기 에피텍셜 반도체 층(24)은, 상기 표면을 따라, 서로 대향하는 2개의 반구 형태로 형성되는 수직 트랜지스터.
  26. 제 21 항 내지 제 23 항 중 어느 하나의 항에 있어서,
    상기 트렌치(4)는 리쏘그래피에 의해 얻을 수 있는 최소한의 피처 사이즈 보다 큰 정도의 단면을 갖는 수직 트랜지스터.
  27. 적어도 하나의 메모리 셀을 갖는 반도체 제품에 있어서,
    상기 메모리 셀은,
    - 반도체 기판(2) 내에 형성되고 상부와 하부를 갖는 트렌치(4)와,
    - 상기 트렌치(4)의 적어도 상기 하부에 배열된 저장 유전체(16)와,
    - 상기 트렌치(4)의 상기 하부에 배열된 커패시터 전극(14) 및 상기 반도체 기판(2)으로 형성되는 다른 커패시터 전극(18)과,
    - 상기 트렌치(4)의 상기 상부 내에 형성된 제 21 항 내지 제 23 항 중 어느 하나의 항에 따른 수직 트랜지스터를 포함하되,
    상기 측벽(6)은 상기 반도체 기판(2)에 의해서 형성되고, 상기 바닥부(8)는 상기 하부에 배열된 상기 커패시터 전극(14)에 의해서 형성되는 반도체 제품.
  28. 삭제
KR1020047001162A 2001-07-26 2002-07-08 트렌치 내에 수직 트랜지스터를 제조하는 방법, 수직 트랜지스터 및 이를 포함하는 반도체 제품 KR100581773B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10136333.8 2001-07-26
DE10136333A DE10136333A1 (de) 2001-07-26 2001-07-26 Verfahren zur Herstellung eines Vertikaltransistors in einem Graben sowie Vertikaltransistor
PCT/EP2002/007593 WO2003010826A2 (de) 2001-07-26 2002-07-08 Verfahren zur herstellung eines vertikaltransistors in einem graben

Publications (2)

Publication Number Publication Date
KR20040017837A KR20040017837A (ko) 2004-02-27
KR100581773B1 true KR100581773B1 (ko) 2006-05-23

Family

ID=7693112

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020047001162A KR100581773B1 (ko) 2001-07-26 2002-07-08 트렌치 내에 수직 트랜지스터를 제조하는 방법, 수직 트랜지스터 및 이를 포함하는 반도체 제품

Country Status (7)

Country Link
US (1) US7208370B2 (ko)
EP (1) EP1410441A2 (ko)
JP (1) JP4056974B2 (ko)
KR (1) KR100581773B1 (ko)
DE (1) DE10136333A1 (ko)
TW (1) TW579578B (ko)
WO (1) WO2003010826A2 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10233916C1 (de) * 2002-07-25 2003-08-21 Infineon Technologies Ag Verfahren zur Herstellung eines vertikalen Transistors sowie Halbleiterspeicherzelle mit einem Grabenkondensator und einem zugehörigen vertikalen Auswahltransistor
DE10328634B3 (de) * 2003-06-26 2004-10-21 Infineon Technologies Ag Verfahren zur Herstellung eines Buried-Strap-Kontakts für einen Speicherkondensator
US7485910B2 (en) * 2005-04-08 2009-02-03 International Business Machines Corporation Simplified vertical array device DRAM/eDRAM integration: method and structure
WO2007100803A1 (en) * 2006-02-23 2007-09-07 Vishay-Siliconix Process for forming a short channel trench mosfet and device
US7521332B2 (en) * 2007-03-23 2009-04-21 Alpha & Omega Semiconductor, Ltd Resistance-based etch depth determination for SGT technology
US8021563B2 (en) * 2007-03-23 2011-09-20 Alpha & Omega Semiconductor, Ltd Etch depth determination for SGT technology
US7872297B2 (en) * 2007-04-17 2011-01-18 Snu R&Db Foundation Flash memory device and fabricating method thereof comprising a body recess region
TWI413191B (zh) * 2008-01-02 2013-10-21 Nanya Technology Corp 記憶元件、記憶元件陣列及其製造方法
KR101040445B1 (ko) * 2008-09-03 2011-06-09 이동현 보빈 지지축에 간섭되지 않는 구조의 염색용 보빈 커버
KR101040397B1 (ko) * 2008-09-11 2011-06-09 이동현 걸림턱을 갖는 고정바가 조립되는 염색용 보빈
US7915672B2 (en) * 2008-11-14 2011-03-29 Semiconductor Components Industries, L.L.C. Semiconductor device having trench shield electrode structure
JP5685351B1 (ja) * 2013-12-25 2015-03-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 柱状半導体装置の製造方法
CN112582260B (zh) * 2020-12-04 2023-08-22 杭州芯迈半导体技术有限公司 沟槽型mosfet及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5365097A (en) * 1992-10-05 1994-11-15 International Business Machines Corporation Vertical epitaxial SOI transistor, memory cell and fabrication methods
US6093614A (en) 1998-03-04 2000-07-25 Siemens Aktiengesellschaft Memory cell structure and fabrication
EP0971414A1 (de) 1998-06-15 2000-01-12 Siemens Aktiengesellschaft Grabenkondensator mit Isolationskragen und vergrabenen Kontakt und entsprechendes Herstellungsverfahren
US6144054A (en) * 1998-12-04 2000-11-07 International Business Machines Corporation DRAM cell having an annular signal transfer region
US6262448B1 (en) * 1999-04-30 2001-07-17 Infineon Technologies North America Corp. Memory cell having trench capacitor and vertical, dual-gated transistor
DE10011889A1 (de) * 2000-03-07 2001-09-20 Infineon Technologies Ag Speicherzelle mit Graben und Verfahren zu ihrer Herstellung
WO2002073657A2 (de) 2001-03-09 2002-09-19 Infineon Technologies Ag Halbleiterspeicherzelle mit grabenkondensator und verfahren zu ihrer herstellung
DE10113187C1 (de) 2001-03-19 2002-08-29 Infineon Technologies Ag Verfahren zur Herstellung eines Grabenkondensators einer Speicherzelle eines Halbleiterspeichers

Also Published As

Publication number Publication date
KR20040017837A (ko) 2004-02-27
US7208370B2 (en) 2007-04-24
TW579578B (en) 2004-03-11
DE10136333A1 (de) 2003-03-06
WO2003010826A2 (de) 2003-02-06
EP1410441A2 (de) 2004-04-21
JP2004536466A (ja) 2004-12-02
JP4056974B2 (ja) 2008-03-05
US20040256665A1 (en) 2004-12-23
WO2003010826A3 (de) 2003-09-25

Similar Documents

Publication Publication Date Title
KR100532509B1 (ko) ＳｉＧｅ를 이용한 트렌치 커패시터 및 그 형성방법
JP2994239B2 (ja) Ｓｏｉトレンチ構造およびその製造方法
US5707885A (en) Method for manufacturing a vertical transistor having a storage node vertical transistor
US6204140B1 (en) Dynamic random access memory
JP5137310B2 (ja) トレンチ・キャパシタ・アレイを含む構造およびその形成方法（ｓｏｉチップ用の簡略化した埋込プレート構造およびプロセス）
US7935600B2 (en) Method of manufacturing multi-channel transistor device and multi-channel transistor device manufactured using the method
JP3683829B2 (ja) トレンチ側壁に酸化物層を形成する方法
KR100613927B1 (ko) 메모리 셀, 메모리 셀 배열물, 메모리 셀 제조 방법 및메모리 셀 배열물 제조 방법
KR100581773B1 (ko) 트렌치 내에 수직 트랜지스터를 제조하는 방법, 수직 트랜지스터 및 이를 포함하는 반도체 제품
JP2000156482A (ja) 半導体メモリ装置及びその製造方法
KR20000057850A (ko) 수직 트랜지스터용 제어된 트렌치 상부 절연층의 형성
US20080111194A1 (en) Semiconductor device including a finfet
KR100417729B1 (ko) 트렌치를 갖는 메모리 셀 및 그의 제조 방법
US6319772B1 (en) Method for making low-leakage DRAM structures using selective silicon epitaxial growth (SEG) on an insulating layer
US6605504B1 (en) Method of manufacturing circuit with buried strap including a liner
US6448600B1 (en) DRAM cell configuration and fabrication method
JPH06163851A (ja) 半導体装置及びその製造方法
US7262451B2 (en) High performance embedded DRAM technology with strained silicon
US20010042880A1 (en) Dram cell with active area reclaim
US7176511B2 (en) Semiconductor memory device and method of manufacturing the same
KR19980042638A (ko) 필드절연층상에서 단락없이 활성영역으로부터 에피택셜 성장된 반도체층을 갖는 반도체장치의 제조방법
JP3795347B2 (ja) 埋め込み接触帯形成方法
KR20050075638A (ko) Ｓｏｉ 타입 웨이퍼를 이용한 트렌치 커패시터 형성방법
JP2000307074A (ja) 半導体装置及びその製造方法
JPH06291275A (ja) 半導体記憶装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee