KR20000057850A - 수직 트랜지스터용 제어된 트렌치 상부 절연층의 형성 - Google Patents

수직 트랜지스터용 제어된 트렌치 상부 절연층의 형성 Download PDF

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Abstract

반도체 소자용 트렌치내의 절연층 두께를 제어하는 방법은 도전성 재료(24)를 가지는 트렌치(14)를 제공하는 단계, 상기 도전성 재료상의 트렌치 측벽에 라이너(36)를 형성하는 단계, 상기 도전성 재료와 측벽상에 상기 측벽의 라이너(36)에서보다 도전성 재료(24)에서 증가된 속도로 선택적으로 성장하는 선택적 산화물 증착층(40)을 증착하는 단계, 및 상기 트렌치내의 도전성 재료상에 절연층을 형성하기 위해 상기 도전성 재료(24)와 접촉하는 부분(42)을 제외하고 상기 선택적 산화물 증착층을 제거하는 단계를 포함한다.

Description

수직 트랜지스터용 제어된 트렌치 상부 절연층의 형성 {FORMATION OF CONTROLLED TRENCH TOP ISOLATION LAYERS FOR VERTICAL TRANSISTORS}
본 발명은 반도체 소자에 관한 것으로서, 특히 SACVD(Sub-Atmospheric Chemical Vapor Deposition)에 의해 형성되는 선택적 SACVD-산화물을 사용함으로써 반도체 메모리용 딥 트렌치 상부 절연층을 형성하는 방법에 관한 것이다.
다이나믹 랜덤 액세스 메모리(DRAM)과 같은 반도체 메모리는 일반적으로 저장 노드를 갖는 메모리 셀을 포함한다. 일반적으로 이런 저장 노드는 반도체 메모리 칩의 기판내에 에칭되는 딥 트렌치내에 형성된다. 저장 노드는 액세스 트랜지스터를 사용하여 액세스되는데, 상기 트랜지스터는 요구되는 동작이 판독 또는 기록 기능인지에 따라 전하가 저장 노드에 저장되도록 하거나 또는 전하가 저장 노드로부터 검색되도록 한다. 종종 저장 노드가 딥 트렌치의 상부를 통해 게이트 도체로부터 전기적으로 충분히 절연될 필요가 있다.
트렌치의 상부를 통한 저장 노드의 충분한 전기적 절연을 보장하는 한가지 방법은 저장 노드상에 상부 트렌치 절연층을 제공하는 것이다. 저장 노드는 일반적으로 딥 트렌치를 부분적으로 채우는 폴리실리콘 재료를 포함한다. 제조동안 폴리실리콘은 트렌치의 상부에 잔류하는 리세스를 제공한다. 산화물(실리콘 이산화물)이 반도체 소자의 표면 위에 증착된다. 산화물 증착동안, 산화물이 트렌치내의 폴리실리콘상에 형성된다. 증착된 산화물의 다른 부분은 반도체 소자의 표면을 평탄화하고 리세스 하부에 30-50 ㎚ 산화물층을 잔류시키기 위해 산화물을 선택적으로 리세싱함으로써 제거된다. 이런 산화물층은 트렌치 상부 산화물 또는 절연물로서 참조된다. 상기 산화물층은 단독으로 신뢰성 요구를 달성하기에 충분한 절연을 제공할 수 없다.
수직 트랜지스터가 메모리 소자에 제조되는 경우에, 저장 노드의 매립된 스트랩, 예를 들어 상부 트렌치 산화물의 바로 아래 부분은 상부 트렌치 산화물상의 딥 트렌치내에 있는 게이트 도체를 따라 연장하는 수직 트랜지스터 채널에 접속되도록 외부확산되어야 한다. 이런 방식에서, 수직 트랜지스터가 도통될 때, 접속부가 저장 노드와 비트라인 사이에 형성된다. 채널은 게이트 도체로부터 전기적으로 절연되어야 한다. 따라서, 전형적으로 딥 트렌치와 채널에 있는 게이트 도체의 폴리실리콘의 일부를 산화시킴으로써 형성되는 산화물인, 절연층이 그 사이에 제공된다.
산화물 리세싱은 제어하기가 어렵다. 이런 어려움은 잔류하는 산화물층 두께의 상당한 가변성을 가져온다. 트렌치 상부 산화물 두께는 중요한 파라미터이고 반도체 소자가 적당히 동작하는 정도로 유지되어야 한다. 이미 기술된 바와 같이, 트렌치 상부 산화물은 반도체 소자의 게이트 도체로부터 저장 노드를 전기적으로 절연한다.
따라서, 메모리 소자를 제조하는데 필요한 처리 단계를 견딜 수 있는 제어된 두께를 가지는 트렌치 상부 유전체에 대한 필요성이 존재한다. 또한 선택적 SACVD 산화물 성장 프로세스를 사용하여 트렌치 상부 절연물을 제공하는 방법에 대한 필요성이 존재한다.
본 발명의 목적은 메모리 소자를 제조하는데 필요한 처리 단계를 견딜 수 있는 제어된 두께를 가지는 트렌치 상부 유전체를 제공하고, 또한 선택적 SACVD 산화물 성장 프로세스를 사용하여 트렌치 상부 절연물을 제공하는 방법을 제공하는 것이다.
도 1은 칼라를 가지고 충진재 재료로 채워지는 트렌치 구조를 도시하는 반도체 소자의 일부에 대한 단면도.
도 2는 본 발명에 따른 트렌치 측벽상에 형성된 라이너, 라이너상에 증착된 SACVD층, 및 매립된 스트랩을 가지는 도 1의 반도체 소자의 단면도.
도 3은 본 발명에 따라 트렌치 상부 절연층을 형성하기 위해 에칭백되는 SACVD 증착 층을 가지는 도 2의 반도체 소자의 단면도.
도 4는 본 발명에 따라 구현되는 얕은 트렌치 절연물을 가지는 도 3의 반도체 소자의 단면도.
도 5는 본 발명에 따라 트렌치의 잔류부에 형성되는 도전성 재료를 도시하는 도 4의 반도체 소자의 단면도.
도 6은 본 발명에 따라 게이트 스택에 형성된 게이트 스택 및 트랜지스터의 확산 영역에 결합되는 비트라인 콘택과 비트라인을 갖는 수직 트랜지스터를 도시하는 도 5의 반도체 소자의 단면도.
도 7은 본 발명에 따라 상승된 얕은 트렌치 절연물을 형성하기 위한 준비에서 트렌치 상부 절연층상에 증착되는 도전성 재료와 게이트 산화물을 가지는 도 3의 반도체 소자의 단면도.
도 8은 본 발명에 따라 상승된 얕은 트렌치 절연물의 형성을 위해 에칭되고 충진되는 위치를 가지는 도 7의 반도체 소자의 단면도.
도 9는 본 발명에 따라 유전체층 및 상승된 얕은 트렌치 절연 재료와 소자의 상부면상에 증착되는 도전층을 가지는 도 8의 반도체 소자의 단면도.
도 10은 본 발명에 따라 트렌치 내부와 상승된 얕은 트렌치 절연물내에 형성되는 게이트 구조를 가지는 도 9의 반도체 소자의 단면도.
도 11은 본 발명에 따라 채널과 매립된 스트랩 사이의 개선된 결합부를 갖는 수직 트랜지스터를 위해 기판에 형성된 리세스를 도시하는 반도체 소자의 단면도.
도 12-14는 본 발명에 따라 구현되는 여러가지 비트라인 구성의 단면도.
※ 도면의 주요부분에 대한 부호의 설명 ※
12 : 기판 14 : 딥 트렌치
16 : 패드 스택 22 : 칼라
24 : 충진재 재료 26 : 리세스
28 : 매립된 스트랩 36 : 질화물 라이너
40 : SACVD층 44 : 트렌치 상부 절연층
반도체 소자용 트렌치내의 절연층 두께를 제어하는 방법은 도전성 재료를 가지는 트렌치를 제공하는 단계와, 도전성 재료상에 트렌치의 측벽에 라이너를 형성하는 단계와, 도전성 재료와 측벽상에 선택적 산화물 증착층을 증착하는 단계를 포함하는데, 상기 선택적 산화물 증착층은 측벽의 라이너에서보다 도전성 재료에서 증가된 속도로 선택적으로 성장하며, 트렌치내의 도전성 재료상에 절연층을 형성하기 위해 도전성 재료와 접촉하는 부분을 제외한 선택적 산화물 증착층을 제거하는 단계를 포함한다.
다른 실시예에서, 선택적 산화물 증착층의 증착 단계는 화학 기상 증착에 의해 선택적 산화물 증착층을 증착하는 단계를 포함한다. 선택적 산화물 증착층은 오존 활성화된 TEOS 산화물을 포함하고 라이너는 질화물을 포함한다. 증가된 성장 속도는 바람직하게 측벽의 라이너에서보다 도전성 재료에 대해 약 5배 더 크다. 선택적 산화물 증착층의 두께는 바람직하게 10 내지 200 ㎚이다. 도전성 재료는 바람직하게 폴리실리콘을 포함하고 트렌치 상부 절연층 하부의 폴리실리콘을 조밀화시키는 단계를 더 포함할 수 있다. 바람직하게 트렌치 측벽으로부터 라이너를 제거하는 단계가 포함된다.
수직 트랜지스터를 제조하는 방법은 트렌치를 가지는 기판을 제공하는 단계를 포함하는데, 각각의 트렌치는 거기에 형성된 저장 노드를 가지고, 저장 노드는 매립된 스트랩을 가지며, 매립된 스트랩상의 트렌치의 측벽에 라이너를 형성하는 단계와, 매립된 스트랩과 측벽상에 선택적 산화물 증착층을 증착하는 단계를 포함하는데, 선택적 산화물 증착층은 측벽의 라이너에서보다 매립된 스트랩에서 증가된 속도로 선택적으로 성장하며, 트렌치 절연층을 형성하기 위해 매립된 스트랩과 접촉하는 부분을 제외한 선택적 산화물 증착층을 제거하는 단계와, 측벽으로부터 라이너를 제거하는 단계와, 트렌치내에 게이트 도체가 형성되며, 채널이 게이트 도체의 활성화될 때 매립된 스트랩과 도전성 라인 사이에 전기적 도통을 제공하기 위해 게이트 도체에 인접하여 형성된다.
다른 방법에서, 기판에 리세스를 형성하기 위해 기판을 측면적으로 에칭하는 단계가 포함될 수 있는데, 리세스는 트렌치의 측면을 지나 연장하고 트렌치와 연통된다. 측면적인 에칭 단계는 건식 에칭 프로세스에 의해 측면적으로 에칭하는 단계를 포함한다. 도전성 라인에는 비트라인이 포함될 수 있다. 선택적 산화물 증착층의 증착 단계는 화학적 기상 증착에 의해 선택적 산화물 증착층을 증착하는 단계를 포함한다. 선택적 산화물 증착 증착된 층은 바람직하게 오존 활성화된 TEOS 산화물을 포함하고 라이너는 질화물을 포함한다. 증가된 성장 속도는 바람직하게 측벽의 라이너에서보다 매립된 스트랩에 대해 약 5배 더 크다. 측벽상의 라이너 형성 단계는 질화물 라이너를 포함할 수 있다. 선택적 산화물 증착층의 두께는 10 내지 100 ㎚이다. 매립된 스트랩은 폴리실리콘을 포함하고 또한 트렌치 상부 절연층 하부의 폴리실리콘을 조밀화하는 단계가 포함될 수 있다. 트렌치 측벽으로부터 라이너를 제거하는 단계가 포함될 수 있다.
또한 반도체 메모리가 제공되는데, 다수의 딥 트렌치를 가지는 기판을 포함하고, 각각의 딥 트렌치는 그 안에 배치되는 저장 노드에 액세싱하기 위해 형성된 매립된 스트랩을 가진다. 절연층이 SACVD 재료의 선택적 성장으로부터 형성되고, SACVD 재료층은 매립된 스트랩상의 트렌치의 측벽에서보다 매립된 스트랩에서 더 빠른 속도로 SACVD 재료층을 성장시킴으로써 매립된 스트랩상에 형성되어진다.
다른 실시예에서, 절연층은 바람직하게 오존 활성화된 TEOS를 포함한다. 절연층의 두께는 10 내지 20 ㎚이다. 바람직하게 액세스 트랜지스터가 포함되고 게이트가 절연층과 접촉하는 게이트의 적어도 일부를 가지는 트렌치에 형성된다. 트랜지스터는 매립된 스트랩을 비트라인에 결합하기 위해 게이트에 인접한 기판내에 형성된다. 기판은 매립된 스트랩과 채널에서의 외부확산사이의 증가된 오버랩을 허용하기위한 리세스부를 포함할 수 있다.
본 발명의 목적, 특징 및 장점이 첨부된 도면을 참조로한 예시적 실시예의 다음의 상세한 설명으로부터 명백히 드러날 것이다.
본 발명은 반도체 소자에 관한 것으로서, 특히 선택적 SACVD을 사용함으로써 반도체 메모리용 딥 트렌치 상부 절연층을 형성하는 방법에 관한 것이다.
본 발명은 딥 트렌치내의 저장 노드상에 상부 트렌치 절연층을 형성하는 방법을 제공한다. 본 발명은 유리하게 측벽이 질화물층으로 라이닝되는 딥 트렌치내에 산화물을 증착하기 위해 SACVD 프로세스를 사용한다. SACVD 산화물은 질화물에서보다 실리콘에서약 5배 더 큰 증착 속도로 선택적으로 성장하는 오존 활성화된 TEOS 프로세스이다. SACVD 또는 선택적 산화물 증착 프로세스는 바람직하게 O2/O3와 TEOS 분위기의 50 내지 760 토르의 압력에서의 오존에 기초한 SACVD를 포함한다. 증착동안의 온도는 300 내지 650℃가 될 수 있다. 실리콘과 질화물 사이의 증착 속도의 선택도는 2 내지 25:1, 바람직하게 5 내지 10:1이 된다. 선택도는 물론 다른 재료에 대해서도 얻어질 수 있다. 이런 방식으로, 트렌치 상부 절연층이 더 많이 제어된 방식으로 형성되고 아래에서 더욱 상세히 설명될 것이다.
이제 여러 도면에 걸쳐 동일 부호가 유사하거나 동일한 엘리먼트를 나타내는 도면중에서, 우선 도 1를 참조하면, 반도체 소자(10)의 일부가 도시되어 있다. 반도체 소자(10)는 다른 재료가 고려될 수 있더라도 기판(12), 바람직하게 실리콘 기판을 포함한다. 딥 트렌치(14)가 공지된 프로세스에 의해 패드 산화물(18)과 패드 질화물층(20)을 포함하는 패드 스택(16)을 통해 기판(12)내에 형성된다. 패드 산화물(18)은 바람직하게 다른 증착 프로세스가 사용될 수 있더라도 열산화에 의해 형성된다. 패드 질화물층(20)은 바람직하게 패드 산화물층(18) 위에 형성된다. 칼라(22)가 트렌치(14)내에 형성되는데, 트렌치(14)의 일부를 기판(12)으로부터 절연한다. 트렌치(14)의 하부(도시안됨)는 트렌치(14)의 측면과 하부 근처의 얇은 유전체층(도시안됨)에 의해 기판(12)으로부터 추가로 절연된다.
트렌치(14)는 도전성 충진재 재료(24), 바람직하게 폴리실리콘 또는 도핑된 폴리실리콘으로 채워지고, 물론 다른 도전성 재료가 사용될 수 있다. 충진재 재료(24)는 칼라(22)의 상부 위로 연장하여 기판(12)에 접촉한다. 그결과 리세스(26)가 트렌치(14)에 잔류하게 된다. 매립된 스트랩(28)은 기판(12)의 상부 표면(34) 아래에 10 내지 600 ㎚ 사이에 있는 상부 표면(32)을 포함한다.
도 2를 참조하면, 질화물 라이너(36)가 패드 스택(16)과 내부 리세스(26) 위에 증착된다. 질화물 라이너(36)는 바람직하게 실리콘 질화물이고, 바람직하게 약 5 ㎚ 두께이다. 질화물 라이너(36)는 바람직하게 반응성 이온 에칭 또는 동등한 프로세스를 사용하여 도 2에 도시된 바와 같이 트렌치(14)의 측벽을 제외한 모든 표면으로부터 제거된다. SACVD 층(40)이 증착된다. SACVD 층(40)은 바람직하게 산화물이고 가장 바람직하게 온존-풍부 TEOS층이다(Elbel 등, "선택적 산화물 증착에 기초한 STI 프로세스", VLSI 테크놀로지 다이제스트 오브 테크니컬 페이퍼에 대한 IEEE 1998 심포지움, 208-209쪽 참조). SACVD 층(40)은 유리하게 질화물에서보다 실리콘에서 약 5배 더 큰 속도로 성장하지만, 다른 성장 속도가 사용될 수 있고, 예를 들어 2배 내지 25배 더 클 수 있다. SACVD 층(40)의 증착동안, SACVD 층(40)의 성장은 선택적으로 충진재 재료(24)에서, 바람직하게 트렌치(14)의 측벽과 패드 질화물층(20)에서보다 폴리실리콘에서 더 빠르게 성장한다. 바람직한 실시예에서, SACVD 층(40)은 트렌치 상부(40)에 대해 약 50 A이고 질화물 라이너(36)의 부분(41)에서 약 100 A이다. 유리하게, SACVD 층(40)의 패드 질화물(20)과 트렌치(14)의 측벽에서의 감소된 두께는 단일 에칭 단계에 의한 패드 스택(16)의 측벽과 표면(43)으로부터의 SACVD 층(40)의 제거를 허용하고, 또한 동시에 개선된 트렌치 상부 절연층(44)을 형성하는 SACVD 층(40)을 감소시킨다(도 3 참조).
도 3를 참조하면, 선택적 조밀화 프로세스가 트렌치 상부(42)에 인접하게 배치되는 SACVD 층(40)(도 2 참조)에 대해 수행될 수 있다. 상기 조밀화 프로세스는 SACVD 층(40)을 통한 상부 표면(32)의 산화 및/또는 질화에 의해 수행될 수 있다. 이런 조밀화 프로세스는 저장 노드를 형성하는 충진재 재료(24)와 후속 처리 단계에서 리세스에 증착되는 게이트 도체 사이의 전기적 절연을 증진시킨다. 예를 들어, HF 에칭과 같은 습식 에칭 프로세스가 질화물 라이너(36)로부터 SACVD 층(40)을 제거하기 위해 수행된다. 일실시예에서, 약 100A이 SACVD 층(40)의 측벽을 제거하기 위해 제거되고 또한 트렌치 상부(42)(도 2 참조)가 약 100A 에칭백된다. 잔류하는 SACVD 층(40)는 트렌치 상부 절연층(44)을 형성한다. 트렌치 상부 절연층(44)이 증착 프로세스에 의해 형성되기 때문에, SACVD 층(40)의 두께는 잘 제어된다. 그후 SACVD 층(40)을 습식 에칭함으로써, 잘 제어된 두게의 트렌치 상부 절연층(44)이 종래 기술에서 수행되는 것과 같은 종래 충진 및 리세싱을 배제하여 얻어진다. 바람직한 실시예에서, 트렌치 상부 절연층(44)은 10 내지 100 ㎚, 더욱 바람직하게 30 내지 40 ㎚의 두께를 가진다.
도 4-6를 참조하여, 이제 본 발명에 따른 얕은 트렌치 절연물(STI) 제조 방법이 설명될 것이다. 도 4를 참조하면, 소자(100)의 일부가 얕은 트렌치 절연 재료를 위한 위치(48)를 형성하기 위해 에칭된다. 기판(12), 매립된 스트랩(28), 트렌치 상부 절연층(44), 칼라(22), 더미 폴리실리콘 재료(50) 및 충진재 재료(24)가 위치(48)를 형성하기 위해 제거된다. 위치(48)는 유전체 재료(51), 바람직하게 실리콘 이산화물과 같은 산화물로 채워진다. 상부 표면(52)은 추가 처리를 위한 표면(52)을 준비하기 위해 평탄화된다.
도 5를 참조하면, 상부 표면(52)은 어떤 잔류하는 산화물을 제거하기 위해 디글래이징된다. 더미 폴리실리콘 재료(50)는 재료(50)를 제거하기 위해 리세싱된다. 질화물 라이너(36)는 트렌치(14) 측벽으로부터 제거된다. 패드 스택(16)이 기판(12)으로부터, 바람직하게 습식 에칭 처리에 의해 제거된다. 얻어지는 구조는 제어된 트렌치 상부 절연층(44)을 포함하고, 이제 소자(100)에 소자들을 형성하기 위해 희생 산화물 증착 및 이온 주입을 준비한다. 이온 주입후, 상기 희생 산화물층(도시안됨)이 제거된다. 박막 게이트 산화물층(58)이 도전성 재료(56)의 증착이저에 형성된다. 도전성 재료(56)는 바람직하게 폴리실리콘 또는 도핑된 폴리실리콘을 포함하고 도시된 바와 같이 증착된다. 게이트 산화물(58)이 종래 기술로 알려진 바와 같이 게이트 도체(62)(도 6 참조)(트렌치(14)내의 도전성 재료(56))와 기판(12) 사이에 형성된다.
도 6을 참조하면, 도전층(57), 예를 들어 텅스텐 실리사이드와 같은 실리사이드가 도전성 재료(56) 위에 증착될 수 있다. 도전성 재료(56)와 도전층(57)은 당업자들에게 공지된 바와 같이 형성되는 게이트 구조의 유전체 재료(60)에 의해 절연된다. 유전체 재료(60)는 산화물 또는 질화물, 바람직하게 실리콘 이산화물을 포함할 수 있다. 도전성 재료(56)와 도전층(57)은 기판(12)의 일부(64)에 인접하는 게이트 도체(62)를 형성한다. 상기 기판의 일부(64)는 수직 트랜지스터(69)를 위한 채널(63)로서 기능한다. 수직 트랜지스터(69)는 소스로서 비트라인(66) 및 드레인으로서 저장 노드(68)를 가진다. 비트라인(66)은 확산 영역(65)에 접촉하는 비트라인 콘택(67)에 접속한다. 도 6에 도시된 바와 같이, 게이트 도체(62)는 트렌치 상부 절연층(44)에 의해 매립된 스트랩(28)으로부터 분리된다. 매립된 스트랩(28)은 채널(63)을 통해 저장 노드(68)를 확산 영역(65)에 연결하기 위해 외부 확산하는 도펀트를 포함한다. 개시된 바와 같이, 절연층(44)은 본 발명에 따라 소정 두께로 신뢰성 있게 형성된다. 수직 트랜지스터 구성에 대해 도시되더라도 기술된 방법은 다른 트랜지스터와 소자로 쉽게 확장된다.
도 7를 참조하면, 상승된 얕은 트렌치 절연물(STI)에 대한 제어된 절연층의 형성이 개시된다. 도 3의 구조의 추가 처리동안, 질화물 라이너(36)가 트렌치(14) 측벽으로부터 제거된다. 패드 스택(16)이 기판으로부터, 바람직하게 습식 또는 건식 에칭 처리에 의해 제거된다. 습식 에칭은 짧은 HF 에칭 또는 HF 글리세롤 에칭이 수반되는 뜨거운 인산을 사용한 에칭을 포함할 수 있다. 건식 에칭은 화학적 다운스트림 에칭 도는 반응성 이온 에칭을 포함할 수 있다. 얻어지는 구조는 선택적으로 산화된 층(45)을 갖는 트렌치 상부 절연층(14)을 포함하고, 이제 수직 트랜지스터를 위한 희생 산화물 증착 및 이온 주입을 준비한다. 희생 산화물 층(도시안됨)을 제거한후, 게이트 산화물(46)이 형성되고, 다음에 도전성 재료(48) 증착(게이트 도체의 일부)와 바람직하게 질화물인 유전체 층(59) 증착이 수반된다. 소자(10)의 일부가 바람직하게 도 8에 도시된 바와 같이 산화물을 포함하는, 상승된 얕은 트렌치 절연 재료(55)를 위한 절연 트렌치(53)를 형성하기 위해 에칭된다. 도 9에서, 유전체 층(59)을 제거한후, 도전성 재료(57)와 유전체 재료(60)가 종래 기술로 공지된 바와 같이 도 10의 게이트 구조로 증착되고 형성된다. 수직 트랜지스터 구성에 대해 도시되고 기술되었더라도 기술된 방법은 다른 트랜지스터와 소자로 쉽게 확장된다.
도 11를 참조하면, 딥 접합부의 형성에 의해 소자 성능에 영향을 끼치지않고 매립된 스트립 외부확산과의 오버랩을 증진하기 위해 트렌치(14)로부터 추가로 트랜지스터 채널(70)을 이동시키는 것이 유리하다. 더미 폴리실리콘 제거 단계후, 질화물 라이너(36)가 이미 개시된 바와 같이 제거된다. 에칭 프로세스는 바람직하게 채널(70)이 형성될 때 채널(70)이 트렌치(14)에서 추가로 분리되어 매립된 스트랩(28) 외부확산부와 더욱 쉽게 접촉하도록 기판(12)의 일부를 제거하기 위해 수행된다. 기판(12)은 바람직하게 리세스(72)가 형성되도록 반응성 이온 에칭 또는 화학적 다운스트림 에칭과 같은 건식 에칭 프로세스에 의해 오버에칭된다. 그후 프로세싱은 이미 개시된 바와 같이 수직 트랜지스터를 형성하기 위해 정상대로 지속된다. STI가 도 11에 도시되었더라도, 상기 프로세스는 RSTI에 대해서도 실행될 수 있다.
도 12-14를 참조하면, SACVD 층(140)은 많은 응용에서 사용될 수 있다. SACVD 층(140)은 예를 들어 저장 노드, 매립 비트라인 또는 다른 소스/드레인 접속부로서 소용되는 어떤 도핑된, 매립 영역을 절연하는데 사용될 수 있다. 도 12-14에서, SACVD 층(140)은 적당히 도핑된 폴리실리콘 매립 비트라인(142)상에 형성된다. 여러 게이트 구조(144)가 비트라인을 소스/드레인 영역(146)에 접속하는데 사용될 수 있다. 또한 도전성 재료가 비트라인(142)을 확산 영역(150)에 접속ㅎ는데 사용될 수 있다(도 14 참조). 유전체 영역은 152에 의해 표시되고 기판은 154에 의해 표시된다.
반도체 메모리(예시적이고 제한적이지않은)용 딥 절연층을 형성하기 위한 새로운 장치 및 방법에 대한 바람직한 실시예가 설명되었더라도, 변형이 변경이 상기 기술의 권리내에서 당업자들에게 의해 만들어질 수 있음에 주의하라. 따라서 당업자들은 본 발명의 정신 및 범위에서 벗어나지 않고 다른 적용예로 대체될 수 있다는 것을 쉽게 이해 할 수 있을 것이다.
본 발명에 따르면 메모리 소자를 제조하는데 필요한 처리 단계를 견딜 수 있는 제어된 두께를 가지는 트렌치 상부 유전체를 제공할 수 있어 반도체 메모리 소자의 성능을 증진시킬 수 있다.

Claims (24)

  1. 반도체 소자용 절연층 두께를 제어하는 방법에 있어서,
    도전성 재료를 가지는 트렌치를 제공하는 단계;
    상기 트렌치 측벽상의 도전성 재료 위에 라이너를 형성하는 단계;
    상기 도전성 재료와 측벽상에 상기 측벽의 라이너에서보다 도전성 재료에서 증가된 속도로 선택적으로 성장하는 선택적 산화물 증착층을 증착하는 단계; 및
    상기 도전성 재료상에 절연층을 형성하기 위해 상기 도전성 재료와 접촉하는 부분을 제외하고 상기 선택적 산화물 증착물을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자용 절연층 두께의 제어 방법.
  2. 제 1항에 있어서, 상기 선택적 산화물 증착층의 증착 단계는 화학적 기상 증착에 의해 선택적 산화물 증착층을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자용 절연층 두께의 제어 방법.
  3. 제 1항에 있어서, 상기 선택적 산화물 증착층은 오존 활성화된 TEOS 산화물을 포함하는 것을 특징으로 하는 반도체 소자용 절연층 두께의 제어 방법.
  4. 제 1항에 있어서, 상기 증가된 성장 속도는 상기 측벽의 라이너에서보다 도전성 재료에서 약 5배 더 큰 것을 특징으로 하는 반도체 소자용 절연층 두께의 제어 방법.
  5. 제 1항에 있어서, 상기 측벽에 라이너를 형성하는 단계는 질화물 라이너를 포함하는 것을 특징으로 하는 반도체 소자용 절연층 두께의 제어 방법.
  6. 제 1항에 있어서, 상기 선택적 산화물 증착층은 10 내지 200 ㎚인 것을 특징으로 하는 반도체 소자용 절연층 두께의 제어 방법.
  7. 제 1항에 있어서, 상기 도전성 재료는 폴리실리콘을 포함하고, 상기 방법은 상기 절연층 하부의 폴리실리콘을 산화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자용 절연층 두께의 제어 방법.
  8. 제 1항에 있어서, 상기 트렌치 측벽으로부터 라이너를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자용 절연층 두께의 제어 방법.
  9. 수직 트랜지스터를 제조하는 방법에 있어서,
    트렌치를 가지는 기판을 제공하는 단계를 포함하는데, 각각의 트렌치는 저장 노드를 가지고, 저장 노드는 매립된 스트랩을 가지며;
    상기 매립된 스트랩상의 트렌치의 측벽에 라이너를 형성하는 단계;
    상기 매립된 스트랩과 측벽상에 선택적 산화물 증착층을 증착하는 단계를 포함하는데, 상기 선택적 산화물 증착층은 상기 측벽의 라이너에서보다 매립된 스트랩에서 증가된 속도로 선택적으로 성장하며;
    트렌치 상부 절연층을 형성하기 위해 상기 매립된 스트랩과 접촉하는 부분을 제외하고 상기 선택적 산화물 증착층을 제거하는 단계; 및
    상기 트렌치에 게이트 도체를 형성하는 단계를 포함하며, 채널이 상기 게이트 도체에 인접하게 형성되어 게이트 도체의 활성화때 매립된 스트랩과 도전성 라인 사이에 전기적 도통을 제공하는 것을 특징으로 하는 수직 트랜지스터 제조 방법.
  10. 제 9항에 있어서, 상기 기판내에 리세스를 형성하기 위해 상기 기판을 측면적으로 에칭하는 단계를 더 포함하는데, 상기 리세스는 상기 트렌치의 측면을 지나 연장하고 상기 트렌치와 연통하며;
    상기 게이트 도체의 활성화때 상기 매립된 스트랩과 도전성 라인 사이의 전기적 도통이 제공되도록 상기 기판내의 리세스를 따라 채널을 제공하는 단계를 더 포함하는 것을 특징으로 하는 수직 트랜지스터 제조 방법.
  11. 제 10항에 있어서, 상기 측면적으로 에칭하는 단계는 건식 에칭 처리에 의해 측면적으로 에칭하는 단계를 포함하는 것을 특징으로 하는 수직 트랜지스터 제조 방법.
  12. 제 9항에 있어서, 상기 도전성 라인은 비트라인을 포함하는 것을 특징으로 하는 수직 트랜지스터 제조 방법.
  13. 제 9항에 있어서, 상기 선택적 산화물 증착층을 증착하는 단계는 채널 기상 증착에 의해 상기 선택적 산화물 증착층을 증착하는 것을 특징으로 하는 수직 트랜지스터 제조 방법.
  14. 제 9항 있어서, 상기 선택적 산화물 증착층은 오존 활성화된 TEOS 산화물을 포함하는 것을 특징으로 하는 수직 트랜지스터 제조 방법.
  15. 제 9항에 있어서, 상기 증가된 성장 속도는 상기 측벽의 라이너에서보다 매립된 스트랩에서 약 5배 더 큰 것을 특징으로 하는 수직 트랜지스터 제조 방법.
  16. 제 9항에 있어서, 상기 측벽상에 라이너를 형성하는 단계는 질화물 라이너를 포함하는 것을 특징으로 하는 수직 트랜지스터 제조 방법.
  17. 제 9항에 있어서, 상기 선택적 산화물 증착층의 두께는 상기 매립된 스트랩상에서 10 내지 200 ㎚인 것을 특징으로 하는 수직 트랜지스터 제조 방법.
  18. 제 9항에 있어서, 상기 매립된 스트랩은 폴리실리콘을 포함하고, 상기 트렌치 상부 절연층 하부의 폴리실리콘을 조밀화시키는 단계를 더 포함하는 것을 특징으로 하는 수직 트랜지스터 제조 방법.
  19. 제 9항에 있어서, 상기 트렌치 측벽에서 상기 라이너를 제거하는 단계를 더 포함하는 것을 특징으로 하는 수직 트랜지스터 제조 방법.
  20. 다수의 딥 트렌치를 가지는 기판을 포함하는데, 각각의 딥 트렌치는,
    상기 딥 트렌치내에 배치된 저장 노드에 액세싱하기 위한 매립된 스트랩; 및
    SACVD 재료의 선택적 성장으로부터 형성되는 절연층을 구비하며, 상기 SACVD 재료층은 상기 매립된 스트랩상의 트렌치 측벽에서보다 매립된 스트랩에서 더 빠른 속도로 상기 SACVD 재료층을 성장시킴으로써 상기 매립된 스트랩상에 형성되는 것을 특징으로 하는 반도체 메모리.
  21. 제 20항에 있어서, 상기 절연층은 온존 활성화된 TEOS 산화물을 포함하는 것을 특징으로 하는 반도체 메모리.
  22. 제 20항에 있어서, 상기 절연층의 두께는 10 내지 200 ㎚인 것을 특징으로 하는 반도체 메모리.
  23. 제 20항에 있어서, 상기 트렌치내에 형성된 게이트를 포함하고 상기 절연층과 적어도 일부가 접촉하는 게이트를 가지는 액세스 트랜지스터를 더 포함하는데, 상기 트랜지스터는 상기 매립된 스트랩을 비트라인에 전기적으로 결합하기 위해 상기 게이트에 인접하여 상기 기판내에 형성되는 채널을 가지는 것을 특징으로 하는 반도체 메모리.
  24. 제 23항에 있어서, 상기 기판은 리세스부를 포함하는데, 상기 리세스부는 매립된 스트랩과 채널에서의 외부확산사이의 증가된 오버랩을 허용하는 것을 특징으로 하는 반도체 메모리.
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