CN1165985C - 用于垂直晶体管的可控制的槽顶部隔离层的形成 - Google Patents

用于垂直晶体管的可控制的槽顶部隔离层的形成 Download PDF

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Abstract

一种控制半导体器件的槽内的隔离层厚度的方法，包括下述步骤：设置形成了导电材料(24)的槽(14)；在该导电材料上的槽的侧壁上形成衬垫(36)；在该导电材料和该侧壁上淀积选择性氧化物淀积层(40)，该选择性氧化物淀积层有选择地生长，其在该导电材料(24)上的生长率大于在该侧壁的该衬垫(36)和顶部表面(43)上的生长率；以及在除了与该导电材料(24)接触的部分(42)外除去该选择性氧化物淀积层以便在槽内的该导电材料上形成隔离层。

Description

用于垂直晶体管的可控制的槽顶部隔离层的形成
技术领域
本发明涉及半导体器件，更详细地说，涉及通过使用选择性的亚常压化学汽相淀积氧化物(SACVD-氧化物)来形成用于半导体存储器的深槽顶部隔离层的方法。
背景技术
诸如动态随机存取存储器(DRAM)的半导体存储器一般包括带有存储节点的存储单元。一般来说，这些存储节点在刻蚀到半导体存储器芯片的衬底中的深槽内形成。使用存取晶体管对该存储节点进行存取，该存取晶体管根据所需要的动作是读功能还是写功能，使电荷存储在存储节点内或从存储节点收回电荷。保证通过深槽的顶部将存储节点与栅导体在导电性方面充分地隔离开这一点经常是必要的。
一种通过槽的顶部来保证存储节点的充分的导电性隔离的方法是在存储节点上设置槽顶部隔离层。存储节点一般包括部分地填满深槽的多晶硅材料。在制造期间内，多晶硅提供留在槽的顶部的凹槽。在半导体器件的表面上淀积氧化物(二氧化硅)。在该氧化物淀积的期间内，在槽内的多晶硅上形成氧化物。通过对该半导体器件的表面进行平面化处理和通过有选择地使该氧化物凹陷以便在该凹槽的底部留下30-50nm的氧化层，来除去被淀积的氧化物的其它部分。将该氧化层称为槽顶部氧化物或隔离物。然而，单靠该氧化层不能提供充分的隔离来满足可靠性的要求。
在存储器上制造垂直晶体管的情况下，存储节点的填埋带(buriedstrap)部分、即在顶部槽氧化物的正下方的部分，必须进行外扩散，以便与在顶部槽氧化物上的深槽内沿栅导体延伸的垂直晶体管沟道连接。这样，当垂直晶体管导通时，在存储节点与位线之间进行连接。该沟道必须与栅导体电隔离。因而，在其间设置绝缘层，该绝缘层一般是通过对深槽内的栅导体的多晶硅的一部分和沟道进行氧化而形成的氧化层。
该氧化物的凹陷是难于控制的。该困难导致剩下的氧化层厚度方面的很多的可变因素。槽顶部氧化物厚度是一个重要的参数，必须维持该参数以便使半导体存储器很好地工作。如上所述，槽顶部氧化物将存储节点与半导体器件的栅导体导电性地隔离开。
发明内容
因而，需要这样的槽顶部介质，该介质具有可控制的厚度，该厚度可经受制造存储器所需要的工艺步骤。还需要一种使用选择性的亚常压化学汽相淀积氧化物生长工艺来提供该槽顶部隔离的方法。
一种控制用于半导体器件的槽内的隔离层厚度的方法包括下述步骤：设置具有在其中形成了导电材料的槽；在该导电材料上的槽的侧壁上形成衬垫；在该导电材料和该侧壁上淀积选择性氧化物淀积层，该选择性氧化物淀积层有选择地生长，其在该导电材料上的生长率大于在该侧壁的该衬垫上的生长率；以及在除了与该导电材料接触的部分外除去该选择性氧化物淀积层以便在槽内的该导电材料上形成隔离层。
在另一种方法中，该淀积选择性氧化物淀积层的步骤包括利用化学汽相淀积来淀积该选择性氧化物淀积层。该选择性氧化物淀积层可包括臭氧激活的TEOS氧化物，该衬垫可包括氮化物。在该导电材料上的生长率最好比在该侧壁的该衬垫上的生长率约大5倍。在该侧壁上形成该衬垫的步骤可包括氮化物衬垫。选择性氧化物淀积层的厚度最好在约10nm至约200nm之间。该导电材料最好包括多晶硅，并还可包括对在槽顶部隔离层下的多晶硅进行增密(dentify)的步骤。最好也包括从该槽的侧壁除去该衬垫的步骤。
一种制造垂直晶体管的方法包括下述步骤：设置具有在其中形成了槽的衬底，每一个槽具有在其中形成的存储节点，该存储节点具有填埋带；在该填埋带上的该槽的侧壁上形成衬垫；在该填埋带和该侧壁上淀积选择性氧化物淀积层，该选择性氧化物淀积的淀积层有选择地生长，其在该填埋带上的生长率大于在该侧壁的该衬垫上的生长率；在除了与该填埋带接触的部分外除去该选择性氧化物淀积层以便形成槽顶部隔离层；从侧壁除去衬垫；以及在槽内形成栅导体，以便在邻近于该栅导体处形成沟道，用于在该栅导体的激活时提供在该填埋带与导电线之间的电导。
在另一种方法中，可包括下述步骤：横向地刻蚀该衬底，从而形成进入衬底的凹槽，使该凹槽延伸超过该槽的侧面，该凹槽与该槽连通。该横向刻蚀的步骤还可包括利用干法刻蚀工艺的横向刻蚀。该导电线可包括位线。该淀积选择性氧化物淀积层的步骤包括利用化学汽相淀积来淀积该选择性氧化物淀积层。该选择性氧化物淀积的淀积层最好包括臭氧激活的TEOS氧化物，该衬垫最好包括氮化物。在该填埋带上的生长率最好比在该侧壁的该衬垫上的生长率约大5倍。在该侧壁上形成该衬垫的步骤可包括氮化物衬垫。选择性氧化物淀积层的厚度在该填埋带上在约10nm至约100nm之间。该填埋带包括多晶硅，并还可包括对在槽顶部隔离层下的多晶硅进行增密的步骤。也包括从该槽的侧壁除去该衬垫的步骤。
也提供一种半导体存储器，该半导体存储器包括具有多个在其中形成的深槽的衬底，每一个深槽具有在其中形成的、用于对配置在该深槽内的存储节点进行存取的填埋带。通过有选择地生长亚常压化学汽相淀积材料来形成的隔离层，通过下述方式在该填埋带上形成该亚常压化学汽相淀积材料层，即、该亚常压化学汽相淀积材料层在该填埋带上的生长率比在该填埋带上的槽的侧壁上的生长率快。
在另一个实施例中，该隔离层最好包括臭氧激活的TEOS氧化物。该隔离层的厚度在约10nm至约200nm之间。最好包括一个存取晶体管，栅最好在具有与该隔离层接触的该栅的至少一部分的槽内形成。该晶体管可包括在邻近于该栅的衬底中形成的沟道，以便将该填埋带导电性地连接到位线上。该衬底可包括凹陷部分，以便能增加在来自该填埋带的外扩散与该沟道之间的重叠。
通过下述的与附图相结合的说明性的实施例的详细描述，本发明的这些和其它的目的、特征和优点将变得显而易见。
附图说明
将参照下述的附图详细地描述本发明的优选实施例，在这些附图中：
图1是显示出具有柱环(collar)和被充填材料充填的槽结构的半导体器件的一部分的剖面图；
图2是图1的按照本发明的具有在槽侧壁上形成的衬垫、在该衬垫上淀积的亚常压层和填埋带的半导体器件的剖面图；
图3是图2的按照本发明的具有被回刻(etch back)以形成槽顶部隔离层的亚常压淀积层的半导体器件的剖面图；
图4是图3的按照本发明的具有被实施浅槽隔离的半导体器件的剖面图；
图5是图4的按照本发明的显示出在该槽的剩下的部分中形成的导电材料的半导体器件的剖面图；
图6是图5的按照本发明的显示出带有在该槽内形成的栅叠层的垂直晶体管、位线接点和与该晶体管的扩散区连接的位线的半导体器件的剖面图；
图7是图3的按照本发明的在准备形成被提升的浅槽隔离的过程中具有在槽顶部隔离层上淀积的导电材料和栅氧化物的半导体器件的剖面图；
图8是图7的按照本发明的具有被刻蚀和被充填的位置以形成该被提升的浅槽隔离的半导体器件的剖面图；
图9是图8的按照本发明的具有淀积在该被提升的浅槽隔离材料上和该器件的顶部表面上的介质层和导电层的半导体器件的剖面图；
图10是图9的按照本发明的具有在该槽内和在该被提升的浅槽隔离上形成的栅结构的半导体器件的剖面图；
图11是按照本发明的显示出在衬底内对于在沟道与填埋带之间的连接得到改善的垂直晶体管形成的凹槽的半导体器件的剖面图；以及
图12-14是按照本发明实施的各种填埋位线结构的剖面图。
具体实施方式
本发明涉及半导体器件，更详细地说，涉及通过使用选择性的亚常压化学汽相淀积来形成用于半导体存储器的深槽顶部隔离层的方法。本发明提供一种用于在深槽内的存储节点上形成槽顶部隔离层的经过改善的方法。本发明有利地采用亚常压化学汽相淀积(SACVD)工艺在深槽内淀积氧化物，在该深槽处其侧壁被氮化层所衬垫。该SACVD氧化物是由臭氧激活的TEOS工艺来形成的，该SACVD氧化物以下述的淀积速率有选择地生长，即、在硅上的淀积速率比在氮化物上的淀积速率大5倍。该SACVD或选择性的氧化物淀积工艺最好包括基于臭氧的、在约50至约760Torr之间的压力并在O2/O3和TEOS的气体环境下的亚常压化学汽相淀积，其淀积温度可在约300℃至约650℃之间。在硅与氮化物之间的淀积速率中的选择率约为2至25∶1，优选为5至10∶1，也可对其它材料得到选择率。这样，能以更加可控制的方式来形成槽顶部隔离层，这一点以下将更详细地叙述。
现在详细地参照附图，在所有的附图中，相同的参照数字标志类似或相同的元件，现在从图1开始，图1示出半导体器件10的一部分。半导体器件10包括衬底12，衬底最好是硅衬底，但其它材料也可考虑，例如砷化镓或在绝缘体上的硅(SOI)。利用对本专业的人员来说已知的工艺，通过垫底(pad)叠层16在衬底12中形成深槽14，该垫底叠层16最好包括垫底氧化层18和垫底氮化层20。垫底氧化层18最好利用热氧化来形成，但也可使用淀积工艺。最好将垫底氮化层20淀积在垫底氧化层18上。在该槽14内形成柱环22，用于将槽14的一部分与衬底12隔离开。利用在槽14的侧面和底部附近的薄的介质层(未示出)进一步将槽14的下部(未示出)与衬底12隔离开。
槽14用导电充填材料24来充填，该导电充填材料24最好是多晶硅或掺杂多晶硅，也可使用其它导电材料。充填材料24延伸到柱环22的顶部上，并与衬底12接触。由此在槽14内留下凹槽26。填埋带28包括顶部表面32，该顶部表面32在衬底12的顶部表面34之下的约10nm至600nm之间。
参照图2，在垫底叠层16上和在凹槽26内淀积氮化物衬垫36。氮化物衬垫36最好是氮化硅，其厚度最好约为5nm。如图2中所示，最好使用反应离子刻蚀或等效的工艺，从除了槽14的侧壁之外的所有的表面除去氮化物衬垫36。淀积亚常压化学汽相淀积(SACVD)层40。SACVD层40较为理想的是氧化物，更为理想的是富臭氧的TEOS层，这一点由Elbel等在“一种基于选择性氧化物淀积的新的STI工艺”(IEEE 1998 Symposium on VLSI Technology Digest ofTechnical Papers，pp.208-209)中作了描述，在该文引入这里作为参考。SACVD层40在硅上的生长率比在氮化物上的生长率约大5倍是有利的，但也可使用其它的生长率，例如约大2倍到约大25倍。在SACVD层40的淀积期间内，SACVD层40有选择地生长，它在充填材料24(最好是多晶硅)上的生长率比在槽14的侧壁上的氮化物衬垫36上的生长率和在垫底氮化层20上的生长率快。在一个优选实施例中，SACVD层40在槽顶部42上的厚度约为500，在氮化物衬垫36上的部分41上的厚度约为100。有利的是，SACVD层40在垫底氮化层20和在槽14的侧壁上的减少的厚度允许通过单一的刻蚀步骤从侧壁和垫底叠层16的表面43除去SACVD层40，上述的刻蚀步骤也同时减薄SACVD层40以形成经过改善的槽顶部隔离层44(图3)。
参照图3，可对位于邻近于槽顶部42的SACVD层40进行一个可选择的增密工艺(图2)。可通过穿过SACVD层40对顶部表面32进行氧化和/或氮化来进行该增密工艺。该增密工艺增强形成存储节点的充填材料24与将在其后的工艺步骤中淀积在凹槽26内的栅导体之间的电隔离。进行湿法刻蚀工艺，例如HF刻蚀，从氮化物衬垫36除去SACVD层40。在一个实施例中，除去约100，以清除SACVD层40的侧壁，槽顶部42(图2)也被回刻(etch back)约100。该剩下的SACVD层40形成槽顶部隔离层44。由于槽顶部隔离层44通过淀积工艺来形成，故可很好地控制SACVD层40的厚度。通过其后的对SACVD层40的湿法回刻，通过消除如在现有技术中进行的常规的充填和凹陷工艺，来实现槽顶部隔离层44的得到很好控制的厚度。在一个优选实施例中，槽顶部隔离层44的厚度在约10nm至约100nm之间，更为理想的是，在约30nm至约40nm之间。
参照图4-6，现在将描述本发明的用于浅槽隔离(STI)的方法。参照图4，刻蚀器件100的各部分，以形成用于浅槽隔离材料的位置48。除去衬底12的一部分、填埋带28、槽顶部隔离层44、柱环22、虚设多晶硅材料50和充填材料24以形成位置48。用介质材料51、最好是诸如二氧化硅的氧化物来充填位置48。对顶部表面52进行平面化，以制备用于进一步的工艺的表面52。
参照图5，可对顶部表面52进行去釉(deglaze)，以从其上除去任何剩下的氧化物。对虚设多晶硅材料50开凹槽，以除去材料50。从槽14的侧壁剥去氮化物衬垫36。最好通过湿法刻蚀工艺从衬底12剥去垫底叠层16。该剩下的结构包括得到控制的槽顶部隔离层44，现在便于进行牺牲氧化物淀积和离子注入，以便在器件100上形成各器件。在离子注入后，除去牺牲氧化层(未示出)。在淀积导电材料56之前，形成薄的栅氧化层58。导电材料56最好包括多晶硅或掺杂多晶硅，并如已示出的那样淀积。如在现有技术中已知的那样在栅导体62(见图6)(槽14内的导电材料56)与衬底12之间形成栅氧化层58。
参照图6，可在导电材料56上淀积例如诸如硅化钨的硅化物的导电层57。通过以对于本专业的人员已知的方式形成的栅结构的介质材料60来隔离导电材料56和导电层57。介质材料60可包括氧化物或氮化物，最好是氮化硅。导电材料56和导电层57形成邻近于衬底12的部分64的栅导体62。部分64对垂直晶体管起到沟道63的作用。69为外扩散部分。垂直晶体管具有位线66作为源，具有存储节点68作为漏。位线66连接到位线接点67，该位线接点67连接到扩散区65。如图6中所示，通过槽顶部隔离层44将栅导体62与填埋带28分离。填埋带28包括掺杂剂，该掺杂剂进行外扩散以便通过沟道63将存储节点68连接到扩散区65。如上所述，按照本发明可靠地将隔离层44形成为预定的厚度。虽然是对垂直晶体管结构来示出的，但很容易将所描述的方法扩展到其它晶体管和器件。
参照图7，描述被提升的浅槽隔离(RSTI)的得到控制的隔离层的形成。在图3的结构的进一步的工艺的期间内，从槽14的侧壁剥去氮化物衬垫36。最好通过湿法或干法刻蚀工艺从衬底12剥去垫底叠层16。湿法刻蚀可包括使用热磷酸的刻蚀，在此之后是短时间的HF刻蚀或HF甘油刻蚀。干法刻蚀可包括化学下流刻蚀或反应离子刻蚀。剩下的结构包括带有可选择的氧化层45的槽顶部隔离层44，现在便于进行牺牲氧化物淀积和离子注入，以形成垂直晶体管。在除去牺牲氧化层(未示出)之后，形成栅氧化层46，接着是进行导电材料48(栅导体的一部分)的淀积和介质层59(最好是氮化物)的淀积。导电材料48的淀积可充满或不充满槽的凹陷。刻蚀器件10的部分，以形成用于被提升的浅槽隔离材料55的隔离槽53，材料55最好包括如图8中示出的氧化物。在图9中，在剥去介质层59后，淀积导电材料57和介质材料60，形成为图10中的栅结构，该结构对本专业的人员来说是已知的。虽然是对垂直晶体管结构来示出和描述的，但很容易将所描述的方法扩展到其它晶体管和器件。
参照图11，有利的是，在不由于深结的形成而影响器件性能的情况下将晶体管沟道70进一步从槽14移动开以便增强与填埋带外扩散的重叠。在虚设多晶硅除去步骤之后，如上所述那样除去氮化物衬垫36。最好进行刻蚀工艺来除去衬底12的一部分，从而当形成沟道70时，沟道70进一步离开槽14，并更容易与填埋带28外扩散区连接。最好通过诸如反应离子刻蚀或化学下流刻蚀对衬底12进行过刻蚀，以便形成凹槽72。其后，如通常那样继续进行工艺，以便如上所述那样形成垂直晶体管。虽然在图11中示出STI，但也可对RSTI进行该工艺。
参照图12-14，可在许多应用领域中采用SACVD层140。SACVD层140可用于任何被掺杂的例如起到存储节点的作用的填埋区，填埋位线或其它源/漏连接点，最好与垂直晶体管有关。在图12-14中，在一个适当地被掺杂的多晶硅填埋位线142上形成SACVD层140。可实施各种不同的栅结构144来将位线142连接到源/漏区146。也可使用导电材料148(图14)将位线142连接到扩散区150。用152表示介质区，用154表示衬底。
已描述了对于一种新颖的器件的优选实施例和用于形成半导体存储器的深槽隔离层的方法(这些是说明性的而不是限定性的)，要注意的是，可由本专业的人员在以上所述的基础上进行修正和变更。因而，应了解可在所揭示的本发明的特定的实施例中作出变更，而这些变更是在由后附的权利要求所概述的本发明的范围和精神内的。在已采用专利法所需要的细节和特殊性叙述了本发明之后，在后附的权利要求书中提出被发明专利所保护的权利要求的内容。

Claims (23)

1.一种控制用于半导体器件的槽内的隔离层厚度的方法，其特征在于，包括下述步骤：
设置具有在其中形成了导电材料的槽；
在该导电材料上的槽的侧壁上形成衬垫；
在该导电材料和该侧壁上淀积选择性氧化物淀积层，该选择性氧化物淀积层有选择地生长，其在该导电材料上的生长率大于在该侧壁的该衬垫上的生长率；以及
在除了与该导电材料接触的部分外除去该选择性氧化物淀积层以便在槽内的该导电材料上形成隔离层。
2.如权利要求1中所述的方法，其特征在于：
该淀积选择性氧化物淀积层的步骤包括利用化学汽相淀积来淀积该选择性氧化物淀积层。
3.如权利要求1中所述的方法，其特征在于：
该选择性氧化物淀积层包括臭氧激活的四乙基原硅酸酯氧化物。
4.如权利要求1中所述的方法，其特征在于：
在该导电材料上的生长率比在该侧壁的该衬垫上的生长率约大5倍。
5.如权利要求1中所述的方法，其特征在于：
在该侧壁上形成该衬垫的步骤包括氮化物衬垫。
6.如权利要求1中所述的方法，其特征在于：
选择性氧化物淀积层的厚度在约10nm至约200nm之间。
7.如权利要求1中所述的方法，其特征在于：
该导电材料包括多晶硅，并且，该方法还包括对在隔离层下的多晶硅进行氧化的步骤。
8.如权利要求1中所述的方法，其特征在于：
还包括从该槽的侧壁除去该衬垫的步骤。
9.一种制造垂直晶体管的方法，其特征在于，包括下述步骤：
设置具有在其中形成了槽的衬底，每一个槽具有在其中形成的存储节点，该存储节点具有填埋带；
在该填埋带上的该槽的侧壁上形成衬垫；
在该填埋带和该侧壁上淀积选择性氧化物淀积层，该选择性氧化物淀积的淀积层有选择地生长，其在该填埋带上的生长率大于在该侧壁的该衬垫上的生长率；
在除了与该填埋带接触的部分外除去该选择性氧化物淀积层以便形成槽顶部隔离层；以及
在槽内形成栅导体，以便在邻近于该栅导体处形成沟道，用于在该栅导体的激活时提供在该填埋带与位线之间的电连接。
10.如权利要求9中所述的方法，其特征在于：
还包括下述步骤：横向地刻蚀该衬底，从而形成进入衬底的凹槽，使该凹槽延伸超过该槽的侧面，该凹槽与该槽连通；以及
沿该衬底内的凹槽设置沟道，以便在该栅导体的激活时提供在该填埋带与该位线之间的电连接。
11.如权利要求10中所述的方法，其特征在于：
该横向刻蚀的步骤还可包括利用干法刻蚀工艺的横向刻蚀。
12.如权利要求9中所述的方法，其特征在于：
该淀积选择性氧化物淀积层的步骤包括利用化学汽相淀积来淀积该选择性氧化物淀积层。
13.如权利要求9中所述的方法，其特征在于：
该选择性氧化物淀积层包括臭氧激活的四乙基原硅酸酯氧化物。
14.如权利要求9中所述的方法，其特征在于：
在该填埋带上的生长率比在该侧壁的该衬垫上的生长率约大5倍。
15.如权利要求9中所述的方法，其特征在于：
在该侧壁上形成该衬垫的步骤包括氮化物衬垫。
16.如权利要求9中所述的方法，其特征在于：
亚常压层的厚度在该填埋带上在约10nm至约200nm之间。
17.如权利要求9中所述的方法，其特征在于：
该填埋带包括多晶硅，并且，该方法还包括对在槽顶部隔离层下的多晶硅进行增密的步骤。
18.如权利要求9中所述的方法，其特征在于：
还包括从该槽的侧壁除去该衬垫的步骤。
19.一种半导体存储器，其特征在于，包括：
具有多个在其中形成的深槽的衬底，每一个深槽具有：
在其中形成的、用于对配置在该深槽内的存储节点进行存取的填埋带；
通过有选择地生长亚常压化学汽相淀积材料来形成的隔离层，通过下述方式在该填埋带上形成该亚常压化学汽相淀积材料层，即、该亚常压化学汽相淀积材料层在该填埋带上的生长率比在该填埋带上的槽的侧壁上的生长率快。
20.如权利要求19中所述的半导体存储器，其特征在于：
该隔离层包括臭氧激活的四乙基原硅酸酯氧化物。
21.如权利要求19中所述的半导体存储器，其特征在于：
隔离层的厚度在约10nm至约200nm之间。
22.如权利要求19中所述的半导体存储器，其特征在于：
还包括一个存取晶体管，该晶体管包括在槽内形成的栅和具有与该隔离层接触的该栅的至少一部分，该晶体管具有在邻近于该栅的衬底中形成的沟道，以便将该填埋带导电性地连接到位线上。
23.如权利要求22中所述的半导体存储器，其特征在于：
该衬底包括凹陷部分，该凹陷部分能增加在来自该填埋带的外扩散与该沟道之间的重叠。
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