JP2000223668A - バ―チカルトランジスタのための制御されたトレンチ上部絶縁層の形成 - Google Patents
バ―チカルトランジスタのための制御されたトレンチ上部絶縁層の形成Info
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Abstract
(57)【要約】
【課題】 半導体デバイスのトレンチにおける絶縁層厚
さを制御する方法及び装置を提供する。 【解決手段】 導電性材料を有するトレンチを提供し、
導電性材料の上方にトレンチの側壁にライナを形成し、
導電性材料及び側壁上に選択的な酸化物堆積層を堆積さ
せ、該選択的な酸化物体積層が、側壁のライナにおける
よりも導電性材料において増大した速度で選択的に成長
し、トレンチ内の導電性材料上に絶縁層を形成するため
に導電性材料と接触した部分を除いて選択的な酸化物体
積層を除去するステップから成る。
さを制御する方法及び装置を提供する。 【解決手段】 導電性材料を有するトレンチを提供し、
導電性材料の上方にトレンチの側壁にライナを形成し、
導電性材料及び側壁上に選択的な酸化物堆積層を堆積さ
せ、該選択的な酸化物体積層が、側壁のライナにおける
よりも導電性材料において増大した速度で選択的に成長
し、トレンチ内の導電性材料上に絶縁層を形成するため
に導電性材料と接触した部分を除いて選択的な酸化物体
積層を除去するステップから成る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイス、
特に、選択的な減圧化学蒸着酸化物（ＳＡＣＶＤ酸化
物）を用いることによって半導体メモリのための深いト
レンチ上部絶縁層を形成する方法に関する。
特に、選択的な減圧化学蒸着酸化物（ＳＡＣＶＤ酸化
物）を用いることによって半導体メモリのための深いト
レンチ上部絶縁層を形成する方法に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）等の半導体メモリは、通常ストレージノー
ドを備えたメモリセルを有している。通常、これらのス
トレージノードは、半導体メモリチップの基板にエッチ
ングされた深いトレンチ内に形成される。ストレージノ
ードは、アクセストランジスタを使用してアクセスさ
れ、このアクセストランジスタは、所望の動作が読み取
り機能であるか書込み機能であるかに応じてストレージ
ノードに電荷を貯蔵させたりストレージノードから電荷
を取り出したりする。しばしば、深いトレンチの上部を
通るゲートコンダクタから電気的に十分にストレージノ
ード絶縁されていることを保証する必要がある。
（ＤＲＡＭ）等の半導体メモリは、通常ストレージノー
ドを備えたメモリセルを有している。通常、これらのス
トレージノードは、半導体メモリチップの基板にエッチ
ングされた深いトレンチ内に形成される。ストレージノ
ードは、アクセストランジスタを使用してアクセスさ
れ、このアクセストランジスタは、所望の動作が読み取
り機能であるか書込み機能であるかに応じてストレージ
ノードに電荷を貯蔵させたりストレージノードから電荷
を取り出したりする。しばしば、深いトレンチの上部を
通るゲートコンダクタから電気的に十分にストレージノ
ード絶縁されていることを保証する必要がある。
【０００３】トレンチの上部を通るストレージノードの
十分な電気的絶縁を保証する１つの方法は、ストレージ
ノード上に上部トレンチ絶縁層を提供することである。
ストレージノードは、通常深いトレンチを部分的に充填
するポリシリコン材料を有している。製造時に、ポリシ
リコンは、トレンチの上部に残る凹所を提供する。酸化
物（酸化シリコン）は、半導体デバイスの表面に堆積さ
れる。酸化物堆積時に、酸化物はトレンチ内のポリシリ
コン上に形成される。堆積された酸化物の他の部分は、
半導体デバイスの表面を平坦化することによって、及び
酸化物を選択的に凹ませて凹所の底部に３０〜５０ｎｍ
の酸化物層を残すことによって、除去される。この酸化
物層は、トレンチ上部酸化物又は絶縁と呼ばれる。しか
しながら、酸化物層のみでは、信頼性要求を満たすため
に十分な絶縁を提供しない。
十分な電気的絶縁を保証する１つの方法は、ストレージ
ノード上に上部トレンチ絶縁層を提供することである。
ストレージノードは、通常深いトレンチを部分的に充填
するポリシリコン材料を有している。製造時に、ポリシ
リコンは、トレンチの上部に残る凹所を提供する。酸化
物（酸化シリコン）は、半導体デバイスの表面に堆積さ
れる。酸化物堆積時に、酸化物はトレンチ内のポリシリ
コン上に形成される。堆積された酸化物の他の部分は、
半導体デバイスの表面を平坦化することによって、及び
酸化物を選択的に凹ませて凹所の底部に３０〜５０ｎｍ
の酸化物層を残すことによって、除去される。この酸化
物層は、トレンチ上部酸化物又は絶縁と呼ばれる。しか
しながら、酸化物層のみでは、信頼性要求を満たすため
に十分な絶縁を提供しない。
【０００４】メモリデバイスにバーチカルトランジスタ
が製造される場合には、ストレージノードの埋込ストラ
ップ部分、すなわち上部トレンチ酸化物の直ぐ下方の部
分は、上部トレンチ酸化物の上方で深いトレンチ内にお
いてゲートコンダクタに沿って延びたバーチカルトラン
ジスタチャネルに結合するために外方拡散しなければな
らない。この方法では、バーチカルトランジスタが伝導
する場合には、ストレージノードとビットラインとの間
に結合が形成される。チャネルは、ゲートコンダクタか
ら電気的に絶縁されていなければならない。したがっ
て、絶縁層がその間に提供され、通常は、深いトレンチ
及びチャネル内のゲートコンダクタのポリシリコンの一
部を酸化させることによって形成される酸化物層であ
る。
が製造される場合には、ストレージノードの埋込ストラ
ップ部分、すなわち上部トレンチ酸化物の直ぐ下方の部
分は、上部トレンチ酸化物の上方で深いトレンチ内にお
いてゲートコンダクタに沿って延びたバーチカルトラン
ジスタチャネルに結合するために外方拡散しなければな
らない。この方法では、バーチカルトランジスタが伝導
する場合には、ストレージノードとビットラインとの間
に結合が形成される。チャネルは、ゲートコンダクタか
ら電気的に絶縁されていなければならない。したがっ
て、絶縁層がその間に提供され、通常は、深いトレンチ
及びチャネル内のゲートコンダクタのポリシリコンの一
部を酸化させることによって形成される酸化物層であ
る。
【０００５】酸化物における凹所形成は制御することが
困難である。この困難は、残りの酸化物層厚さの多くの
可変性を提供する。トレンチ上部酸化物厚さは、重要な
パラメータであり、半導体メモリが適切に動作するため
に維持されなければならない。前記のように、トレンチ
上部酸化物は、半導体デバイスのゲートコンダクタから
ストレージノードを電気的に絶縁させる。
困難である。この困難は、残りの酸化物層厚さの多くの
可変性を提供する。トレンチ上部酸化物厚さは、重要な
パラメータであり、半導体メモリが適切に動作するため
に維持されなければならない。前記のように、トレンチ
上部酸化物は、半導体デバイスのゲートコンダクタから
ストレージノードを電気的に絶縁させる。
【０００６】
【発明が解決しようとする課題】したがって、メモリデ
バイスを製造するために必要な処理ステップに耐えるこ
とができる、制御された厚さを有するトレンチ上部誘電
体が必要とされている。さらに、選択的な減圧化学蒸着
酸化物成長プロセスを使用してトレンチ上部絶縁を提供
する方法が必要とされている。
バイスを製造するために必要な処理ステップに耐えるこ
とができる、制御された厚さを有するトレンチ上部誘電
体が必要とされている。さらに、選択的な減圧化学蒸着
酸化物成長プロセスを使用してトレンチ上部絶縁を提供
する方法が必要とされている。
【０００７】
【課題を解決するための手段】半導体デバイスのための
トレンチにおける絶縁層厚さを制御する方法は、内部に
形成された導電性材料を有するトレンチを提供し、前記
導電性材料の上方においてトレンチの側壁にライナを形
成し、導電性材料及び側壁に選択的な酸化物堆積層を堆
積させ、選択的な酸化物堆積層が選択的に側壁のライナ
においてよりも導電性材料において、より高速で成長
し、トレンチにおける導電性材料に絶縁層を形成するた
めに導電性材料と接触した部分を除いて選択的な酸化物
堆積層を除去するステップから成っている。
トレンチにおける絶縁層厚さを制御する方法は、内部に
形成された導電性材料を有するトレンチを提供し、前記
導電性材料の上方においてトレンチの側壁にライナを形
成し、導電性材料及び側壁に選択的な酸化物堆積層を堆
積させ、選択的な酸化物堆積層が選択的に側壁のライナ
においてよりも導電性材料において、より高速で成長
し、トレンチにおける導電性材料に絶縁層を形成するた
めに導電性材料と接触した部分を除いて選択的な酸化物
堆積層を除去するステップから成っている。
【０００８】択一的な方法においては、選択的な酸化物
堆積層を堆積させるステップは、化学蒸着によって選択
的な酸化物堆積層を堆積させることを含んでいてよい。
選択的な酸化物堆積層は、オゾン活性化ＴＥＯＳ酸化物
を含んでいてよく、ライナは、窒化物を含んでいてよ
い。成長のより高い速度は、側壁のライナよりも導電性
材料のために約５倍だけ大きいと有利である。側壁にラ
イナを形成するステップは、窒化物ライナを含んでいて
よい。選択的な酸化物堆積層の厚さは、約１０ｎｍ〜約
２００ｎｍであると有利である。導電性材料は、ポリシ
リコンを含んでいると有利であり、さらに、トレンチ上
部絶縁層の下方においてポリシリコンを高密度化するス
テップを含んでいてよい。トレンチ側壁からライナを除
去するステップも含まれていると有利である。
堆積層を堆積させるステップは、化学蒸着によって選択
的な酸化物堆積層を堆積させることを含んでいてよい。
選択的な酸化物堆積層は、オゾン活性化ＴＥＯＳ酸化物
を含んでいてよく、ライナは、窒化物を含んでいてよ
い。成長のより高い速度は、側壁のライナよりも導電性
材料のために約５倍だけ大きいと有利である。側壁にラ
イナを形成するステップは、窒化物ライナを含んでいて
よい。選択的な酸化物堆積層の厚さは、約１０ｎｍ〜約
２００ｎｍであると有利である。導電性材料は、ポリシ
リコンを含んでいると有利であり、さらに、トレンチ上
部絶縁層の下方においてポリシリコンを高密度化するス
テップを含んでいてよい。トレンチ側壁からライナを除
去するステップも含まれていると有利である。
【０００９】バーチカルトランジスタを製造する方法
は、トレンチが形成された基板を提供し、各トレンチ
が、このトレンチに形成されたストレージノードを有し
ており、ストレージノードが、埋込ストラップを有して
おり、この埋込ストラップの上方においてトレンチの側
壁にライナを形成し、埋込ストラップ及び側壁に選択的
な酸化物堆積層を堆積させ、選択的な酸化物堆積層が選
択的に、側壁のライナよりも埋込ストラップにおいてよ
り高い速度で成長し、トレンチ上部絶縁層を形成するた
めに埋込ストラップと接触した部分を除いて選択的な酸
化物堆積層を除去し、側壁からライナを除去し、ゲート
コンダクタの活性化時に埋込ストラップと導電性ライン
との間に電気的伝導を提供するためにゲートコンダクタ
に隣接してチャネルが形成されるように、トレンチにゲ
ートコンダクタを形成するステップを含んでいる。
は、トレンチが形成された基板を提供し、各トレンチ
が、このトレンチに形成されたストレージノードを有し
ており、ストレージノードが、埋込ストラップを有して
おり、この埋込ストラップの上方においてトレンチの側
壁にライナを形成し、埋込ストラップ及び側壁に選択的
な酸化物堆積層を堆積させ、選択的な酸化物堆積層が選
択的に、側壁のライナよりも埋込ストラップにおいてよ
り高い速度で成長し、トレンチ上部絶縁層を形成するた
めに埋込ストラップと接触した部分を除いて選択的な酸
化物堆積層を除去し、側壁からライナを除去し、ゲート
コンダクタの活性化時に埋込ストラップと導電性ライン
との間に電気的伝導を提供するためにゲートコンダクタ
に隣接してチャネルが形成されるように、トレンチにゲ
ートコンダクタを形成するステップを含んでいる。
【００１０】択一的な方法においては、凹所がトレンチ
の側部を越えて延びるように基板に凹所を形成するため
に基板を横方向でエッチングするステップが含まれてい
てよく、凹所はトレンチと連通している。横方向でエッ
チングするステップは、さらに、ドライエッチングプロ
セスによって横方向でエッチングすることを含んでい
る。導電性ラインは、ビットラインを含んでいてよい。
選択的な酸化物堆積層を堆積させるステップは、化学蒸
着によって選択的な酸化物堆積層を堆積させることを含
んでいてよい。選択的な酸化物堆積層は、オゾン活性化
ＴＥＯＳ酸化物を含んでいると有利であり、ライナは窒
化物を含んでいる。成長のより高い速度は、側壁のライ
ナよりも埋込ストラップのために約５倍だけ大きいと有
利である。側壁にライナを形成するステップは、窒化物
ライナを含んでいてよい。選択的な酸化物堆積層の厚さ
は、埋込ストラップにおいて約１０ｎｍ〜１００ｎｍで
ある。埋込ストラップは、ポリシリコンを有しており、
トレンチ上部絶縁層の下方においてポリシリコンを高密
度化させるステップが含まれていてもよい。トレンチ側
壁からライナを除去するステップが含まれていてよい。
の側部を越えて延びるように基板に凹所を形成するため
に基板を横方向でエッチングするステップが含まれてい
てよく、凹所はトレンチと連通している。横方向でエッ
チングするステップは、さらに、ドライエッチングプロ
セスによって横方向でエッチングすることを含んでい
る。導電性ラインは、ビットラインを含んでいてよい。
選択的な酸化物堆積層を堆積させるステップは、化学蒸
着によって選択的な酸化物堆積層を堆積させることを含
んでいてよい。選択的な酸化物堆積層は、オゾン活性化
ＴＥＯＳ酸化物を含んでいると有利であり、ライナは窒
化物を含んでいる。成長のより高い速度は、側壁のライ
ナよりも埋込ストラップのために約５倍だけ大きいと有
利である。側壁にライナを形成するステップは、窒化物
ライナを含んでいてよい。選択的な酸化物堆積層の厚さ
は、埋込ストラップにおいて約１０ｎｍ〜１００ｎｍで
ある。埋込ストラップは、ポリシリコンを有しており、
トレンチ上部絶縁層の下方においてポリシリコンを高密
度化させるステップが含まれていてもよい。トレンチ側
壁からライナを除去するステップが含まれていてよい。
【００１１】複数の深いトレンチが形成された基板を有
する半導体メモリも提供され、深い各トレンチは、深い
トレンチ内に配置されたストレージノードにアクセスす
るためにトレンチに形成された埋込ストラップを有して
いる。絶縁層は、減圧化学蒸着材料層を選択的に成長さ
せることにより形成され、減圧化学蒸着材料層が、埋込
ストラップの上方のトレンチの側壁におけるよりも埋込
ストラップにおいてより速い速度で減圧化学蒸着材料層
を成長させることによって埋込ストラップ上に形成され
る。
する半導体メモリも提供され、深い各トレンチは、深い
トレンチ内に配置されたストレージノードにアクセスす
るためにトレンチに形成された埋込ストラップを有して
いる。絶縁層は、減圧化学蒸着材料層を選択的に成長さ
せることにより形成され、減圧化学蒸着材料層が、埋込
ストラップの上方のトレンチの側壁におけるよりも埋込
ストラップにおいてより速い速度で減圧化学蒸着材料層
を成長させることによって埋込ストラップ上に形成され
る。
【００１２】択一的な実施例においては、絶縁層は、オ
ゾン活性化ＴＥＯＳを含んでいると有利である。絶縁層
の厚さは、約１０ｎｍ〜約２００ｎｍである。アクセス
トランジスタが含まれていると有利であり、ゲートが、
少なくとも絶縁層と接触したゲートの部分を有するトレ
ンチに形成されていると有利である。トランジスタは、
埋込ストラップをビットラインに電気的に接続するため
にゲートに隣接して基板に形成されたチャネルを有して
いると有利である。基板は、埋込ストラップからの拡散
とチャネルとの間のより大きな重なりを可能にするため
に凹んだ部分を有していてよい。
ゾン活性化ＴＥＯＳを含んでいると有利である。絶縁層
の厚さは、約１０ｎｍ〜約２００ｎｍである。アクセス
トランジスタが含まれていると有利であり、ゲートが、
少なくとも絶縁層と接触したゲートの部分を有するトレ
ンチに形成されていると有利である。トランジスタは、
埋込ストラップをビットラインに電気的に接続するため
にゲートに隣接して基板に形成されたチャネルを有して
いると有利である。基板は、埋込ストラップからの拡散
とチャネルとの間のより大きな重なりを可能にするため
に凹んだ部分を有していてよい。
【００１３】本発明のこれら及びその他の目的、特徴及
び利点を、添付の図面を参照しながら例示的な実施例を
用いて以下に詳細に説明する。
び利点を、添付の図面を参照しながら例示的な実施例を
用いて以下に詳細に説明する。
【００１４】
【発明の実施の形態】この開示は、半導体デバイスに関
し、具体的には、選択的な減圧化学蒸着（sub-atmosphe
ric chemical vapor depositon）を用いて半導体メモリ
のための深いトレンチ上部絶縁層を形成する方法に関す
る。本発明は、深いトレンチ内のストレージノード上に
上部トレンチ絶縁層を形成するための改良された方法を
提供する。本発明は、側壁が窒化物層でライニングされ
た、深いトレンチ内に酸化物を堆積させるために減圧化
学蒸着（ＳＡＣＶＤ）を用いると有利である。ＳＡＣＶ
Ｄ酸化物は、オゾン活性化ＴＥＯＳプロセスであり、こ
の酸化物は、窒化物上に比べシリコンにおいて約５倍の
堆積速度で選択的に成長する。ＳＡＣＶＤ又は選択的な
酸化物堆積プロセスは、Ｏ２／Ｏ３・ＴＥＯＳガス環境
における約５０〜約７６０Ｔｏｒｒの圧力でのオゾンベ
ースの減圧化学蒸着を含んでいる。堆積中の温度は約３
００℃〜約６５０℃であってよい。シリコンと窒化物と
の堆積速度比における選択範囲は２〜２５：１、有利に
は５〜１０：１である。選択範囲は、他の材料のために
も得られる。このように、以下に詳細に説明するように
トレンチ上部絶縁層はより制御された形式で形成され
る。
し、具体的には、選択的な減圧化学蒸着（sub-atmosphe
ric chemical vapor depositon）を用いて半導体メモリ
のための深いトレンチ上部絶縁層を形成する方法に関す
る。本発明は、深いトレンチ内のストレージノード上に
上部トレンチ絶縁層を形成するための改良された方法を
提供する。本発明は、側壁が窒化物層でライニングされ
た、深いトレンチ内に酸化物を堆積させるために減圧化
学蒸着（ＳＡＣＶＤ）を用いると有利である。ＳＡＣＶ
Ｄ酸化物は、オゾン活性化ＴＥＯＳプロセスであり、こ
の酸化物は、窒化物上に比べシリコンにおいて約５倍の
堆積速度で選択的に成長する。ＳＡＣＶＤ又は選択的な
酸化物堆積プロセスは、Ｏ２／Ｏ３・ＴＥＯＳガス環境
における約５０〜約７６０Ｔｏｒｒの圧力でのオゾンベ
ースの減圧化学蒸着を含んでいる。堆積中の温度は約３
００℃〜約６５０℃であってよい。シリコンと窒化物と
の堆積速度比における選択範囲は２〜２５：１、有利に
は５〜１０：１である。選択範囲は、他の材料のために
も得られる。このように、以下に詳細に説明するように
トレンチ上部絶縁層はより制御された形式で形成され
る。
【００１５】図面中同一の符合は類似の又は同一の部材
を示しているが、特定の詳細について図面を参照する
と、まず図１には、半導体デバイス１０の一部が示され
ている。半導体デバイス１０は、基板１２を有してお
り、この基板１２は、シリコン基板であると有利である
が、他の材料、例えば砒化ガリウム又はシリコンオンイ
ンシュレータ（ＳＯＩ）が考えられる。深いトレンチ１
４が、当業者に知られたプロセスによって、パッド酸化
物層１８とパッド窒化物層２０とを含むと有利なパッド
スタック１６を貫通して基板１２に形成されている。パ
ッド酸化層１８は、熱酸化によって形成されると有利で
あるが、堆積プロセスが使用されてもよい。パッド窒化
物層２０はパッド酸化層１８に堆積させられると有利で
ある。基板１２からトレンチ１４の一部を電気的に絶縁
させるためにトレンチ１４にカラー２２が形成されてい
る。トレンチ１４の下部は、さらに、トレンチ１４の側
部及び底部に関して薄い誘電体層（図示せず）によって
基板１２から電気的に絶縁されている。
を示しているが、特定の詳細について図面を参照する
と、まず図１には、半導体デバイス１０の一部が示され
ている。半導体デバイス１０は、基板１２を有してお
り、この基板１２は、シリコン基板であると有利である
が、他の材料、例えば砒化ガリウム又はシリコンオンイ
ンシュレータ（ＳＯＩ）が考えられる。深いトレンチ１
４が、当業者に知られたプロセスによって、パッド酸化
物層１８とパッド窒化物層２０とを含むと有利なパッド
スタック１６を貫通して基板１２に形成されている。パ
ッド酸化層１８は、熱酸化によって形成されると有利で
あるが、堆積プロセスが使用されてもよい。パッド窒化
物層２０はパッド酸化層１８に堆積させられると有利で
ある。基板１２からトレンチ１４の一部を電気的に絶縁
させるためにトレンチ１４にカラー２２が形成されてい
る。トレンチ１４の下部は、さらに、トレンチ１４の側
部及び底部に関して薄い誘電体層（図示せず）によって
基板１２から電気的に絶縁されている。
【００１６】トレンチ１４は、導電性充填材２４、有利
にはポリシリコン又はドーピングされたポリシリコンで
充填されているが、その他の導電性材料が使用されても
よい。充填材２４は、カラー２２の上部にを越えて延び
ており、基板１２に接触している。これにより、トレン
チ１４に凹所２６が残されている。埋込ストラップ２８
は、基板１２の上面３４よりも低い約１０ｎｍ〜約６０
０ｎｍの上面３２を有している。
にはポリシリコン又はドーピングされたポリシリコンで
充填されているが、その他の導電性材料が使用されても
よい。充填材２４は、カラー２２の上部にを越えて延び
ており、基板１２に接触している。これにより、トレン
チ１４に凹所２６が残されている。埋込ストラップ２８
は、基板１２の上面３４よりも低い約１０ｎｍ〜約６０
０ｎｍの上面３２を有している。
【００１７】図２に示したように、窒化物ライナ３６が
パッドスタック１６及に被さるようにかつ凹所２６の内
側に堆積されている。窒化物ライナ３６が有利には窒化
シリコンであり、厚さが約５ｎｍであると有利である。
窒化物ライナ３６は、有利には反応性イオンエッチング
又は同様のプロセスを使用して、図２に示したようにト
レンチ１４の側壁を除いて全ての表面から除去される。
減圧化学蒸着（ＳＡＣＶＤ）層４０が堆積される。ＳＡ
ＣＶＤ層４０は、酸化物であると有利であり、さらに、
エルベル他による「ア・ニュー・ＳＴＩプロセス・ベー
スド・オン・セレクティブ・オキサイド・デポジション
（A New STI process based on selective oxide depos
ition）」（VLSI Technoligy Digest of Technical Pap
ersについてのIEEE1998年シンポジウム、第２０８〜２
０９頁、引用により本願に組み込まれる）に開示された
高オゾンＴＥＯＳ層であるとより有利である。ＳＡＣＶ
Ｄ層４０は、窒化物上に比べシリコン上で約５倍の速度
で成長すると有利であるが、例えば約２倍〜約２５倍だ
け大きなその他の成長速度が使用されてよい。ＳＡＣＶ
Ｄ層４０の堆積中、ＳＡＣＶＤ層４０の成長は、トレン
チ１４の側壁上の窒化物ライナ３６及びパッド窒化物層
２０よりも、充填材２４、有利にはポリシリコンにおい
て選択的により速く成長する。有利な実施例において
は、ＳＡＣＶＤ層４０は、トレンチの上部４２のために
は約５００Ａであり、窒化物ライナ３６上の部分４１に
おいては約１００Ａである。有利には、ＳＡＣＶＤ層４
０のパッド窒化物２０及びトレンチ１４の側壁において
は厚さがより薄いので、単一のエッチングステップによ
って側壁及びパッドスタック１６の表面４３からＳＡＣ
ＶＤ層４０の除去が可能になり、このことは同時に、改
良されたトレンチ上部絶縁層４４（図３）を形成するた
めにＳＡＣＶＤ層４０をも減じる。
パッドスタック１６及に被さるようにかつ凹所２６の内
側に堆積されている。窒化物ライナ３６が有利には窒化
シリコンであり、厚さが約５ｎｍであると有利である。
窒化物ライナ３６は、有利には反応性イオンエッチング
又は同様のプロセスを使用して、図２に示したようにト
レンチ１４の側壁を除いて全ての表面から除去される。
減圧化学蒸着（ＳＡＣＶＤ）層４０が堆積される。ＳＡ
ＣＶＤ層４０は、酸化物であると有利であり、さらに、
エルベル他による「ア・ニュー・ＳＴＩプロセス・ベー
スド・オン・セレクティブ・オキサイド・デポジション
（A New STI process based on selective oxide depos
ition）」（VLSI Technoligy Digest of Technical Pap
ersについてのIEEE1998年シンポジウム、第２０８〜２
０９頁、引用により本願に組み込まれる）に開示された
高オゾンＴＥＯＳ層であるとより有利である。ＳＡＣＶ
Ｄ層４０は、窒化物上に比べシリコン上で約５倍の速度
で成長すると有利であるが、例えば約２倍〜約２５倍だ
け大きなその他の成長速度が使用されてよい。ＳＡＣＶ
Ｄ層４０の堆積中、ＳＡＣＶＤ層４０の成長は、トレン
チ１４の側壁上の窒化物ライナ３６及びパッド窒化物層
２０よりも、充填材２４、有利にはポリシリコンにおい
て選択的により速く成長する。有利な実施例において
は、ＳＡＣＶＤ層４０は、トレンチの上部４２のために
は約５００Ａであり、窒化物ライナ３６上の部分４１に
おいては約１００Ａである。有利には、ＳＡＣＶＤ層４
０のパッド窒化物２０及びトレンチ１４の側壁において
は厚さがより薄いので、単一のエッチングステップによ
って側壁及びパッドスタック１６の表面４３からＳＡＣ
ＶＤ層４０の除去が可能になり、このことは同時に、改
良されたトレンチ上部絶縁層４４（図３）を形成するた
めにＳＡＣＶＤ層４０をも減じる。
【００１８】図３に示したように、トレンチ上部４２
（図２）に隣接して位置したＳＡＣＶＤ層４０に選択的
な高密度化プロセスが行われてよい。この高密度化プロ
セスは、ＳＡＣＶＤ層４０を貫通して上面３２の酸化及
び／又は窒化によって行われてよい。この高密度化プロ
セスは、ストレージノードを形成する充填材２４と、後
のプロセスステップにおいて凹所２６に堆積させられる
ゲートコンダクタとの間の電気的絶縁を高める。ウエッ
トエッチングプロセス、例えばＨＦエッチングは、窒化
物ライナ３６からＳＡＣＶＤ層４０を除去するために行
われる。１つの実施例においては、ＳＡＣＶＤ層４０の
側壁を露出させるために約１００Ａが除去され、トレン
チ上部４２（図２）も、約１００Ａエッチバックされ
る。残りのＳＡＣＶＤ層４０は、トレンチ上部絶縁層４
４を形成する。トレンチ上部絶縁層４４は堆積プロセス
によって形成されるので、ＳＡＣＶＤ層４０の厚さがよ
く制御される。後でＳＡＣＶＤ層４０をウエットエッチ
バックすることによって、従来技術において行われるよ
うな慣用の充填及び凹所形成を排除することによって、
トレンチ上部絶縁層４４のよく制御された厚さが得られ
る。有利な実施例においては、トレンチ上部絶縁層４４
は約１０ｎｍ〜約１００ｎｍの厚さ、有利には３０ｎｍ
〜約４０ｎｍの厚さを有している。
（図２）に隣接して位置したＳＡＣＶＤ層４０に選択的
な高密度化プロセスが行われてよい。この高密度化プロ
セスは、ＳＡＣＶＤ層４０を貫通して上面３２の酸化及
び／又は窒化によって行われてよい。この高密度化プロ
セスは、ストレージノードを形成する充填材２４と、後
のプロセスステップにおいて凹所２６に堆積させられる
ゲートコンダクタとの間の電気的絶縁を高める。ウエッ
トエッチングプロセス、例えばＨＦエッチングは、窒化
物ライナ３６からＳＡＣＶＤ層４０を除去するために行
われる。１つの実施例においては、ＳＡＣＶＤ層４０の
側壁を露出させるために約１００Ａが除去され、トレン
チ上部４２（図２）も、約１００Ａエッチバックされ
る。残りのＳＡＣＶＤ層４０は、トレンチ上部絶縁層４
４を形成する。トレンチ上部絶縁層４４は堆積プロセス
によって形成されるので、ＳＡＣＶＤ層４０の厚さがよ
く制御される。後でＳＡＣＶＤ層４０をウエットエッチ
バックすることによって、従来技術において行われるよ
うな慣用の充填及び凹所形成を排除することによって、
トレンチ上部絶縁層４４のよく制御された厚さが得られ
る。有利な実施例においては、トレンチ上部絶縁層４４
は約１０ｎｍ〜約１００ｎｍの厚さ、有利には３０ｎｍ
〜約４０ｎｍの厚さを有している。
【００１９】図４〜図６に示したように、浅いトレンチ
絶縁（ＳＴＩ）のために本発明に基づく方法を説明す
る。図４に示したように、デバイス１００の一部は、浅
いトレンチ絶縁材料のための位置４８を形成するために
エッチングされている。基板１２の一部、埋込ストラッ
プ２８、トレンチ上部絶縁層４４、カラー２２，疑似ポ
リシリコン材料及び充填材２４は、位置４８を形成する
ために除去されている。位置４８は、誘電性材料５１、
有利には二酸化珪素等の酸化物で充填されている。上面
５２は、別のプロセスのために表面５２を準備するため
に平坦化される。
絶縁（ＳＴＩ）のために本発明に基づく方法を説明す
る。図４に示したように、デバイス１００の一部は、浅
いトレンチ絶縁材料のための位置４８を形成するために
エッチングされている。基板１２の一部、埋込ストラッ
プ２８、トレンチ上部絶縁層４４、カラー２２，疑似ポ
リシリコン材料及び充填材２４は、位置４８を形成する
ために除去されている。位置４８は、誘電性材料５１、
有利には二酸化珪素等の酸化物で充填されている。上面
５２は、別のプロセスのために表面５２を準備するため
に平坦化される。
【００２０】図５に示したように、上面５２は、この上
面からあらゆる残りの酸化物を除去するためにつや消し
されてよい。疑似ポリシリコン材料５０は、材料５０を
除去するために凹まされる。窒化物ライナ３６は、トレ
ンチ１４の側壁からはく離される。パッドスタック１６
は、有利にはウエットエッチングプロセスによって基板
１２からはく離される。残りの構造は、制御されたトレ
ンチ上部絶縁層４４を有しており、今やデバイス１００
を形成するために犠牲的な酸化物堆積及びイオン注入の
用意ができている。イオン注入後、犠牲的な酸化物層
（図示せず）は除去される。薄いゲート酸化物層５８
は、導電性材料５６の堆積の前に形成される。導電性材
料５６は、ポリシリコン又はドーピングされたポリシリ
コンを含んでいると有利であり、図示したように堆積さ
れる。ゲート酸化物５８は、当該技術分野において知ら
れるようにゲートコンダクタ６２（図６参照）（トレン
チ１４内の導電性材料５６）と基板１２との間に形成さ
れる。
面からあらゆる残りの酸化物を除去するためにつや消し
されてよい。疑似ポリシリコン材料５０は、材料５０を
除去するために凹まされる。窒化物ライナ３６は、トレ
ンチ１４の側壁からはく離される。パッドスタック１６
は、有利にはウエットエッチングプロセスによって基板
１２からはく離される。残りの構造は、制御されたトレ
ンチ上部絶縁層４４を有しており、今やデバイス１００
を形成するために犠牲的な酸化物堆積及びイオン注入の
用意ができている。イオン注入後、犠牲的な酸化物層
（図示せず）は除去される。薄いゲート酸化物層５８
は、導電性材料５６の堆積の前に形成される。導電性材
料５６は、ポリシリコン又はドーピングされたポリシリ
コンを含んでいると有利であり、図示したように堆積さ
れる。ゲート酸化物５８は、当該技術分野において知ら
れるようにゲートコンダクタ６２（図６参照）（トレン
チ１４内の導電性材料５６）と基板１２との間に形成さ
れる。
【００２１】図６に示したように、導電層５７、例えば
珪化タングステン等の珪化物が、導電性材料５６上に堆
積されてよい。導電性材料５６及び導電層５７は、ゲー
ト構造の誘電材料６０によって絶縁されており、ゲート
構造は、当業者に知られているように形成される。誘電
材料６０は、酸化物又は窒化物、有利には窒化シリコン
を含んでいてよい。導電性材料５６及び導電層５７は、
基板１２の部分６４に隣接したゲートコンダクタ６２を
形成している。部分６４は、バーチカルトランジスタ６
９のためのチャネル６３として機能する。バーチカルト
ランジスタ６９は、ソースとしてのビットライン６６
と、ドレーンとしてのストレージノード６８とを有して
いる。ビットライン６６はビットラインコンタクト６７
にと接しており、このビットラインコンタクト６７は、
拡散領域６５に接している。図６に示したように、ゲー
トコンダクタ６２は、トレンチ上部絶縁層４４によっ
て、埋込ストラップ２８から分離されている。埋込スト
ラップ２８はドーパントを有しており、このドーパント
は、ストレージノード６８をチャネル６３を介して拡散
領域６５へ接続させるために外方拡散（outdiffuse）す
る。前記のように、絶縁層４４は本発明に基づき所定の
厚さに確実に形成される。バーチカルトランジスタの構
成のために示したが、この方法は他のトランジスタ及び
デバイスへように応用することができる。
珪化タングステン等の珪化物が、導電性材料５６上に堆
積されてよい。導電性材料５６及び導電層５７は、ゲー
ト構造の誘電材料６０によって絶縁されており、ゲート
構造は、当業者に知られているように形成される。誘電
材料６０は、酸化物又は窒化物、有利には窒化シリコン
を含んでいてよい。導電性材料５６及び導電層５７は、
基板１２の部分６４に隣接したゲートコンダクタ６２を
形成している。部分６４は、バーチカルトランジスタ６
９のためのチャネル６３として機能する。バーチカルト
ランジスタ６９は、ソースとしてのビットライン６６
と、ドレーンとしてのストレージノード６８とを有して
いる。ビットライン６６はビットラインコンタクト６７
にと接しており、このビットラインコンタクト６７は、
拡散領域６５に接している。図６に示したように、ゲー
トコンダクタ６２は、トレンチ上部絶縁層４４によっ
て、埋込ストラップ２８から分離されている。埋込スト
ラップ２８はドーパントを有しており、このドーパント
は、ストレージノード６８をチャネル６３を介して拡散
領域６５へ接続させるために外方拡散（outdiffuse）す
る。前記のように、絶縁層４４は本発明に基づき所定の
厚さに確実に形成される。バーチカルトランジスタの構
成のために示したが、この方法は他のトランジスタ及び
デバイスへように応用することができる。
【００２２】図７には、高められた浅いトレンチ絶縁
（ＲＳＴＩ）のための制御された絶縁層の形成が示され
ている。図３の構造の別のプロセスの間、窒化物ライナ
３６はトレンチ１４の側壁から剥がされる。パッドスタ
ック１６は、有利にはウエット又はドライエッチングプ
ロセスによって基板からはく離される。ウエットエッチ
ングは、高温のリン酸を用いるエッチングを含んでお
り、この後、短いＨＦエッチング又はＨＦグリセロール
エッチングが行われる。ドライエッチングは、化学的下
流若しくはダウンフローエッチング又はリアクティブイ
オンエッチングを含んでいてよい。残りの構造は、選択
的に酸化された層４５を備えたトレンチ上部絶縁層４４
を有しており、今やバーチカルトランジスタを形成する
ために犠牲的な酸化物堆積及びイオン注入のための準備
ができている。犠牲的な酸化物層（図示せず）を除去し
た後、ゲート酸化物４６が形成され、この後、導電性材
料４８堆積（ゲートコンダクタの一部）及び誘電層、有
利には窒化物堆積５９が行われる。導電性材料４８の堆
積は、トレンチの凹所を充填又は部分的に充填すること
ができる。図８に示したように、デバイス１０の一部
は、高められた浅いトレンチ絶縁材料５５のための絶縁
トレンチ５３を形成するためにエッチングされ、浅いト
レンチ絶縁材料は酸化物を含んでいると有利である。図
９に示したように、誘電層５９をはく離した後、導電性
材料５７及び誘電材料６０が堆積させられ、当業者に知
られているような図１０に示したゲート構造に形成され
る。バーチカルトランジスタ構造のために図示及び説明
したが、開示された方法は、他のトランジスタ及びデバ
イスに容易に応用される。
（ＲＳＴＩ）のための制御された絶縁層の形成が示され
ている。図３の構造の別のプロセスの間、窒化物ライナ
３６はトレンチ１４の側壁から剥がされる。パッドスタ
ック１６は、有利にはウエット又はドライエッチングプ
ロセスによって基板からはく離される。ウエットエッチ
ングは、高温のリン酸を用いるエッチングを含んでお
り、この後、短いＨＦエッチング又はＨＦグリセロール
エッチングが行われる。ドライエッチングは、化学的下
流若しくはダウンフローエッチング又はリアクティブイ
オンエッチングを含んでいてよい。残りの構造は、選択
的に酸化された層４５を備えたトレンチ上部絶縁層４４
を有しており、今やバーチカルトランジスタを形成する
ために犠牲的な酸化物堆積及びイオン注入のための準備
ができている。犠牲的な酸化物層（図示せず）を除去し
た後、ゲート酸化物４６が形成され、この後、導電性材
料４８堆積（ゲートコンダクタの一部）及び誘電層、有
利には窒化物堆積５９が行われる。導電性材料４８の堆
積は、トレンチの凹所を充填又は部分的に充填すること
ができる。図８に示したように、デバイス１０の一部
は、高められた浅いトレンチ絶縁材料５５のための絶縁
トレンチ５３を形成するためにエッチングされ、浅いト
レンチ絶縁材料は酸化物を含んでいると有利である。図
９に示したように、誘電層５９をはく離した後、導電性
材料５７及び誘電材料６０が堆積させられ、当業者に知
られているような図１０に示したゲート構造に形成され
る。バーチカルトランジスタ構造のために図示及び説明
したが、開示された方法は、他のトランジスタ及びデバ
イスに容易に応用される。
【００２３】図１１に示したように、深い接合の形成に
よってデバイス性能に影響を与えることなしに、埋込ス
トラップの外方拡散との重なりを高めるために、トラン
ジスタチャネル７０をトレンチ１４からより離れるよう
に移動させると有利である。疑似ポリシリコン除去ステ
ップ後、窒化物ライナ３６が前記のように除去される。
基板１２の一部を除去するためにエッチングプロセスが
行われると有利であり、これにより、チャネル７０が形
成された場合に、チャネル７０がトレンチ１４からより
離れ、埋込ストラップ２８の外方拡散とより容易に結合
する。基板１２は有利には反応性イオンエッチング又は
化学的下流若しくはダウンフローエッチング（downstre
am etching ）等のドライエッチングプロセスによって
過剰エッチング（overetching）され、これにより、凹
所７２が形成される。この後、前記のようにバーチカル
トランジスタを形成するためにプロセスは通常どおり継
続する。図１１にはＳＴＩが示されているが、プロセス
はＲＳＴＩのために行われてもよい。
よってデバイス性能に影響を与えることなしに、埋込ス
トラップの外方拡散との重なりを高めるために、トラン
ジスタチャネル７０をトレンチ１４からより離れるよう
に移動させると有利である。疑似ポリシリコン除去ステ
ップ後、窒化物ライナ３６が前記のように除去される。
基板１２の一部を除去するためにエッチングプロセスが
行われると有利であり、これにより、チャネル７０が形
成された場合に、チャネル７０がトレンチ１４からより
離れ、埋込ストラップ２８の外方拡散とより容易に結合
する。基板１２は有利には反応性イオンエッチング又は
化学的下流若しくはダウンフローエッチング（downstre
am etching ）等のドライエッチングプロセスによって
過剰エッチング（overetching）され、これにより、凹
所７２が形成される。この後、前記のようにバーチカル
トランジスタを形成するためにプロセスは通常どおり継
続する。図１１にはＳＴＩが示されているが、プロセス
はＲＳＴＩのために行われてもよい。
【００２４】図１２〜図１４に示したように、多くの適
用例においてＳＡＣＶＤ層１４０が用いられてよい。Ｓ
ＡＣＶＤ層１４０は、例えばストレージノード、埋込ビ
ットライン又はその他のソース／ドレーン結合として働
くあらゆるドーピングされた、埋込領域を絶縁するため
に用いられてよい。図１２〜図１４においては、ＳＡＶ
ＣＤ層１４０は、適切にドーピングされたポリシリコン
の埋込ビットライン１４２上に形成される。ビットライ
ン１４２をソース／ドレーン領域１４６に結合させるた
めに様々なゲート構造１４４が実施されてよい。ビット
ライン１４２を拡散領域１５０へ結合するために導電性
材料１４８が使用されてもよい（図１４）。誘電性領域
が１５２によって示されており、基板は１５４によって
示されている。
用例においてＳＡＣＶＤ層１４０が用いられてよい。Ｓ
ＡＣＶＤ層１４０は、例えばストレージノード、埋込ビ
ットライン又はその他のソース／ドレーン結合として働
くあらゆるドーピングされた、埋込領域を絶縁するため
に用いられてよい。図１２〜図１４においては、ＳＡＶ
ＣＤ層１４０は、適切にドーピングされたポリシリコン
の埋込ビットライン１４２上に形成される。ビットライ
ン１４２をソース／ドレーン領域１４６に結合させるた
めに様々なゲート構造１４４が実施されてよい。ビット
ライン１４２を拡散領域１５０へ結合するために導電性
材料１４８が使用されてもよい（図１４）。誘電性領域
が１５２によって示されており、基板は１５４によって
示されている。
【００２５】半導体メモリのための深いトレンチ絶縁層
を形成するための新規な装置及び方法のための有利な実
施例を説明したが（例示的であり、制限するものではな
い）、前記説明を考慮して当業者によって修正及び変更
を行うことができる。したがって、添付の請求項によっ
て示されているような本発明の範囲及び思想の範囲内
の、開示された本発明の特定の実施例における変更が行
われる。以上のように特許法によって要求される詳細を
用いて本発明を説明したが、請求されるもの及び特許証
によって保護されることが望まれるものは、添付の請求
項に示されている。
を形成するための新規な装置及び方法のための有利な実
施例を説明したが（例示的であり、制限するものではな
い）、前記説明を考慮して当業者によって修正及び変更
を行うことができる。したがって、添付の請求項によっ
て示されているような本発明の範囲及び思想の範囲内
の、開示された本発明の特定の実施例における変更が行
われる。以上のように特許法によって要求される詳細を
用いて本発明を説明したが、請求されるもの及び特許証
によって保護されることが望まれるものは、添付の請求
項に示されている。
【図１】カラーを有しかつ充填材で充填されたトレンチ
構造を示す、半導体デバイスの一部の横断面図である。
構造を示す、半導体デバイスの一部の横断面図である。
【図２】トレンチ側壁に形成されたライナと、ライナに
堆積された減圧層と、本発明による埋込ストラップとを
有する図１に示した半導体デバイスの横断面図である。
堆積された減圧層と、本発明による埋込ストラップとを
有する図１に示した半導体デバイスの横断面図である。
【図３】本発明に基づきトレンチ上部絶縁層を形成する
ためにエッチングされた減圧堆積層を有する図２の半導
体デバイスの横断面図である。
ためにエッチングされた減圧堆積層を有する図２の半導
体デバイスの横断面図である。
【図４】本発明に基づき実施された浅いトレンチ絶縁を
有する図３に示した半導体デバイスの横断面図である。
有する図３に示した半導体デバイスの横断面図である。
【図５】本発明に基づきトレンチの残りの部分に形成さ
れた導電性材料を示す、図４の半導体デバイスの横断面
図である。
れた導電性材料を示す、図４の半導体デバイスの横断面
図である。
【図６】本発明に基づく、トレンチに形成されたゲート
スタックと、ビットラインコンタクトと、トランジスタ
の拡散領域に接続されたビットラインとを備えたバーチ
カルトランジスタを示す、図５の半導体デバイスの横断
面図である。
スタックと、ビットラインコンタクトと、トランジスタ
の拡散領域に接続されたビットラインとを備えたバーチ
カルトランジスタを示す、図５の半導体デバイスの横断
面図である。
【図７】本発明に基づく持ち上げられた浅いトレンチ絶
縁の形成の準備におけるトレンチ上部絶縁層に堆積され
た導電性材料とゲート酸化物とを有する、図３の半導体
デバイスの横断面図である。
縁の形成の準備におけるトレンチ上部絶縁層に堆積され
た導電性材料とゲート酸化物とを有する、図３の半導体
デバイスの横断面図である。
【図８】本発明に基づき持ち上げられた浅いトレンチ絶
縁の形成のためにエッチング及び充填された位置を有す
る、図７の半導体デバイスの横断面図である。
縁の形成のためにエッチング及び充填された位置を有す
る、図７の半導体デバイスの横断面図である。
【図９】本発明に基づく持ち上げられた浅いトレンチ絶
縁材料及びデバイスの上面に堆積された誘電層及び導電
層を有する、図８の半導体デバイスの横断面図である。
縁材料及びデバイスの上面に堆積された誘電層及び導電
層を有する、図８の半導体デバイスの横断面図である。
【図１０】本発明に基づきトレンチ内及び持ち上げられ
た浅いトレンチ絶縁上に形成されたゲート構造を有す
る、図９の半導体デバイスの横断面図である。
た浅いトレンチ絶縁上に形成されたゲート構造を有す
る、図９の半導体デバイスの横断面図である。
【図１１】本発明に基づくチャネルと埋込ストラップと
の間の改良された結合を備えたバーチカルトランジスタ
のための基板に形成された凹所を示す、半導体デバイス
の横断面図である。
の間の改良された結合を備えたバーチカルトランジスタ
のための基板に形成された凹所を示す、半導体デバイス
の横断面図である。
【図１２】本発明に基づき実施される埋込ビットライン
構成の横断面図である。
構成の横断面図である。
【図１３】本発明に基づき実施される埋込ビットライン
構成の横断面図である。
構成の横断面図である。
【図１４】本発明に基づき実施される埋込ビットライン
構成の横断面図である。
構成の横断面図である。
１０ 半導体デバイス、 １２ 基板、 １４ 深いト
レンチ、 １６ パッドスタック、 １８ パッド酸化
物層、 ２０ パッド窒化物層、 ２２ カラー、 ２
４ 導電性充填材、 ２６ 凹所、 ２８ 埋込ストラ
ップ、 ３２，３４ 上面、 ３６ 窒化物ライナ、
４０ ＳＡＣＶＤ層、 ４１ 部分、４２ トレンチ上
部、 ４３ 表面、 ４４ トレンチ上部絶縁層、 ４
８ 導電性材料、 ５０ ポリシリコン材料、 ５１
誘電性材料、 ５２ 表面、５５ 絶縁材料、 ５６，
５８ 導電性材料、 ５９ 誘電性層、 ６０ 誘電性
材料、 ６２ ゲートコンダクタ、 ６３ チャネル、
６４ 部分、 ６５拡散領域、 ６６ ビットライ
ン、 ６７ ビットライン接点、 ６８ ストレージノ
ード、 ６９ バーチカルトランジスタ、 ７０ チャ
ネル、 ７２凹所、 １４０ ＳＡＣＶＤ層、 １４２
ビットライン、 １４６ ソース／ドレーン領域、
１５０ 拡散領域、 １５２ 誘電性領域、 １５４
基板
レンチ、 １６ パッドスタック、 １８ パッド酸化
物層、 ２０ パッド窒化物層、 ２２ カラー、 ２
４ 導電性充填材、 ２６ 凹所、 ２８ 埋込ストラ
ップ、 ３２，３４ 上面、 ３６ 窒化物ライナ、
４０ ＳＡＣＶＤ層、 ４１ 部分、４２ トレンチ上
部、 ４３ 表面、 ４４ トレンチ上部絶縁層、 ４
８ 導電性材料、 ５０ ポリシリコン材料、 ５１
誘電性材料、 ５２ 表面、５５ 絶縁材料、 ５６，
５８ 導電性材料、 ５９ 誘電性層、 ６０ 誘電性
材料、 ６２ ゲートコンダクタ、 ６３ チャネル、
６４ 部分、 ６５拡散領域、 ６６ ビットライ
ン、 ６７ ビットライン接点、 ６８ ストレージノ
ード、 ６９ バーチカルトランジスタ、 ７０ チャ
ネル、 ７２凹所、 １４０ ＳＡＣＶＤ層、 １４２
ビットライン、 １４６ ソース／ドレーン領域、
１５０ 拡散領域、 １５２ 誘電性領域、 １５４
基板
───────────────────────────────────────────────────── フロントページの続き (71)出願人 399035836 1730 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒｅ ｅｔ、Ｓａｎ Ｊｏｓｅ、ＣＡ、ＵＳＡ (72)発明者 ウルリケ グリューニング アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ タウン ヴュー ド ライヴ 38 (72)発明者 ディルク トッベン アメリカ合衆国 ニューヨーク フィッシ ュキル ベイベリー サークル 12 (72)発明者 オスヴァルト シュピンドラー ドイツ連邦共和国 ファーターシュテッテ ン ロルツィング シュトラーセ 16 (72)発明者 ヨッヘン バイントナー アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ クラップ アヴェニ ュー 27 (72)発明者 ジル リー アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ シァーウッド ハイ ツ 41 (72)発明者 ツヴォニミール ガブリック ドイツ連邦共和国 ツォルネディング ヘ ルツォーク−ルドルフ−ヴェーク 25
Claims (24)
- 【請求項１】 半導体デバイスのためのトレンチにおけ
る絶縁層厚さを制御するための方法において、 内部に形成された導電性材料を有するトレンチを提供
し、 前記導電性材料の上方にトレンチの側壁にライナを形成
し、 前記導電性材料及び側壁上に選択的な酸化物堆積層を堆
積させ、該選択的な酸化物体積層が、側壁のライナにお
けるよりも導電性材料においてより高い速度で選択的に
成長し、 トレンチ内の導電性材料上に絶縁層を形成するために、
導電性材料と接触した部分を除いて選択的な酸化物堆積
層を除去するステップから成ることを特徴とする、半導
体デバイスのためのトレンチにおける絶縁層厚さを制御
するための方法。 - 【請求項２】 選択的な酸化物堆積層を堆積させるステ
ップが、化学蒸着によって選択的な酸化物堆積層を堆積
させることを含んでいる、請求項１記載の方法。 - 【請求項３】 前記選択的な酸化物堆積層が、オゾン活
性化ＴＥＯＳ酸化物を含んでいる、請求項１記載の方
法。 - 【請求項４】 前記成長のより高い速度が、側壁のライ
ナにおけるよりも導電性材料において約５倍だけ大き
い、請求項１記載の方法。 - 【請求項５】 側壁上にライナを形成するステップが、
窒化物ライナを含んでいる、請求項１記載の方法。 - 【請求項６】 選択的な酸化物堆積層の厚さが、約１０
ｎｍ〜約２００ｎｍである、請求項１記載の方法。 - 【請求項７】 前記導電性材料が、ポリシリコンを含ん
でおり、前記方法がさらに前記絶縁層の下方におけるポ
リシリコンを酸化させるステップを有している、請求項
１記載の方法。 - 【請求項８】 トレンチの側壁からライナを除去するス
テップを有する、請求項１記載の方法。 - 【請求項９】 バーチカルトランジスタを製造するため
の方法において、 内部に形成されたトレンチを有する基板を提供し、各ト
レンチが、該トレンチに形成されたストレージノードを
有しており、該ストレージノードが、埋込ストラップを
有しており、 該埋込ストラップの上方においてトレンチの側壁にライ
ナを形成し、 前記埋込ストラップと前記側壁とに選択的な酸化物堆積
層を堆積させ、該選択的な酸化物堆積層が、側壁のライ
ナにおいてよりも埋込ストラップにおいてより高い速度
で選択的に成長し、 トレンチの上部絶縁層を形成するために、埋込ストラッ
プと接触した部分を除いて選択的な酸化物堆積層を除去
し、 トレンチにゲートコンダクタを形成し、これにより、該
ゲートコンダクタの作動に基づき埋込ストラップと導電
性ラインとの間に電気的な伝導を提供するためにゲート
コンダクタに隣接してチャネルが形成されるようになっ
ていることを特徴とする、バーチカルトランジスタを形
成するための方法。 - 【請求項１０】 基板に凹所を形成するために基板を横
方向にエッチングするステップを有しており、これによ
り、凹所が、トレンチの側部を越えて延び、凹所が、ト
レンチと連通しており、 基板に設けられた凹所に沿ってチャネルを提供し、これ
により、ゲートコンダクタの作動に基づき、埋込ストラ
ップと導電性ラインとの間に電気的伝導がチャネルを通
じて提供されるようになっている、請求項９記載の方
法。 - 【請求項１１】 前記横方向にエッチングするステップ
が、ドライエッチングプロセスによって横方向にエッチ
ングすることを含んでいる、請求項１０記載の方法。 - 【請求項１２】 前記導電性ラインが、ビットラインを
含んでいる、請求項９記載の方法。 - 【請求項１３】 選択的な酸化物堆積層を堆積させるス
テップが、化学蒸着によって選択的な酸化物堆積層を堆
積させることを含んでいる、請求項９記載の方法。 - 【請求項１４】 選択的な酸化物堆積層が、オゾン活性
化ＴＥＯＳ酸化物を含んでいる、請求項９記載の方法。 - 【請求項１５】 前記成長のより高い速度が、側壁のラ
イナにおいてよりも埋込ストラップにおいて約５倍だけ
大きい、請求項９記載の方法。 - 【請求項１６】 側壁にライナを形成するステップが、
窒化物ライナを含んでいる、請求項９記載の方法。 - 【請求項１７】 減圧層の厚さが、埋込ストラップにお
いて約１０ｎｍ〜約２００ｎｍである、請求項９記載の
方法。 - 【請求項１８】 埋込ストラップが、ポリシリコンを含
んでおり、さらに、トレンチ上部絶縁層の下方において
ポリシリコンを高密度化させるステップを有している、
請求項９記載の方法。 - 【請求項１９】 トレンチ側壁からライナを除去するス
テップを有している、請求項９記載の方法。 - 【請求項２０】 半導体メモリであって、 内部に形成された複数の深いトレンチを有する基板が設
けられており、 各深いトレンチが、該深いトレンチ内に配置されたスト
レージノードにアクセスするために形成された埋込スト
ラップと、減圧化学蒸着材料を選択的に成長させること
から形成される絶縁層とを有しており、前記減圧化学蒸
着材料層が、埋込ストラップの上方においてトレンチの
側壁におけるよりも埋込ストラップにおいてより高い速
度で減圧化学蒸着材料層を成長させることによって埋込
ストラップ上に形成されていることを特徴とする、半導
体メモリ。 - 【請求項２１】 前記絶縁層が、オゾン活性化ＴＥＯＳ
酸化物を含んでいる、請求項２０記載の半導体メモリ。 - 【請求項２２】 絶縁層の厚さが、約１０ｎｍ〜約２０
０ｎｍである、請求項２０記載の半導体メモリ。 - 【請求項２３】 トレンチに形成されたゲートと絶縁層
と接触したゲートの少なくとも一部を有するアクセスト
ランジスタが設けられており、該トランジスタが、埋込
ストラップをビットラインに電気的に接続するための、
ゲートに隣接して基板に形成されたチャネルを有してい
る、請求項２０記載の半導体メモリ。 - 【請求項２４】 基板が、凹所を有しており、該凹所
が、埋込ストラップからの外方拡散とチャネルとの間の
増大した重なりを可能にするためのものである、請求項
２３記載の半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/241756 | 1999-02-01 | ||
| US09/241,756 US6184091B1 (en) | 1999-02-01 | 1999-02-01 | Formation of controlled trench top isolation layers for vertical transistors |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000223668A true JP2000223668A (ja) | 2000-08-11 |
Family
ID=22912056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000022737A Pending JP2000223668A (ja) | 1999-02-01 | 2000-01-31 | バ―チカルトランジスタのための制御されたトレンチ上部絶縁層の形成 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6184091B1 (ja) |
| EP (1) | EP1026740A3 (ja) |
| JP (1) | JP2000223668A (ja) |
| KR (1) | KR20000057850A (ja) |
| CN (1) | CN1165985C (ja) |
| TW (1) | TW459385B (ja) |
Families Citing this family (71)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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