JP2000307074A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000307074A JP2000307074A JP11114586A JP11458699A JP2000307074A JP 2000307074 A JP2000307074 A JP 2000307074A JP 11114586 A JP11114586 A JP 11114586A JP 11458699 A JP11458699 A JP 11458699A JP 2000307074 A JP2000307074 A JP 2000307074A
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Abstract
(57)【要約】
【課題】 トレンチキャパシタ上にエピ成長させる構造
において、ストレージ電極へのコンタクトのアスペクト
比が大きいことが問題であった。また、半導体装置の微
細化が進むにつれて、そのコンタクトの形成における合
わせずれの問題が生じる。 【解決手段】 トレンチキャパシタ上にエピ成長させる
プロセスで、エピ成長後にトレンチ上部にできる多結晶
部分を選択的に除去し、そこにコンタクトを形成する。
において、ストレージ電極へのコンタクトのアスペクト
比が大きいことが問題であった。また、半導体装置の微
細化が進むにつれて、そのコンタクトの形成における合
わせずれの問題が生じる。 【解決手段】 トレンチキャパシタ上にエピ成長させる
プロセスで、エピ成長後にトレンチ上部にできる多結晶
部分を選択的に除去し、そこにコンタクトを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭに関わる
もので、特にトレンチキャパシタを有するＤＲＡＭに関
するものである。
もので、特にトレンチキャパシタを有するＤＲＡＭに関
するものである。
【０００２】
【従来の技術】従来の技術にかかる半導体装置、例えば
ＤＲＡＭ及びその製造方法を図１から図１２を用いて説
明する。まず、図１に示したように、ｐ型シリコン基板
１上にシリコン酸化膜２、シリコン窒化膜３、ＢＳＧ膜
４をそれぞれ堆積する。そして、図示せぬレジスト（所
定の形状にパターニングされている）をマスクとしてＲ
ＩＥ（Reactive Ion Etching）法を用いてＢＳＧ膜
４、シリコン窒化膜３、シリコン酸化膜２をそれぞれエ
ッチングする。さらに、ＢＳＧ膜４、シリコン窒化膜
３、シリコン酸化膜２をマスクとしてｐ型シリコン基板
１をエッチングしてトレンチ５を形成する。次に、図２
に示したように、ＢＳＧ膜４をウェットエッチング法を
用いて除去する。そして、気相拡散法又は固相拡散法を
用いて、トレンチ５周辺のｐ型シリコン基板１に砒素
（Ａｓ）などの不純物を拡散させ、プレート電極となる
埋め込みプレート６を形成する。そして、全面にキャパ
シタ絶縁膜となるＮＯ膜（窒酸化膜）７を薄く堆積す
る。さらに、全面にストレージ電極となるポリシリコン
膜８（砒素ドープト）を堆積する。次に、図３に示した
ように、ＣＭＰ（Chemical Mechanical Polish）法及
びＲＩＥ法を用いてポリシリコン膜８をｐ型シリコン基
板１上面から深さ約５００ｎｍ程度までリセスする。そ
して、全面にシリコン窒化膜９を堆積する。
ＤＲＡＭ及びその製造方法を図１から図１２を用いて説
明する。まず、図１に示したように、ｐ型シリコン基板
１上にシリコン酸化膜２、シリコン窒化膜３、ＢＳＧ膜
４をそれぞれ堆積する。そして、図示せぬレジスト（所
定の形状にパターニングされている）をマスクとしてＲ
ＩＥ（Reactive Ion Etching）法を用いてＢＳＧ膜
４、シリコン窒化膜３、シリコン酸化膜２をそれぞれエ
ッチングする。さらに、ＢＳＧ膜４、シリコン窒化膜
３、シリコン酸化膜２をマスクとしてｐ型シリコン基板
１をエッチングしてトレンチ５を形成する。次に、図２
に示したように、ＢＳＧ膜４をウェットエッチング法を
用いて除去する。そして、気相拡散法又は固相拡散法を
用いて、トレンチ５周辺のｐ型シリコン基板１に砒素
（Ａｓ）などの不純物を拡散させ、プレート電極となる
埋め込みプレート６を形成する。そして、全面にキャパ
シタ絶縁膜となるＮＯ膜（窒酸化膜）７を薄く堆積す
る。さらに、全面にストレージ電極となるポリシリコン
膜８（砒素ドープト）を堆積する。次に、図３に示した
ように、ＣＭＰ（Chemical Mechanical Polish）法及
びＲＩＥ法を用いてポリシリコン膜８をｐ型シリコン基
板１上面から深さ約５００ｎｍ程度までリセスする。そ
して、全面にシリコン窒化膜９を堆積する。
【０００３】次に、図４に示したように、ＣＭＰ法を用
いてシリコン窒化膜９、ＮＯ膜７シリコン窒化膜３及び
シリコン酸化膜２をそれぞれ除去する。次に、図５に示
したように、エピタキシャル成長法を用いて全面にシリ
コン膜を形成する。このとき、シリコン窒化膜９上には
ポリシリコン層１０が成長する。しかし、ｐ型シリコン
基板１の上面がシリコン窒化膜９の上面よりも上方にあ
る場合には（図４参照）、上部に行くに従って単結晶シ
リコン層１１の断面積が広くなり、ついにはポリシリコ
ン膜１０を覆うようになる。次に、図６に示したよう
に、通常の技術を用いて単結晶シリコン層１１の上部に
ＳＴＩ１２（Shallow Trench Isolation）、情報転送
用のＭＯＳトランジスタ１３を形成する。そして、ＭＯ
Ｓトランジスタ１３の側面にシリコン窒化膜１４を薄く
形成する。さらに、全面にＢＰＳＧ膜１５を形成する。
次に、図７に示したように、ＢＰＳＧ膜１５をゲート電
極１６の上面にあわせて平坦化する。そして、公知のリ
ソグラフィー法及びＲＩＥ法を用いてＢＰＳＧ膜１５、
単結晶シリコン層１１、ポリシリコン層１０及びシリコ
ン窒化膜９をそれぞれエッチングする。これにより、ス
トレージ電極であるポリシリコン膜８へ接続されるコン
タクト孔１７が形成される。
いてシリコン窒化膜９、ＮＯ膜７シリコン窒化膜３及び
シリコン酸化膜２をそれぞれ除去する。次に、図５に示
したように、エピタキシャル成長法を用いて全面にシリ
コン膜を形成する。このとき、シリコン窒化膜９上には
ポリシリコン層１０が成長する。しかし、ｐ型シリコン
基板１の上面がシリコン窒化膜９の上面よりも上方にあ
る場合には（図４参照）、上部に行くに従って単結晶シ
リコン層１１の断面積が広くなり、ついにはポリシリコ
ン膜１０を覆うようになる。次に、図６に示したよう
に、通常の技術を用いて単結晶シリコン層１１の上部に
ＳＴＩ１２（Shallow Trench Isolation）、情報転送
用のＭＯＳトランジスタ１３を形成する。そして、ＭＯ
Ｓトランジスタ１３の側面にシリコン窒化膜１４を薄く
形成する。さらに、全面にＢＰＳＧ膜１５を形成する。
次に、図７に示したように、ＢＰＳＧ膜１５をゲート電
極１６の上面にあわせて平坦化する。そして、公知のリ
ソグラフィー法及びＲＩＥ法を用いてＢＰＳＧ膜１５、
単結晶シリコン層１１、ポリシリコン層１０及びシリコ
ン窒化膜９をそれぞれエッチングする。これにより、ス
トレージ電極であるポリシリコン膜８へ接続されるコン
タクト孔１７が形成される。
【０００４】次に、図８に示したように、全面に薄いＴ
ＥＯＳ膜１８を形成する。そして、異法性エッチング法
を用いてゲート電極１６及びＢＰＳＧ膜１５の上面にあ
るＴＥＯＳ膜１８及びコンタクト孔１７の底部にあるＴ
ＥＯＳ膜１８を除去する。これによりポリシリコン膜８
が露出する。次に、図９に示したように、通常のリソグ
ラフィー法及びエッチング法を用いてＢＰＳＧ膜１５を
エッチングすることにより、ビット線コンタクト孔及び
ストレージ電極とトランジスタのソース／ドレイン領域
を接続するための接合コンタクト孔２０を形成する。次
に、図１０に示したように、全面に砒素をドープしたポ
リシリコン膜２１を形成する。そして、ＣＭＰ法を用い
てゲート電極１６の上面に合わせてポリシリコン膜２１
を除去する。最後に、図１１に示したように、全面に層
間絶縁膜、例えばＴＥＯＳ膜２２を形成する。そして、
通常のリソグラフィー法及びエッチング法をもちいてビ
ット線コンタクト２３及びビット線２４を形成する。こ
れにより、ＤＲＡＭのメモリセル部が形成される。この
メモリセル部は、埋め込みプレート６、ＮＯ膜７及びポ
リシリコン膜８からなるキャパシタと、その情報転送用
のＭＯＳトランジスタ１３とからなる。
ＥＯＳ膜１８を形成する。そして、異法性エッチング法
を用いてゲート電極１６及びＢＰＳＧ膜１５の上面にあ
るＴＥＯＳ膜１８及びコンタクト孔１７の底部にあるＴ
ＥＯＳ膜１８を除去する。これによりポリシリコン膜８
が露出する。次に、図９に示したように、通常のリソグ
ラフィー法及びエッチング法を用いてＢＰＳＧ膜１５を
エッチングすることにより、ビット線コンタクト孔及び
ストレージ電極とトランジスタのソース／ドレイン領域
を接続するための接合コンタクト孔２０を形成する。次
に、図１０に示したように、全面に砒素をドープしたポ
リシリコン膜２１を形成する。そして、ＣＭＰ法を用い
てゲート電極１６の上面に合わせてポリシリコン膜２１
を除去する。最後に、図１１に示したように、全面に層
間絶縁膜、例えばＴＥＯＳ膜２２を形成する。そして、
通常のリソグラフィー法及びエッチング法をもちいてビ
ット線コンタクト２３及びビット線２４を形成する。こ
れにより、ＤＲＡＭのメモリセル部が形成される。この
メモリセル部は、埋め込みプレート６、ＮＯ膜７及びポ
リシリコン膜８からなるキャパシタと、その情報転送用
のＭＯＳトランジスタ１３とからなる。
【０００５】
【発明が解決しようとする課題】上記従来の技術では、
ポリシリコン層１０の上面を単結晶シリコン層１１で覆
う必要があった。これは上面にＭＯＳトランジスタ１３
を形成する必要があるからである。そのため、ストレー
ジ電極であるポリシリコン膜８でのコンタクト孔１７は
アスペクト比が大きくなってしまう。そのため、コンタ
クト孔１７へポリシリコン膜２１の埋め込む工程（図１
０参照）が困難になるという問題が生じる。また、コン
タクト孔１７の形成において、エッチング用マスクとし
てＭＯＳトランジスタ１３のゲート電極１６の上部に形
成されている図示せぬ絶縁膜（キャップ膜）を利用す
る。しかし、深いコンタクト孔１７を形成する必要性か
ら、マスクとなるキャップ膜を厚くしないとエッチング
マスクとして持たなくなってしまう。 さらに、半導体装
置の微細化が進むにつれて、コンタクト孔１７の形成に
おける（図７参照）合わせずれの問題が生じる。本発明
は、上記問題点に鑑みてなされたものであり、ストレー
ジ電極へのコンタクトのアスペクト比を従来に比べて小
さくすることを目的とする。また、ストレージ電極への
コンタクト孔の形成に際しての合わせずれを抑制するこ
とを目的とする。
ポリシリコン層１０の上面を単結晶シリコン層１１で覆
う必要があった。これは上面にＭＯＳトランジスタ１３
を形成する必要があるからである。そのため、ストレー
ジ電極であるポリシリコン膜８でのコンタクト孔１７は
アスペクト比が大きくなってしまう。そのため、コンタ
クト孔１７へポリシリコン膜２１の埋め込む工程（図１
０参照）が困難になるという問題が生じる。また、コン
タクト孔１７の形成において、エッチング用マスクとし
てＭＯＳトランジスタ１３のゲート電極１６の上部に形
成されている図示せぬ絶縁膜（キャップ膜）を利用す
る。しかし、深いコンタクト孔１７を形成する必要性か
ら、マスクとなるキャップ膜を厚くしないとエッチング
マスクとして持たなくなってしまう。 さらに、半導体装
置の微細化が進むにつれて、コンタクト孔１７の形成に
おける（図７参照）合わせずれの問題が生じる。本発明
は、上記問題点に鑑みてなされたものであり、ストレー
ジ電極へのコンタクトのアスペクト比を従来に比べて小
さくすることを目的とする。また、ストレージ電極への
コンタクト孔の形成に際しての合わせずれを抑制するこ
とを目的とする。
【０００６】
【課題を解決するための手段】本発明にかかる半導体装
置は、半導体基板内に形成され、上部が円錐形又は楕円
錐形をしたトレンチと、前記トレンチの上部の表面に形
成された絶縁膜と、前記トレンチの表面に形成されたキ
ャパシタ絶縁膜と、前記トレンチ内であって前記キャパ
シタ絶縁膜及び前記絶縁膜の表面に形成されたストレー
ジ電極と、前記半導体基板内であって前記キャパシタ絶
縁膜を挟んで前記ストレージ電極と対向する位置に形成
されたプレート電極と、前記ストレージ電極と電気的に
ソース／ドレイン領域の一方が接続されたトランジスタ
とを具備することを特徴とする。ここで、前記絶縁膜の
上面から見た断面形状は円形又は楕円形であることが望
ましい。また、前記絶縁膜の上面から見た断面形状の径
は、上部になるほど小さくなることが望ましい。また、
前記トレンチの上面に、前記ストレージ電極と前記ソー
ス／ドレイン領域の一方とを電気的に接続する接続部を
さらに具備することが望ましい。本発明にかかる第１の
半導体装置の製造方法は、半導体基板に第１のトレンチ
を形成する工程と、前記半導体基板のうち前記第１のト
レンチに隣接した領域に第１のキャパシタ電極を形成す
る工程と、前記第１のトレンチの表面にキャパシタ絶縁
膜を形成する工程と、前記第１のトレンチ内であって前
記半導体基板の上面よりも低い位置までに第２のキャパ
シタ電極を形成する工程と、前記第２のキャパシタ電極
の上面に第１の絶縁膜を形成する工程と、エピタキシャ
ル成長法を用いて、前記第１の絶縁膜上に多結晶の半導
体層を形成し、前記半導体基板上に単結晶の半導体層を
前記多結晶の半導体層の上部を完全に覆わないところに
まで形成するエピタキシャル工程と、前記単結晶の半導
体層の上部を除去して前記多結晶の半導体層を露出させ
る工程と、前記多結晶の半導体層を除去して第２のトレ
ンチを形成する工程と、前記第１の絶縁膜の一部にコン
タクトホールを形成して前記第２のキャパシタ電極を露
出させる工程と、前記第２のトレンチ内で、前記半導体
基板が露出している部分に第２の絶縁膜を形成する工程
と、前記第２のトレンチ内に導電層を形成する工程と、
ソース／ドレインの一方が前記導電層と電気的に接続さ
れているトランジスタを形成する工程とを具備すること
を特徴とする。
置は、半導体基板内に形成され、上部が円錐形又は楕円
錐形をしたトレンチと、前記トレンチの上部の表面に形
成された絶縁膜と、前記トレンチの表面に形成されたキ
ャパシタ絶縁膜と、前記トレンチ内であって前記キャパ
シタ絶縁膜及び前記絶縁膜の表面に形成されたストレー
ジ電極と、前記半導体基板内であって前記キャパシタ絶
縁膜を挟んで前記ストレージ電極と対向する位置に形成
されたプレート電極と、前記ストレージ電極と電気的に
ソース／ドレイン領域の一方が接続されたトランジスタ
とを具備することを特徴とする。ここで、前記絶縁膜の
上面から見た断面形状は円形又は楕円形であることが望
ましい。また、前記絶縁膜の上面から見た断面形状の径
は、上部になるほど小さくなることが望ましい。また、
前記トレンチの上面に、前記ストレージ電極と前記ソー
ス／ドレイン領域の一方とを電気的に接続する接続部を
さらに具備することが望ましい。本発明にかかる第１の
半導体装置の製造方法は、半導体基板に第１のトレンチ
を形成する工程と、前記半導体基板のうち前記第１のト
レンチに隣接した領域に第１のキャパシタ電極を形成す
る工程と、前記第１のトレンチの表面にキャパシタ絶縁
膜を形成する工程と、前記第１のトレンチ内であって前
記半導体基板の上面よりも低い位置までに第２のキャパ
シタ電極を形成する工程と、前記第２のキャパシタ電極
の上面に第１の絶縁膜を形成する工程と、エピタキシャ
ル成長法を用いて、前記第１の絶縁膜上に多結晶の半導
体層を形成し、前記半導体基板上に単結晶の半導体層を
前記多結晶の半導体層の上部を完全に覆わないところに
まで形成するエピタキシャル工程と、前記単結晶の半導
体層の上部を除去して前記多結晶の半導体層を露出させ
る工程と、前記多結晶の半導体層を除去して第２のトレ
ンチを形成する工程と、前記第１の絶縁膜の一部にコン
タクトホールを形成して前記第２のキャパシタ電極を露
出させる工程と、前記第２のトレンチ内で、前記半導体
基板が露出している部分に第２の絶縁膜を形成する工程
と、前記第２のトレンチ内に導電層を形成する工程と、
ソース／ドレインの一方が前記導電層と電気的に接続さ
れているトランジスタを形成する工程とを具備すること
を特徴とする。
【０００７】ここで、前記エピタキシャル工程は、前記
多結晶の半導体層の露出部分が所定の表面積を有するま
で行うことが好ましい。本発明にかかる第２の半導体装
置の製造方法は、半導体基板に第１のトレンチを形成す
る工程と、前記半導体基板のうち前記第１のトレンチに
隣接した領域に第１のキャパシタ電極を形成する工程
と、前記第１のトレンチの表面にキャパシタ絶縁膜を形
成する工程と、前記第１のトレンチ内であって、前記半
導体基板の上面よりも低い位置までに第２のキャパシタ
電極を形成する工程と、前記第２のキャパシタ電極の上
面に第１の絶縁膜を形成する工程と、エピタキシャル成
長法を用いて前記第１の絶縁膜上に多結晶の半導体層を
形成するとともに、前記半導体基板上には単結晶の半導
体層を前記多結晶の半導体層を覆うまで形成する工程
と、前記単結晶の半導体層の上部を除去する工程と、前
記単結晶の半導体層をエッチングして前記多結晶の半導
体層を露出させる工程と、前記多結晶の半導体層を除去
して第２のトレンチを形成する工程と、前記第１の絶縁
膜の一部にコンタクトホールを形成して前記第２のキャ
パシタ電極を露出させる工程と、前記第２のトレンチ内
で、前記半導体基板が露出している部分に第２の絶縁膜
を形成する工程と、前記第２のトレンチ内に導電層を形
成する工程と、ソース／ドレインの一方が前記導電層と
電気的に接続されているトランジスタを形成する工程と
を具備することを特徴とする。
多結晶の半導体層の露出部分が所定の表面積を有するま
で行うことが好ましい。本発明にかかる第２の半導体装
置の製造方法は、半導体基板に第１のトレンチを形成す
る工程と、前記半導体基板のうち前記第１のトレンチに
隣接した領域に第１のキャパシタ電極を形成する工程
と、前記第１のトレンチの表面にキャパシタ絶縁膜を形
成する工程と、前記第１のトレンチ内であって、前記半
導体基板の上面よりも低い位置までに第２のキャパシタ
電極を形成する工程と、前記第２のキャパシタ電極の上
面に第１の絶縁膜を形成する工程と、エピタキシャル成
長法を用いて前記第１の絶縁膜上に多結晶の半導体層を
形成するとともに、前記半導体基板上には単結晶の半導
体層を前記多結晶の半導体層を覆うまで形成する工程
と、前記単結晶の半導体層の上部を除去する工程と、前
記単結晶の半導体層をエッチングして前記多結晶の半導
体層を露出させる工程と、前記多結晶の半導体層を除去
して第２のトレンチを形成する工程と、前記第１の絶縁
膜の一部にコンタクトホールを形成して前記第２のキャ
パシタ電極を露出させる工程と、前記第２のトレンチ内
で、前記半導体基板が露出している部分に第２の絶縁膜
を形成する工程と、前記第２のトレンチ内に導電層を形
成する工程と、ソース／ドレインの一方が前記導電層と
電気的に接続されているトランジスタを形成する工程と
を具備することを特徴とする。
【０００８】ここで、前記多結晶の半導体層を露出させ
る工程は、前記単結晶の半導体層の所定の部分をエッチ
ングするとともに、露出部分が所定の表面積を有するま
でに前記多結晶の半導体層の上部もエッチングすること
が望ましい。本発明にかかる第３の半導体装置の製造方
法は、半導体基板に第１のトレンチを形成する工程と、
前記半導体基板のうち前記第１のトレンチに隣接した領
域に第１のキャパシタ電極を形成する工程と、前記第１
のトレンチの表面にキャパシタ絶縁膜を形成する工程
と、前記第１のトレンチ内であって、前記半導体基板の
上面よりも低い位置までに第２のキャパシタ電極を形成
する工程と、前記第２のキャパシタ電極の上面に第１の
絶縁膜を形成する工程と、エピタキシャル成長法を用い
て前記第１の絶縁膜上に多結晶の半導体層を形成すると
ともに、前記半導体基板上には単結晶の半導体層を前記
多結晶の半導体層を覆うまで形成する工程と、前記半導
体基板上にトランジスタを形成する工程と、前記トラン
ジスタを構成するソース／ドレイン領域を含む前記半導
体基板をエッチングして、前記多結晶の半導体層を露出
させる工程と、前記多結晶の半導体層を除去して第２の
トレンチを形成する工程と、前記第１の絶縁膜の一部に
コンタクトホールを形成して前記第２のキャパシタ電極
を露出させる工程と、前記第２のトレンチ内で、前記半
導体基板が露出している部分に第２の絶縁膜を形成する
工程と、前記第２のトレンチ内に導電層を形成して、前
記第２のキャパシタ電極と前記ソース／ドレイン領域の
一方とを電気的に接続する工程とを具備することを特徴
とする。
る工程は、前記単結晶の半導体層の所定の部分をエッチ
ングするとともに、露出部分が所定の表面積を有するま
でに前記多結晶の半導体層の上部もエッチングすること
が望ましい。本発明にかかる第３の半導体装置の製造方
法は、半導体基板に第１のトレンチを形成する工程と、
前記半導体基板のうち前記第１のトレンチに隣接した領
域に第１のキャパシタ電極を形成する工程と、前記第１
のトレンチの表面にキャパシタ絶縁膜を形成する工程
と、前記第１のトレンチ内であって、前記半導体基板の
上面よりも低い位置までに第２のキャパシタ電極を形成
する工程と、前記第２のキャパシタ電極の上面に第１の
絶縁膜を形成する工程と、エピタキシャル成長法を用い
て前記第１の絶縁膜上に多結晶の半導体層を形成すると
ともに、前記半導体基板上には単結晶の半導体層を前記
多結晶の半導体層を覆うまで形成する工程と、前記半導
体基板上にトランジスタを形成する工程と、前記トラン
ジスタを構成するソース／ドレイン領域を含む前記半導
体基板をエッチングして、前記多結晶の半導体層を露出
させる工程と、前記多結晶の半導体層を除去して第２の
トレンチを形成する工程と、前記第１の絶縁膜の一部に
コンタクトホールを形成して前記第２のキャパシタ電極
を露出させる工程と、前記第２のトレンチ内で、前記半
導体基板が露出している部分に第２の絶縁膜を形成する
工程と、前記第２のトレンチ内に導電層を形成して、前
記第２のキャパシタ電極と前記ソース／ドレイン領域の
一方とを電気的に接続する工程とを具備することを特徴
とする。
【０００９】ここで、前記導電層は、前記トレンチ内及
び前記ソース／ドレイン領域が形成されている半導体基
板表面上に形成されることが望ましい。また、前記多結
晶の半導体層を露出させる工程は、前記単結晶の半導体
層の所定の部分をエッチングするとともに、露出部分が
所定の表面積を有するまでに前記多結晶の半導体層の上
部もエッチングすることが望ましい。本発明は、上記構
成を採用することにより、ストレージ電極へのコンタク
トのアスペクト比を従来に比べて小さくできる。また、
トレンチの合わせマーク上部の段差を露出する工程を追
加することにより、ストレージ電極へのコンタクト孔の
形成に際しての合わせずれを抑制することができる。
び前記ソース／ドレイン領域が形成されている半導体基
板表面上に形成されることが望ましい。また、前記多結
晶の半導体層を露出させる工程は、前記単結晶の半導体
層の所定の部分をエッチングするとともに、露出部分が
所定の表面積を有するまでに前記多結晶の半導体層の上
部もエッチングすることが望ましい。本発明は、上記構
成を採用することにより、ストレージ電極へのコンタク
トのアスペクト比を従来に比べて小さくできる。また、
トレンチの合わせマーク上部の段差を露出する工程を追
加することにより、ストレージ電極へのコンタクト孔の
形成に際しての合わせずれを抑制することができる。
【００１０】
【発明の実施の形態】＜本発明の第１の実施の形態＞本
発明の第１の実施の形態について図面（図１２〜図２
６）を参酌して説明する。本発明の第１の実施の形態に
かかる半導体装置の上面レイアウトについて図１２を用
い、断面図について図１３を用いて説明する。ここで
は、例としてＤＲＡＭを用いて説明するが、本発明の適
用はこれに限られるものではない。ここで、図１２に上
記ＤＲＡＭにおける上面レイアウト図を示す。ワード線
（情報転送用ＭＯＳトランジスタのゲート電極となる）
ＷＬと素子領域とが直交している。また、トレンチキャ
パシタＴＣは図示せぬコンタクトにより情報転送用のＭ
ＯＳトランジスタＭＱのソース／ドレイン領域４４の一
方と接続されている。そして、ソース／ドレイン領域４
４の他方はビット線コンタクトＢＣにより図示せぬビッ
ト線と電気的に接続されている。なお、この図では、表
記の便宜のため、通過ワード線を素子領域上に図示して
いない。そして、図１３に上記ＤＲＡＭにおける断面図
を示す。半導体基板、例えばｐ型シリコン基板３１に
は、トレンチキャパシタＴＣが形成されている。トレン
チキャパシタＴＣは、プレート電極３６、ＮＯ膜３７
（キャパシタ絶縁膜）、ポリシリコン膜３８（ストレー
ジ電極）とから構成される。このポリシリコン膜３８
は、ポリシリコン膜４３及び表面接続部４５を介してＭ
ＯＳトランジスタＭＱのソース／ドレイン領域４４の一
方と電気的に接続されている。このソース／ドレイン領
域４４の一方は、ゲート電極に所定の電圧が印可される
ことにより、ソース／ドレイン領域４４の他方と電気的
に接続される。さらに、このソース／ドレイン領域４４
の他方は、第１のビット線コンタクトＢＣ１及び第２の
ビット線コンタクトＢＣ２とを介してビット線ＢＬと電
気的に接続されている。なお、第２のビット線コンタク
トＢＣ２は、ビット線ＢＬと一体的に形成されていても
構わない。
発明の第１の実施の形態について図面（図１２〜図２
６）を参酌して説明する。本発明の第１の実施の形態に
かかる半導体装置の上面レイアウトについて図１２を用
い、断面図について図１３を用いて説明する。ここで
は、例としてＤＲＡＭを用いて説明するが、本発明の適
用はこれに限られるものではない。ここで、図１２に上
記ＤＲＡＭにおける上面レイアウト図を示す。ワード線
（情報転送用ＭＯＳトランジスタのゲート電極となる）
ＷＬと素子領域とが直交している。また、トレンチキャ
パシタＴＣは図示せぬコンタクトにより情報転送用のＭ
ＯＳトランジスタＭＱのソース／ドレイン領域４４の一
方と接続されている。そして、ソース／ドレイン領域４
４の他方はビット線コンタクトＢＣにより図示せぬビッ
ト線と電気的に接続されている。なお、この図では、表
記の便宜のため、通過ワード線を素子領域上に図示して
いない。そして、図１３に上記ＤＲＡＭにおける断面図
を示す。半導体基板、例えばｐ型シリコン基板３１に
は、トレンチキャパシタＴＣが形成されている。トレン
チキャパシタＴＣは、プレート電極３６、ＮＯ膜３７
（キャパシタ絶縁膜）、ポリシリコン膜３８（ストレー
ジ電極）とから構成される。このポリシリコン膜３８
は、ポリシリコン膜４３及び表面接続部４５を介してＭ
ＯＳトランジスタＭＱのソース／ドレイン領域４４の一
方と電気的に接続されている。このソース／ドレイン領
域４４の一方は、ゲート電極に所定の電圧が印可される
ことにより、ソース／ドレイン領域４４の他方と電気的
に接続される。さらに、このソース／ドレイン領域４４
の他方は、第１のビット線コンタクトＢＣ１及び第２の
ビット線コンタクトＢＣ２とを介してビット線ＢＬと電
気的に接続されている。なお、第２のビット線コンタク
トＢＣ２は、ビット線ＢＬと一体的に形成されていても
構わない。
【００１１】ここで、トレンチキャパシタＴＣは、上部
が円錐形又は楕円錐形をしている。この円錐形又は楕円
錐形の部分の断面形状は円形又は楕円形であるが、その
径は上部になるにつれ小さくなっている。また、その円
錐形又は楕円錐形の部分には、ＴＥＯＳ膜４２が形成さ
れている。このＴＥＯＳ膜４２の断面形状の径は、上部
であるほど小さくなっている。次に、この半導体装置の
製造方法について図面（図１４〜図２５）を参酌して説
明する。まず、図１４に示したように、熱酸化法を用い
て半導体基板、例えばｐ型シリコン基板３１上にシリコ
ン酸化膜３２を厚さ５ｎｍ程度に形成する。そして、Ｃ
ＶＤ法を用いてシリコン酸化膜３２上にシリコン窒化膜
３３を厚さ２０ｎｍ程度に形成する。さらに、ＣＶＤ法
を用いてシリコン窒化膜３３上にＢＳＧ膜３４を厚さ１
００ｎｍ程度に形成する。そして、所定の形状にパター
ニングされた図示せぬレジストをマスクとしてＲＩＥ法
を用いてＢＳＧ膜３４、シリコン窒化膜３３、シリコン
酸化膜３２を順にそれぞれエッチングする。さらに、Ｂ
ＳＧ膜３４、シリコン窒化膜３３、シリコン酸化膜３２
をマスクとしてｐ型シリコン基板３１をエッチングして
深さ５μｍ程度のトレンチ３５を形成する。
が円錐形又は楕円錐形をしている。この円錐形又は楕円
錐形の部分の断面形状は円形又は楕円形であるが、その
径は上部になるにつれ小さくなっている。また、その円
錐形又は楕円錐形の部分には、ＴＥＯＳ膜４２が形成さ
れている。このＴＥＯＳ膜４２の断面形状の径は、上部
であるほど小さくなっている。次に、この半導体装置の
製造方法について図面（図１４〜図２５）を参酌して説
明する。まず、図１４に示したように、熱酸化法を用い
て半導体基板、例えばｐ型シリコン基板３１上にシリコ
ン酸化膜３２を厚さ５ｎｍ程度に形成する。そして、Ｃ
ＶＤ法を用いてシリコン酸化膜３２上にシリコン窒化膜
３３を厚さ２０ｎｍ程度に形成する。さらに、ＣＶＤ法
を用いてシリコン窒化膜３３上にＢＳＧ膜３４を厚さ１
００ｎｍ程度に形成する。そして、所定の形状にパター
ニングされた図示せぬレジストをマスクとしてＲＩＥ法
を用いてＢＳＧ膜３４、シリコン窒化膜３３、シリコン
酸化膜３２を順にそれぞれエッチングする。さらに、Ｂ
ＳＧ膜３４、シリコン窒化膜３３、シリコン酸化膜３２
をマスクとしてｐ型シリコン基板３１をエッチングして
深さ５μｍ程度のトレンチ３５を形成する。
【００１２】次に、図１５に示したように、ＢＳＧ膜３
４をウェットエッチング法を用いて除去する。そして、
気相拡散法又は固相拡散法を用いて、トレンチ３５表面
に露出しているｐ型シリコン基板３１のうち所定の位置
に砒素（Ａｓ）などの不純物を拡散させ、埋め込みプレ
ートからなるプレート電極３６を形成する。ここで、不
純物を拡散させる所定の位置は、プレート電極３６を形
成する位置によって決まることとなる。そして、ＣＶＤ
法を用いて全面にキャパシタ絶縁膜、例えばＮＯ膜（窒
酸化膜）３７を薄く堆積する。さらに、ＣＶＤ法を用い
て全面にストレージ電極となるポリシリコン膜３８（砒
素ドープト）を堆積する。次に、図１６に示したよう
に、ＣＭＰ法及びＲＩＥ法を用いてポリシリコン膜３８
をｐ型シリコン基板３１上面から深さ約５００ｎｍ程度
までリセスする。そして、全面にシリコン窒化膜３９を
厚さ５０ｎｍ程度に堆積する。このシリコン窒化膜３９
は、後の工程（図２０参照）でエッチングストッパーと
して利用するものである。そのため、シリコン窒化膜で
なくても、ストッパー膜として利用できるものであれ
ば、他の膜でも構わない。この第１の実施の形態におい
ては、ポリシリコン層４０を除去するためのストッパー
膜として用いられるため（図２０参照）、ポリシリコン
層４０とエッチング選択比のとれるものであればよい。
４をウェットエッチング法を用いて除去する。そして、
気相拡散法又は固相拡散法を用いて、トレンチ３５表面
に露出しているｐ型シリコン基板３１のうち所定の位置
に砒素（Ａｓ）などの不純物を拡散させ、埋め込みプレ
ートからなるプレート電極３６を形成する。ここで、不
純物を拡散させる所定の位置は、プレート電極３６を形
成する位置によって決まることとなる。そして、ＣＶＤ
法を用いて全面にキャパシタ絶縁膜、例えばＮＯ膜（窒
酸化膜）３７を薄く堆積する。さらに、ＣＶＤ法を用い
て全面にストレージ電極となるポリシリコン膜３８（砒
素ドープト）を堆積する。次に、図１６に示したよう
に、ＣＭＰ法及びＲＩＥ法を用いてポリシリコン膜３８
をｐ型シリコン基板３１上面から深さ約５００ｎｍ程度
までリセスする。そして、全面にシリコン窒化膜３９を
厚さ５０ｎｍ程度に堆積する。このシリコン窒化膜３９
は、後の工程（図２０参照）でエッチングストッパーと
して利用するものである。そのため、シリコン窒化膜で
なくても、ストッパー膜として利用できるものであれ
ば、他の膜でも構わない。この第１の実施の形態におい
ては、ポリシリコン層４０を除去するためのストッパー
膜として用いられるため（図２０参照）、ポリシリコン
層４０とエッチング選択比のとれるものであればよい。
【００１３】次に、図１７に示したように、ＣＭＰ法を
用いてｐ型シリコン基板３１の上方に形成されているシ
リコン窒化膜３９、ＮＯ膜３７、シリコン窒化膜３３及
びシリコン酸化膜３２をそれぞれ除去する。次に、図１
８に示したように、エピタキシャル成長法を用いて全面
にシリコン層を形成する。このとき、シリコン窒化膜３
９上には多結晶の半導体層であるポリシリコン層４０が
成長する。また、ｐ型シリコン基板１の上面には単結晶
の半導体層である単結晶シリコン層４１が成長する。こ
こで、ｐ型シリコン基板１の上面がシリコン窒化膜３９
の上面よりも上方にある場合には（図１７参照）、この
ようにエピタキシャル成長させると、上部に行くに従っ
て単結晶シリコン層４１の断面積が広くなり、ついには
ポリシリコン層４０を覆うようになる。このようにして
形成されたポリシリコン層４０は、円錐形又は楕円錐形
の形状となる。よって、このポリシリコン層４０の上方
から見た断面形状は円形又は楕円形となる。そして、こ
の断面形状は、上部になるほどその径が小さくなる。次
に、図１９に示したように、例えばＲＩＥ法などの異方
性エッチング法、又は例えばＣＭＰ法などの平坦化技術
を用いて、単結晶シリコン層４１の上部を所定の厚さだ
け除去する。この除去する厚さは、ポリシリコン層４０
が露出する程度とする。好ましくは、ポリシリコン層４
０の露出部分の表面積が、後の工程で形成されるストレ
ージ電極コンタクトに適した大きさになるまで、単結晶
シリコン層４１を除去する。
用いてｐ型シリコン基板３１の上方に形成されているシ
リコン窒化膜３９、ＮＯ膜３７、シリコン窒化膜３３及
びシリコン酸化膜３２をそれぞれ除去する。次に、図１
８に示したように、エピタキシャル成長法を用いて全面
にシリコン層を形成する。このとき、シリコン窒化膜３
９上には多結晶の半導体層であるポリシリコン層４０が
成長する。また、ｐ型シリコン基板１の上面には単結晶
の半導体層である単結晶シリコン層４１が成長する。こ
こで、ｐ型シリコン基板１の上面がシリコン窒化膜３９
の上面よりも上方にある場合には（図１７参照）、この
ようにエピタキシャル成長させると、上部に行くに従っ
て単結晶シリコン層４１の断面積が広くなり、ついには
ポリシリコン層４０を覆うようになる。このようにして
形成されたポリシリコン層４０は、円錐形又は楕円錐形
の形状となる。よって、このポリシリコン層４０の上方
から見た断面形状は円形又は楕円形となる。そして、こ
の断面形状は、上部になるほどその径が小さくなる。次
に、図１９に示したように、例えばＲＩＥ法などの異方
性エッチング法、又は例えばＣＭＰ法などの平坦化技術
を用いて、単結晶シリコン層４１の上部を所定の厚さだ
け除去する。この除去する厚さは、ポリシリコン層４０
が露出する程度とする。好ましくは、ポリシリコン層４
０の露出部分の表面積が、後の工程で形成されるストレ
ージ電極コンタクトに適した大きさになるまで、単結晶
シリコン層４１を除去する。
【００１４】次に、図２０に示したように、単結晶シリ
コン層４１及びシリコン窒化膜３９をマスクとして、ウ
ェットエッチング法又は等方性ドライエッチング法を用
いてポリシリコン層４０を選択的に除去する。これによ
り、ポリシリコン層４０が除去された部分に第２のトレ
ンチ４７が形成される。次に、図２１に示したように、
ＣＶＤ法を用いて全面にＴＥＯＳ膜４２を厚さ３０ｎｍ
程度に形成する。このＴＥＯＳ膜４２は、この第２のト
レンチ４７内に形成されるポリシリコン膜４３（図２４
参照）と単結晶シリコン層４１とを電気的に絶縁するた
めのものである。次に、図２２に示したように、単結晶
シリコン層４１の上面に形成されている穴４６の直下に
形成されているＴＥＯＳ膜４２及びシリコン窒化膜３９
を除去する。これにより、ポリシリコン膜３８の一部が
露出する。次に、図２３に示したように、ＣＶＤ法を用
いて全面に導電膜、例えば不純物をドープしたポリシリ
コン膜４３を形成する。これにより、第２のトレンチ４
７を埋め込むことが望ましい。次に、図２４に示したよ
うに、平坦化技術、例えばＣＭＰ法を用いて単結晶シリ
コン層４１の上面に形成されているポリシリコン膜４３
を除去する。
コン層４１及びシリコン窒化膜３９をマスクとして、ウ
ェットエッチング法又は等方性ドライエッチング法を用
いてポリシリコン層４０を選択的に除去する。これによ
り、ポリシリコン層４０が除去された部分に第２のトレ
ンチ４７が形成される。次に、図２１に示したように、
ＣＶＤ法を用いて全面にＴＥＯＳ膜４２を厚さ３０ｎｍ
程度に形成する。このＴＥＯＳ膜４２は、この第２のト
レンチ４７内に形成されるポリシリコン膜４３（図２４
参照）と単結晶シリコン層４１とを電気的に絶縁するた
めのものである。次に、図２２に示したように、単結晶
シリコン層４１の上面に形成されている穴４６の直下に
形成されているＴＥＯＳ膜４２及びシリコン窒化膜３９
を除去する。これにより、ポリシリコン膜３８の一部が
露出する。次に、図２３に示したように、ＣＶＤ法を用
いて全面に導電膜、例えば不純物をドープしたポリシリ
コン膜４３を形成する。これにより、第２のトレンチ４
７を埋め込むことが望ましい。次に、図２４に示したよ
うに、平坦化技術、例えばＣＭＰ法を用いて単結晶シリ
コン層４１の上面に形成されているポリシリコン膜４３
を除去する。
【００１５】次に、図２５に示したように、公知の技術
を用いて、単結晶シリコン層４１の上部に素子分離領域
４６を形成する。そして、単結晶シリコン層４１の上面
に情報転送用のＭＯＳトランジスタＭＱを形成する。さ
らに、ＭＯＳトランジスタＭＱ間に絶縁膜５３を埋め込
む。次いで、この絶縁膜５３の一部を除去する。除去す
る部分は、キャパシタ部と接続したい部分及びＭＯＳト
ランジスタＭＱのソース／ドレイン領域の一方と接続し
たい部分の上に形成されている部分である。この絶縁膜
５３を除去する際に、その除去した絶縁膜５３の下に形
成されている酸化膜５４も除去する。 次に、図２６に示
したように、単結晶シリコン層４１の上面であって、Ｍ
ＯＳトランジスタＭＱが形成されていない部分に表面接
続部４５を形成する。この表面接続部４５は、ＭＯＳト
ランジスタＭＱのソース／ドレイン領域４４の一方とポ
リシリコン膜４３とを電気的に接続させる。この表面接
続部４５を形成するのと同時に、ソース／ドレイン領域
４４の他方の上面に第１のビット線コンタクトＢＣ１を
形成する。最後に、第１のビット線コンタクトと電気的
に接続されたビット線ＢＬを形成することにより、図１
３に示したような本実施の形態にかかるＤＲＡＭの主要
部が完成する。
を用いて、単結晶シリコン層４１の上部に素子分離領域
４６を形成する。そして、単結晶シリコン層４１の上面
に情報転送用のＭＯＳトランジスタＭＱを形成する。さ
らに、ＭＯＳトランジスタＭＱ間に絶縁膜５３を埋め込
む。次いで、この絶縁膜５３の一部を除去する。除去す
る部分は、キャパシタ部と接続したい部分及びＭＯＳト
ランジスタＭＱのソース／ドレイン領域の一方と接続し
たい部分の上に形成されている部分である。この絶縁膜
５３を除去する際に、その除去した絶縁膜５３の下に形
成されている酸化膜５４も除去する。 次に、図２６に示
したように、単結晶シリコン層４１の上面であって、Ｍ
ＯＳトランジスタＭＱが形成されていない部分に表面接
続部４５を形成する。この表面接続部４５は、ＭＯＳト
ランジスタＭＱのソース／ドレイン領域４４の一方とポ
リシリコン膜４３とを電気的に接続させる。この表面接
続部４５を形成するのと同時に、ソース／ドレイン領域
４４の他方の上面に第１のビット線コンタクトＢＣ１を
形成する。最後に、第１のビット線コンタクトと電気的
に接続されたビット線ＢＬを形成することにより、図１
３に示したような本実施の形態にかかるＤＲＡＭの主要
部が完成する。
【００１６】以上のように、本発明の第１の実施の形態
によると、上面から見たトランジスタを形成する領域を
狭めることなく、ストレージ電極（ポリシリコン膜３
８）へのコンタクトのアスペクト比を従来に比べて小さ
くできる。また、ストレージ電極へのコンタクト孔の形
成に際しての合わせずれを抑制することができる。ま
た、トレンチキャパシタＴＣの上部が円錐形又は楕円錐
形をしている。これにより、上面に素子（例えばソース
／ドレイン領域４４）を形成するスペースをより大きく
取れることとなる。また、絶縁膜（ＴＥＯＳ膜４２）に
より単結晶領域（単結晶シリコン層４１）と多結晶領域
（ポリシリコン層４０）とを遮断することにより、その
後の熱工程において単結晶領域が多結晶領域へ成長して
いくことを防止し、結晶欠陥の発生を防止することが可
能となる。この結晶欠陥は、トランジスタの特性劣化や
寄生トランジスタの発生を促すこととなるため、本発明
の第１の実施の形態によれば、これらを防止でき、信頼
性の高い半導体装置を提供することが可能となる。ま
た、もし単結晶シリコン層４１のポリシリコン層４０と
接する部分に結晶欠陥が存在しても、その結晶欠陥中に
形成されたポリシリコン層４０は除去され、代わりにＴ
ＥＯＳ膜４２が埋め込まれる（図２１参照）。そのた
め、後のテストにおいて、ＴＥＯＳ膜４２の形状を見る
ことにより、結晶欠陥の発生場所を容易に特定すること
が可能となる。これにより、結晶欠陥が存在したままメ
モリセルなどが形成されることにより発生する不安定動
作を防止することが可能となる。
によると、上面から見たトランジスタを形成する領域を
狭めることなく、ストレージ電極（ポリシリコン膜３
８）へのコンタクトのアスペクト比を従来に比べて小さ
くできる。また、ストレージ電極へのコンタクト孔の形
成に際しての合わせずれを抑制することができる。ま
た、トレンチキャパシタＴＣの上部が円錐形又は楕円錐
形をしている。これにより、上面に素子（例えばソース
／ドレイン領域４４）を形成するスペースをより大きく
取れることとなる。また、絶縁膜（ＴＥＯＳ膜４２）に
より単結晶領域（単結晶シリコン層４１）と多結晶領域
（ポリシリコン層４０）とを遮断することにより、その
後の熱工程において単結晶領域が多結晶領域へ成長して
いくことを防止し、結晶欠陥の発生を防止することが可
能となる。この結晶欠陥は、トランジスタの特性劣化や
寄生トランジスタの発生を促すこととなるため、本発明
の第１の実施の形態によれば、これらを防止でき、信頼
性の高い半導体装置を提供することが可能となる。ま
た、もし単結晶シリコン層４１のポリシリコン層４０と
接する部分に結晶欠陥が存在しても、その結晶欠陥中に
形成されたポリシリコン層４０は除去され、代わりにＴ
ＥＯＳ膜４２が埋め込まれる（図２１参照）。そのた
め、後のテストにおいて、ＴＥＯＳ膜４２の形状を見る
ことにより、結晶欠陥の発生場所を容易に特定すること
が可能となる。これにより、結晶欠陥が存在したままメ
モリセルなどが形成されることにより発生する不安定動
作を防止することが可能となる。
【００１７】また、従来の方法でエピタキシャル成長法
を用いてトレンチ上に単結晶シリコン層を形成すると、
ウェーハ上に形成されている加工の合わせマーク用の溝
上にも単結晶シリコン層が形成される。これにより、後
の工程での合わせマークの検出感度が低下することが考
えられる。しかし、本実施の形態によると、図１６から
図１７に示した工程において、その合わせマーク用の溝
にもシリコン窒化膜３９を形成することにより、エピタ
キシャル成長法を用いる工程において、その溝上にはポ
リシリコン層が形成される。このポリシリコン層は、後
の工程（図２０参照）において除去される。これによ
り、合わせマーク用の溝上は、シリコン窒化膜だけが残
る。そのため、合わせマークの検出感度が低下するのを
抑制することが可能となる。さらに、従来の技術ではス
トレージ電極コンタクトとビット線コンタクトを形成す
る工程と別々に行う必要があったが（図７〜図１０参
照）、本実施の形態によれば、表面接続部４５を形成す
る工程とビット線コンタクト（第１のビット線コンタク
トＢＣ１）を形成する工程とを同時に行うことも可能で
ある。このようにすれば、工程数の削減を図ることも可
能となる。
を用いてトレンチ上に単結晶シリコン層を形成すると、
ウェーハ上に形成されている加工の合わせマーク用の溝
上にも単結晶シリコン層が形成される。これにより、後
の工程での合わせマークの検出感度が低下することが考
えられる。しかし、本実施の形態によると、図１６から
図１７に示した工程において、その合わせマーク用の溝
にもシリコン窒化膜３９を形成することにより、エピタ
キシャル成長法を用いる工程において、その溝上にはポ
リシリコン層が形成される。このポリシリコン層は、後
の工程（図２０参照）において除去される。これによ
り、合わせマーク用の溝上は、シリコン窒化膜だけが残
る。そのため、合わせマークの検出感度が低下するのを
抑制することが可能となる。さらに、従来の技術ではス
トレージ電極コンタクトとビット線コンタクトを形成す
る工程と別々に行う必要があったが（図７〜図１０参
照）、本実施の形態によれば、表面接続部４５を形成す
る工程とビット線コンタクト（第１のビット線コンタク
トＢＣ１）を形成する工程とを同時に行うことも可能で
ある。このようにすれば、工程数の削減を図ることも可
能となる。
【００１８】＜本発明の第１の実施の形態の変形例＞こ
の変形例では、第１の実施の形態として図１７から図１
９にかけて説明した工程を以下の工程と置きかえるもの
である。まず、図１７のような状態となったところで、
エピタキシャル成長法を用いて全面にシリコン層を形成
する。このとき、シリコン窒化膜３９上には多結晶の半
導体層であるポリシリコン層４０が成長する。また、ｐ
型シリコン基板１の上面には単結晶の半導体層である単
結晶シリコン層４１が成長する。ここで、図１９に示し
た状態になったところでエピタキシャル成長を止めるこ
ととする。好ましくは、ポリシリコン層４０の露出部分
の表面積が、後の工程で形成されるストレージ電極コン
タクトに適した大きさになったところでエピタキシャル
成長を止めることとする。この変形例によると、上記第
１の実施の形態と同様の効果を得ることができる。ま
た、第１の実施の形態に比べて工程数を削減できる利点
がある。 ＜本発明の第２の実施の形態＞本発明の第２の実施の形
態について図面（図２７〜図３４）を参酌して説明す
る。本発明の第２の実施の形態にかかる半導体装置とし
て、第1の実施の形態にかかる半導体装置と同じＤＲＡ
Ｍを用いて説明する。もちろん、本発明の適用はこれに
限られるものではない。そこで、本実施の形態では、上
記ＤＲＡＭの製造方法について説明することとする。
の変形例では、第１の実施の形態として図１７から図１
９にかけて説明した工程を以下の工程と置きかえるもの
である。まず、図１７のような状態となったところで、
エピタキシャル成長法を用いて全面にシリコン層を形成
する。このとき、シリコン窒化膜３９上には多結晶の半
導体層であるポリシリコン層４０が成長する。また、ｐ
型シリコン基板１の上面には単結晶の半導体層である単
結晶シリコン層４１が成長する。ここで、図１９に示し
た状態になったところでエピタキシャル成長を止めるこ
ととする。好ましくは、ポリシリコン層４０の露出部分
の表面積が、後の工程で形成されるストレージ電極コン
タクトに適した大きさになったところでエピタキシャル
成長を止めることとする。この変形例によると、上記第
１の実施の形態と同様の効果を得ることができる。ま
た、第１の実施の形態に比べて工程数を削減できる利点
がある。 ＜本発明の第２の実施の形態＞本発明の第２の実施の形
態について図面（図２７〜図３４）を参酌して説明す
る。本発明の第２の実施の形態にかかる半導体装置とし
て、第1の実施の形態にかかる半導体装置と同じＤＲＡ
Ｍを用いて説明する。もちろん、本発明の適用はこれに
限られるものではない。そこで、本実施の形態では、上
記ＤＲＡＭの製造方法について説明することとする。
【００１９】まず、図１４から図１８に既に示した工程
を行う。次に、図２７に示したように、通常のリドグラ
フィー法及びエッチング法を用いて単結晶シリコン層４
１の上面からポリシリコン層４０に到達するコンタクト
ホール４８を形成する。これにより、ポリシリコン層４
０の上面が露出する。このとき、好ましくは、ポリシリ
コン層４０の露出部分の表面積が、後の工程で形成され
るストレージ電極コンタクトに適した大きさになるよう
にする。次に、図２８に示したように、単結晶シリコン
層４１及びシリコン窒化膜３９をマスクとして、ウェッ
トエッチング法又は等方性ドライエッチング法を用いて
ポリシリコン層４０を選択的に除去する。これにより、
ポリシリコン層４０が除去された部分に第２のトレンチ
４７が形成される。次に、図２９に示したように、ＣＶ
Ｄ法を用いて全面にＴＥＯＳ膜４２を厚さ３０ｎｍ程度
に形成する。このＴＥＯＳ膜４２は、この第２のトレン
チ４７内に形成されるポリシリコン膜４３（図３１参
照）と単結晶シリコン層４１とを電気的に絶縁するため
のものである。次に、図３０に示したように、単結晶シ
リコン層４１の上面に形成されているコンタクトホール
４８の直下に形成されているＴＥＯＳ膜４２及びシリコ
ン窒化膜３９を除去する。これにより、ポリシリコン膜
３８の一部が露出する。
を行う。次に、図２７に示したように、通常のリドグラ
フィー法及びエッチング法を用いて単結晶シリコン層４
１の上面からポリシリコン層４０に到達するコンタクト
ホール４８を形成する。これにより、ポリシリコン層４
０の上面が露出する。このとき、好ましくは、ポリシリ
コン層４０の露出部分の表面積が、後の工程で形成され
るストレージ電極コンタクトに適した大きさになるよう
にする。次に、図２８に示したように、単結晶シリコン
層４１及びシリコン窒化膜３９をマスクとして、ウェッ
トエッチング法又は等方性ドライエッチング法を用いて
ポリシリコン層４０を選択的に除去する。これにより、
ポリシリコン層４０が除去された部分に第２のトレンチ
４７が形成される。次に、図２９に示したように、ＣＶ
Ｄ法を用いて全面にＴＥＯＳ膜４２を厚さ３０ｎｍ程度
に形成する。このＴＥＯＳ膜４２は、この第２のトレン
チ４７内に形成されるポリシリコン膜４３（図３１参
照）と単結晶シリコン層４１とを電気的に絶縁するため
のものである。次に、図３０に示したように、単結晶シ
リコン層４１の上面に形成されているコンタクトホール
４８の直下に形成されているＴＥＯＳ膜４２及びシリコ
ン窒化膜３９を除去する。これにより、ポリシリコン膜
３８の一部が露出する。
【００２０】次に、図３１に示したように、ＣＶＤ法を
用いて全面に導電膜、例えば不純物をドープしたポリシ
リコン膜４３を形成する。これにより、第２のトレンチ
４７を埋め込むことが望ましい。次に、図３２に示した
ように、平坦化技術、例えばＣＭＰ法を用いて単結晶シ
リコン層４１の上面に形成されているポリシリコン膜４
３を除去する。次に、図３３に示したように、公知の技
術を用いて、単結晶シリコン層４１の上部に素子分離領
域４６を形成する。そして、単結晶シリコン層４１の上
面に情報転送用のＭＯＳトランジスタＭＱを形成する。
次に、図３４に示したように、単結晶シリコン層４１の
上面であって、ＭＯＳトランジスタＭＱが形成されてい
ない部分に表面接続部４５を形成する。この表面接続部
４５は、ＭＯＳトランジスタＭＱのソース／ドレイン領
域４４の一方とポリシリコン膜４３とを電気的に接続さ
せる。この表面接続部４５を形成するのと同時に、ソー
ス／ドレイン領域４４の他方の上面に第１のビット線コ
ンタクトＢＣ１を形成する。最後に、第１のビット線コ
ンタクトと電気的に接続されたビット線ＢＬを形成する
ことにより、図１３に示したような本実施の形態にかか
るＤＲＡＭの主要部が完成する。
用いて全面に導電膜、例えば不純物をドープしたポリシ
リコン膜４３を形成する。これにより、第２のトレンチ
４７を埋め込むことが望ましい。次に、図３２に示した
ように、平坦化技術、例えばＣＭＰ法を用いて単結晶シ
リコン層４１の上面に形成されているポリシリコン膜４
３を除去する。次に、図３３に示したように、公知の技
術を用いて、単結晶シリコン層４１の上部に素子分離領
域４６を形成する。そして、単結晶シリコン層４１の上
面に情報転送用のＭＯＳトランジスタＭＱを形成する。
次に、図３４に示したように、単結晶シリコン層４１の
上面であって、ＭＯＳトランジスタＭＱが形成されてい
ない部分に表面接続部４５を形成する。この表面接続部
４５は、ＭＯＳトランジスタＭＱのソース／ドレイン領
域４４の一方とポリシリコン膜４３とを電気的に接続さ
せる。この表面接続部４５を形成するのと同時に、ソー
ス／ドレイン領域４４の他方の上面に第１のビット線コ
ンタクトＢＣ１を形成する。最後に、第１のビット線コ
ンタクトと電気的に接続されたビット線ＢＬを形成する
ことにより、図１３に示したような本実施の形態にかか
るＤＲＡＭの主要部が完成する。
【００２１】以上のように、本発明の第２の実施の形態
によると、第1の実施の形態と同様の効果を得ることが
できる。さらに、図２７に示した工程においてポリシリ
コン層４０に到達するコンタクトホール４８を形成し
て、ポリシリコン層４０の上面を露出させる。このコン
タクトホール４８は、ストレージ電極コンタクトを形成
するためのものである。第2の実施の形態によると、第1
の実施の形態に比べて、ポリシリコン層４０の露出部分
の表面積をストレージ電極コンタクトに適した大きさに
するのが容易となる利点がある。つまり、プロセスばら
つきによりポリシリコン層４０の上面の位置が正確に定
まっていないところへ、第1の実施の形態では全面をＲ
ＩＥ法やＣＭＰ法で削っていくので、ポリシリコン層４
０がどれだけ露出させるかを正確に定めることが困難で
ある。これに対し、第２の実施の形態では、図２７に示
したリソグラフィー法及びエッチング法による工程でコ
ンタクトホール４８の大きさを決めておけば、ポリシリ
コン層４０の上面の露出面積は容易に定められるからで
ある。 ＜本発明の第３の実施の形態＞本発明の第３の実施の形
態について図面（図３５〜図４４）を参酌して説明す
る。
によると、第1の実施の形態と同様の効果を得ることが
できる。さらに、図２７に示した工程においてポリシリ
コン層４０に到達するコンタクトホール４８を形成し
て、ポリシリコン層４０の上面を露出させる。このコン
タクトホール４８は、ストレージ電極コンタクトを形成
するためのものである。第2の実施の形態によると、第1
の実施の形態に比べて、ポリシリコン層４０の露出部分
の表面積をストレージ電極コンタクトに適した大きさに
するのが容易となる利点がある。つまり、プロセスばら
つきによりポリシリコン層４０の上面の位置が正確に定
まっていないところへ、第1の実施の形態では全面をＲ
ＩＥ法やＣＭＰ法で削っていくので、ポリシリコン層４
０がどれだけ露出させるかを正確に定めることが困難で
ある。これに対し、第２の実施の形態では、図２７に示
したリソグラフィー法及びエッチング法による工程でコ
ンタクトホール４８の大きさを決めておけば、ポリシリ
コン層４０の上面の露出面積は容易に定められるからで
ある。 ＜本発明の第３の実施の形態＞本発明の第３の実施の形
態について図面（図３５〜図４４）を参酌して説明す
る。
【００２２】本発明の第３の実施の形態にかかる半導体
装置として、第1の実施の形態にかかる半導体装置と同
じＤＲＡＭを用いて説明する。もちろん、本発明の適用
はこれに限られるものではない。そこで、本実施の形態
では、上記ＤＲＡＭの製造方法について説明することと
する。まず、図１４から図１８に既に示した工程を行
う。次に、図３５に示したように、通常の技術を用い
て、単結晶シリコン層４１の上部に素子分離領域４６を
形成する。そして、単結晶シリコン層４１の上面に情報
転送用のＭＯＳトランジスタＭＱを形成する。さらに、
全面に例えばＢＰＳＧ膜などの層間絶縁膜４９を形成す
る。そして、ＣＭＰ法などの平坦化技術を用いて、層勘
絶縁膜４９をＭＯＳトランジスタＭＱのゲート電極５３
の上面まで除去する。次に、図３６に示したように、通
常のリソグラフィー工程及びエッチング工程を用いて、
層間絶縁膜４９及び単結晶シリコン層４１をエッチング
してコンタクトホール４８を形成する。これにより、ポ
リシリコン層４０の上面の一部が露出する。なお、コン
タクトホール４８の形成に際しては、ＭＯＳトランジス
タＭＱのゲート電極５３の側面に形成されたサイドウォ
ールをマスクとして自己整合的にエッチング工程を行な
ってもよい。
装置として、第1の実施の形態にかかる半導体装置と同
じＤＲＡＭを用いて説明する。もちろん、本発明の適用
はこれに限られるものではない。そこで、本実施の形態
では、上記ＤＲＡＭの製造方法について説明することと
する。まず、図１４から図１８に既に示した工程を行
う。次に、図３５に示したように、通常の技術を用い
て、単結晶シリコン層４１の上部に素子分離領域４６を
形成する。そして、単結晶シリコン層４１の上面に情報
転送用のＭＯＳトランジスタＭＱを形成する。さらに、
全面に例えばＢＰＳＧ膜などの層間絶縁膜４９を形成す
る。そして、ＣＭＰ法などの平坦化技術を用いて、層勘
絶縁膜４９をＭＯＳトランジスタＭＱのゲート電極５３
の上面まで除去する。次に、図３６に示したように、通
常のリソグラフィー工程及びエッチング工程を用いて、
層間絶縁膜４９及び単結晶シリコン層４１をエッチング
してコンタクトホール４８を形成する。これにより、ポ
リシリコン層４０の上面の一部が露出する。なお、コン
タクトホール４８の形成に際しては、ＭＯＳトランジス
タＭＱのゲート電極５３の側面に形成されたサイドウォ
ールをマスクとして自己整合的にエッチング工程を行な
ってもよい。
【００２３】次に、図３７に示したように、単結晶シリ
コン層４１及びシリコン窒化膜３９をマスクとして、ウ
ェットエッチング法又は等方性ドライエッチング法を用
いてポリシリコン層４０を選択的に除去する。これによ
り、ポリシリコン層４０が除去された部分に第２のトレ
ンチ４７が形成される。次に、図３８に示したように、
ＣＶＤ法を用いて全面にＴＥＯＳ膜４２を厚さ３０ｎｍ
程度に形成する。このＴＥＯＳ膜４２は、この第２のト
レンチ４７内に形成されるポリシリコン膜４３（図４０
参照）と単結晶シリコン層４１とを電気的に絶縁するた
めのものである。次に、図３９に示したように、単結晶
シリコン層４１の上面に形成されているコンタクトホー
ル４８の直下に形成されているＴＥＯＳ膜４２及びシリ
コン窒化膜３９を除去する。これにより、ポリシリコン
膜３８の一部が露出する。次に、図４０に示したよう
に、ＣＶＤ法を用いて全面に導電膜、例えば不純物をド
ープしたポリシリコン膜４３を形成する。これにより、
第２のトレンチ４７を埋め込むことが望ましい。次に、
図４１に示したように、ＣＭＰ法又はＲＩＥ法などを用
いて、ポリシリコン膜４３を第２のトレンチ内の単結晶
シリコン層４１上面付近まで除去する。
コン層４１及びシリコン窒化膜３９をマスクとして、ウ
ェットエッチング法又は等方性ドライエッチング法を用
いてポリシリコン層４０を選択的に除去する。これによ
り、ポリシリコン層４０が除去された部分に第２のトレ
ンチ４７が形成される。次に、図３８に示したように、
ＣＶＤ法を用いて全面にＴＥＯＳ膜４２を厚さ３０ｎｍ
程度に形成する。このＴＥＯＳ膜４２は、この第２のト
レンチ４７内に形成されるポリシリコン膜４３（図４０
参照）と単結晶シリコン層４１とを電気的に絶縁するた
めのものである。次に、図３９に示したように、単結晶
シリコン層４１の上面に形成されているコンタクトホー
ル４８の直下に形成されているＴＥＯＳ膜４２及びシリ
コン窒化膜３９を除去する。これにより、ポリシリコン
膜３８の一部が露出する。次に、図４０に示したよう
に、ＣＶＤ法を用いて全面に導電膜、例えば不純物をド
ープしたポリシリコン膜４３を形成する。これにより、
第２のトレンチ４７を埋め込むことが望ましい。次に、
図４１に示したように、ＣＭＰ法又はＲＩＥ法などを用
いて、ポリシリコン膜４３を第２のトレンチ内の単結晶
シリコン層４１上面付近まで除去する。
【００２４】次に、図４２に示したように、通常のリソ
グラフィー法及びエッチング法を用いて、ポリシリコン
膜４３とＭＯＳトランジスタＭＱのソース／ドレイン領
域の一方とを接続するためのコンタクトホール５０を形
成する。これと同時に、ＭＯＳトランジスタＭＱのソー
ス／ドレイン領域の他方とビット線（後の工程で形成さ
れる）とを電気的に接続するためのコンタクトホール５
１を形成する。次に、図４３に示したように、ＣＶＤ法
を用いて全面に導電膜、例えば不純物をドープしたポリ
シリコン膜５２を形成する。このとき、コンタクトホー
ル５０及びコンタクトホール５１がポリシリコン膜５２
によって埋め込まれるようにする。次に、図４４に示し
たように、ＣＭＰ法又はＲＩＥ法などを用いて、ポリシ
リコン膜５２をＭＯＳトランジスタＭＱのゲート電極５
３の上面までに除去する。コンタクトホール５０に形成
されたポリシリコン膜５２が表面接続部４５となる。表
面接続部４５は、ＭＯＳトランジスタＭＱのソース／ド
レイン領域４４の一方とポリシリコン膜４３とを電気的
に接続させる。この表面接続部４５と同時にコンタクト
ホール５１に形成されたポリシリコン膜５２は、ソース
／ドレイン領域４４の他方とビット線（後に形成）とを
電気的に接続する第１のビット線コンタクトＢＣ１とな
る。
グラフィー法及びエッチング法を用いて、ポリシリコン
膜４３とＭＯＳトランジスタＭＱのソース／ドレイン領
域の一方とを接続するためのコンタクトホール５０を形
成する。これと同時に、ＭＯＳトランジスタＭＱのソー
ス／ドレイン領域の他方とビット線（後の工程で形成さ
れる）とを電気的に接続するためのコンタクトホール５
１を形成する。次に、図４３に示したように、ＣＶＤ法
を用いて全面に導電膜、例えば不純物をドープしたポリ
シリコン膜５２を形成する。このとき、コンタクトホー
ル５０及びコンタクトホール５１がポリシリコン膜５２
によって埋め込まれるようにする。次に、図４４に示し
たように、ＣＭＰ法又はＲＩＥ法などを用いて、ポリシ
リコン膜５２をＭＯＳトランジスタＭＱのゲート電極５
３の上面までに除去する。コンタクトホール５０に形成
されたポリシリコン膜５２が表面接続部４５となる。表
面接続部４５は、ＭＯＳトランジスタＭＱのソース／ド
レイン領域４４の一方とポリシリコン膜４３とを電気的
に接続させる。この表面接続部４５と同時にコンタクト
ホール５１に形成されたポリシリコン膜５２は、ソース
／ドレイン領域４４の他方とビット線（後に形成）とを
電気的に接続する第１のビット線コンタクトＢＣ１とな
る。
【００２５】最後に、第１のビット線コンタクトＢＣ１
と電気的に接続されたビット線ＢＬを形成することによ
り、図１３に示したような本実施の形態にかかるＤＲＡ
Ｍの主要部が完成する。以上のように、本発明の第３の
実施の形態によると、第1の実施の形態と同様の効果を
得ることができる。また、第３の実施の形態において
は、コンタクトホール４８をゲート電極及びサイドウォ
ールに対して自己整合的に形成することができるため
（図３６参照）、第２の実施の形態に比べて位置合わせ
が容易となる利点がある。なお、従来の技術に比べてコ
ンタクトホールが浅くなるため、ゲート電極やサイドウ
ォールが除去されるのを抑制することが可能となる。
と電気的に接続されたビット線ＢＬを形成することによ
り、図１３に示したような本実施の形態にかかるＤＲＡ
Ｍの主要部が完成する。以上のように、本発明の第３の
実施の形態によると、第1の実施の形態と同様の効果を
得ることができる。また、第３の実施の形態において
は、コンタクトホール４８をゲート電極及びサイドウォ
ールに対して自己整合的に形成することができるため
（図３６参照）、第２の実施の形態に比べて位置合わせ
が容易となる利点がある。なお、従来の技術に比べてコ
ンタクトホールが浅くなるため、ゲート電極やサイドウ
ォールが除去されるのを抑制することが可能となる。
【００２６】
【発明の効果】本発明は、上記構成を採用することによ
り、ストレージ電極へのコンタクトのアスペクト比を従
来に比べて小さくできる。また、ストレージ電極へのコ
ンタクト孔の形成に際しての合わせずれを抑制すること
ができる。
り、ストレージ電極へのコンタクトのアスペクト比を従
来に比べて小さくできる。また、ストレージ電極へのコ
ンタクト孔の形成に際しての合わせずれを抑制すること
ができる。
【図１】 従来の半導体装置の製造工程断面図。
【図２】 従来の半導体装置の製造工程断面図。
【図３】 従来の半導体装置の製造工程断面図。
【図４】 従来の半導体装置の製造工程断面図。
【図５】 従来の半導体装置の製造工程断面図。
【図６】 従来の半導体装置の製造工程断面図。
【図７】 従来の半導体装置の製造工程断面図。
【図８】 従来の半導体装置の製造工程断面図。
【図９】 従来の半導体装置の製造工程断面図。
【図１０】 従来の半導体装置の製造工程断面図。
【図１１】 従来の半導体装置の製造工程断面図。
【図１２】 本発明の第１の実施の形態にかかる半導体
装置の上面レイアウト図。
装置の上面レイアウト図。
【図１３】 本発明の第１の実施の形態にかかる半導体
装置の断面図。
装置の断面図。
【図１４】 本発明の第１の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図１５】 本発明の第１の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図１６】 本発明の第１の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図１７】 本発明の第１の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図１８】 本発明の第１の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図１９】 本発明の第１の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図２０】 本発明の第１の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図２１】 本発明の第１の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図２２】 本発明の第１の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図２３】 本発明の第１の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図２４】 本発明の第１の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図２５】 本発明の第１の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図２６】 本発明の第１の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図２７】 本発明の第２の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図２８】 本発明の第２の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図２９】 本発明の第２の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図３０】 本発明の第２の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図３１】 本発明の第２の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図３２】 本発明の第２の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図３３】 本発明の第２の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図３４】 本発明の第２の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図３５】 本発明の第３の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図３６】 本発明の第３の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図３７】 本発明の第３の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図３８】 本発明の第３の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図３９】 本発明の第３の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図４０】 本発明の第３の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図４１】 本発明の第３の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図４２】 本発明の第３の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図４３】 本発明の第３の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図４４】 本発明の第３の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
１・…ｐ型シリコン基板、２・…シリコン酸化膜、３・…
シリコン窒化膜、４・…ＢＳＧ膜、５・…トレンチ、６・
…埋め込みプレート、７・…ＮＯ膜、８・…ポリシリコン
膜、９・…シリコン窒化膜、１０・…ポリシリコン膜、１
１・…単結晶シリコン膜、１２・…ＳＴＩ、１３・…ＭＯ
Ｓトランジスタ、１４・…シリコン窒化膜、１５・…ＢＰ
ＳＧ膜、１６・…ゲート電極、１７・…コンタクト孔、１
８・…ＴＥＯＳ膜、１９・…ビット線コンタクト孔、２０
・…接合コンタクト孔、２１・…ポリシリコン膜、２２・
…ＴＥＯＳ膜、２３・…ビット線コンタクト、２４・…ビ
ット線、ＷＬ・…ワード線（ゲート電極）、ＴＣ・…トレ
ンチキャパシタ、ＢＣ・…ビット線コンタクト、ＢＬ・…
ビット線、ＢＣ１・…第１のビット線コンタクト、ＢＣ
２・…第２のビット線コンタクト、ＭＱ・…ＭＯＳトラン
ジスタ、ＴＣ・…トレンチキャパシタ、３１・…ｐ型シリ
コン基板、３２・…シリコン酸化膜、３３・…シリコン窒
化膜、３４・…ＢＳＧ膜、３５・…トレンチ、３６・…プ
レート電極、３７・…ＮＯ膜、３８・…ポリシリコン膜、
３９・…シリコン窒化膜、４０・…ポリシリコン層、４１
・…単結晶シリコン層、４２・…ＴＥＯＳ膜、４３・…ポ
リシリコン膜、４４・…ソース／ドレイン領域、４５・…
表面接続部、４６・…穴、４７・…第２のトレンチ、４８
・…コンタクトホール、４９・…層間絶縁膜、５０・…コ
ンタクトホール、５１・…コンタクトホール、５２・…ポ
リシリコン膜、５３・…絶縁膜、５４・…酸化膜。
シリコン窒化膜、４・…ＢＳＧ膜、５・…トレンチ、６・
…埋め込みプレート、７・…ＮＯ膜、８・…ポリシリコン
膜、９・…シリコン窒化膜、１０・…ポリシリコン膜、１
１・…単結晶シリコン膜、１２・…ＳＴＩ、１３・…ＭＯ
Ｓトランジスタ、１４・…シリコン窒化膜、１５・…ＢＰ
ＳＧ膜、１６・…ゲート電極、１７・…コンタクト孔、１
８・…ＴＥＯＳ膜、１９・…ビット線コンタクト孔、２０
・…接合コンタクト孔、２１・…ポリシリコン膜、２２・
…ＴＥＯＳ膜、２３・…ビット線コンタクト、２４・…ビ
ット線、ＷＬ・…ワード線（ゲート電極）、ＴＣ・…トレ
ンチキャパシタ、ＢＣ・…ビット線コンタクト、ＢＬ・…
ビット線、ＢＣ１・…第１のビット線コンタクト、ＢＣ
２・…第２のビット線コンタクト、ＭＱ・…ＭＯＳトラン
ジスタ、ＴＣ・…トレンチキャパシタ、３１・…ｐ型シリ
コン基板、３２・…シリコン酸化膜、３３・…シリコン窒
化膜、３４・…ＢＳＧ膜、３５・…トレンチ、３６・…プ
レート電極、３７・…ＮＯ膜、３８・…ポリシリコン膜、
３９・…シリコン窒化膜、４０・…ポリシリコン層、４１
・…単結晶シリコン層、４２・…ＴＥＯＳ膜、４３・…ポ
リシリコン膜、４４・…ソース／ドレイン領域、４５・…
表面接続部、４６・…穴、４７・…第２のトレンチ、４８
・…コンタクトホール、４９・…層間絶縁膜、５０・…コ
ンタクトホール、５１・…コンタクトホール、５２・…ポ
リシリコン膜、５３・…絶縁膜、５４・…酸化膜。
Claims (12)
- 【請求項１】 半導体基板内に形成され、上部が円錐形
又は楕円錐形をしたトレンチと、 前記トレンチの上部の表面に形成された絶縁膜と、 前記トレンチの表面に形成されたキャパシタ絶縁膜と、 前記トレンチ内であって、前記キャパシタ絶縁膜及び前
記絶縁膜の表面に形成されたストレージ電極と、 前記半導体基板内であって、前記キャパシタ絶縁膜を挟
んで前記ストレージ電極と対向する位置に形成されたプ
レート電極と、 前記ストレージ電極と電気的にソース／ドレイン領域の
一方が接続されたトランジスタと、 を具備することを特徴とする半導体装置。 - 【請求項２】 前記絶縁膜の上面から見た断面形状は円
形又は楕円形であることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 前記絶縁膜の上面から見た断面形状の径
は、上部になるほど小さくなることを特徴とする請求項
１又は２記載の半導体装置。 - 【請求項４】 前記トレンチの上面に、前記ストレージ
電極と前記ソース／ドレイン領域の一方とを電気的に接
続する接続部をさらに具備することを特徴とする請求項
１乃至３記載の半導体装置。 - 【請求項５】 前記半導体基板上に、前記ストレージ電
極と前記ソース／ドレイン領域の一方とを電気的に接続
する表面接続部をさらに具備することを特徴とする請求
項１乃至４記載の半導体装置。 - 【請求項６】 半導体基板に第１のトレンチを形成する
工程と、 前記半導体基板のうち前記第１のトレンチに隣接した領
域に第１のキャパシタ電極を形成する工程と、 前記第１のトレンチの表面にキャパシタ絶縁膜を形成す
る工程と、 前記第１のトレンチ内であって、前記半導体基板の上面
よりも低い位置までに第２のキャパシタ電極を形成する
工程と、 前記第２のキャパシタ電極の上面に第１の絶縁膜を形成
する工程と、 エピタキシャル成長法を用いて、前記第１の絶縁膜上に
多結晶の半導体層を形成し、前記半導体基板上に単結晶
の半導体層を前記多結晶の半導体層の上部を完全に覆わ
ないところにまで形成するエピタキシャル工程と、 前記多結晶の半導体層を除去して第２のトレンチを形成
する工程と、 前記第１の絶縁膜の一部にコンタクトホールを形成して
前記第２のキャパシタ電極を露出させる工程と、 前記第２のトレンチ内で、前記半導体基板が露出してい
る部分に第２の絶縁膜を形成する工程と、 前記第２のトレンチ内に導電層を形成する工程と、 ソース／ドレイン領域の一方が前記導電層と電気的に接
続されているトランジスタを形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項７】 前記エピタキシャル工程は、前記多結晶
の半導体層の露出部分が所定の表面積を有するまで行う
ことを特徴とする請求項６記載の半導体装置の製造方
法。 - 【請求項８】 半導体基板に第１のトレンチを形成する
工程と、 前記半導体基板のうち前記第１のトレンチに隣接した領
域に第１のキャパシタ電極を形成する工程と、 前記第１のトレンチの表面にキャパシタ絶縁膜を形成す
る工程と、 前記第１のトレンチ内であって、前記半導体基板の上面
よりも低い位置までに第２のキャパシタ電極を形成する
工程と、 前記第２のキャパシタ電極の上面に第１の絶縁膜を形成
する工程と、 エピタキシャル成長法を用いて前記第１の絶縁膜上に多
結晶の半導体層を形成するとともに、前記半導体基板上
には単結晶の半導体層を前記多結晶の半導体層を覆うま
で形成する工程と、 前記単結晶の半導体層の上部を除去する工程と、 前記単結晶の半導体層をエッチングして前記多結晶の半
導体層を露出させる工程と、 前記多結晶の半導体層を除去して第２のトレンチを形成
する工程と、 前記第１の絶縁膜の一部にコンタクトホールを形成して
前記第２のキャパシタ電極を露出させる工程と、 前記第２のトレンチ内で、前記半導体基板が露出してい
る部分に第２の絶縁膜を形成する工程と、 前記第２のトレンチ内に導電層を形成する工程と、 ソース／ドレイン領域の一方が前記導電層と電気的に接
続されているトランジスタを形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項９】 前記多結晶の半導体層を露出させる工程
は、前記単結晶の半導体層の所定の部分をエッチングす
るとともに、露出部分が所定の表面積を有するまでに前
記多結晶の半導体層の上部もエッチングすることを特徴
とする請求項８記載の半導体装置の製造方法。 - 【請求項１０】半導体基板に第１のトレンチを形成する
工程と、 前記半導体基板のうち前記第１のトレンチに隣接した領
域に第１のキャパシタ電極を形成する工程と、 前記第１のトレンチの表面にキャパシタ絶縁膜を形成す
る工程と、 前記第１のトレンチ内であって、前記半導体基板の上面
よりも低い位置までに第２のキャパシタ電極を形成する
工程と、 前記第２のキャパシタ電極の上面に第１の絶縁膜を形成
する工程と、 エピタキシャル成長法を用いて前記第１の絶縁膜上に多
結晶の半導体層を形成するとともに、前記半導体基板上
には単結晶の半導体層を前記多結晶の半導体層を覆うま
で形成する工程と、 前記半導体基板上にトランジスタを形成する工程と、 前記トランジスタを構成するソース／ドレイン領域を含
む前記半導体基板をエッチングして、前記多結晶の半導
体層を露出させる工程と、 前記多結晶の半導体層を除去して第２のトレンチを形成
する工程と、 前記第１の絶縁膜の一部にコンタクトホールを形成して
前記第２のキャパシタ電極を露出させる工程と、 前記第２のトレンチ内で、前記半導体基板が露出してい
る部分に第２の絶縁膜を形成する工程と、 前記第２のトレンチ内に導電層を形成して、前記第２の
キャパシタ電極と前記ソース／ドレイン領域の一方とを
電気的に接続する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１１】 前記導電層は、前記トレンチ内及び前
記ソース／ドレイン領域が形成されている半導体基板表
面上に形成されることを特徴とする請求項１０記載の半
導体装置の製造方法。 - 【請求項１２】 前記多結晶の半導体層を露出させる工
程は、前記単結晶の半導体層の所定の部分をエッチング
するとともに、露出部分が所定の表面積を有するまでに
前記多結晶の半導体層の上部もエッチングすることを特
徴とする請求項１０又は１１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11114586A JP2000307074A (ja) | 1999-04-22 | 1999-04-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11114586A JP2000307074A (ja) | 1999-04-22 | 1999-04-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000307074A true JP2000307074A (ja) | 2000-11-02 |
Family
ID=14641572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11114586A Pending JP2000307074A (ja) | 1999-04-22 | 1999-04-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000307074A (ja) |
-
1999
- 1999-04-22 JP JP11114586A patent/JP2000307074A/ja active Pending
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