JPH1041482A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH1041482A
JPH1041482A JP8189424A JP18942496A JPH1041482A JP H1041482 A JPH1041482 A JP H1041482A JP 8189424 A JP8189424 A JP 8189424A JP 18942496 A JP18942496 A JP 18942496A JP H1041482 A JPH1041482 A JP H1041482A
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Abstract

(57)【要約】 【課題】256MDRAM以降の高集積度のDRAMを、その信頼性
を損なうことなく安定して実現する半導体装置及びその
製造方法を提供する。 【解決手段】少なくとも金属または金属シリサイドを一
層含む導電層パターンの側壁部に形成されたシリコン窒
化膜以外の絶縁膜からなる第１の絶縁膜と、前記導電層
パターンの上部と導電層パターンの側壁部に形成された
第１の絶縁膜を覆うように形成されたシリコン窒化膜か
らなる第２の絶縁膜とを有することを特徴とする半導体
装置またはその製造方法。また、前記第１の絶縁膜は、
導電層パターンの側壁部と上部を覆うように形成された
ことを特徴とする半導体装置またはその製造方法。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置お
よびその製造方法に係り、特にＤＲＡＭ(DynamicRandom
Access Memory)の高集積化、および高信頼性化に寄与
する半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭが大容量化されていく中で、高
集積化と低価格化を実現する為には、その基本構成要素
であるメモリセルの微細化を進めることが必要である。
一般的なＤＲＡＭセルは、一つのＭＯＳトランジスタ
と、一つのキャパシターから構成される。したがって、
メモリセルの微細化を進めていくためには、小さなセル
サイズで、いかにして大きなキャパシター容量を確保す
るかという事が重要である。
【０００３】近年、キャパシター容量を確保する方法と
して、基板に溝を形成し、その中にキャパシターを形成
するトレンチ型セルや、キャパシターをＭＯＳトランジ
スタの上部に３次元的に積層して形成するスタック型セ
ルが提案され、実際のＤＲＡＭのセル構造として採用さ
れてきた。特にスタック型セルに関しては、その発展型
として基板と概ね平行な方向に複数枚の蓄積電極を配置
することにより、それぞれの蓄積電極の上下両面をキャ
パシターとして利用することで、専有面積あたりの容量
を通常のスタック型よりも増加させているフィン型セル
や、基板と概ね垂直方向にシリンダー状に蓄積電極を配
置することで容量を増加させている、シリンダー型セル
などの改良されたセル構造が提案されている。
【０００４】これらのセル構造、およびその製造プロセ
スを適用する事により０．３５μｍのデザインルールを
持つ６４Ｍｂｉｔクラスの集積度のＤＲＡＭを実現する
事が可能になった。
【０００５】
【発明が解決しようとする課題】しかしながら、さらに
高集積化を進めた、０．２５μｍから０．１５μｍのデ
ザインルールを持つ２５６Ｍｂｉｔ、１Ｇｂｉｔクラス
の集積度のＤＲＡＭを実現するためには、これらの技術
だけでは不十分である。したがって、キャパシタ電極の
専有面積を狭めるだけでなく、フォトリソグラフィ法に
おいて配線間のショート等の弊害を防ぐために設けられ
ている位置合わせ余裕をなるべく少なくする必要があ
る。また、シリンダー型セルなどの改良されたセル構造
において生じた問題を解決する必要が求められている。
【０００６】第１に位置合わせに関する問題がある。従
来より、微細なコンタクト窓を形成する方法として、セ
ルフアラインコンタクト法（Self Align Contact：ＳＡ
Ｃ）と呼ばれる方法が知られている。この方法は、たと
えば特開昭５８−１１５８５９号に開示されている。す
なわち、ＭＯＳトランジスタのゲート電極上に第１の絶
縁膜を形成した状態でゲート電極のパターニングを行
う。
【０００７】そして、ソース・ドレイン拡散層を形成し
たあとでさらに第２の絶縁膜を形成し、異方性エッチン
グ法を用いて第２の絶縁膜を拡散層が露出するまでエッ
チングする。これによって、第１の絶縁膜を含むゲート
電極部の側壁に絶縁膜が形成されるため、ゲート電極の
周囲を第１、第２の絶縁膜で完全に絶縁することがで
き、かつ、自己整合（セルフアライン）的に拡散層上に
コンタクト窓領域を形成することが可能となる。
【０００８】このようなセルフアラインコンタクト法を
用いてコンタクト窓を形成すると、下地の導電層とコン
タクト窓との位置合わせ余裕をとらなくてよいため、そ
の余裕分だけセルを微細にすることができる。ただし、
高集積化されたＤＲＡＭセルでは微細化のために多層工
程が用いられているため、このような単純なセルフアラ
インコンタクト法では、まだ不十分である。
【０００９】ＤＲＡＭセルで用いられる改良されたセル
フアラインコンタクト技術の一例を図３４から図３５の
模式工程断面図をもとに説明する。図３４と図３５は、
典型的なメモリセル部のワードラインの延在方向に交差
する方向で切断した断面図である。この図をもとに、ビ
ットラインや蓄積電極とＭＯＳトランジスタのソース・
ドレイン拡散層とのコンタクト窓をセルフアラインコン
タクト技術を用いて形成する方法について具体的に述べ
る。
【００１０】はじめに、図３４（ａ）に示すように、Ｌ
ＯＣＯＳ酸化膜１１２で画定されたシリコン基板１１１
上にゲート絶縁膜１１３を形成し、さらにその上にポリ
シリコン１１４とタングステンシリサイド１１５からな
るポリサイドゲート電極とソース・ドレイン拡散層１１
６と、ポリサイドゲート電極の周囲を覆う窒化膜１１７
を形成する。このポリサイド電極がワードラインに相当
する。
【００１１】この工程までは、前記したセルフアライン
コンタクト法と同じであるため、前記した特開昭５８−
１１５８５９号に記載された方法によって行なえばよ
い。つづいて、その上に全面にシリコン酸化膜１１８を
形成する。この酸化膜は後工程を容易にするために、Ｃ
ＭＰ（Chemical Mechanical Polishing 化学機械研磨）
法等を用いて平坦化しておく。
【００１２】次に、図３４（ｂ）に示すように、平坦化
された酸化膜１１８の上にレジストを塗布し、通常のフ
ォトリソグラフィ法を用いて、エッチングのマスクとな
るレジスト層のパターニングを行い、レジストパターン
１１９を形成する。次に、図３５（ａ）に示すように、
レジスト１１９をマスクとして酸化膜１１８をエッチン
グし、拡散層１１６に到達するコンタクト窓１２０を形
成する。このとき、エッチング条件は酸化膜とシリコン
窒化膜の選択比が大きくなるような条件で行う。したが
って、酸化膜のエッチングによって窒化膜１１７が露出
しても、窒化膜はそれほどエッチングされないため、最
初に形成した窒化膜によるセルフアラインコンタクト窓
領域とほぼ同等の領域がコンタクト窓として形成され
る。
【００１３】つづいて、レジスト１１９を周知の技術で
除去する。次に、図３５（ｂ）に示すようにコンタクト
窓に導電層１２１を形成する。以上のような方法で形成
したコンタクト窓は、レジストパターン１１９が位置ず
れをおこしてゲート電極の上部や近傍に開口されたとし
ても、導電層１２１とポリサイド電極とのショートを生
じないので、コンタクト窓をポリサイド電極に対して位
置合わせ余裕をとる必要がない。
【００１４】すなわち、本技術によれば、層間絶縁膜と
なる酸化膜１１８を平坦化しながら、コンタクト窓をセ
ルフアラインで形成することが可能となる。このような
セルフアラインコンタクト技術を、以降「窒化膜スペー
サＳＡＣ」と呼ぶ。窒化膜スペーサＳＡＣを用いる上
で、以下のような問題点がある。
【００１５】ひとつめは、窒化膜スペーサＳＡＣをゲー
ト電極として用いた場合のトランジスタ特性の劣化の問
題である。窒化膜サイドウォールをゲート電極構造に用
いた場合の問題点は、たとえば、IEEE TRANSACTIONS ON
ELECTRON DEVICES, VOL.38 NO.3 MARCH 1991“Hot-Ca
rrier Injection Suppression Due to the Nitride-Oxi
de LDD Spacer Structure”T.Mizuno et.al. に示され
ている。
【００１６】すなわち、窒化膜をサイドウォールとして
有するＭＯＳトランジスタを形成した場合に、酸化膜を
サイドウォールとして有するＭＯＳトランジスタにくら
べて、ホットキャリア効果等の特性劣化が大きく、その
信頼性が低いことが示されている。これは、酸化膜に比
べ、シリコン窒化膜中にトラップが多く存在するためと
考えられている。
【００１７】上記論文では、その解決法として窒化膜サ
イドウォールとゲート電極との間および窒化膜サイドウ
ォールと基板との間に酸化膜をもうけ、窒化膜の影響を
抑えることでトランジスタ特性の劣化を抑える方法が開
示されている。しかし、このような構造を、そのまま窒
化膜スペーサＳＡＣ構造に適用することはできない。
【００１８】図３６から図３７をもとに、その問題点に
ついて説明する。なお、図３６と３７は図３４と図３５
と同じく典型的なメモリセル部のワードラインの延在方
向に交差する方向で切断した断面図であり、図中の符号
で図３４や図３５中の符号に相当するものには、同じ符
号をつけている。図３６（ａ）は、図３４（ｂ）に相当
する工程であり、コンタクト窓を形成するためのレジス
トパターン１１８を酸化膜１１７上に形成した状態を示
している。シリコン膜１１４とシリサイド膜１１５から
なるポリサイド電極の上にはシリコン窒化膜１２２が形
成されており、ポリサイド電極とシリコン窒化膜１２２
の積層体の側壁には酸化膜１２３を介してシリコン窒化
膜１２４が形成されている。また、ゲート電極の横の基
板１１１中にはソース・ドレイン拡散層となる不純物領
域１１６が形成されている。
【００１９】窒化膜スペーサＳＡＣ構造のコンタクト窓
を形成するために、レジストパターン１１８が形成され
ている。ただし、位置合わせずれのためにレジストパタ
ーンがずれている状態を示している。この状態で酸化膜
１１７をエッチングすると、図３６（ｂ）に示すように
窒化膜サイドウォール１２４とポリサイドゲート電極と
の間のサイドウォール酸化膜１２３も同時にエッチング
されてしまい、ゲート電極の側壁が露出してしまう。
【００２０】次に、図３７に示すように、コンタクト窓
内に配線用電極１２１を形成すると、露出したゲート電
極の側壁を介して、配線用電極１２１や拡散層１１６と
ゲート電極がショートしてしまう。これを避けるために
は位置合わせ余裕をとる必要があり、セルフアラインで
コンタクト窓を形成することはできない。すなわち、上
記論文に記載された窒化膜サイドウォール構造は、窒化
膜スペーサＳＡＣに適用することができない。
【００２１】窒化膜スペーサＳＡＣを用いる場合のふた
つめの問題点は、窒化膜スペーサＳＡＣとポリサイド導
電層と組み合わせることで生じる、シリサイド膜はがれ
の問題である。シリコン膜と、タングステンシリサイド
（ＷＳｉ）やモリブデンシリサイド（ＭｏＳｉ）などの
シリサイド膜との積層構造であるポリサイド構造は、シ
リコン膜にくらべて低抵抗が得られるため、ゲート電極
やワードライン、ビットライン等に広く用いられる。
【００２２】しかし、ポリサイド膜からなる導電層に対
して、前記窒化膜スペーサＳＡＣ工程を適用した場合
に、ポリサイド膜と窒化膜との熱膨張係数の違いにより
応力が生じ、後工程の熱処理によってシリサイド膜がは
がれてしまうという現象があることが分かった。したが
って、トランジスタ特性劣化などの影響がない、ビット
線などの配線構造に関しても、従来の窒化膜スペーサＳ
ＡＣを用いることはできないことが分かった。
【００２３】本発明の第１の観点によれば、上記課題を
解決し、ポリサイド構造に窒化膜スペーサＳＡＣ構造を
適用できるようにすることで、ＤＲＡＭのメモリセルの
微細化を進め、高集積化を実現する方法を提案するもの
である。第２にコンタクト窓に埋め込まれているプラグ
導電膜に対するコンタクト窓開け工程の問題がある。
【００２４】高集積化されたＤＲＡＭ構造では、後工程
での配線層の断線等を防ぐため、平坦化処理を行なう必
要があり、コンタクト窓にプラグと呼ばれる導電膜を埋
め込む構造が取られる。プラグとさらに上層の配線との
コンタクトをとるために、コンタクト窓を開ける場合に
は、位置あわせずれに対してマージンのあるプロセスが
望ましい。また、コンタクト窓開けにＳＡＣ法が用いら
れると、微細化が可能となるため好ましい。
【００２５】しかし、プラグの周囲にある絶縁膜が、コ
ンタクト窓開け工程でエッチングされてしまうため、位
置合わせずれに対してマージンをとることができず、ま
た、ＳＡＣ法も用いることがでない。このため、位置合
わせ余裕をとる必要があり、集積化をすすめる上で問題
であった。本発明の第２の観点によれば、上記課題を解
決し、プラグ上の位置ずれに対してもプロセスマージン
のあるとともに、ＳＡＣ構造を適用できる手段を提案す
るものである。
【００２６】第３にシリンダ型蓄積電極の形成方法に関
する問題がある。シリンダ型蓄積電極は、シリンダの側
面をキャパシタ容量として利用するため、容量を安定さ
せるためには、シリンダの側面積を一定にする必要があ
る。一般に、シリンダ蓄積電極は、絶縁膜に開口を形成
したあと蓄積電極となる導電層を開口の側壁と底面にの
み残すように形成し、つづいて絶縁膜をエッチング除去
することで形成される。
【００２７】このような形成方法をとる場合、蓄積電極
となるシリンダ型の導電層の外側の絶縁膜のエッチング
量によって、蓄積電極の外側面の露出面積が変わるた
め、容量が変化して安定しないという問題があった。本
発明の第３の観点によれば、上記課題を解決し、シリン
ダ型蓄積電極の外側の側面の露出面積を一定にして、安
定した容量を得られる方法を提案するものである。
【００２８】第４に高低差の大きい導電層へのコンタク
ト窓開けの問題がある。小さなセル面積で、十分なキャ
パシター容量を確保する為に、先に示したようにシリン
ダー型セルのような３次元的に蓄積電極の面積を増やし
た構造が検討されている。そして、キャパシタ容量を十
分に確保するためには、蓄積電極部の高さをどんどん高
くする必要がある。このため、セル部と、周辺回路部と
の高低差（段差）が大きな問題となってきた。
【００２９】これは、段差による配線の切断という問題
だけではなく、例えば、金属配線層を、セル部、及び周
辺回路部上でパターニングする時、フォトリソグラフィ
の焦点深度が不足し、寸法精度が低下するという問題を
生じる。これに対して、絶縁膜を形成した後に凹部にＳ
ＯＧ（Spin On Glass)などの塗布絶縁膜やレジストを埋
め込んでからエッチバックしたり、ＣＭＰ法を用いてセ
ル部、周辺回路部の高低差を生じないように絶縁膜を平
坦化するという方法が、たとえば、特開平３−１５５６
６３号に開示されている。
【００３０】このような平坦化を行うことで、焦点深度
が不足するという問題点は解決できた。しかし、新たな
問題として以下に示すものが浮かんできた。ＤＲＡＭ構
造では、周辺回路部のＭＯＳトランジスタのソース・ド
レイン拡散層やワードラインやビットラインあるいはメ
モリセル部のビットラインやキャパシタ対向電極など、
上層の金属配線層とのコンタクトを必要とする多くの導
電層が存在している。
【００３１】これらの導電層は、同じ層レベルに形成さ
れているわけではなく、いくつかの層間絶縁膜を有して
多層配線構造で形成されている。したがって、各導電層
の基板からの距離には差がある。先に述べた方法によ
り、上層の絶縁膜を平坦化した場合、絶縁膜の表面は基
板とほぼ平行な面に形成されるため、絶縁膜に形成され
るコンタクト窓の深さに差が生じる。
【００３２】したがって、一度のフォトリソグラフィ工
程でコンタクト窓を形成しようとすると、たとえば最下
層の導電層である拡散層を露出する開口をするとき、最
上層の導電層は先に開口されるため、導電層が露出した
まま長時間エッチング雰囲気にさらされることになる。
導電層に対する絶縁膜のエッチング選択比は、それほど
大きくとれないため、コンタクト窓は最上層の導電層を
貫いてさらに下層の絶縁膜までもエッチングしてしま
い、場合によってはコンタクト窓の下部の別の導電層と
ショートしてしまう。
【００３３】したがって、下層配線層とショートをおこ
さない信頼性の高いコンタクト窓を形成するためには、
フォトリソグラフィ工程を複数回に分けるなどして、工
程数を増やすことで対処せざるを得なかった。本発明の
第４の観点によれば、コンタクト窓の深さが異なる構造
であっても、一度のフォトリソグラフィ工程で窓開けを
行なうことができ、製造工程数を減らした手段を提案す
るものである。
【００３４】第５に平坦化の問題がある。高集積化され
るにつれて、微細化のためにＤＲＡＭの製造プロセスは
複雑になり、かつ、工程数も増えてしまう。これは、製
品の歩留まりを低下させる要因にもなり、最終的にはコ
ストの増大を招く。一方、高集積化のために、多層配線
工程が用いられるようになり、絶縁層や配線層の平坦化
が重要である。
【００３５】したがって、製造プロセスを複雑にせずに
平坦化する技術が必要である。本発明の第５の観点によ
れば、窒化膜スペーサＳＡＣに平坦化工程を適用して製
造プロセスを簡略化した方法を提案するものである。第
６にＭＯＳトランジスタ特性の問題がある。高集積化さ
れるにつれて、ＭＯＳトランジスタも微細化されてお
り、微細化にともなう特性の劣化や信頼性の低下が考え
られる。
【００３６】本発明の第６の観点によれば、ＤＲＡＭの
メモリセル部に用いられるＭＯＳトランジスタに関し
て、特性を改善したＭＯＳトランジスタ構造を提案する
ものである。
【００３７】
【課題を解決するための手段】本発明の第１の観点によ
れば、上記課題は以下の特徴を持つ半導体装置によって
解決される。少なくとも金属または金属シリサイドを一
層含む導電層パターンと、前記導電層パターンの側壁部
に形成されたシリコン窒化膜以外の絶縁膜からなる第１
の絶縁膜と、前記導電層パターンの上部と導電層パター
ンの側壁部に形成された第１の絶縁膜を覆うように形成
されたシリコン窒化膜からなる第２の絶縁膜とを有する
ことを特徴とする半導体装置。
【００３８】少なくとも金属または金属シリサイドを一
層含む導電層パターンと、前記導電層パターンの側壁部
と上部を覆うように形成された、シリコン窒化膜以外の
絶縁膜からなる第１の絶縁膜と、前記導電層パターンを
覆う前記第１の絶縁膜を覆うように形成されたシリコン
窒化膜からなる第２の絶縁膜とを有することを特徴とす
る半導体装置。
【００３９】前記第１の絶縁膜は、前記導電層パターン
の側壁部と上部とで異なる膜で構成されていることを特
徴とする半導体装置。前記第１の絶縁膜は、前記導電層
パターンの側壁部に位置する前記シリコン窒化膜からな
る第２の絶縁膜の下部にもあることを特徴とする半導体
装置。前記導電層パターンはＭＩＳトランジスタのゲー
ト電極を構成することを特徴とする半導体装置。
【００４０】前記第１の絶縁膜は導電層パターン上面で
は側面よりも厚く形成されていることを特徴とする半導
体装置。また、上記課題は、以下の特徴を持つ半導体装
置の製造方法によって解決される。半導体基板上に少な
くとも金属シリサイドを一層含む導電層を形成する工程
と、前記導電層上に第１のシリコン窒化膜を形成する工
程と、前記導電層と前記第１のシリコン窒化膜からなる
積層体をパターニングする工程と、熱酸化法により、前
記導電層の側壁部に酸化膜を形成する工程と、前記パタ
ーニングされた積層体および側壁の酸化膜を含む前記半
導体基板上に第２のシリコン窒化膜を形成する工程と、
前記第２のシリコン窒化膜を異方性エッチングして、前
記側壁の酸化膜を含む前記積層体の側壁に第２のシリコ
ン窒化膜からなるサイドウォールを形成する工程とを含
むことを特徴とする半導体装置の製造方法。
【００４１】半導体基板上に少なくとも金属シリサイド
を一層含む導電層を形成する工程と、前記導電層上に第
１の絶縁膜と第１のシリコン窒化膜を順次形成する工程
と、前記導電層と前記第１の絶縁膜と前記第１のシリコ
ン窒化膜からなる積層体をパターニングする工程と、熱
酸化法により、導電層の側壁部に酸化膜を形成する工程
と、前記パターニングされた積層体および側壁の酸化膜
を含む前記半導体基板上に第２のシリコン窒化膜を形成
する工程と、前記第２のシリコン窒化膜を異方性エッチ
ングして、前記側壁の酸化膜を含む前記積層体の側壁に
第２のシリコン窒化膜からなるサイドウォールを形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。
【００４２】前記第１の絶縁膜は前記酸化膜よりもその
膜厚が厚くなるように形成することを特徴とする半導体
装置の製造方法。前記第１の絶縁膜は、熱酸化法または
気相成長法によって形成することを特徴とする半導体装
置の製造方法。前記第１の絶縁膜は、熱酸化法と気相成
長法で形成した積層膜であることを特徴とする半導体装
置の製造方法。
【００４３】本発明の第１の観点を図１をもとに説明す
る。図１（ａ）において、１はシリコン基板、２はフィ
ールド絶縁膜、３はゲート酸化膜、４はシリコン膜、５
はシリサイド膜、６はシリコン酸化膜、７は不純物拡散
層領域、８はシリコン窒化膜スペーサ、９は層間絶縁
膜、１０はコンタクト窓である。
【００４４】フィールド絶縁膜２により画定した活性層
領域を有する基板１上にゲート酸化膜３を介して、シリ
コン膜４、シリサイド膜５の積層体からなるゲート電極
が形成され、その上部にはおよび側面がシリコン窒化膜
８によって覆われている。またスペーサーとしてのシリ
コン窒化膜８の下部およびゲート電極の側壁との間には
酸化膜６が存在する。
【００４５】スペーサーとなるシリコン窒化膜８の下部
には酸化膜６が存在するので、ＭＯＳトランジスタチャ
ネル部で発生したホットキャリアは、そのほとんどが酸
化膜６中にトラップされるため、シリコン窒化膜８の影
響を受けることはない。したがって、従来の酸化膜スペ
ーサーを用いたのＭＯＳトランジスタと同等の信頼性を
得ることができる。
【００４６】一方、ゲート電極の側壁と、シリコン窒化
膜の間に存在する酸化膜６は、シリサイド膜５と窒化膜
８との緩衝膜として働き、シリサイド膜が後の熱処理工
程等で剥離することを防止することができる。また、ゲ
ート電極の側壁部のみにシリコン酸化膜６が存在し、ゲ
ート電極の上部の領域にはシリコン酸化膜が露出しない
ため、窒化膜スペーサＳＡＣを用いてコンタクト窓１０
を形成する際に、マスクが位置ずれしたとしても従来例
で説明したような、導電層とゲート電極が電気的にショ
ートしてしまうという問題は生じない。
【００４７】図１（ｂ）は本発明の第１の観点の別の例
を説明する図である。図１（ｂ）において、１はシリコ
ン基板、２はフィールド絶縁膜、３はゲート酸化膜、４
はシリコン膜、５はシリサイド膜、７は不純物拡散層領
域、８はシリコン窒化膜スペーサ、９は層間絶縁膜、１
０はコンタクト窓、１１はシリコン酸化膜である。な
お、図１（ａ）の中の番号に相当するものには、同じ番
号を付している。
【００４８】本発明は、図１（ａ）に対して、ゲート電
極を構成するシリサイド膜５の上部にも酸化膜を設け、
ゲート電極の上部と側壁をシリコン酸化膜１１で完全に
覆ったところが異なる。この構造では、シリコン窒化膜
８とシリサイド膜５とが直接接する事はないため、後の
熱処理等の工程による剥離に対し、さらに強い構造とな
る。
【００４９】なお、上記図１（ａ）や図１（ｂ）に示し
た構造は、ＭＯＳトランジスタのゲート電極だけでな
く、ポリサイド構造を有するビットライン等の他の配線
層にも適用できる。米国特許５，３６４，８０４号に
は、ポリサイドを用いたゲート電極で、窒化膜とゲート
電極の間に酸化膜が形成された例が記載されている。し
かし、本米国特許は、前記文献に記載されたものと同様
に、ポリサイド上の窒化膜の側壁にも酸化膜が存在する
ため、従来例の問題点として図３５、３６で説明したも
のと同じ問題があることは明らかである。
【００５０】特開平８−９７２１０号には、図１（ａ）
に一見類似した構造が記載されている。しかし、本公報
にはシリサイド膜上に窒化膜が直接形成されることで、
シリサイド膜が剥離するという問題については何も記載
していないし、窒化膜との間に酸化膜を形成すること
で、剥離を防ぐ効果があることについても何ら記載がな
い。
【００５１】また、本公報に記載された発明では、たと
えば同公報の図１に記載されているようにゲート電極の
上の領域まで側壁シリコン酸化膜が形成されており、ゲ
ート電極を覆うシリコン窒化膜の領域に酸化膜が食い込
む構造になっていて、シリコン窒化膜の一部が薄く形成
されている。このような構造では、後工程のコンタクト
窓の形成時に窒化膜がエッチングされて側壁酸化膜が露
出し、エッチングされてコンタクト窓内に形成された配
線層とゲート電極とがショートしてしまう危険性があ
る。
【００５２】これに対して、本発明の第１の観点によれ
ば、側壁の酸化膜はゲート電極の側壁の部分にしかな
く、ゲート電極を覆うシリコン窒化膜中に食い込んでい
ないため、構造が異なる。そして、この酸化膜の食い込
みがないため、窒化膜厚が薄くなるようなことはなく、
コンタクト窓形成時にゲート電極が露出するような危険
性を避けることができる。
【００５３】また、本公報ではゲート電極上のシリコン
窒化膜の横にも酸化膜を形成するために、ＣＶＤ法によ
って酸化膜を形成している。しかし、本発明では、ＣＶ
Ｄ酸化膜だけでなく、熱酸化法で酸化膜を形成すること
ができる。熱酸化法による酸化膜を用いることで、ＣＶ
Ｄ酸化膜を用いた場合にくらべてシリサイド膜の剥離を
防ぐ効果を大きくすることができる。
【００５４】さらに、基板を熱酸化して得られる酸化膜
は、基板と酸化膜の界面の状態がＣＶＤ酸化膜にくらべ
て良好であるため、熱酸化膜が基板とシリコン窒化膜と
の間に存在することで、ＣＶＤ酸化膜が基板とシリコン
窒化膜との間にある場合よりも、ＭＯＳトランジスタ特
性が向上し、信頼性が増すという効果もある。特開昭６
１−１６５７１号には、ゲート電極上に酸化膜と窒化膜
の積層構造を設け、ゲート電極の側壁に窒化膜サイドウ
ォールを有する構造が記載されている。しかし、本公報
ではゲート電極の側壁には酸化膜がなく、窒化膜とゲー
ト電極が直接接している点で本発明とは全く異なるもの
であり、また、ポリサイド構造にした場合の問題点につ
いても何も記載されていない。
【００５５】特開昭５６−２７９７１号には、その実施
例２としてゲート電極の上面と側壁を酸化膜と窒化膜で
覆う構造が記載されている。しかし、ゲート電極側壁の
窒化膜の下には酸化膜がなく、本発明とは異なる構成で
あり、ＭＯＳトランジスタの特性向上の効果は望めな
い。また、本公報にもポリサイド構造を用いることや、
ポリサイド上に窒化膜を形成することで生ずる問題点に
ついて何も記載されていない。
【００５６】特開昭６１−１９４７７９号には、ゲート
電極の上面と側壁を酸化膜と窒化膜で覆う構造が記載さ
れている。しかし、本公報にもポリサイド構造を用いる
ことや、ポリサイド上に直接窒化膜を形成することで生
ずる問題点について何も記載されていない。特開昭６２
−２６１１４５号には、ポリサイド構造を有する配線層
のまわりに酸化膜とシリコン窒化膜からなる複合膜を形
成することが記載されている。しかし、本公報に記載さ
れた発明の目的は、スパッタ法で形成したシリサイド膜
からの金属汚染を防ぐためにシリコン窒化膜を用いるも
のであって、本発明の窒化膜サイドウォールＳＡＣ構造
に関するものとは全く異なる。
【００５７】また、本公報ではシリコン窒化膜を酸化膜
の下に設けて、シリコン窒化膜がポリサイドと直接接し
ても良いことが記載されており、本発明で述べられてい
るシリサイド膜上に窒化膜が直接形成されることで、シ
リサイド膜が剥離するという問題については何も記載し
ていないし、窒化膜との間に酸化膜を形成することで、
剥離を防ぐ効果があることについても何ら記載がない。
【００５８】さらに、本公報はポリサイド構造をパター
ニングしてから酸化膜とシリコン窒化膜の複合膜を形成
しており、本発明のポリサイド上に酸化膜とシリコン窒
化膜を形成してからパターニングを行い、つづいて側壁
酸化膜やシリコン窒化膜を形成する方法とは異なる。そ
の他、上記５つの発明と本発明との違いとして、本発明
では、ポリサイドからなる電極上の酸化膜厚を電極側壁
に形成されたる酸化膜厚よりも厚くすることで、窒化膜
の剥離を防ぐ効果を増大させることができるが、上記５
つの発明にはその点について何ら記載がない。
【００５９】このように、上記５つの公知例は本発明と
は全く異なるものであり、また、本発明を示唆するもの
は何も記載されていない。本発明の第２の観点によれ
ば、上記課題は、以下の特徴を持つ半導体装置によって
解決される。基板上に、略平行に、かつ複数本配置され
た第１の導電層と、第１の導電層上に形成された第１の
絶縁膜と、前記第１の絶縁膜上に形成されたシリコン窒
化膜からなる第２の絶縁膜と、前記第１、第２の絶縁膜
を貫いて形成され、前記複数の第１の導電層の間に形成
された第１のコンタクト窓と、前記コンタクト窓内に形
成された第２の導電層と、前記シリコン窒化膜からなる
第２の絶縁膜上に形成された、前記シリコン窒化膜とエ
ッチング特性の異なる第３の絶縁膜と、前記第３の絶縁
膜中に形成され、前記第２の導電層上に位置する第２の
コンタクト窓と、前記第２のコンタクト窓を介して前記
第２の導電層と接続する第３の導電層とを有することを
特徴とする半導体装置。
【００６０】半導体基板上にゲート絶縁膜を介して形成
されたＭＩＳトランジスタのゲート電極と、前記ゲート
電極の両側の基板中に形成された、ソースまたはドレイ
ンとなる第１と第２の不純物拡散層領域と、前記ゲート
電極と第１と第２の不純物拡散層領域を含む前記半導体
基板上に形成された第１の絶縁膜と、前記第１の絶縁膜
上に形成されたシリコン窒化膜からなる第２の絶縁膜
と、前記第１と第２の絶縁膜を貫いて前記第１の不純物
拡散層領域に到達する第１のコンタクト窓と、前記第２
の不純物拡散層領域に到達する第２のコンタクト窓と、
前記第１のコンタクト窓内に形成され、前記第１の不純
物拡散層領域上に接続された第２の導電層と、前記第２
のコンタクト窓内に形成され、前記第２の不純物拡散層
領域上に接続された第３の導電層と、前記第２と第３の
導電層を含む前記第２の絶縁膜上に形成された第３の絶
縁膜と、前記第３の絶縁膜を貫き、前記第２の導電層に
到達する第３のコンタクト窓と、前記第３のコンタクト
窓を介して前記第２の導電層と接続する第４の導電層と
を有することを特徴とする半導体装置。
【００６１】さらに、前記第３の絶縁膜を貫き、前記第
２の不純物拡散層領域に接続された前記第３の導電層に
到達する第４のコンタクト窓と、前記第４のコンタクト
窓を介して前記第３の導電層と接続する、蓄積電極とな
る第５の導電層と、前記第５の導電層と対向して、キャ
パシタ絶縁膜を介して形成された、対向電極となる第６
の導電層を有することを特徴とする半導体装置。
【００６２】また、上記課題は、以下の特徴を持つ半導
体装置の製造方法によって解決される。半導体基板上に
ゲート絶縁膜と第１の導電膜を形成し、パターニングし
てＭＩＳトランジスタのゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記基板中にソースまた
はドレインとなる不純物拡散層領域を形成する工程と、
前記ゲート電極を含む前記半導体基板上に第１の絶縁膜
を形成する工程と、前記第１の絶縁膜上にシリコン窒化
膜からなる第２の絶縁膜を形成する工程と、前記第２の
絶縁膜と第１の絶縁膜を選択的に順次エッチングして前
記不純物拡散層領域の少なくとも一方に達する第１のコ
ンタクト窓を形成する工程と、前記第１のコンタクト窓
内に第２の導電層を形成する工程と、前記第２の導電層
を含む前記第２の絶縁膜上に第３の絶縁膜を形成する工
程と、前記第３の絶縁膜を貫き、前記第２の導電層に接
続する第２のコンタクト窓を形成する工程と、前記コン
タクト窓を介して前記第２の導電層と接続する第３の導
電層を形成する工程を有することを特徴とする半導体装
置の製造方法。
【００６３】本発明の第２の観点によれば、コンタクト
窓内に形成された配線用の導電層の周辺にエッチングス
トッパ層として機能する窒化膜があって、酸化膜やＢＰ
ＳＧ等の下層の層間絶縁膜が表面に露出していないた
め、窒化膜上にさらに形成された上層の層間絶縁膜のコ
ンタクト窓を形成するときに、位置合わせずれをおこし
ても導電層の周辺の下層絶縁膜がエッチングされること
はなく、位置合わせずれに対してマージンの大きいプロ
セスとなる。
【００６４】また、上層配線層の横に前記コンタクト窓
が形成されている場合には、下層絶縁膜がエッチングさ
れないため、ＳＡＣ工程をとることが可能である。本発
明の第３の観点によれば、上記課題は、以下の特徴をも
つ半導体装置によって解決される。半導体基板上にゲー
ト絶縁膜を介して形成されたＭＩＳトランジスタのゲー
ト電極と、前記ゲート電極の両側の基板中に形成され
た、ソースまたはドレインとなる第１と第２の不純物拡
散層領域と、前記ゲート電極と第１と第２の不純物拡散
層領域を含む前記半導体基板上に形成された第１の絶縁
膜と、前記第１の絶縁膜上に形成されたシリコン窒化膜
からなる第２の絶縁膜と、前記第１と第２の絶縁膜を貫
いて前記第１の不純物拡散層領域に到達する第１のコン
タクト窓と、前記第２の不純物拡散層領域に到達する第
２のコンタクト窓と、前記第１のコンタクト窓内に形成
され、前記第１の不純物拡散層領域上に接続された第２
の導電層と、前記第２のコンタクト窓内に形成され、前
記第２の不純物拡散層領域上に接続された第３の導電層
と、前記第２と第３の導電層を含む前記第２の絶縁膜上
に形成された第３の絶縁膜と、前記第３の絶縁膜を貫
き、前記第２の導電層に到達する第３のコンタクト窓
と、前記第３のコンタクト窓を介して前記第２の導電層
と接続する第４の導電層とを有することを特徴とする半
導体装置。
【００６５】シリコン基板上にゲート絶縁膜を介して形
成されたＭＩＳトランジスタのゲート電極と、前記ゲー
ト電極の両側の基板中に形成された、ソースまたはドレ
インとなる不純物拡散層領域と、前記ゲート電極と前記
不純物拡散層領域を竦む前記シリコン基板上に形成され
た第１の絶縁膜と、前記第１の絶縁膜を貫いて前記不純
物拡散層領域の少なくとも一方に到達する第１のコンタ
クト窓と、前記第１のコンタクト窓内に形成され、前記
不純物拡散層領域に接続された第２の導電層と、前記第
２の導電層を含む前記第１の絶縁膜上に形成された第２
の絶縁膜と、前記第２の絶縁膜上に形成されたシリコン
窒化膜からなる第３の絶縁膜と、前記第２、第３の絶縁
膜を貫き、前記不純物拡散層領域に接続された前記第２
の導電層に到達する第２のコンタクト窓と、前記第２の
コンタクト窓を介して前記第２の導電層と接続し、底面
部と、基板に対して垂直に形成された筒状の形状を有
し、蓄積電極となる第３の導電層と、前記第３の導電層
と対向して、キャパシタ絶縁膜を介して形成され、か
つ、一部は前記第３の絶縁膜の表面とキャパシタ絶縁膜
を介して接触する第４の導電層とを有することを特徴と
する半導体装置。
【００６６】また、上記課題は、以下の特徴を持つ半導
体装置の製造方法によって解決される。半導体基板上に
ゲート絶縁膜と第１の導電膜を形成し、パターニングし
てＭＩＳトランジスタのゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記基板中にソースまた
はドレインとなる不純物拡散層領域を形成する工程と、
前記ゲート電極を含む前記半導体基板上に第１の絶縁膜
を形成する工程と、前記第１の絶縁膜上にシリコン窒化
膜からなる第２の絶縁膜を形成する工程と、前記第２の
絶縁膜と第１の絶縁膜を選択的に順次エッチングして前
記不純物拡散層領域の少なくとも一方に達する第１のコ
ンタクト窓を形成する工程と、前記第１のコンタクト窓
内に第２の導電層を形成する工程と、前記第２の導電層
を含む前記第２の絶縁膜上に第３の絶縁膜を形成する工
程と、前記第３の絶縁膜を貫き、前記第２の導電層に接
続する第２のコンタクト窓を形成する工程と、前記コン
タクト窓を介して前記第２の導電層と接続する第３の導
電層を形成する工程を有することを特徴とする半導体装
置の製造方法。
【００６７】さらに、全面に第４の絶縁膜を形成する工
程と、前記第３の導電層が形成されていない前記第２の
導電層上の前記第４の絶縁膜と第３の絶縁膜を選択的に
除去して前記第２の導電層に到達する第３のコンタクト
窓を形成する工程と、前記第３のコンタクト窓の底面お
よび側面に選択的に第４の導電層を形成する工程と、前
記第４の導電層をマスクとし、前記第２の絶縁膜をエッ
チングストッパとして前記第４の絶縁膜を除去して、前
記第４の導電層を筒状に露出させる工程と、前記第４の
導電層の表面に第５の絶縁膜を形成する工程と、前記第
５の絶縁膜を含む半導体基板上に第５の導電層を形成す
る工程と、前記第５の導電層を少なくとも前記第４の導
電層を含む領域の一部を残して選択的に除去する工程と
を有することを特徴とする半導体装置の製造方法。
【００６８】さらに、第３の導電層の上部および側壁部
を覆うシリコン窒化膜からなる第６の絶縁膜を形成する
工程と、前記第２の絶縁膜と前記第６の絶縁膜をエッチ
ングストッパとして前記第４の絶縁膜を除去する工程を
有することを特徴とする半導体装置の製造方法。基板上
に第１の導電層と第１の絶縁膜とシリコン窒化膜からな
る第２の絶縁膜と第３の絶縁膜を順次形成する工程と、
前記第３、第２、第１の絶縁膜を順次エッチングして第
１の導電層に達するコンタクト窓を形成する工程と、前
記コンタクト窓の底面および側面に選択的に第２の導電
膜を形成する工程と、前記第２の導電層をマスクとし、
前記第２の絶縁膜をエッチングストッパとして前記第３
の絶縁膜を除去して、前記第２の導電層を筒状に露出さ
せる工程と、前記第２の導電層の表面に第４の絶縁膜を
形成する工程と、前記第４の絶縁膜を含む半導体基板上
に第３の導電層を形成する工程と、前記第３の導電層を
少なくとも前記第２の導電層を含む領域の一部を残して
選択的に除去する工程とを有することを特徴とする半導
体装置の製造方法。
【００６９】半導体基板上にゲート絶縁膜と第１の導電
膜を形成し、パターニングしてＭＩＳトランジスタのゲ
ート電極を形成する工程と、前記ゲート電極をマスクと
して前記基板中にソースまたはドレインとなる不純物拡
散層領域を形成する工程と、前記ゲート電極を含む前記
半導体基板上に第１の絶縁膜を形成する工程と、前記第
１の絶縁膜を選択的にエッチングして前記不純物拡散層
領域に達する第１のコンタクト窓を形成する工程と、前
記第１のコンタクト窓内に第２の導電層を形成する工程
と、前記第２の導電層を含む前記第１の絶縁膜上に第２
の絶縁膜を形成する工程と、前記第２の絶縁膜を貫き、
前記第２の導電層に接続する第２のコンタクト窓を形成
する工程と、前記第２のコンタクト窓を介して前記第２
の導電層と接続する第３の導電層を形成する工程と、前
記第３の導電層を含む前記半導体基板上に、第３の絶縁
膜とシリコン窒化膜からなる第４の絶縁膜と第５の絶縁
膜を順次形成する工程と、前記第３の導電層が形成され
ていない前記第２の導電層上の前記第５、第４、第３お
よび第２の絶縁膜を順次選択的に除去して前記第２の導
電層に到達する第３のコンタクト窓を形成する工程と、
前記第３のコンタクト窓の底面および側面に選択的に第
４の導電層を形成する工程と、前記第４の導電層をマス
クとし、前記第４の絶縁膜をエッチングストッパとして
前記第５の絶縁膜を除去して、前記第４の導電層を筒状
に露出させる工程と、前記第４の導電層の表面に第６の
絶縁膜を形成する工程と、前記第６の絶縁膜を含む半導
体基板上に第５の導電層を形成する工程と、前記第５の
導電層を少なくとも前記第４の導電層を含む領域の一部
を残して選択的に除去する工程とを有することを特徴と
する半導体装置の製造方法。
【００７０】本発明の第３の観点によれば、シリンダ型
蓄積電極を形成する際に、蓄積電極の外側の絶縁膜の下
にエッチングストッパ膜として機能する窒化膜を形成し
ておくことにより、蓄積電極の外側の絶縁膜をすべて除
去することができるため、シリンダ型の蓄積電極の外側
面の面積を一定にすることができ、キャパシタ容量のバ
ラツキが小さく、安定したＤＲＡＭセルを製造すること
が可能となる。
【００７１】また、セル領域と周辺回路部との高低差を
あまり大きくすることなくＤＲＡＭセルを製造すること
も可能になる。本発明の第４の観点によれば、上記課題
は、以下の特徴を持つ半導体装置によって解決される。
基板からの距離の異なるレベルに形成された第１と第２
の導電層と、前記第１と第２の導電層を含む前記基板上
に形成された第１の絶縁膜と、前記第１の絶縁膜を貫い
て前記第１の導電層の表面が露出するように形成された
第１のコンタクト窓と、前記第１の絶縁膜と前記第２の
導電層を貫いて形成された第２のコンタクト窓と、少な
くとも前記第１、第２のコンタクト窓の中に形成され、
前記第１のコンタクト窓を通して前記第１の導電層の表
面と接続され、前記第２のコンタクト窓を通して前記第
２の導電層の側壁部と接続される第３の導電層とを有
し、前記第１の絶縁膜表面から前記第１の導電層までの
深さをＤ１、前記第１の絶縁膜表面から前記第２の導電
層までの深さをＤ２としたとき、Ｄ１はＤ２より大であ
ることを特徴とする半導体装置。
【００７２】前記第２の導電層の下には、前記第１の絶
縁膜とエッチング特性の異なる第２の絶縁膜を有してい
ることを特徴とする半導体装置。基板からの距離の異な
るレベルに形成された第１と第２と第３の導電層と、前
記第１と第２と第３の導電層を含む前記基板上に形成さ
れた第１の絶縁膜と、前記第２の導電層の下に形成され
た、前記第１の絶縁膜とエッチング特性の異なる第２の
絶縁膜と、前記第３の導電層の上に形成された前記第２
の絶縁膜と同じエッチング特性を有する第３の絶縁膜
と、前記第１の絶縁膜を貫いて前記第１の導電層の表面
が露出するように形成された第１のコンタクト窓と、前
記第１の絶縁膜と前記第２の導電層と前記第２の絶縁膜
とを貫いて形成された第２のコンタクト窓と、前記第１
の絶縁膜と前記第３の絶縁膜を貫いて前記第３の導電層
の表面が露出するように形成された第３のコンタクト窓
と、前記第１のコンタクト窓を介して前記第１の導電層
の表面と接続され、前記第２のコンタクト窓を介して前
記第２の導電層の側壁部と接続され、前記第３のコンタ
クト窓を介して前記第３の導電層の表面と接続される第
４の導電層とを有し、前記第１の絶縁膜表面から前記第
１の導電層までの深さをＤ１、前記第１の絶縁膜表面か
ら前記第２の導電層までの深さをＤ２、前記第１の絶縁
膜表面から前記第３の導電層までの深さをＤ３としたと
き、Ｄ１＞Ｄ３＞Ｄ２であることを特徴とする半導体装
置。
【００７３】また、上記課題は、以下の特徴を持つ半導
体装置の製造方法によって解決される。半導体基板上に
第１の導電層を形成する工程と、前記第１の導電層上に
第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に
第２の導電層を形成する工程と、前記第２の導電層を含
む半導体基板上に第２の絶縁膜を形成する工程と、前記
第２の絶縁膜上にコンタクト窓形成用のマスクを形成す
る工程と、前記マスクを用いて前記第２の絶縁膜と前記
第１の絶縁膜を順次エッチングして第１の導電層上にコ
ンタクト窓を形成するとともに、前記第２の絶縁膜と前
記第２の導電層を順次エッチングして前記第２の導電層
を貫くコンタクト窓を形成することを特徴とする半導体
装置の製造方法。
【００７４】半導体基板上に第１の導電層を形成する工
程と、前記第１の導電層上に第１の絶縁膜と、シリコン
窒化膜からなる第２の絶縁膜を順次形成する工程と、前
記第２の絶縁膜上に第２の導電層を形成する工程と、少
なくとも前記第１の導電層のコンタクト領域を含む領域
の前記第２の絶縁膜を選択的に除去する工程と、前記第
２の絶縁膜と前記第１の絶縁膜と前記第２の導電層を含
む前記半導体基板上に、第３の絶縁膜を形成する工程
と、前記第３の絶縁膜上にコンタクト窓形成用のマスク
を形成する工程と、前記マスクを用いて前記第３の絶縁
膜と前記第１の絶縁膜を順次エッチングして第１の導電
層上にコンタクト窓を形成するとともに、前記第３の絶
縁膜と前記第２の導電層を順次エッチングして前記第２
の導電層を貫くコンタクト窓を形成することを特徴とす
る半導体装置の製造方法。
【００７５】本発明の第４の観点によれば、複数の配線
層にコンタクト窓を形成するときに、上層の配線層の下
に窒化膜を設けて、窒化膜をストッパとしてエッチング
することで、コンタクト窓が上層の配線層から窒化膜下
の絶縁層まで突き抜けて、下層の配線層まで達すること
を防ぐことができる。したがって、層間のショートを防
ぐことができるため、コンタクト窓の深さが異なる上層
の配線層と下層の配線層のコンタクト窓を一度のフォト
リソグラフィ工程で形成することができ、工程を短縮す
ることができる。
【００７６】また、上層と下層の中間の配線層上に窒化
膜を形成しておき、窒化膜をストッパとして第１ステッ
プのエッチングを行い、つづいて窒化膜をエッチングす
る第２ステップのエッチングを行なうことで、コンタク
ト窓が上層の配線層から窒化膜下の絶縁層を突き抜けた
り、中間層の配線層を突き抜けてさらに下層の絶縁層を
突き抜けたりして、下層の配線層に達することを防ぐこ
とができる。したがって、層間のショートを防ぐことが
できるため、コンタクト窓の深さが異なる上層と中間層
と下層の配線層のコンタクト窓を一度のフォトリソグラ
フィ工程で形成することができ、工程を短縮することが
できる。
【００７７】本発明の第５の観点によれば、上記課題
は、以下の特徴を持つ半導体装置によって解決される。
基板上に略平行に、かつ複数本配置された第１の導電層
と、前記第１の導電層を覆うように設けられた第１の絶
縁膜と、前記隣接する第１の導電層間を埋め込み、前記
第１の絶縁膜の上面と一致する、前記基板と平行な面を
持つ第２の絶縁膜と、前記第２の絶縁膜に設けられ、そ
の底部の一部が前記第１の絶縁膜上にかかるように形成
されたコンタクト窓を有することを特徴とする半導体装
置。
【００７８】基板上に略平行に、かつ複数本配置され、
基板からの距離のレベルが複数ある第１の導電層と、前
記第１の導電層を覆うように設けられた第１の絶縁膜
と、前記隣接する第１の導電層間を埋め込み、前記第１
の絶縁膜の基板からの距離のレベルが最も大きい第１の
絶縁膜の上面と一致する、前記基板と平行な面を持つ第
２の絶縁膜を有することを特徴とする半導体装置。
【００７９】前記第２の絶縁膜に設けられ、その底部の
一部が前記第１の絶縁膜上にかかるように形成されたコ
ンタクト窓を有することを特徴とする半導体装置。前記
基板からの距離のレベルが大きい第１の絶縁膜はフィー
ルド絶縁膜上に形成され、前記基板からの距離のレベル
が最も小さい第１の導電層は活性領域上に形成されてい
ることを特徴とする半導体装置。
【００８０】また、上記課題は、以下の特徴を持つ半導
体装置の製造方法によって解決される。半導体基板上に
第１の導電層と第１の絶縁膜を順次形成する工程と、前
記第１の絶縁膜と前記第１の導電層からなる積層体を略
平行に配置するようにパターニングする工程と、前記積
層体を含む前記半導体基板上に第２の絶縁膜を形成し、
異方性エッチングを行なって積層体の側壁にサイドウォ
ールを形成する工程と、前記第１および第２の絶縁膜に
覆われた前記第１の導電層を含む前記半導体基板上に第
３の絶縁膜を形成する工程と、前記第３の絶縁膜を前記
第１の絶縁膜をストッパーとして、ＣＭＰ法により平坦
化する工程と、前記第３の絶縁膜の一部を除去し、その
底部の一部が少なくとも前記第２の絶縁膜の一部の上に
くるように、コンタクト窓を形成することを特徴とする
半導体装置の製造方法。
【００８１】半導体基板に素子分離用の絶縁膜を形成し
て活性領域を画定する工程と、前記素子分離用絶縁膜と
活性領域を含む前記半導体基板上に第１の導電層と第１
の絶縁膜を順次形成する工程と、前記第１の絶縁膜と前
記第１の導電層からなる積層体を略平行に配置するよう
にパターニングする工程と、前記積層体を含む前記半導
体基板上に第２の絶縁膜を形成し、異方性エッチングを
行なって積層体の側壁にサイドウォールを形成する工程
と、前記第１および第２の絶縁膜に覆われた前記第１の
導電層と素子分離用絶縁膜を含む前記半導体基板上に第
３の絶縁膜を形成する工程と、前記第３の絶縁膜を前記
素子分離用絶縁膜上の前記第１の絶縁膜をストッパーと
して、ＣＭＰ法により平坦化する工程とを有することを
特徴とする半導体装置の製造方法。
【００８２】本発明の第５の観点によれば、窒化膜スペ
ーサーＳＡＣに用いる配線群の上の絶縁膜を平坦化する
ときに、窒化膜をＣＭＰのストッパーとして用いること
により、ストッパーとなる層を新たに形成しないで平坦
化ができる。したがって、新たな工程の増加を行なわず
に精度のよい平坦化が可能である。また、基板からの距
離の異なる配線層群の上に形成された絶縁膜を平坦化す
る工程において、基板からの距離が最も大きい配線群の
上に設けた窒化膜をＣＭＰ工程のストッパとして用いる
ことにより、上記配線層群の上に設けられた絶縁膜の平
坦化を精度よく行なうことができる。
【００８３】このとき基板からの距離が最も大きいもの
ではない配線群上の絶縁膜の下の膜はストッパとして研
磨にさらされないので、一定の厚さを保つことができ、
耐圧を維持することが可能である。特開平６−１８１２
０９号には、導電層の上面にシリコン窒化膜を設け、そ
の上部に形成された絶縁膜を、前記シリコン窒化膜をス
トッパとしてＣＭＰ法により平坦化する方法が示されて
いる。そして、本公報の図４には従来技術として、所望
の形状にパターニングされた導電層の上面および側面、
さらに導電層間にシリコン窒化膜が設けられ、それをＣ
ＭＰのストッパー膜として用いることが記載されてい
る。
【００８４】しかし、本公報には窒化膜スペーサＳＡＣ
については何も記載されていないし、窒化膜スペーサＳ
ＡＣをＤＲＡＭに用いた場合の問題については何も記載
されていない。本発明によるＤＲＡＭの製造方法では導
電層上の窒化膜をストッパ層として用いることで、上部
に形成された絶縁膜を平坦化できるだけでなく、膜厚の
ばらつきを少なくすることもできる。
【００８５】平坦化した絶縁膜の膜厚がばらついている
と、後工程の窒化膜スペーサＳＡＣでコンタクト窓形成
するときのエッチング量に分布が生じ、コンタクト窓形
成時に窒化膜領域が減少して導電層とコンタクト窓内に
形成される上層導電層とがショートする危険性が増して
しまう。本発明では、ストッパーとなる層をわざわざ形
成するのではなく、窒化膜スペーサーＳＡＣを用いるた
めに必要となる、窒化膜スペーサをそのまま用いること
ができるため、新たな工程の増加を招くことはない。
【００８６】上記公知例には、このような窒化膜スペー
サＳＡＣをＤＲＡＭに用いたときの特有の問題について
何ら記載がないし、それを解決する手段についての示唆
もない。さらに、本発明では、配線層を基板からの距離
の異なるように設け、基板からの距離が最も大きい配線
層の窒化膜のみをストッパとして用い、それよりも基板
に近いレベルの配線層上の窒化膜はストッパとして機能
させないことで、基板に近いレベルの配線層の窒化膜の
絶縁耐圧を低下させないことができるが、本公報にはそ
のようなことはどこにも記載されていない。
【００８７】本発明の第６の観点によれば、上記課題
は、以下の特徴を持つ半導体装置によって解決される。
シリコン基板上にゲート絶縁膜を介して形成されたＭＩ
Ｓトランジスタのゲート電極と、前記ゲート電極の両側
の基板中に形成された、ソースまたはドレインとなる第
１と第２の不純物拡散層領域と、前記ゲート電極と第１
と第２の不純物拡散層領域を竦む前記シリコン基板上に
形成された絶縁膜と、前記絶縁膜を貫いて前記第１と第
２の不純物拡散層領域にそれぞれ到達するコンタクト窓
と、前記コンタクト窓を介して、前記第１と第２の不純
物拡散層領域上にそれぞれ接続された、同一の導電層か
ら形成された第１と第２の導電層と、前記第１の導電層
を介して前記第１の不純物拡散領域に接続されたビット
線と、前記第２の導電層を介して前記第２の不純物拡散
領域に接続されたキャパシタ蓄積電極とを有し、前記第
２の不純物拡散層の濃度は前記第１の不純物拡散層の濃
度よりも大であることを特徴とする半導体装置。
【００８８】シリコン基板上にゲート絶縁膜を介して形
成されたＭＩＳトランジスタのゲート電極と、前記ゲー
ト電極の両側の基板中に形成された、同じ不純物濃度を
有する、ソースまたはドレインとなる第１と第２の不純
物拡散層領域と、前記ゲート電極と第１と第２の不純物
拡散層領域上に形成された絶縁膜と、前記絶縁膜を貫い
て前記第１と第２の不純物拡散層領域にそれぞれ到達す
るコンタクト窓と、前記第２の不純物拡散領域上に位置
する前記コンタクト窓の下部の基板中に形成された、前
記第２の不純物拡散層領域と同導電型の第３の不純物拡
散層領域と、前記コンタクト窓を介して、前記第１の不
純物拡散領域と接続された第１の導電層と、前記コンタ
クト窓と前記第３の不純物拡散層を介して前記第２の不
純物拡散層領域上に接続された前記第１の導電層と同一
の導電層から形成された第２の導電層と、前記第１の導
電層を介して前記第１の不純物拡散領域に接続されたビ
ット線と、前記第２の導電層を介して前記第２の不純物
拡散領域に接続されたキャパシタ蓄積電極とを有し、前
記第３の不純物拡散層領域の不純物濃度は、前記第１お
よび第２の不純物拡散層領域の不純物濃度よりも大であ
ることを特徴とする半導体装置。
【００８９】また、上記課題は、以下の特徴を持つ半導
体装置の製造方法によって解決される。一導電型半導体
基板上にゲート酸化膜とゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記一導電型基板中に
反対導電型の第１の不純物をイオン注入してゲート電極
の両側に、ソース・ドレインとなる第１と第２の不純物
拡散層領域を形成する工程と、前記一導電型基板上に前
記ゲート電極を覆うように絶縁膜を形成する工程と、前
記絶縁膜の一部をエッチングして前記第１の不純物拡散
層領域に達する第１のコンタクト窓と、前記第２の不純
物拡散層領域に達する第２のコンタクト窓を形成する工
程と、前記第２のコンタクト窓をマスク部材で覆う工程
と、前記マスク部材および前記絶縁膜をマスクとして、
前記第１のコンタクト窓に露出した前記第１の拡散層領
域に、反対導電型の第２の不純物をイオン注入し、第３
の不純物拡散層領域を形成する工程と、前記第１のコン
タクト窓を介して、前記第３および第１の不純物拡散層
領域に接続される第１の導電層と、前記第２のコンタク
ト窓を介して、前記第２の不純物拡散層領域に接続され
る第２の導電層を形成する工程と、前記第１の導電層を
介して前記第３および第１の不純物拡散層領域に接続さ
れるＤＲＡＭの蓄積電極を形成する工程と、前記第２の
導電層を介して前記第２の不純物拡散層領域に接続され
るＤＲＡＭのビット線を形成する工程とを有することを
特徴とする、半導体装置の製造方法。
【００９０】前記第２の不純物のイオン注入のドーズ量
は、前記第１の不純物のイオン注入のドーズ量よりも大
きいことを特徴とする半導体装置の製造方法。本発明の
第６の観点によれば、メモリセル部のキャパシタ側のソ
ース・ドレイン領域にのみ接合リークを防ぐための不純
物を導入し、ビットラインとの接続側のソース・ドレイ
ン領域には接合リークを防ぐための不純物を新たに導入
しない。
【００９１】前記不純物注入をキャパシタが接続される
側のみに行うことにより、ＭＯＳトランジスタのソース
・ドレインの内、片側は浅い接合深さとすることがで
き、トランジスターの短チャネル効果や、素子間のリー
ク電流への悪影響を抑える事ができ、しかも、接合リー
クに関してシビアなキャパシタ側では接合リークを抑え
ることが可能である。
【００９２】
【発明の実施の形態】以下、各実施の形態について説明
をする。なお、図中の符号で各実施の形態で同じもの、
または相当するものに対しては、同じ符号を用いてい
る。 ［第１の実施の形態］図２は、ＤＲＡＭのメモリセル部
の模式平面図である。図において、１１は活性領域、１
２はＭＯＳトランジスタのゲート電極も兼ねるワードラ
イン、１３はビットライン、１４はビットラインとＭＯ
Ｓトランジスタのソース・ドレイン拡散層とのコンタク
ト窓、１５はシリンダ型蓄積電極とＭＯＳトランジスタ
のソース・ドレイン拡散層とのコンタクト窓である。な
お、ゲート電極上やビットライン上に形成される裏打ち
ワードラインなどの配線層は図中には示していない。
【００９３】次に、図３から図１３をもとに、本発明の
ＤＲＡＭに対してコンタクト窓をセルフアラインコンタ
クト技術を用いて形成する方法について具体的に述べ
る。なお、図３〜図１３は、メモリセル部については図
２のＡ−Ａ’部の、周辺回路部については典型的な例と
しての配線構造の模式切断断面図である。はじめに、図
３（ａ）に示すように、ｐ型シリコン基板１６上に、公
知のＬＯＣＯＳ法（LOCal Oxidation of Silicon) を用
いて厚い酸化膜１７（フィールド酸化膜）を形成し、素
子分離領域と活性領域を画定する。図中ＭＣはメモリセ
ル領域、ＰＣは周辺回路領域を表している。
【００９４】周辺回路領域には、種々の回路が形成され
るため、通常は、これらの回路を構成するためのｎチャ
ネルＭＯＳトランジスタ形成領域やｐチャネルＭＯＳト
ランジスタ形成領域が形成されている ｐチャネルＭＯＳトランジスタ形成領域としては、ｐ型
シリコン基板中に形成されたｎ型ウェル内に形成される
ものがあり、ｎチャネルＭＯＳトランジスタ形成領域と
しては、ｐ型シリコン基板中に形成されたｐ型ウェル内
に形成されるものや、ｐ型シリコン基板中に形成された
ｎ型ウェル内にさらに形成されたｐ型ウェル（三重ウェ
ル構造）内に形成されるものなどがある。これらの構成
は、所望の特性によって適宜選べば良い。
【００９５】したがって、図示していないが、ＬＯＣＯ
Ｓ工程の前後で周辺回路領域ＰＣの他の領域には、ｐ型
の不純物やｎ型の不純物をイオン注入し、それぞれｐ型
ウェル、ｎ型ウェルを形成し、ｎ型ウェル領域の中の一
部には、さらにｐ型の不純物を導入する事により、ｎ型
ウェルにその周辺部、底部を囲まれたｐ型ウェルを形成
する。
【００９６】このとき、必要であればフィールド酸化膜
１７の下部には、ウェルの不純物型を考慮して、ｐ型不
純物やｎ型不純物をイオン注入し、チャネルストップ層
を形成する。また、活性領域には、これも図示していな
いが、各ＭＯＳトランジスタの特性に合わせて、しきい
値（Ｖth）を制御するための不純物を導入する。
【００９７】なお、上記したウェル層やチャネルストッ
プ層およびＶth制御用のイオン注入は、工程上必ずしも
この位置で行う必要があるわけではなく、以下に順次説
明するゲート酸化膜形成工程やゲート電極形成工程など
の後でも構わないことは言うまでもない。次に、図３
（ｂ）に示すように、基板表面を酸化してゲート酸化膜
１８を８ｎｍ形成し、その上にリンをドープしたシリコ
ン膜１９を５０ｎｍ、タングステンシリサイド（ＷＳ
ｉ）膜２０を５０ｎｍ、シリコン窒化膜２１を８０ｎｍ
を順次公知のＣＶＤ法（Chemical Vapor Deposition 化
学気相成長法）を用いて形成する。
【００９８】これらの積層体を公知のフォトリソグラフ
ィ法を用いてＭＯＳトランジスタのゲート電極となるよ
う所望のパターンにパターニングする。セル部において
は、これらの積層体のポリサイド構造はワード線（図１
の１２に相当）となる。次に、図４（ａ）に示すよう
に、熱酸化により酸化膜２２を２〜１０ｎｍ成長させ
る。この酸化により、ポリサイド構造のシリコン膜１９
とＷＳｉ膜２０の側壁および活性領域のシリコン基板１
６表面に酸化膜が形成されるが、シリコン窒化膜は酸化
されないので、シリコン窒化膜２１の側壁には酸化膜が
形成されない。 また、シリコン膜１９は基板１１にく
らべて不純物濃度が高いため、酸化膜２２の厚さは基板
よりも厚くなる。
【００９９】つづいて前記ゲート電極をマスクとして、
基板全面にｎ型の不純物であるリンを１×１０13ｃｍ-2
のドーズ量でイオン注入する。これによってｎチャネル
ＭＯＳトランジスタ領域ではＬＤＤ（Lightly Doped Dr
ain ）構造のｎ- 層に相当する不純物拡散層２３が形成
される。このとき、ｐチャネルＭＯＳトランジスタ領域
にもこのｎ型不純物が導入されるが、後工程の高濃度の
ｐ型不純物層のイオン注入により実質的に消失させるこ
とができるため問題はないし、最終的にこのｎ型不純物
領域をソース・ドレイン部となるｐ型不純物拡散層の周
囲に残しておけば、パンチスルー防止の役割をもたせる
ことも可能である。
【０１００】次に図４（ｂ）に示すように、ＣＶＤ法に
よりシリコン窒化膜を５０〜１５０ｎｍ形成し、それを
公知のＲＩＥ（Reactive Ion Etching）法などで異方性
エッチングすることにより、ゲート電極の側壁に窒化膜
からなるサイドウォールスペーサを形成する。このと
き、基板１６上などの、窒化膜に覆われていない領域の
酸化膜２２は、残した状態でエッチングを終了するほう
が、エッチングダメージが少ないため、より好ましい
が、必ずしも残す必要があるわけではない。
【０１０１】このサイドウォール窒化膜はポリサイド電
極上の窒化膜２０と一体化して、窒化膜領域２４を構成
する。この工程により、シリコン膜１９とＷＳｉ膜２０
からなるポリサイド電極の周囲は窒化膜領域２４で覆わ
れるが、ポリサイド電極の側壁部では、酸化膜２２が存
在するため、後工程の熱処理でＷＳｉ膜２０が基板から
剥離することを防ぐことができる。
【０１０２】つづいて熱酸化によって酸化膜を２〜１０
ｎｍ成長する。このときシリコン基板上に露出している
酸化膜２２をフッ酸系のエッチャントで除去してから酸
化してもよい。膜厚の制御性からは除去したほうがよい
が、フィールド酸化膜１７や、サイドウォール窒化膜の
下にある酸化膜２２まで削られる危険性がある。この酸
化によって、窒化膜領域２４に覆われたシリコン膜１９
やＷＳｉ膜２０は酸化されないため、主として活性領域
上のシリコン基板が酸化され、前記酸化膜２２と一体化
する。なお、本実施の形態では以降この一体化した酸化
膜を酸化膜２２と称する。
【０１０３】つづいて、セル領域を除く周辺領域のｎチ
ャネルＭＯＳトランジスタ領域が露出するようにレジス
トパターンを形成し、窒化膜領域２４を有するゲート電
極をマスクとして、前記レジストの開いた領域に、ｎ型
不純物であるヒ素を５×１０ 15ｃｍ-2のドーズ量でイオ
ン注入する。これによって、周辺領域のｎチャネルＭＯ
Ｓトランジスタ領域には、高濃度不純物拡散層領域２５
がＬＤＤ構造のｎ+ 層として形成される。
【０１０４】なお、セル領域のトランジスターのソース
・ドレイン層に、この高濃度ｎ型不純物層のイオン注入
は行わない理由は、高濃度の不純物導入による結晶欠陥
を防ぎ、微少な電荷を貯えるキャパシターからのリーク
電流を抑えるためである。つづいて、周辺領域のｐチャ
ネルＭＯＳトランジスタ領域が露出するようにレジスト
パターンを形成し、窒化膜領域２４を有するゲート電極
をマスクとして、前記レジストの開いた領域に、ＢＦ2
+ イオンを５×１０15ｃｍ-2のドーズ量でイオン注入
し、ｐチャネルＭＯＳトランジスタのソース・ドレイン
領域となる不純物拡散層領域を形成する。
【０１０５】次に、図５（ａ）に示すように、ＢＰＳＧ
膜２６をＣＶＤ法により１００〜２００ｎｍ成長した
後、７５０〜９００℃の温度で熱処理を行い、リフロー
させて表面を平坦化する。さらに平坦化を行う為に、エ
ッチバック法やＣＭＰ法を用いてもよいし、これらを組
み合わせて平坦化しても構わない。
【０１０６】なお、エッチバック法やＣＭＰ法を用いる
場合には、除去される膜厚分だけ厚くＢＰＳＧ膜の成長
を行い、エッチバックやＣＭＰ処理後の膜厚が１００〜
２００ｎｍとなるようにする。つづいて、セル領域のＭ
ＯＳトランジスタのソース・ドレイン領域が露出するよ
うにレジストを開口し、開口内のＢＰＳＧ膜２６と酸化
膜２２を、たとえばＣ 4 Ｆ8 とＣＯの混合ガスを用いて
ＲＩＥ法によって順次エッチングして、基板表面を露出
させ、コンタクト窓２７を形成する。
【０１０７】コンタクト窓２７は窒化膜領域２４のスペ
ーサによってセルフアラインで規定されており、しか
も、前記レジストの開口部が位置ずれをおこしたとして
も、ポリサイドゲート電極のまわりは全て窒化膜で覆わ
れていて酸化膜が露出していないため、エッチングで除
去されてしまうことはなく、図３５の従来例で述べたよ
うなゲート電極とコンタクト電極がショートするような
ことはない。
【０１０８】なお、望ましくは、ＢＰＳＧ膜２６と酸化
膜２２のエッチングは、窒化膜領域２４がエッチングさ
れないように、窒化膜との選択比が１０以上ある条件で
行うことが好ましい。つづいて、レジストを除去したあ
と、ＢＰＳＧ膜２６と窒化膜領域２４をマスクとして、
コンタクト窓２７のシリコン基板中に、ｎ型不純物であ
るリンを３×１０13ｃｍ-2のドーズ量でイオン注入し、
ｎ型拡散層２８を形成する。
【０１０９】このｎ型拡散層２８は必ずしも必要ではな
いが、コンタクト窓２７が位置ずれしてフィールド酸化
膜１７のエッジ付近にかかって形成された場合に、ソー
ス・ドレイン拡散層形成用のｎ型不純物が導入されてい
ないフィールド酸化膜１７のエッジ付近で、接合リーク
が大きくなってしまうという問題が生ずるのを防ぐこと
ができる。
【０１１０】次に、図５（ｂ）に示すように、ＣＶＤ法
によりリンをドープしたシリコン膜を全面に形成した
後、エッチバック法やＣＭＰ法を用いて、コンタクト窓
２７内にシリコン膜のプラグ２９を残存させる。なお、
エッチバック法やＣＭＰ法を用いずに、選択ＣＶＤ法を
用いてシリコン膜のプラグ２９を形成してもよい。
【０１１１】つづいて、ＣＶＤ法により酸化膜３０を３
０〜１００ｎｍ成長する。次に、図６（ａ）に示すよう
に、ビット線接続領域にレジストを開口して、それをマ
スクに酸化膜３０をエッチングし、シリコン膜プラグ２
９の上面の一部が露出するようなコンタクト窓３１を形
成したあと、レジストを除去する。つづいて、リンをド
ープしたシリコン膜３２を３０ｎｍ、ＷＳｉ膜３３を５
０ｎｍ、シリコン窒化膜３４を８０ｎｍを順次ＣＶＤ法
により形成する。
【０１１２】これらの積層体を公知のフォトリソグラフ
ィ法を用いて所望の配線パターンにパターニングする。
これらの積層体のポリサイド電極は、セル部においては
ビット線（図２の１３に相当）となり、周辺回路部では
ビット線以外の配線層としても用いられる。次に、図６
（ｂ）に示すように、熱酸化により酸化膜３５を２〜１
０ｎｍ成長させる。この酸化により、ポリサイド構造の
シリコン膜３２とＷＳｉ膜３３の側壁部には酸化膜が形
成されるが、シリコン窒化膜は酸化されないので、シリ
コン窒化膜３４の側壁には酸化膜が形成されない。
【０１１３】つづいて、ＣＶＤ法により、シリコン窒化
膜を５０〜１５０ｎｍ形成し、それをＲＩＥ法で異方性
エッチングし、ビット線の側壁に窒化膜からなるサイド
ウォールを形成する。このサイドウォール窒化膜はポリ
サイド電極上の窒化膜３４と一体化して、窒化膜領域３
６を構成する。
【０１１４】この工程により、シリコン膜３２と、ＷＳ
ｉ膜３３からなるポリサイド電極の周囲は窒化膜領域３
６で覆われるが、ポリサイド電極の側壁部では、酸化膜
３５が存在するため、後工程の熱処理でＷＳｉ膜３３が
基板から剥離することを防ぐことができる。次に、図７
に示すように、ＢＰＳＧ膜３７をＣＶＤ法により５００
ｎｍ成長した後、７５０〜９００℃の温度で熱処理を行
い、リフローさせて表面を平坦化する。
【０１１５】さらに平坦化を行うために、エッチバック
法やＣＭＰ法を用いてもよいし、これらを組み合わせて
平坦化しても構わない。なお、エッチバック法やＣＭＰ
法を用いる場合には、除去される膜厚分だけ厚くＢＰＳ
Ｇ膜の成長を行い、エッチバックやＣＭＰ処理後の膜厚
が５００ｎｍとなるようにする。
【０１１６】ＢＰＳＧ膜３７の厚さは、シリンダ型蓄積
電極の場合には容量を決定する条件のひとつとなる。し
たがって、さらに大きな容量が必要な場合は、５００ｎ
ｍ以上に厚く形成する必要がある。次に、図８に示すよ
うにキャパシター接続領域が露出するようレジストを開
口し、それをマスクに開口内のＢＰＳＧ膜３７と酸化膜
３０をたとえばＣ4 Ｆ8 とＣＯの混合ガスを用いてＲＩ
Ｅ法によって順次エッチングして、シリコン膜プラグ２
９の上面が露出するようなコンタクト窓３８を形成す
る。
【０１１７】通常、シリンダ型蓄積電極を用いる場合、
コンタクト窓３８の大きさはシリンダ型蓄積電極の底面
積および周辺長と関係するため、キャパシタ容量を増や
すためには、なるべく大きく開口することが望ましい。
本発明では、コンタクト窓３８は窒化膜領域３６によっ
てビット線とセルフアラインで規定されているため、コ
ンタクト窓をビット線であるポリサイド電極の上部まで
広げることができ、シリンダ型蓄積電極の底面積および
周辺長を最大にすることができる。
【０１１８】しかも、ポリサイドゲート電極のまわりは
全て窒化膜領域３６で覆われているため、エッチングで
除去されてしまうことはなく、ビット線と蓄積電極とが
ショートするようなことはない。なお、望ましくは、Ｂ
ＰＳＧ膜３７と酸化膜３０のエッチングは、窒化膜との
選択比が１０以上ある条件で行うことが好ましい。
【０１１９】次に、レジストを除去したあと図９に示す
ように、ＣＶＤ法によりリンをドープしたシリコン膜を
５０ｎｍ形成した後、エッチバック法やＣＭＰ法を用い
てコンタクト窓３８内の側壁及び底面にのみシリコン膜
３９を残存させる。次に、図１０に示すように、フッ酸
系のエッチャントを用いてＢＰＳＧ膜３７をコントロー
ルエッチングして、たとえば１５０ｎｍ程度残すことに
より、内部がくりぬかれたシリンダ状の蓄積電極３９が
形成される。
【０１２０】次に、図１１に示すように、ＣＶＤ法によ
りシリコン窒化膜を４０ｎｍ形成し、１〜２ｎｍ熱酸化
することで、蓄積電極３９の表面にキャパシター絶縁膜
を形成する。（キャパシタ絶縁膜は図中に示していな
い） つづいて、ＣＶＤ法によりリンをドープしたシリコン膜
を５０ｎｍ形成した後、パターニングしてキャパシタの
対向電極４０を形成する。このとき、対向電極４０のパ
ターンに合わせてキャパシタ絶縁膜も除去する。
【０１２１】次に、図１２に示すように、ＢＰＳＧ膜４
１をＣＶＤ法により１μｍ成長したあと、７５０〜９０
０℃の温度で熱処理を行い、リフローさせて表面を平坦
化する。さらに平坦化を行うために、エッチバック法や
ＣＭＰ法を用いてもよいし、これらを組み合わせて平坦
化しても構わない。
【０１２２】このような平坦化処理により、セル領域と
周辺回路領域で高低差がほとんどなくなり、ほぼ平坦な
表面を得る事が出来る。次に、図１３に示すように、４
２〜４５のコンタクト窓を形成する。コンタクト窓４２
は対向電極４０の、コンタクト窓４３はシリコン膜３
２、ＷＳｉ膜３３からなる周辺回路の配線層の、コンタ
クト窓４４はシリコン膜１９、ＷＳｉ膜２０からなる周
辺回路の配線層の、コンタクト窓４５は周辺回路のＭＯ
Ｓトランジスタの拡散層２５のコンタクト用の窓であ
る。
【０１２３】ＢＰＳＧ膜４１が平坦化されているため、
レジスト露光工程で露光装置の被写界深度内に凹凸を抑
えることができ、寸法精度の低下を抑えることができ
る。なお、これらのコンタクト窓４２〜４５は一度のフ
ォトリソグラフィ工程で窓開けすると工程が短縮されて
望ましいが、コンタクト窓の深さが大きく異なるため、
最下層の拡散層２５のコンタクト窓４５を形成している
間に、最上層の対向電極４０のコンタクト窓４２が突き
抜けてしまい、場合によっては下層配線層とショートし
てしまうことがある。
【０１２４】このような場合には、コンタクト窓４２〜
４５の窓開け工程を、対向電極上のコンタクト窓と、そ
の他の導電層上のコンタクト窓に分けたり、対向電極と
ビット線上のコンタクト窓、ワード線とシリコン基板上
のコンタクト窓の二回に分けるななど、深いコンタクト
窓と浅いコンタクト窓とに分離して複数回に分けて行う
ことで、エッチング工程によって導電層を突き抜けるな
どの弊害を取り除くことができる。
【０１２５】次に図１４に示すように、チタン膜（Ｔ
ｉ）をスパッタ法、窒化チタン膜（Ｔｉｎ）をリアクテ
ィブスパッタ法、タングステン膜（Ｗ）をＣＶＤ法で順
次形成し、これをパターニングして第１の金属配線層４
６を形成する。第１の金属配線層４６は、セル領域では
ワード線と平行な向きに配置され、ワード・デコーダー
と、サブワード・デコーダーとを結ぶ配線に主として用
いられる。
【０１２６】以降図示しないが、第１の金属配線層４６
の上部に層間絶縁膜を成長し、それをＣＭＰ法により平
坦化する。第１の金属配線層４６の上部にコンタクト窓
を形成したあと、第２の金属配線層を形成してパターニ
ングする。第２の金属配線層としては、たとえばＴｉＮ
膜とアルミニウム膜（Ａｌ）とＴｉＮ膜からなる積層体
を用いることができる。
【０１２７】第２の金属配線層はセル領域では、ビット
線と平行な向きに配置され、コラム・デコーダーと、セ
ンスアンプとを結ぶ配線に主として用いられる。また、
第２の金属配線層はボンディングパッドとしても用いら
れる。最後にパッシベーション膜としてプラズマＣＶＤ
法によりシリコン酸化膜とシリコン窒化膜を順次形成
し、ボンディングパッド上のパッシベーション膜をエッ
チング除去してＤＲＡＭが完成する。
【０１２８】本実施の形態によれば、ワード線、ゲート
電極、ビット線あるいは周辺回路の配線層を形成するポ
リサイド電極は、周囲を窒化膜スペーサで覆われている
が、ポリサイド電極の側壁部では、酸化膜が存在するた
め、後工程の熱処理でポリサイド電極が基板から剥離す
ることを防ぐことができる。しかも、ポリサイドゲート
電極のまわりは全て窒化膜で覆われていて、酸化膜が露
出しないため、セルフアラインコンタクト窓を形成する
ときのエッチングで除去されてしまうことはなく、ポリ
サイド電極と上層配線とがショートするようなことはな
い。
【０１２９】なお、ゲート電極の横に形成される酸化膜
２２の厚さは厚いほうがシリサイド膜の剥離に対して強
くなる。ただし、熱酸化法で酸化膜２２を形成する場合
には、基板も同時に酸化されて、ゲート電極の下部の端
部にゲートバーズビークと言われるゲート酸化膜よりも
厚い領域が形成されるため、ＭＯＳトランジスタの特性
を劣化させる可能性があるので、これらを考慮して膜厚
を決定するとよい。 ［第２の実施の形態］上記第１の実施の形態では、図１
（ａ）に示したように、ポリサイド電極の側壁部にのみ
酸化膜がある例を示した。第２の実施の形態として、図
１（ｂ）に相当するポリサイド電極が酸化膜に覆われた
例について、図１５、図１６をもとに説明する。なお、
図１５、図１６とも、メモリセル部については図１のＡ
−Ａ’部の、周辺回路部については典型的な例としての
配線構造の模式切断断面図であるのは第１の実施の形態
と同じである。
【０１３０】図１５は図１（ｂ）に記載した発明をゲー
ト電極やセル部のワード線（図１の１２に相当）に用い
た例である。第１の実施の形態の図３（ａ）で説明した
のと同様な方法で、ｐ型シリコン基板１６上に、フィー
ルド酸化膜１７を形成する。次に、図１５（ａ）に示す
ように、基板表面を酸化してゲート酸化膜１８を８ｎｍ
形成し、その上にリンをドープしたシリコン膜１９を５
０ｎｍ、ＷＳｉ膜２０を５０ｎｍをＣＶＤ法で順次形成
する。
【０１３１】つづいて、酸化膜４７を３〜５０ｎｍ形成
する。形成方法は熱酸化法でもＣＶＤ法でも構わない
が、熱酸化法を用いるほうが剥離に強い構造が得られる
ので好ましい。また、熱酸化法で酸化膜を形成すると、
ポリサイド膜の膜厚が薄くなってしまうので、熱酸化法
で薄く酸化膜を形成したあとでＣＶＤ法で酸化膜を形成
して所望の厚さにする方法も有効である。
【０１３２】つづいて、ＣＶＤ法を用いてシリコン窒化
膜２１を８０ｎｍ形成したあと、これらの積層体をゲー
ト電極や配線層となるようパターニングする。第１の実
施の形態と異なり、シリコン膜１９、ＷＳｉ膜２０、酸
化膜４７、シリコン窒化膜２１からなる積層体が形成さ
れる。次に、図１５（ｂ）に示すように 熱酸化により
酸化膜を２〜１０ｎｍ成長させると、ポリサイド構造の
シリコン膜１９とＷＳｉ膜２０の側壁部に酸化膜が形成
されて、酸化膜４７と一体化した酸化膜領域４８が形成
できる。
【０１３３】つづいて、第１の実施の形態と同じく、前
記ゲート電極をマスクとして、基板全面にｎ型の不純物
であるリンを１×１０13ｃｍ-2のドーズ量でイオン注入
して、ｎチャネルＭＯＳトランジスタ領域にＬＤＤ（構
造のｎ- 層に相当する不純物拡散層２３を形成する。つ
づいて、ＣＶＤ法によりシリコン窒化膜を５０〜１５０
ｎｍ形成し、それを公知異方性エッチングする事によ
り、窒化膜領域２４が酸化膜領域４８を覆うように形成
される。
【０１３４】以降、第１の実施の形態と同様な工程をと
って、ＤＲＡＭを作成する。本実施の形態によれば、シ
リコン膜１９、ＷＳｉ膜２０の側壁部だけでなく、ＷＳ
ｉ膜２０の上面にも酸化膜が形成されるため、ポリサイ
ド電極はシリコン窒化膜に直接接する事がない。したが
って、ＷＳｉ膜の剥離に対して、さらに強い構造を得る
ことが出来る。
【０１３５】図１６は図１（ｂ）に記載した発明をセル
部のビット線（図１の１３に相当）に用いた例である。
第１の実施の形態の図５（ｂ）までと、同様な工程をと
ることで、平坦化されたＢＰＳＧ膜２６の上にシリコン
酸化膜３０が形成されている。次に、図１６（ａ）に示
すように、ビット線接続領域にレジストを開口して、そ
れをマスクに酸化膜３０をエッチングし、シリコン膜プ
ラグ２９の上面の一部が露出するようなコンタクト窓３
１を形成したあと、レジストを除去する。
【０１３６】つづいて、リンをドープしたシリコン膜３
２を３０ｎｍ、ＷＳｉ膜３３を５０ｎｍをＣＶＤ法で形
成した後、酸化膜４９を３〜５０ｎｍ形成する。形成方
法や構成は、先にワード線に用いた例で示したものと同
じである。つづいて、ＣＶＤ法を用いてシリコン窒化膜
２１を８０ｎｍ形成したあと、これらの積層体をビット
線や配線層となるようパターニングする。
【０１３７】次に、図１６（ｂ）に示すように、熱酸化
により酸化膜を２〜１０ｎｍ成長させて、ポリサイド構
造のシリコン膜３２とＷＳｉ膜３３の側壁部に酸化膜を
形成し、酸化膜４９と一体化した酸化膜領域５０を形成
する。つづいて、ＣＶＤ法によりシリコン窒化膜を５０
〜１５０ｎｍ形成し、それを異方性エッチングする事に
より、窒化膜領域３６が酸化膜領域４８を覆うように形
成される。
【０１３８】以降、第１の実施の形態と同様な工程をと
って、ＤＲＡＭを作成する。この場合もワード線に用い
た場合と同様に、シリコン膜３２、ＷＳｉ膜３３の側壁
部だけでなく、ＷＳｉ膜３３の上面にも酸化膜が形成さ
れるため、ポリサイド電極はシリコン窒化膜に直接接す
る事がない。したがって、ＷＳｉ膜の剥離に対して、さ
らに強い構造を得ることが出来る。
【０１３９】上記説明では、セル部のワード線とビット
線にそれぞれ用いた場合について説明したが、本発明の
形態は別々に用いても構わないし、２つ組み合わせてワ
ード線とビット線の両方に適用しても構わないことは言
うまでもない。なお、本実施の形態でもゲート電極を覆
う酸化膜厚は厚いほうがシリサイド膜の剥離に対して強
い構造となるが、前記したように、熱酸化法で酸化膜を
形成する場合には、ゲート電極側壁の膜厚を厚く形成し
ようとするとＭＯＳトランジスタの特性を劣化させるた
め、あまり厚くすることができない。したがって、ゲー
ト電極上面の酸化膜厚をゲート電極側壁の膜厚よりも厚
くすることで、ＭＯＳトランジスタの特性を劣化させず
に、剥離に対して強い構造とすることができる。 ［第３の実施の形態］第３の実施の形態を図１７から図
２３の模式工程断面図をもとに述べる。なお、第１、第
２の実施の形態と同じく、メモリセル部については、図
１のＡ−Ａ’部の、周辺回路部については典型的な例と
しての配線構造の模式断面図である。
【０１４０】第１の実施の形態と同様な手法で図４
（ｂ）の工程まで処理を行い、ワード電極やゲート電極
となるポリサイド電極、窒化膜領域２４等を形成する。
次に、図１７（ａ）に示すように、ＢＰＳＧ膜２６をＣ
ＶＤ法により１００〜２００ｎｍ成長した後、７５０〜
９００℃の温度で熱処理を行い、リフローさせて表面を
平坦化する。
【０１４１】さらに平坦化を行うためにエッチバック法
やＣＭＰ法を用いても良いのは、第１の実施の形態と同
様である。つづいて平坦化されたＢＰＳＧ膜２４の上
に、ＣＶＤ法によりシリコン窒化膜５１を１０〜５０ｎ
ｍ成長する。次に図１７（ｂ）に示すようにセル領域の
ＭＯＳトランジスタのソース・ドレイン領域が露出する
ようにレジストを開口し、窒化膜５１とＢＰＳＧ膜２６
と酸化膜２２を順次エッチングして基板表面を露出さ
せ、コンタクト窓２７を形成する。
【０１４２】窒化膜５１のエッチングはＲＩＥ法により
ＣＦ4 ガスを用いて行い、ＢＰＳＧ膜２６の表面が露出
したら、ガスをＣ4 Ｆ8 とＣＯの混合ガスに変えて、同
じくＲＩＥ法により窒化膜との選択比の大きい条件でエ
ッチングする。これは、窒化膜領域２４がエッチングさ
れないようにするためであり、窒化膜との選択比が１０
以上ある条件で行うのが好ましい。
【０１４３】本実施の形態においても、コンタクト窓２
７は窒化膜領域２４のスペーサ部によってセルフアライ
ンで規定されており、しかも、ポリサイドゲート電極の
まわりは全て窒化膜で覆われていて酸化膜が露出してい
ないため、前記レジストの開口部が位置ずれをおこした
としても、スペーサ部がエッチングで除去されてしまう
ことはなく、図３５から３７の従来例で述べたようなゲ
ート電極とコンタクト電極がショートするようなことは
ない。
【０１４４】つづいて、第１の実施の形態と同じく、レ
ジストを除去したあと、ＢＰＳＧ膜２６と窒化膜領域２
４をマスクとして、コンタクト窓２７のシリコン基板中
に、ｎ型不純物であるリンを３×１０13ｃｍ-2のドーズ
量でイオン注入し、ｎ型拡散層２８を形成する。次に、
図１８（ａ）に示すように、ＣＶＤ法によりリンをドー
プしたシリコン膜を全面に形成した後、エッチバック法
やＣＭＰ法を用いて、コンタクト窓２７内にシリコン膜
のプラグ２９を残存させる。
【０１４５】なお、エッチバック法やＣＭＰ法を用いず
に、選択ＣＶＤ法を用いてシリコン膜のプラグ２７を形
成してもよいのは、第１の実施の形態で述べたのと同様
である。つづいて、ＣＶＤ法によりシリコン酸化膜３０
を３０〜１００ｎｍ成長する。次に、図１８（ｂ）に示
すように、ビット線接続領域にレジストを開口して、そ
れをマスクに酸化膜３０をエッチングし、シリコン膜プ
ラグ２９の上面の一部が露出するようなコンタクト窓３
１を形成したあと、レジストを除去する。
【０１４６】つづいて、リンをドープしたシリコン膜３
２を３０ｎｍ、ＷＳｉ膜３３を５０ｎｍ、シリコン窒化
膜３４を８０ｎｍを順次ＣＶＤ法により形成する。これ
らの積層体を公知のフォトリソグラフィ法を用いて所望
の配線パターンにパターニングする。これらの積層体の
ポリサイド電極は、セル部においてはビット線（図１の
１３に相当）となり、周辺回路部ではビット線以外の配
線層としても用いられる。
【０１４７】次に、図１９に示すように、ＢＰＳＧ膜３
７をＣＶＤ法により５００ｎｍ成長した後、７５０〜９
００℃の温度で熱処理を行い、リフローさせて表面を平
坦化する。さらに平坦化を行うために、エッチバック法
やＣＭＰ法を用いてもよいし、これらを組み合わせて平
坦化しても構わないのは、第１の実施の形態と同じであ
る。
【０１４８】つづいて、キャパシター接続領域が露出す
るようレジストを開口し、それをマスクに開口内のＢＰ
ＳＧ膜３７と酸化膜３０をたとえばＣ4 Ｆ8 とＣＯの混
合ガスを用いてＲＩＥ法によって順次エッチングして、
シリコン膜プラグ２９の上面が露出するようなコンタク
ト窓３８を形成する。このとき、ポリサイドゲート電極
のまわりは全て窒化膜領域３６で覆われているため、エ
ッチングで除去されてしまうことはなく、ビット線と蓄
積電極とがショートするようなことはない。
【０１４９】また、第１の実施の形態では、図８に示す
ように、酸化膜３０の下にはＢＰＳＧ膜２６が存在する
ため、ＢＰＳＧ膜３５と酸化膜２８をエッチングしてコ
ンタクト窓３８を開けるときに、ＢＰＳＧ膜２６までエ
ッチングされて、キャパシタ接続領域のプラグ２７の側
部に溝が形成される危険性がある。このため、溝上に形
成された蓄積電極の形状が変化して面積が変わるため、
キャパシタ容量が変化し、安定した素子特性が得られな
い可能性がある。
【０１５０】これに対して本実施の形態では、酸化膜３
０の下には窒化膜５１が存在しており、蓄積電極のコン
タクト部でＢＰＳＧ膜３７と酸化膜３０をエッチングす
るときに、この窒化膜５１がストッパとして働くため、
キャパシタ接続領域のプラグ２９の側部に溝が形成され
ることはない。したがって、安定した容量を保つことが
でき、ＤＲＡＭの歩留りを上げるのに役立つ。
【０１５１】次に、レジストを除去したあと図２０に示
すように、ＣＶＤ法によりリンをドープしたシリコン膜
を５０ｎｍ形成した後、エッチバック法やＣＭＰ法を用
いてコンタクト窓３７内の側壁及び底面にのみシリコン
膜３９を残存させる。つづいて、フッ酸系のエッチャン
トを用いて、窒化膜５１をエッチングストッパとしてＢ
ＰＳＧ膜３７をすべてエッチング除去することにより、
内部がくりぬかれたシリンダ状の蓄積電極３９が形成さ
れる。
【０１５２】第１の実施の形態では図９に示したよう
に、シリコン膜３９をコンタクト窓３８内の側壁及び底
面にのみ残存させたあと、図１０に示したように、フッ
酸系のエッチャントを用いてＢＰＳＧ膜をコントロール
エッチングして、内部がくりぬかれた柱状の蓄積電極３
９を形成した。本実施の形態では、窒化膜５１をエッチ
ングストッパとして、シリコン膜３９の外側のＢＰＳＧ
膜３７をフッ酸系のエッチャントですべて除去すること
ができる。このため、ＢＰＳＧ膜３７のエッチング量が
ばらつくことはなく、シリンダ型蓄積電極の外側の面積
を一定にすることができるため、キャパシタ容量のバラ
ツキが小さく、安定したＤＲＡＭセルを製造することが
可能となる。
【０１５３】次に、図２１に示すように、ＣＶＤ法によ
りシリコン窒化膜を４０ｎｍ形成し、１〜２ｎｍ熱酸化
することで、蓄積電極３７の表面にキャパシター絶縁膜
を形成する。（キャパシタ絶縁膜については図中で示し
ていない） つづいて、ＣＶＤ法によりリンをドープしたシリコン膜
を５０ｎｍ形成したあと、パターニングしてキャパシタ
の対向電極４０を形成する。つづいて、対向電極４０の
パターンに合わせてキャパシタ絶縁膜とシリコン窒化膜
５１を同時にエッチング除去する。
【０１５４】このとき、シリコン窒化膜５１を残してい
ても構わないが、シリコン窒化膜が周辺回路部に存在す
ると、後工程における、周辺回路の拡散層に対するコン
タクト窓の窓開け工程が、酸化膜とシリコン窒化膜両方
をエッチングするため複雑になったり、コンタクト窓部
でエッチング特性の違いにより、シリコン窒化膜がひさ
しとなり、コンタクト窓内に形成する金属配線層が断線
する不具合を生じる可能性があるので、取り除いておく
ほうが好ましい。
【０１５５】また、シリコン窒化膜５１のエッチング時
に、セル部のビット線と同時に形成する周辺回路部の配
線層のまわりのシリコン窒化膜領域３６も同時にエッチ
ングされてしまうので、シリコン窒化膜領域３６を構成
する、ＷＳｉ膜３３上のシリコン窒化膜３４の膜厚は、
前記シリコン窒化膜５１の膜厚より厚く設定しておくと
良い。
【０１５６】以降の工程は第１の実施の形態と同様な工
程でコンタクト窓開けや金属配線層を形成することによ
り、ＤＲＡＭを形成することができる。本実施の形態で
は、第１の実施の形態にくらべて、エッチングストッパ
層として機能する窒化膜５１があるため、蓄積電極のコ
ンタクトの形成や蓄積電極の形成に際して面積を一定に
することができ、安定した容量を保つことができるた
め、ＤＲＡＭの歩留りを上げるのに役立つ。
【０１５７】その他の効果として、ビットラインのコン
タクト窓を安定して開口できる効果も期待できる。以
下、図２２と２３をもとにこの点について説明する。図
２２、図２３は図１のＡ−Ａ’で切断したセル部の模式
断面図であり、図１８（ｂ）で形成したコンタクト窓３
１が位置ずれした場合を示している。なお、図２２が酸
化膜３０の下にシリコン窒化膜５１がない、第１の実施
の形態に相当し、図２３が酸化膜３０の下にシリコン窒
化膜５１がある第３の実施の形態に相当する。
【０１５８】第１の実施の形態に相当する工程によれ
ば、図２２に示すように、コンタクト窓３１が位置ずれ
して開けられた場合に、酸化膜３０のエッチングによっ
てＢＰＳＧ膜２６もエッチングされ、シリコン膜のプラ
グ２９の側部に溝が掘られてしまう。この溝のために上
層のビット線が断線したり、溝が埋まらずにボイドとし
て残ったり、逆に溝内に残った配線層によってプラグ２
９間がショートするなど、素子に何らかの悪影響を与え
る危険性がある。
【０１５９】これに対して、本実施の形態によれば、図
２３に示すように、コンタクト窓３１が位置ずれして開
けられた場合でも、窒化膜５１がストッパとして働くた
め、ＢＰＳＧ膜２６がエッチングされる危険性はなく、
シリコン膜のプラグ２９の側部に溝が掘られることはな
いため、上記した悪影響は生じない。また、この窒化膜
ストッパ４９を積極的に利用して、コンタクト窓３１の
大きさをシリコン膜のプラグ２９より大きくすることも
可能であり、コンタクト窓開け工程のマージンを高める
ことも可能である。 ［第４の実施の形態］第４の実施の形態を図２４から図
２８の模式工程断面図をもとに述べる。なお、第１、第
２の実施の形態と同じく、メモリセル部については、図
１のＡ−Ａ’部の、周辺回路部については典型的な例と
しての配線構造の模式断面図である。
【０１６０】第１の実施の形態と同様な手法で図６
（ｂ）の工程まで処理を行い、ワードラインや周辺部の
ＭＯＳトランジスタなどの上部に、ビットラインや周辺
部で配線層となるポリサイド電極、シリコン窒化膜領域
３６等を形成する。次に、図２４に示すように、全面に
ＢＰＳＧ膜５２をＣＶＤ法により成長した後、７５０〜
９００℃の温度で熱処理を行い、リフローさせて表面を
平坦化する。
【０１６１】さらに平坦化を行うために、エッチバック
法やＣＭＰ法を用いてもよいし、これらを組み合わせて
平坦化しても構わない。つづいて、シリコン窒化膜５
３、ＢＰＳＧ膜５４を順次ＣＶＤ法により成長する。こ
こで、ＢＰＳＧ膜５２と５４の膜厚は、二層あわせて５
００ｎｍとなるようにし、シリコン窒化膜５３は１０〜
５０ｎｍとなるようにする。
【０１６２】なお、ＢＰＳＧ膜５２の厚さは、平坦化で
きる程度に必要であり、ＢＰＳＧ膜５４の厚さは、容量
に直接関係するシリンダ型蓄積電極の外側面の面積を規
定するので、要求される容量により選ぶ必要がある。し
たがって、ＢＰＳＧ膜５０と５２の膜厚比やトータルの
膜厚は、これらを考慮して適宜選べばよい。次に、図２
５に示すようにキャパシター接続領域が露出するようレ
ジストを開口し、それをマスクに開口内のＢＰＳＧ膜５
４をＣ4 Ｆ8 とＣＯの混合ガスを用いてＲＩＥ法によっ
てエッチングし、つづいて窒化膜５３をＣＦ4 ガスを用
いてＲＩＥ法によってエッチングし、つづいてＢＰＳＧ
膜５２と酸化膜３０を再度Ｃ 4 Ｆ8 とＣＯの混合ガスを
用いてＲＩＥ法によって順次エッチングして、シリコン
膜プラグ２９の上面が露出するようなコンタクト窓３８
を形成する。
【０１６３】次に、レジストを除去したあと図２６に示
すように、ＣＶＤ法によりリンをドープしたシリコン膜
を５０ｎｍ形成したあと、エッチバック法やＣＭＰ法を
用いてコンタクト窓３８内の側壁及び底面にのみシリコ
ン膜３９を残存させる。次に、図２７に示すようにシリ
コン膜３９の外側のＢＰＳＧ膜５４をフッ酸系のエッチ
ャントを用いて除去する。窒化膜５３がエッチングスト
ッパとして働くため、ＢＰＳＧ膜５４のみをすべて除去
することができる。この工程で内部がくりぬかれたシリ
ンダ状の蓄積電極３９が形成される。
【０１６４】本実施の形態でも、第３の実施の形態と同
じく、シリンダ型蓄積電極３９の外側のＢＰＳＧ膜５４
をすべて除去することができる。したがって、シリンダ
型蓄積電極の外側の面積を一定にすることができるた
め、キャパシタ容量のばらつきが小さく、安定したＤＲ
ＡＭセルを製造することが可能となる。次に、図２８に
示すように、ＣＶＤ法によりシリコン窒化膜を４０ｎｍ
形成し、１〜２ｎｍ熱酸化することで、蓄積電極３９の
表面にキャパシター絶縁膜を形成する。（キャパシタ絶
縁膜は図には示していない） つづいて、ＣＶＤ法によりリンをドープしたシリコン膜
を５０ｎｍ形成した後、パターニングしてキャパシタの
対向電極４０を形成する。つづいて、対向電極４０のパ
ターンに合わせてキャパシタ絶縁膜とシリコン窒化膜５
３も除去する。
【０１６５】このとき、シリコン窒化膜５３を残してい
ても構わないが、シリコン窒化膜が周辺回路部に存在す
ると、後工程で拡散層とのコンタクト窓の窓開け工程
が、酸化膜とシリコン窒化膜両方をエッチングするため
複雑になったり、コンタクト窓部部でエッチング特性の
違いにより、シリコン窒化膜がひさしとなり、コンタク
ト窓内に形成する金属配線層が断線する不具合を生じる
可能性があるので、取り除いておくほうが好ましいの
は、第３の実施の形態と同様である。
【０１６６】以降の工程は第１の実施の形態と同様な工
程でコンタクト窓開けや金属配線層を形成することによ
り、ＤＲＡＭを形成することができる。本実施の形態で
は、シリンダ蓄積電極３７の外側のＢＰＳＧ膜５２のみ
をすべて除去することができる。したがって、シリンダ
型蓄積電極の外側の面積を一定にすることができるた
め、キャパシタ容量のばらつきが小さく、安定したＤＲ
ＡＭセルを製造することが可能となる。
【０１６７】第１の実施の形態の図１１に示したよう
に、キャパシタ対向電極３８を形成したあとに、絶縁膜
で完全に平坦化を行うが、本実施の形態のようにセル部
と周辺回路部との高低差が小さいほうが、後工程での平
坦化が容易であることは言うまでもない。すなわち、本
実施の形態によれば、安定した容量を得るという効果と
メモリセル部と周辺回路部の高低差を小さくして平坦化
を容易にするという効果の両方を考慮してプロセス設計
をすることができ、安定した特性のＤＲＡＭを製造する
ことが可能となる。
【０１６８】なお、前記窒化膜５３は、対向電極３８を
エッチングする際、同時に除去されるため、第３の実施
の形態で述べたのと同様に、シリコン窒化膜が周辺回路
部に存在することによる不具合を避けることができる。
このとき、本実施の形態では、第３の実施の形態とは異
なり、シリコン窒化膜５３の下はＢＰＳＧ膜５２が存在
するため、これをエッチングストッパとしてシリコン窒
化膜５３をエッチングでき、セル部のビット線に相当す
る周辺回路部の配線層のまわりのシリコン窒化膜領域３
４がエッチングされるおそれがなくなるという効果を得
ることもできる。 ［第５の実施の形態］図２９と図３０をもとに、第５の
実施の形態について説明する。本実施の形態は、第１の
実施の形態の図１３に示した第１の金属配線層とのコン
タクト窓４２〜４５の形成方法に関するものである。
【０１６９】図２９は第３の実施の形態にしたがって、
対向電極４０を形成したあとＢＰＳＧ膜を形成して平坦
化し、本実施の形態にそってコンタクト窓４２〜４５を
形成した状態を示している。はじめに、コンタクト窓４
２〜４５の窓開け工程で、第１のステップとして、ＢＰ
ＳＧ膜４１のエッチングを窒化膜との選択比が十分大き
い条件で行う。このエッチングは窒化膜ＳＡＣ構造の形
成するときに用いた、Ｃ4 Ｆ8 とＣＯの混合ガスなどを
使用するとよい。
【０１７０】上記第１ステップのエッチングは最下層の
拡散層２５の表面が露出するまで行なう。このとき、最
上層の対向電極４０はエッチングされて除去されてしま
うが、対向電極の下部には窒化膜５１があるため、エッ
チングはここでストップし、その下層のＢＰＳＧ膜２６
がエッチングされることはない。また、コンタクト窓４
３、４４のエッチングも、それぞれ窒化膜領域３６、２
５でストップする。
【０１７１】つづいて、第２ステップのエッチングとし
て、ＣＨＦ3 とＯ2 の混合ガス等を用いて、酸化膜と選
択比の大きい条件でシリコン窒化膜のエッチングを行
う。これにより、コンタクト窓４３、４４の底部にある
窒化膜領域３６、２５を除去してコンタクトをとること
ができるようになる。なお、この窒化膜エッチングによ
り、対向電極４０の下にある窒化膜５１もエッチングさ
れてしまうが、その下層のＢＰＳＧ膜２６でエッチング
がストップするため、コンタクト窓４２で対向電極４０
が下層配線層とショートをおこす心配はない。また、こ
のようなコンタクト窓構造でも、コンタクト窓内に形成
された、第１の金属配線層は、対向電極４０の側壁で電
気的に接続されるので、何ら問題はない。
【０１７２】図３０は第４の実施の形態にしたがって、
対向電極４０を形成したあとＢＰＳＧ膜を形成して平坦
化し、本実施の形態にそってコンタクト窓４２〜４５を
形成した状態を示している。図３０も図２９と同じよう
に対向電極４０の下に窒化膜５３とＢＰＳＧ膜５２があ
るため、上記した２ステップエッチングを適用すること
ができ、下層配線とのショートなどの問題をおこさず
に、コンタクト窓４２〜４５を一度のフォトリソグラフ
ィ工程で形成することができる。
【０１７３】本実施の形態によれば、コンタクト窓の深
さが異なる構造であっても、一度のフォトリソグラフィ
工程で窓開けを行なうことができ、工程を短縮すること
ができる。なお、コンタクト窓４１や４２の底面に窒化
膜が形成されておらず、第１のステップで配線層やゲー
ト電極の表面を露出できる場合には、第２のステップの
窒化膜エッチングを行なう必要はない。
【０１７４】また、本実施の形態で述べたコンタクト窓
の形成方法は、上記実施の形態に限られたものではな
く、複数の配線層で上層の配線層の下に窒化膜を設け
て、窒化膜をストッパとしてエッチングすることで、同
様の効果が得られることは言うまでものない。ただし、
本実施の形態にそった形で用いれば、上記本実施の形態
のによる効果だけでなく、第３の実施の形態や第４の実
施の形態で述べた効果も合わせて奏することができるた
め、有利である。 ［第６の実施の形態］第６の実施の形態を図３１の模式
工程断面図をもとに述べる。
【０１７５】第１実施の形態の図５（ａ）では、ＢＰＳ
Ｇ膜２４をリフロー、エッチバック法またはＣＭＰ法で
平坦化している。本実施の形態では、図３１に示すよう
に、ゲート電極やワード線の上に形成されたＢＰＳＧ膜
２６の平坦化をＣＭＰ法を用いて行い、シリコン窒化膜
領域２４をそのストッパ層として用いる。
【０１７６】ポリサイド電極の周囲を覆うシリコン窒化
膜領域２４の基板からの距離は、ゲート電極として活性
層上にあるものと、配線層としてフィールド酸化膜１７
上にあるものとで異なるが、本実施の形態では高いほう
の窒化膜スペーサだけをストッパ層として用い、低いほ
うの窒化膜スペーサの上にはＢＰＳＧ膜２６が残るよう
にしている。
【０１７７】このとき、研磨剤としては、たとえばシリ
カ系のものを用いることで、シリコン窒化膜とのエッチ
ング選択比を高くした状態でＢＰＳＧ膜を研磨すること
が可能である。このストッパ層によりＢＰＳＧ膜２６は
平坦化できるだけでなく、膜厚のばらつきを少なくする
こともできる。
【０１７８】平坦化したＢＰＳＧの膜厚がばらついてい
ると、後工程のコンタクト窓形成時のエッチング量に分
布が生じる。コンタクトを確実にとるためには、コンタ
クト窓内のＢＰＳＧ膜をすべてエッチング除去しなけれ
ばならないから、ＢＰＳＧ膜のオーバーエッチ量を多く
しなければならない。したがって、窒化膜スペーサＳＡ
Ｃを用いる場合には、このオーバーエッチで窒化膜スペ
ーサの膜厚が減少して、ポリサイド電極と上層配線とが
ショートする危険性が増すため、特に、ＢＰＳＧ膜厚の
安定性が重要である。
【０１７９】本実施の形態では、ストッパーとなる層を
わざわざ形成するのではなく、窒化膜スペーサーＳＡＣ
を用いるために必要となる、窒化膜領域２４をそのまま
用いることができるため、新たな工程の増加を招くこと
はない。また、ＣＭＰによる平坦化を行った後、さらに
ＢＰＳＧ膜を形成して層間膜厚を厚くし、寄生容量を減
少させるようにしてもよいし、第３の実施の形態で示し
たように、シリコン窒化膜を形成してからコンタクト窓
形成工程を行なってもよい。
【０１８０】なお、ＢＰＳＧ膜２６の膜厚は、上層に形
成されるビット線の寄生容量に影響を与えるので、本実
施の形態の方法により、膜厚ばらつきを小さくすること
で、ビット線容量のばらつきを小さくすることができ、
ＤＲＡＭの動作の安定性を高くできるという効果もあ
る。さらに、本実施の形態では、ワード線や配線層とし
て用いられているフィールド絶縁膜上の窒化膜スペーサ
のみをストッパ層として用い、ゲート電極として用いら
れている活性層上の窒化膜スペーサにはストッパとして
の役割を持たせていない。
【０１８１】したがって、ＣＭＰ法でＢＰＳＧ膜を平坦
化するときに、活性層上の窒化膜スペーサが研磨され
て、膜厚が減少することはない。窒化膜スペーサＳＡＣ
では、窒化膜スペーサをマスクとしてセルフアラインで
コンタクト窓を形成しているが、このコンタクト窓は、
当然フィールド絶縁膜上には形成されず、活性層領域の
拡散層上に形成されるから、窒化膜スペーサＳＡＣ工程
をＣＭＰ法による平坦化で膜厚が減少していない窒化膜
をマスクとして用いることができるしたがって、本実施
の形態では、ストッパ層を用いたＣＭＰ法により制御性
のよい平坦化を行いながら、窒化膜スペーサＳＡＣによ
るコンタクト窓形成でポリサイド電極と上層配線層との
ショートを防ぐという効果を得ることができる。
【０１８２】以上、本実施の形態によれば、工程を増や
すことなく、製品歩留まりの向上、及び、動作の安定性
が増大するという効果が得られる。 ［第７の実施の形態］第７の実施の形態を図３２の模式
工程断面図をもとに述べる。本実施の形態では、第６の
実施の形態で示した技術をビット線となる導電層上の平
坦化工程に用いる。
【０１８３】第１の実施の形態の図７では、ＢＰＳＧ膜
３７をリフロー、エッチバック法またはＣＭＰ法で平坦
化している。本実施の形態では、図３２に示すように、
ビット線上に形成されたＢＰＳＧ膜３７の平坦化をＣＭ
Ｐ法を用いて行い、シリコン窒化膜領域３６をストッパ
層として用いる。
【０１８４】このとき、研磨剤としては、たとえばシリ
カ系のものを用いることで、シリコン窒化膜とのエッチ
ング選択比を高くした状態でＢＰＳＧ膜を研磨すること
が可能であることは、第６の実施の形態で述べたことと
同じである。このストッパ層によりＢＰＳＧ膜３７は平
坦化できるだけでなく、膜厚のばらつきも少なくするこ
とができる。
【０１８５】平坦化したＢＰＳＧの膜厚がばらついてい
ると、後工程のコンタクト窓形成時のエッチング量に分
布が生じ、窒化膜領域３６が減少してポリサイド電極と
上層の蓄積電極とがショートする危険性が増すため、特
に、ＢＰＳＧ膜厚の安定性が重要である点も第６の実施
形態で述べたことと同じである。また、本実施の形態で
も、ストッパーとなる層をわざわざ形成するのではな
く、窒化膜スペーサーＳＡＣを用いるために必要とな
る、窒化膜領域３６をそのまま用いることができるた
め、新たな工程の増加を招くことはない。
【０１８６】なお、ＢＰＳＧ膜３７の厚さは蓄積電極の
面積に影響し、キャパシタ容量に影響を与えるので、Ｃ
ＭＰによる平坦化を行った後、さらにＢＰＳＧ膜を形成
して所望の容量が得られるように厚さを設定してもよい
し、第４の実施の形態で示したように、ＢＰＳＧ膜を２
層として間に窒化膜を形成してもよい。 ［第８の実施の形態］第８の実施の形態を図３３の模式
工程断面図をもとに述べる。
【０１８７】第１の実施の形態の図５（ａ）において、
接合リーク低減のためｎ型拡散層２６を形成した。本実
施の形態では、図３３に示すようにメモリセル部のキャ
パシタ側のソース・ドレイン領域にのみｎ型拡散層２８
を形成するために、ビット線が接続される側のソース・
ドレイン領域をレジスト５５で覆ってから、ＢＰＳＧ膜
２６と窒化膜領域２４をマスクとして、コンタクト窓２
７のシリコン基板中に、ｎ型不純物であるリンを３×１
０13ｃｍ-2のドーズ量でイオン注入する。
【０１８８】ｎ型拡散層２８は第１の実施の形態で説明
したように、接合リークが大きくなるという問題を防ぐ
ことができる。しかし、一方で、このイオン注入によ
り、ソース・ドレインの接合深さが深くなるので、トラ
ンジスターの短チャネル効果に悪影響を及ぼしたり、素
子間のリーク電流が大きくなるという問題も生じる。微
少な電荷を貯えるキャパシタ側の拡散層は、接合リーク
を十分低くすることが要求されるのに対して、ビット線
が接続される側の拡散層は、接合リークに関しては、そ
れほど厳しくない。
【０１８９】本実施の形態では、そこで、前記イオン注
入をキャパシタが接続される側のみに行うことにより、
ＭＯＳトランジスタのソース・ドレインの内、片側は浅
い接合深さとすることができ、トランジスターの短チャ
ネル効果や、素子間のリーク電流への悪影響を抑える事
が可能となる。以上第１〜第８の実施の形態をもとに本
発明を説明したが、本発明は上記実施の形態にとどまる
ものではなく、本発明と同様な技術思想を持つプロセス
に広く適用できることは言うまでもない。
【０１９０】上記説明では、ポリサイド電極としてＷＳ
ｉを用いたが、ＭｏＳｉやＴｉＳｉなどその他のシリサ
イドでも適用できる。また、シリサイドに限らずタング
ステン（Ｗ）やモリブデン（Ｍｏ）あるいは窒化チタン
（ＴｉＮ）やチタンタングステン（ＴｉＷ）など金属や
金属化合物も使用することが可能である。なお、金属や
金属化合物の場合には熱酸化法で酸化膜を形成するのが
困難なので、ＣＶＤ法等による酸化膜を用いればよい。
【０１９１】また、上記説明では、窒化膜との間に設け
る絶縁膜としてシリコン酸化膜の例を述べたが、シリコ
ン窒化膜の応力を緩和できるようなものであれば他の絶
縁膜でも使用できる。特に、シリコン酸窒化膜（ＳｉＯ
Ｎ）膜を用いると、シリサイド膜上では反射防止膜とし
ても使用できるため、工程短縮になって好ましい。ま
た、層間絶縁膜として、ＢＰＳＧの例を示したが、ＰＳ
Ｇやシリコン酸化膜等なども使用することができる。
【０１９２】また、エッチング方法としてウェットエッ
チング法による等方性エッチングとＲＩＥ法による異方
性エッチングを用いる例を示したが、その他等方性のプ
ラズマエッチング法や、ＥＣＲを用いたエッチング法な
ど他のエッチング手法でも、用途に合わせて適宜使用す
ることができる。また、コンタクト窓に形成するプラグ
としてリンをドープしたシリコン膜の例を示したが、ｐ
型拡散層やｐ型シリコン層上に形成するならば、ボロン
等のｐ型不純物をドープしたシリコン膜を用いればよ
い。なお、プラグとしてはシリコン膜に限られるわけで
はなく、ＷやＴｉＷなどの金属や金属化合物あるいは金
属シリサイドであっても構わない。
【０１９３】また、キャパシタ絶縁膜として窒化膜を酸
化した例を示したが、タンタル酸化膜（Ｔａ2 Ｏ5 ）や
ＰＺＴなどの高誘電体膜や強誘電体膜などを用いること
ができる。その場合には、蓄積電極や対向電極を金属に
することで、電極の自然酸化膜による容量の減少や、キ
ャパシタ絶縁膜とシリコン膜との反応を防ぐことができ
て好ましい。
【０１９４】また、シリコン膜としては、ポリシリコン
やアモルファスシリコンを用いてもよく、不純物ドープ
は、膜の成長と同時にしてもよいし、成長後に拡散法や
イオン注入法などを用いてドープしても良い。また、実
施の形態ではシリンダー型キャパシタの製造方法を例と
して示したが、スタック型やＦＩＮ型など、他のキャパ
シタ構造に適用しても構わないことは言うまでもない。
【０１９５】
【発明の効果】本発明によれば、ＭＯＳトランジスタの
信頼性を損なうことなく、さらにゲート電極を構成する
金属シリサイド膜の剥離を防止し、窒化膜スペーサーＳ
ＡＣを可能にする。本発明は、さらに、ＤＲＡＭの微細
化や製造マージンの増大、製造工程の短縮等に寄与す
る。
【図面の簡単な説明】
【図１】本発明を説明する図である。
【図２】本発明のメモリセル部を示す模式平面図であ
る。
【図３】本発明の第１の実施の形態を示す模式工程断面
図（その１）である。
【図４】本発明の第１の実施の形態を示す模式工程断面
図（その２）である。
【図５】本発明の第１の実施の形態を示す模式工程断面
図（その３）である。
【図６】本発明の第１の実施の形態を示す模式工程断面
図（その４）である。
【図７】本発明の第１の実施の形態を示す模式工程断面
図（その５）である。
【図８】本発明の第１の実施の形態を示す模式工程断面
図（その６）である。
【図９】本発明の第１の実施の形態を示す模式工程断面
図（その７）である。
【図１０】本発明の第１の実施の形態を示す模式工程断
面図（その８）である。
【図１１】本発明の第１の実施の形態を示す模式工程断
面図（その９）である。
【図１２】本発明の第１の実施の形態を示す模式工程断
面図（その１０）である。
【図１３】本発明の第１の実施の形態を示す模式工程断
面図（その１１）である。
【図１４】本発明の第１の実施の形態を示す模式工程断
面図（その１２）である。
【図１５】本発明の第２の実施の形態を示す模式工程断
面図（その１）である。
【図１６】本発明の第２の実施の形態を示す模式工程断
面図（その２）である。
【図１７】本発明の第３の実施の形態を示す模式工程断
面図（その１）である。
【図１８】本発明の第３の実施の形態を示す模式工程断
面図（その２）である。
【図１９】本発明の第３の実施の形態を示す模式工程断
面図（その３）である。
【図２０】本発明の第３の実施の形態を示す模式工程断
面図（その４）である。
【図２１】本発明の第３の実施の形態を示す模式工程断
面図（その５）である。
【図２２】本発明の第３の実施の形態の効果を説明する
模式工程断面図（その１）である。
【図２３】本発明の第３の実施の形態の効果を説明する
模式工程断面図（その２）である。
【図２４】本発明の第４の実施の形態を示す模式工程断
面図（その１）である。
【図２５】本発明の第４の実施の形態を示す模式工程断
面図（その２）である。
【図２６】本発明の第４の実施の形態を示す模式工程断
面図（その３）である。
【図２７】本発明の第４の実施の形態を示す模式工程断
面図（その４）である。
【図２８】本発明の第４の実施の形態を示す模式工程断
面図（その５）である。
【図２９】本発明の第５の実施の形態を示す模式工程断
面図（その１）である。
【図３０】本発明の第５の実施の形態を示す模式工程断
面図（その２）である。
【図３１】本発明の第６の実施の形態を示す模式工程断
面図である。
【図３２】本発明の第７の実施の形態を示す模式工程断
面図である。
【図３３】本発明の第８の実施の形態を示す模式工程断
面図である。
【図３４】窒化膜スペーサＳＡＣを説明する模式工程断
面図（その１）である。
【図３５】窒化膜スペーサＳＡＣを説明する模式工程断
面図（その２）である。
【図３６】従来技術の問題点を説明する模式工程断面図
（その１）である。
【図３７】従来技術の問題点を説明する模式工程断面図
（その２）である。
【符号の説明】
４、１９、１１４ シリコン膜 ５、２０、１１５ シリサイド膜 ６、２２ シリコン酸化膜 ７、２３、１１６ ｎ- 型不純物拡散層 ８、２４、１１７ シリコン窒化膜領域 ９、２６、１１８ ＢＰＳＧ膜 １０、２７、１１９ コンタクト窓 ２５ ｎ+ 型不純物拡散層 ２８ ｎ型不純物拡散層 ３１ コンタクト窓 ３２ シリコン膜 ３３ シリサイド膜 ３４ シリコン窒化膜 ３５ シリコン酸化膜 ３６ シリコン窒化膜領域 ３８ コンタクト窓 ３９ シリンダ型蓄積電極 ４０ キャパシタ対向電極 ４１ ＢＰＳＧ膜 ４２、４３、４４、４５ コンタクト窓 ４８、５０ シリコン酸化膜領域 ５１、５３ シリコン窒化膜 ５２、５４ ＢＰＳＧ膜 １２３ シリコン酸化膜 １２４ シリコン窒化膜

Claims (69)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも金属または金属シリサイドを
    一層含む導電層パターンと、 前記導電層パターンの側壁部に形成されたシリコン窒化
    膜以外の絶縁膜からなる第１の絶縁膜と、 前記導電層パターンの上部と導電層パターンの側壁部に
    形成された第１の絶縁膜を覆うように形成されたシリコ
    ン窒化膜からなる第２の絶縁膜とを有することを特徴と
    する半導体装置。
  2. 【請求項２】 少なくとも金属または金属シリサイドを
    一層含む導電層パターンと、 前記導電層パターンの側壁部と上部を覆うように形成さ
    れた、シリコン窒化膜以外の絶縁膜からなる第１の絶縁
    膜と、 前記導電層パターンを覆う前記第１の絶縁膜を覆うよう
    に形成されたシリコン窒化膜からなる第２の絶縁膜とを
    有することを特徴とする半導体装置。
  3. 【請求項３】 前記第１の絶縁膜は、前記導電層パター
    ンの側壁部と上部とで異なる膜で構成されていることを
    特徴とする請求項２記載の半導体装置。
  4. 【請求項４】 前記第１の絶縁膜は、前記導電層パター
    ンの側壁部に位置する前記シリコン窒化膜からなる第２
    の絶縁膜の下部にもあることを特徴とする請求項１また
    は２記載の半導体装置。
  5. 【請求項５】 前記導電層パターンはＭＩＳトランジス
    タのゲート電極を構成することを特徴とする請求項１ま
    たは２記載の半導体装置。
  6. 【請求項６】 前記第１の絶縁膜はシリコン酸化膜から
    なることを特徴とする請求項１または２記載の半導体装
    置。
  7. 【請求項７】 前記第１の絶縁膜は導電層パターン上面
    では側面よりも厚く形成されていることを特徴とする請
    求項２記載の半導体装置。
  8. 【請求項８】 前記シリコン窒化膜からなる第２の絶縁
    膜上に形成された、シリコン窒化膜とエッチング特性の
    異なる第３の絶縁膜と、 前記第３の絶縁膜に形成され、その底部の一部が前記シ
    リコン窒化膜上にかかるように形成されたコンタクト窓
    を有することを特徴とする請求項１から５記載の半導体
    装置。
  9. 【請求項９】 前記第３の絶縁膜の表面は、前記半導体
    基板に対して概ね平行となるように形成されていること
    を特徴とする請求項８記載の半導体装置。
  10. 【請求項１０】 基板上に、略平行に、かつ複数本配置
    された第１の導電層と、 第１の導電層上に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成されたシリコン窒化膜からな
    る第２の絶縁膜と、 前記第１、第２の絶縁膜を貫いて形成され、前記複数の
    第１の導電層の間に形成された第１のコンタクト窓と、 前記コンタクト窓内に形成された第２の導電層と、 前記シリコン窒化膜からなる第２の絶縁膜上に形成され
    た、前記シリコン窒化膜とエッチング特性の異なる第３
    の絶縁膜と、 前記第３の絶縁膜中に形成され、前記第２の導電層上に
    位置する第２のコンタクト窓と、 前記第２のコンタクト窓を介して前記第２の導電層と接
    続する第３の導電層とを有することを特徴とする半導体
    装置。
  11. 【請求項１１】 前記第２のコンタクト窓は前記第２の
    導電層の外側の前記第２の絶縁膜上の領域まで形成され
    ていることを特徴とする請求項１０記載の半導体装置。
  12. 【請求項１２】 前記第３の導電層は、導電体と、シリ
    コン窒化膜からなる第４の絶縁膜の積層体で構成され、
    前記第４の絶縁膜は前記第２の絶縁膜の厚さよりも大き
    いことを特徴とする請求項１０記載の半導体装置。
  13. 【請求項１３】 半導体基板上にゲート絶縁膜を介して
    形成されたＭＩＳトランジスタのゲート電極と、 前記ゲート電極の両側の基板中に形成された、ソースま
    たはドレインとなる第１と第２の不純物拡散層領域と、 前記ゲート電極と第１と第２の不純物拡散層領域を含む
    前記半導体基板上に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成されたシリコン窒化膜からな
    る第２の絶縁膜と、 前記第１と第２の絶縁膜を貫いて前記第１の不純物拡散
    層領域に到達する第１のコンタクト窓と、 前記第２の不純物拡散層領域に到達する第２のコンタク
    ト窓と、 前記第１のコンタクト窓内に形成され、前記第１の不純
    物拡散層領域上に接続された第２の導電層と、 前記第２のコンタクト窓内に形成され、前記第２の不純
    物拡散層領域上に接続された第３の導電層と、 前記第２と第３の導電層を含む前記第２の絶縁膜上に形
    成された第３の絶縁膜と、 前記第３の絶縁膜を貫き、前記第２の導電層に到達する
    第３のコンタクト窓と、 前記第３のコンタクト窓を介して前記第２の導電層と接
    続する第４の導電層とを有することを特徴とする半導体
    装置。
  14. 【請求項１４】 さらに、前記第３の絶縁膜を貫き、前
    記第２の不純物拡散層領域に接続された前記第３の導電
    層に到達する第４のコンタクト窓と、 前記第４のコンタクト窓を介して前記第３の導電層と接
    続する、蓄積電極となる第５の導電層と、 前記第５の導電層と対向して、キャパシタ絶縁膜を介し
    て形成された、対向電極となる第６の導電層を有するこ
    とを特徴とする請求項１３記載の半導体装置。
  15. 【請求項１５】 前記第５の導電層は、底面部と、基板
    に対して垂直に形成された筒状の形状を有することを特
    徴とする請求項１４記載の半導体装置。
  16. 【請求項１６】 前記第３のコンタクト窓は前記第２の
    導電層の外側の前記第２の絶縁膜上の領域まで形成され
    ていることを特徴とする請求項１３記載の半導体装置。
  17. 【請求項１７】 前記第４のコンタクト窓は前記第３の
    導電層の外側の前記第２の絶縁膜上の領域まで形成され
    ていることを特徴とする請求項１４記載の半導体装置。
  18. 【請求項１８】 前記第５の導電層の底面部の一部が前
    記第２の絶縁膜の上部と接触する部分を有することを特
    徴とする請求項１４記載の半導体装置。
  19. 【請求項１９】 前記第６の導電層の端部と前記第２の
    絶縁膜の端部とが、平面的に一致することを特徴とする
    請求項１４記載の半導体装置。
  20. 【請求項２０】 前記第４の導電層は、導電体とシリコ
    ン窒化膜からなる第４の絶縁膜の積層体で構成され、前
    記第４の絶縁膜は前記第２の絶縁膜の厚さよりも大きい
    ことを特徴とする請求項１３記載の半導体装置。
  21. 【請求項２１】 シリコン基板上にゲート絶縁膜を介し
    て形成されたＭＩＳトランジスタのゲート電極と、 前記ゲート電極の両側の基板中に形成された、ソースま
    たはドレインとなる不純物拡散層領域と、 前記ゲート電極と前記不純物拡散層領域を竦む前記シリ
    コン基板上に形成された第１の絶縁膜と、 前記第１の絶縁膜を貫いて前記不純物拡散層領域の少な
    くとも一方に到達する第１のコンタクト窓と、 前記第１のコンタクト窓内に形成され、前記不純物拡散
    層領域に接続された第２の導電層と、 前記第２の導電層を含む前記第１の絶縁膜上に形成され
    た第２の絶縁膜と、 前記第２の絶縁膜上に形成されたシリコン窒化膜からな
    る第３の絶縁膜と、 前記第２、第３の絶縁膜を貫き、前記不純物拡散層領域
    に接続された前記第２の導電層に到達する第２のコンタ
    クト窓と、 前記第２のコンタクト窓を介して前記第２の導電層と接
    続し、底面部と、基板に対して垂直に形成された筒状の
    形状を有し、蓄積電極となる第３の導電層と、 前記第３の導電層と対向して、キャパシタ絶縁膜を介し
    て形成され、かつ、一部は前記第３の絶縁膜の表面とキ
    ャパシタ絶縁膜を介して接触する第４の導電層とを有す
    ることを特徴とする半導体装置。
  22. 【請求項２２】 前記第４の導電層の端部と前記第３の
    絶縁膜の端部とが、平面的に一致することを特徴とする
    請求項２１記載の半導体装置。
  23. 【請求項２３】 基板からの距離の異なるレベルに形成
    された第１と第２の導電層と、 前記第１と第２の導電層を含む前記基板上に形成された
    第１の絶縁膜と、 前記第１の絶縁膜を貫いて前記第１の導電層の表面が露
    出するように形成された第１のコンタクト窓と、 前記第１の絶縁膜と前記第２の導電層を貫いて形成され
    た第２のコンタクト窓と、 少なくとも前記第１、第２のコンタクト窓の中に形成さ
    れ、前記第１のコンタクト窓を通して前記第１の導電層
    の表面と接続され、前記第２のコンタクト窓を通して前
    記第２の導電層の側壁部と接続される第３の導電層とを
    有し、 前記第１の絶縁膜表面から前記第１の導電層までの深さ
    をＤ１、前記第１の絶縁膜表面から前記第２の導電層ま
    での深さをＤ２としたとき、Ｄ１はＤ２より大であるこ
    とを特徴とする半導体装置。
  24. 【請求項２４】 前記第２の導電層の下には、前記第１
    の絶縁膜とエッチング特性の異なる第２の絶縁膜を有し
    ていることを特徴とする請求項２３記載の半導体装置。
  25. 【請求項２５】 前記第２のコンタクト窓は前記第１の
    絶縁膜と前記第２の導電層と前記第２の絶縁膜とを貫く
    ように形成されていることを特徴とする請求項２４記載
    の半導体装置。
  26. 【請求項２６】 前記第２の絶縁膜はシリコン窒化膜で
    あることを特徴とする請求項２４または２５記載の半導
    体装置。
  27. 【請求項２７】 基板からの距離の異なるレベルに形成
    された第１と第２と第３の導電層と、 前記第１と第２と第３の導電層を含む前記基板上に形成
    された第１の絶縁膜と、 前記第２の導電層の下に形成された、前記第１の絶縁膜
    とエッチング特性の異なる第２の絶縁膜と、 前記第３の導電層の上に形成された前記第２の絶縁膜と
    同じエッチング特性を有する第３の絶縁膜と、 前記第１の絶縁膜を貫いて前記第１の導電層の表面が露
    出するように形成された第１のコンタクト窓と、 前記第１の絶縁膜と前記第２の導電層と前記第２の絶縁
    膜とを貫いて形成された第２のコンタクト窓と、 前記第１の絶縁膜と前記第３の絶縁膜を貫いて前記第３
    の導電層の表面が露出するように形成された第３のコン
    タクト窓と、 前記第１のコンタクト窓を介して前記第１の導電層の表
    面と接続され、前記第２のコンタクト窓を介して前記第
    ２の導電層の側壁部と接続され、前記第３のコンタクト
    窓を介して前記第３の導電層の表面と接続される第４の
    導電層とを有し、 前記第１の絶縁膜表面から前記第１の導電層までの深さ
    をＤ１、前記第１の絶縁膜表面から前記第２の導電層ま
    での深さをＤ２、前記第１の絶縁膜表面から前記第３の
    導電層までの深さをＤ３としたとき、Ｄ１＞Ｄ３＞Ｄ２
    であることを特徴とする半導体装置。
  28. 【請求項２８】 前記第２および第３の絶縁膜がシリコ
    ン窒化膜であることを特徴とする請求項２７記載の半導
    体装置。
  29. 【請求項２９】 前記第１の絶縁膜の表面が、基板とほ
    ぼ平行になるように平坦化されたことを特徴とする請求
    項２３または２７記載の半導体装置。
  30. 【請求項３０】 前記第２の導電層がメモリセルのキャ
    パシタ対向電極であることを特徴とする請求項２３また
    は２７記載の半導体装置。
  31. 【請求項３１】 基板上に略平行に、かつ複数本配置さ
    れた第１の導電層と、 前記第１の導電層を覆うように
    設けられた第１の絶縁膜と、 前記隣接する第１の導電層間を埋め込み、前記第１の絶
    縁膜の上面と一致する、前記基板と平行な面を持つ第２
    の絶縁膜と、 前記第２の絶縁膜に設けられ、その底部の一部が前記第
    １の絶縁膜上にかかるように形成されたコンタクト窓を
    有することを特徴とする半導体装置。
  32. 【請求項３２】 基板上に略平行に、かつ複数本配置さ
    れ、基板からの距離のレベルが複数ある第１の導電層
    と、 前記第１の導電層を覆うように設けられた第１の絶縁膜
    と、 前記隣接する第１の導電層間を埋め込み、前記第１の絶
    縁膜の基板からの距離のレベルが最も大きい第１の絶縁
    膜の上面と一致する、前記基板と平行な面を持つ第２の
    絶縁膜を有することを特徴とする半導体装置。
  33. 【請求項３３】 前記第２の絶縁膜に設けられ、その底
    部の一部が前記第１の絶縁膜上にかかるように形成され
    たコンタクト窓を有することを特徴とする請求項３２記
    載の半導体装置。
  34. 【請求項３４】 前記第１の絶縁膜はシリコン窒化膜で
    あることを特徴とする請求項３１または３２記載の半導
    体装置。
  35. 【請求項３５】 前記基板からの距離のレベルが大きい
    第１の絶縁膜はフィールド絶縁膜上に形成され、前記基
    板からの距離のレベルが最も小さい第１の導電層は活性
    領域上に形成されていることを特徴とする請求項３２記
    載の半導体装置。
  36. 【請求項３６】 前記第１の導電層はＤＲＡＭのビット
    ラインを構成することを特徴とする請求項３１記載の半
    導体装置。
  37. 【請求項３７】 前記第１の導電層はＤＲＡＭのワード
    ラインを構成することを特徴とする請求項３２記載の半
    導体装置。
  38. 【請求項３８】 シリコン基板上にゲート絶縁膜を介し
    て形成されたＭＩＳトランジスタのゲート電極と、 前記ゲート電極の両側の基板中に形成された、ソースま
    たはドレインとなる第１と第２の不純物拡散層領域と、 前記ゲート電極と第１と第２の不純物拡散層領域を竦む
    前記シリコン基板上に形成された絶縁膜と、 前記絶縁膜を貫いて前記第１と第２の不純物拡散層領域
    にそれぞれ到達するコンタクト窓と、 前記コンタクト窓を介して、前記第１と第２の不純物拡
    散層領域上にそれぞれ接続された、同一の導電層から形
    成された第１と第２の導電層と、 前記第１の導電層を介して前記第１の不純物拡散領域に
    接続されたビット線と、 前記第２の導電層を介して前記第２の不純物拡散領域に
    接続されたキャパシタ蓄積電極とを有し、 前記第２の不純物拡散層の濃度は前記第１の不純物拡散
    層の濃度よりも大であることを特徴とする半導体装置。
  39. 【請求項３９】 シリコン基板上にゲート絶縁膜を介し
    て形成されたＭＩＳトランジスタのゲート電極と、 前記ゲート電極の両側の基板中に形成された、同じ不純
    物濃度を有する、ソースまたはドレインとなる第１と第
    ２の不純物拡散層領域と、 前記ゲート電極と第１と第２の不純物拡散層領域上に形
    成された絶縁膜と、 前記絶縁膜を貫いて前記第１と第２の不純物拡散層領域
    にそれぞれ到達するコンタクト窓と、 前記第２の不純物拡散領域上に位置する前記コンタクト
    窓の下部の基板中に形成された、前記第２の不純物拡散
    層領域と同導電型の第３の不純物拡散層領域と、 前記コンタクト窓を介して、前記第１の不純物拡散領域
    と接続された第１の導電層と、 前記コンタクト窓と前記第３の不純物拡散層を介して前
    記第２の不純物拡散層領域上に接続された前記第１の導
    電層と同一の導電層から形成された第２の導電層と、 前記第１の導電層を介して前記第１の不純物拡散領域に
    接続されたビット線と、 前記第２の導電層を介して前記第２の不純物拡散領域に
    接続されたキャパシタ蓄積電極とを有し、 前記第３の不純物拡散層領域の不純物濃度は、前記第１
    および第２の不純物拡散層領域の不純物濃度よりも大で
    あることを特徴とする半導体装置。
  40. 【請求項４０】 半導体基板上に少なくとも金属シリサ
    イドを一層含む導電層を形成する工程と、 前記導電層上に第１のシリコン窒化膜を形成する工程
    と、 前記導電層と前記第１のシリコン窒化膜からなる積層体
    をパターニングする工程と、 熱酸化法により、前記導電層の側壁部に酸化膜を形成す
    る工程と、 前記パターニングされた積層体および側壁の酸化膜を含
    む前記半導体基板上に第２のシリコン窒化膜を形成する
    工程と、 前記第２のシリコン窒化膜を異方性エッチングして、前
    記側壁の酸化膜を含む前記積層体の側壁に第２のシリコ
    ン窒化膜からなるサイドウォールを形成する工程とを含
    むことを特徴とする半導体装置の製造方法。
  41. 【請求項４１】 半導体基板上に少なくとも金属シリサ
    イドを一層含む導電層を形成する工程と、 前記導電層上に第１の絶縁膜と第１のシリコン窒化膜を
    順次形成する工程と、前記導電層と前記第１の絶縁膜と
    前記第１のシリコン窒化膜からなる積層体をパターニン
    グする工程と、 熱酸化法により、導電層の側壁部に酸化膜を形成する工
    程と、 前記パターニングされた積層体および側壁の酸化膜を含
    む前記半導体基板上に第２のシリコン窒化膜を形成する
    工程と、 前記第２のシリコン窒化膜を異方性エッチングして、前
    記側壁の酸化膜を含む前記積層体の側壁に第２のシリコ
    ン窒化膜からなるサイドウォールを形成する工程とを含
    むことを特徴とする半導体装置の製造方法。
  42. 【請求項４２】 前記第１の絶縁膜は前記酸化膜よりも
    その膜厚が厚くなるように形成することを特徴とする請
    求項４１記載の半導体装置の製造方法。
  43. 【請求項４３】 さらに、第２の絶縁膜を形成する工程
    と、前記第２の絶縁膜を貫き、さらに、その底部の一部
    が少なくとも前記第２のシリコン窒化膜の一部の上にく
    るように、コンタクト窓を開口する工程とを有すること
    を特徴とする、請求項４０または４１記載の半導体装置
    の製造方法。
  44. 【請求項４４】 前記第２の絶縁膜を形成後、平坦化処
    理をする工程を含むことを特徴とする請求項４３記載の
    半導体装置の製造方法。
  45. 【請求項４５】 前記第１の絶縁膜は、熱酸化法または
    気相成長法によって形成することを特徴とする請求項４
    １記載の半導体装置の製造方法。
  46. 【請求項４６】 前記第１の絶縁膜は、熱酸化法と気相
    成長法で形成した積層膜であることを特徴とする請求項
    ４１記載の半導体装置の製造方法。
  47. 【請求項４７】 半導体基板上にゲート絶縁膜と第１の
    導電膜を形成し、パターニングしてＭＩＳトランジスタ
    のゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記基板中にソースまた
    はドレインとなる不純物拡散層領域を形成する工程と、 前記ゲート電極を含む前記半導体基板上に第１の絶縁膜
    を形成する工程と、 前記第１の絶縁膜上にシリコン窒化膜からなる第２の絶
    縁膜を形成する工程と、 前記第２の絶縁膜と第１の絶縁膜を選択的に順次エッチ
    ングして前記不純物拡散層領域の少なくとも一方に達す
    る第１のコンタクト窓を形成する工程と、 前記第１のコンタクト窓内に第２の導電層を形成する工
    程と、 前記第２の導電層を含む前記第２の絶縁膜上に第３の絶
    縁膜を形成する工程と、 前記第３の絶縁膜を貫き、前記第２の導電層に接続する
    第２のコンタクト窓を形成する工程と、 前記コンタクト窓を介して前記第２の導電層と接続する
    第３の導電層を形成する工程を有することを特徴とする
    半導体装置の製造方法。
  48. 【請求項４８】 前記第３の導電層は導電層とシリコン
    窒化膜の積層体からなり、前記シリコン窒化膜を前記第
    ２の絶縁膜よりも厚く形成する工程を有することを特徴
    とする請求項４７記載の半導体装置の製造方法。
  49. 【請求項４９】 さらに、全面に第４の絶縁膜を形成す
    る工程と、 前記第３の導電層が形成されていない前記第２の導電層
    上の前記第４の絶縁膜と第３の絶縁膜を選択的に除去し
    て前記第２の導電層に到達する第３のコンタクト窓を形
    成する工程と、 前記第３のコンタクト窓の底面および側面に選択的に第
    ４の導電層を形成する工程と、 前記第４の導電層をマスクとし、前記第２の絶縁膜をエ
    ッチングストッパとして前記第４の絶縁膜を除去して、
    前記第４の導電層を筒状に露出させる工程と、 前記第４の導電層の表面に第５の絶縁膜を形成する工程
    と、 前記第５の絶縁膜を含む半導体基板上に第５の導電層を
    形成する工程と、 前記第５の導電層を少なくとも前記第４の導電層を含む
    領域の一部を残して選択的に除去する工程とを有するこ
    とを特徴とする請求項４７記載の半導体装置の製造方
    法。
  50. 【請求項５０】 さらに、第３の導電層の上部および側
    壁部を覆うシリコン窒化膜からなる第６の絶縁膜を形成
    する工程と、 前記第２の絶縁膜と前記第６の絶縁膜をエッチングスト
    ッパとして前記第４の絶縁膜を除去する工程を有するこ
    とを特徴とする請求項４９記載の半導体装置の製造方
    法。
  51. 【請求項５１】 前記第５の導電層を選択的に除去する
    工程は、同一のマスクを用いて前記第５の導電層と前記
    第５の絶縁膜と前記第２の絶縁膜を除去する工程を含む
    ことを特徴とする請求項４９記載の半導体装置の製造方
    法。
  52. 【請求項５２】 基板上に第１の導電層と第１の絶縁膜
    とシリコン窒化膜からなる第２の絶縁膜と第３の絶縁膜
    を順次形成する工程と、 前記第３、第２、第１の絶縁膜を順次エッチングして第
    １の導電層に達するコンタクト窓を形成する工程と、 前記コンタクト窓の底面および側面に選択的に第２の導
    電膜を形成する工程と、 前記第２の導電層をマスクとし、前記第２の絶縁膜をエ
    ッチングストッパとして前記第３の絶縁膜を除去して、
    前記第２の導電層を筒状に露出させる工程と、 前記第２の導電層の表面に第４の絶縁膜を形成する工程
    と、 前記第４の絶縁膜を含む半導体基板上に第３の導電層を
    形成する工程と、 前記第３の導電層を少なくとも前記第２の導電層を含む
    領域の一部を残して選択的に除去する工程とを有するこ
    とを特徴とする半導体装置の製造方法。
  53. 【請求項５３】 前記第３の導電層を選択的に除去する
    工程は、同一のマスクを用いて前記第３の導電層と前記
    第４の絶縁膜と前記第２の絶縁膜を除去する工程を含む
    ことを特徴とする請求項５２記載の半導体装置の製造方
    法。
  54. 【請求項５４】 半導体基板上にゲート絶縁膜と第１の
    導電膜を形成し、パターニングしてＭＩＳトランジスタ
    のゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記基板中にソースまた
    はドレインとなる不純物拡散層領域を形成する工程と、 前記ゲート電極を含む前記半導体基板上に第１の絶縁膜
    を形成する工程と、 前記第１の絶縁膜を選択的にエッチングして前記不純物
    拡散層領域に達する第１のコンタクト窓を形成する工程
    と、 前記第１のコンタクト窓内に第２の導電層を形成する工
    程と、 前記第２の導電層を含む前記第１の絶縁膜上に第２の絶
    縁膜を形成する工程と、 前記第２の絶縁膜を貫き、前記第２の導電層に接続する
    第２のコンタクト窓を形成する工程と、 前記第２のコンタクト窓を介して前記第２の導電層と接
    続する第３の導電層を形成する工程と、 前記第３の導電層を含む前記半導体基板上に、第３の絶
    縁膜とシリコン窒化膜からなる第４の絶縁膜と第５の絶
    縁膜を順次形成する工程と、 前記第３の導電層が形成されていない前記第２の導電層
    上の前記第５、第４、第３および第２の絶縁膜を順次選
    択的に除去して前記第２の導電層に到達する第３のコン
    タクト窓を形成する工程と、 前記第３のコンタクト窓の底面および側面に選択的に第
    ４の導電層を形成する工程と、 前記第４の導電層をマスクとし、前記第４の絶縁膜をエ
    ッチングストッパとして前記第５の絶縁膜を除去して、
    前記第４の導電層を筒状に露出させる工程と、 前記第４の導電層の表面に第６の絶縁膜を形成する工程
    と、 前記第６の絶縁膜を含む半導体基板上に第５の導電層を
    形成する工程と、 前記第５の導電層を少なくとも前記第４の導電層を含む
    領域の一部を残して選択的に除去する工程とを有するこ
    とを特徴とする半導体装置の製造方法。
  55. 【請求項５５】 前記第４の導電層は蓄積電極となるよ
    うに形成し、前記第５の導電層はキャパシタ対向電極と
    なるように形成し、前記第６の絶縁膜はキャパシタ絶縁
    膜となるように形成してキャパシタを構成する工程と、 前記キャパシタを配置したメモリセル領域とそれ以外の
    周辺領域を含む前記半導体基板上に第７の絶縁膜を形成
    する工程と、 前記メモリセル領域と前記周辺領域との高低差をなくす
    ように前記第７の絶縁膜を平坦化する工程とを有するこ
    とを特徴とする請求項５４記載の半導体装置の製造方
    法。
  56. 【請求項５６】 前記第５の導電層を選択的に除去する
    工程は、同一のマスクを用いて前記第５の導電層と前記
    第６の絶縁膜と前記第４の絶縁膜を除去する工程を含む
    ことを特徴とする請求項５５記載の半導体装置の製造方
    法。
  57. 【請求項５７】 半導体基板上に第１の導電層を形成す
    る工程と、 前記第１の導電層上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に第２の導電層を形成する工程と、 前記第２の導電層を含む半導体基板上に第２の絶縁膜を
    形成する工程と、 前記第２の絶縁膜上にコンタクト窓形成用のマスクを形
    成する工程と、 前記マスクを用いて前記第２の絶縁膜と前記第１の絶縁
    膜を順次エッチングして第１の導電層上にコンタクト窓
    を形成するとともに、前記第２の絶縁膜と前記第２の導
    電層を順次エッチングして前記第２の導電層を貫くコン
    タクト窓を形成することを特徴とする半導体装置の製造
    方法。
  58. 【請求項５８】 前記第２の絶縁膜は表面が概ね平坦に
    なるように平坦化する工程を含むことを特徴とする請求
    項５７記載の半導体装置の製造方法。
  59. 【請求項５９】 半導体基板上に第１の導電層を形成す
    る工程と、 前記第１の導電層上に第１の絶縁膜と、シリコン窒化膜
    からなる第２の絶縁膜を順次形成する工程と、 前記第２の絶縁膜上に第２の導電層を形成する工程と、 少なくとも前記第１の導電層のコンタクト領域を含む領
    域の前記第２の絶縁膜を選択的に除去する工程と、 前記第２の絶縁膜と前記第１の絶縁膜と前記第２の導電
    層を含む前記半導体基板上に、第３の絶縁膜を形成する
    工程と、 前記第３の絶縁膜上にコンタクト窓形成用のマスクを形
    成する工程と、 前記マスクを用いて前記第３の絶縁膜と前記第１の絶縁
    膜を順次エッチングして第１の導電層上にコンタクト窓
    を形成するとともに、前記第３の絶縁膜と前記第２の導
    電層を順次エッチングして前記第２の導電層を貫くコン
    タクト窓を形成することを特徴とする半導体装置の製造
    方法。
  60. 【請求項６０】 前記第３の絶縁膜は表面が概ね平坦に
    なるように平坦化する工程を含むことを特徴とする請求
    項５９記載の半導体装置の製造方法。
  61. 【請求項６１】 半導体基板上に第１の導電層を形成す
    る工程と、 前記第１の導電層上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に、第２の導電層上にシリコン窒化
    膜からなる第２の絶縁膜を有する積層体を形成する工程
    と、 前記積層体と前記第１の絶縁膜を含む前記半導体基板上
    に、第３の絶縁膜と、 シリコン窒化膜からなる第４の絶縁膜を形成する工程
    と、 前記第４の絶縁膜上に第３の導電層を形成する工程と、 少なくとも前記第１と第２の導電層のコンタクト領域を
    含む領域の前記第４の絶縁膜を選択的に除去する工程
    と、 前記第４の絶縁膜と前記第３の絶縁膜と前記第３の導電
    膜を含む前記半導体基板上に、第５の絶縁膜を形成する
    工程と、 前記第５の絶縁膜上にコンタクト窓形成用のマスクを形
    成する工程と、 前記マスクを用いて前記第５の絶縁膜と前記第３の絶縁
    膜と前記第１の絶縁膜を順次エッチングして第１の導電
    層上にコンタクト窓を形成するとともに、前記第５の絶
    縁膜と前記第３の絶縁膜と前記第２の絶縁膜を順次エッ
    チングして前記第２導電層上にコンタクト窓を形成し、
    さらに前記第５の絶縁膜と前記第３の導電層と第４の絶
    縁膜を順次エッチングして前記第２の導電層を貫くコン
    タクト窓を形成する工程とを有することを特徴とする半
    導体装置の製造方法。
  62. 【請求項６２】 前記第５の絶縁膜は表面が概ね平坦に
    なるように平坦化する工程を含むことを特徴とする請求
    項６１記載の半導体装置の製造方法。
  63. 【請求項６３】 半導体基板上に第１の導電層と第１の
    絶縁膜を順次形成する工程と、 前記第１の絶縁膜と前記第１の導電層からなる積層体を
    略平行に配置するようにパターニングする工程と、 前記積層体を含む前記半導体基板上に第２の絶縁膜を形
    成し、異方性エッチングを行なって積層体の側壁にサイ
    ドウォールを形成する工程と、 前記第１および第２の絶縁膜に覆われた前記第１の導電
    層を含む前記半導体基板上に第３の絶縁膜を形成する工
    程と、 前記第３の絶縁膜を前記第１の絶縁膜をストッパーとし
    て、ＣＭＰ法により平坦化する工程と、 前記第３の絶縁膜の一部を除去し、その底部の一部が少
    なくとも前記第２の絶縁膜の一部の上にくるように、コ
    ンタクト窓を形成することを特徴とする半導体装置の製
    造方法。
  64. 【請求項６４】 半導体基板に素子分離用の絶縁膜を形
    成して活性領域を画定する工程と、 前記素子分離用絶縁膜と活性領域を含む前記半導体基板
    上に第１の導電層と第１の絶縁膜を順次形成する工程
    と、 前記第１の絶縁膜と前記第１の導電層からなる積層体を
    略平行に配置するようにパターニングする工程と、 前記積層体を含む前記半導体基板上に第２の絶縁膜を形
    成し、異方性エッチングを行なって積層体の側壁にサイ
    ドウォールを形成する工程と、 前記第１および第２の絶縁膜に覆われた前記第１の導電
    層と素子分離用絶縁膜を含む前記半導体基板上に第３の
    絶縁膜を形成する工程と、 前記第３の絶縁膜を前記素子分離用絶縁膜上の前記第１
    の絶縁膜をストッパーとして、ＣＭＰ法により平坦化す
    る工程とを有することを特徴とする半導体装置の製造方
    法。
  65. 【請求項６５】 さらに、前記活性領域上の前記第３の
    絶縁膜の一部を除去し、その底部の一部が少なくとも前
    記第２の絶縁膜の一部の上にくるように、コンタクト窓
    を形成することを特徴とする請求項６４記載の半導体装
    置の製造方法。
  66. 【請求項６６】 前記第１および第２の絶縁膜はシリコ
    ン窒化膜であることを特徴とする請求項６３または６４
    記載の半導体装置の製造方法。
  67. 【請求項６７】 一導電型半導体基板上にゲート酸化膜
    とゲート電極を形成する工程と、 前記ゲート電極をマスクとして、前記一導電型基板中に
    反対導電型の第１の不純物をイオン注入してゲート電極
    の両側に、ソース・ドレインとなる第１と第２の不純物
    拡散層領域を形成する工程と、 前記一導電型基板上に前記ゲート電極を覆うように絶縁
    膜を形成する工程と、 前記絶縁膜の一部をエッチングして前記第１の不純物拡
    散層領域に達する第１のコンタクト窓と、前記第２の不
    純物拡散層領域に達する第２のコンタクト窓を形成する
    工程と、 前記第２のコンタクト窓をマスク部材で覆う工程と、 前記マスク部材および前記絶縁膜をマスクとして、前記
    第１のコンタクト窓に露出した前記第１の拡散層領域
    に、反対導電型の第２の不純物をイオン注入し、 第３の不純物拡散層領域を形成する工程と、 前記第１のコンタクト窓を介して、前記第３および第１
    の不純物拡散層領域に接続される第１の導電層と、前記
    第２のコンタクト窓を介して、前記第２の不純物拡散層
    領域に接続される第２の導電層を形成する工程と、 前記第１の導電層を介して前記第３および第１の不純物
    拡散層領域に接続されるＤＲＡＭの蓄積電極を形成する
    工程と、 前記第２の導電層を介して前記第２の不純物拡散層領域
    に接続されるＤＲＡＭのビット線を形成する工程とを有
    することを特徴とする、半導体装置の製造方法。
  68. 【請求項６８】 前記マスク部材はレジストからなるこ
    とを特徴とする請求項６７記載の半導体装置の製造方
    法。
  69. 【請求項６９】 前記第２の不純物のイオン注入のドー
    ズ量は、前記第１の不純物のイオン注入のドーズ量より
    も大きいことを特徴とする請求項６７記載の半導体装置
    の製造方法。
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