JPS6313362A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6313362A JPS6313362A JP61155980A JP15598086A JPS6313362A JP S6313362 A JPS6313362 A JP S6313362A JP 61155980 A JP61155980 A JP 61155980A JP 15598086 A JP15598086 A JP 15598086A JP S6313362 A JPS6313362 A JP S6313362A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体装置の製造方法に於いて、トレンチ内
に絶縁膜及び埋め込み電極を形成し、その絶縁膜及び埋
め込み電極を深さ方向に一部除去して前記トレンチ内に
半導体基板の一部を表出させ、選択的成長法を適用して
前記トレンチ内にシリコン膜或いは金属膜を成長させて
前記埋め込み電極と前記露出された半導体基板の一部と
を接続することに依り、素子の微細化、表面平坦化、工
程簡素化、浅い接合の形成などを可能にしたものである
。
に絶縁膜及び埋め込み電極を形成し、その絶縁膜及び埋
め込み電極を深さ方向に一部除去して前記トレンチ内に
半導体基板の一部を表出させ、選択的成長法を適用して
前記トレンチ内にシリコン膜或いは金属膜を成長させて
前記埋め込み電極と前記露出された半導体基板の一部と
を接続することに依り、素子の微細化、表面平坦化、工
程簡素化、浅い接合の形成などを可能にしたものである
。
本発明は、トレンチ（ｔｒｅｎｃｈ） ・キャパシタ
或いは素子間分離用トレンチを有する半導体装置を製造
するのに好適な方法に関する。
或いは素子間分離用トレンチを有する半導体装置を製造
するのに好適な方法に関する。
例えば、グイナミソク・ランダム・アクセス・メモリ
（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅ ｓ
ｓ ｍｅｍｏ ｒ ｙ ： ＤＲＡＭ）を設計する際
、狭い面積の中に、従来と同程度の容量を有する情報蓄
積用キャパシタを作らなければならない。即ち、α線ソ
フト・エラーを防止する為には、ＬＭビットＤＲＡＭと
云えども情報蓄積用キャパシタの容量を小さくすること
はできない。因に、その容量は、通常、４０〜５０（ｆ
Ｆ）以上である。
（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅ ｓ
ｓ ｍｅｍｏ ｒ ｙ ： ＤＲＡＭ）を設計する際
、狭い面積の中に、従来と同程度の容量を有する情報蓄
積用キャパシタを作らなければならない。即ち、α線ソ
フト・エラーを防止する為には、ＬＭビットＤＲＡＭと
云えども情報蓄積用キャパシタの容量を小さくすること
はできない。因に、その容量は、通常、４０〜５０（ｆ
Ｆ）以上である。
そこで、種々な構造の情報蓄積用キャパシタが実現され
ているが、その一つにトレンチ・キャパシタが知られて
いる。
ているが、その一つにトレンチ・キャパシタが知られて
いる。
トレンチ・キャパシタは、半導体基板に溝を掘り、その
堀りを利用してキャパシタを形成するものであり、溝の
側壁にもキャパシタ部分が形成される為、セル面積が小
さくしても大きな容量が得られる。
堀りを利用してキャパシタを形成するものであり、溝の
側壁にもキャパシタ部分が形成される為、セル面積が小
さくしても大きな容量が得られる。
第６図乃至第１０図は従来技術を解説する為の工程要所
に於けるＤＲＡＭの要部切断側面図を表し、以下、これ
等の図を参照しつつ説明する。
に於けるＤＲＡＭの要部切断側面図を表し、以下、これ
等の図を参照しつつ説明する。
第６図参照
（１）ｐ型シリコン半導体基板１に二酸化シリコン（Ｓ
ｉＯｚ）からなる素子間分離絶縁膜２を形成する。
ｉＯｚ）からなる素子間分離絶縁膜２を形成する。
（２）適当なマスクを形成してからイオン注入法を適用
して例えばＡｓの打ち込みを行い、これを活性化する熱
処理を行ってｎ ！ｐ型コンタク） ＬＱ域１０を形成
する。
して例えばＡｓの打ち込みを行い、これを活性化する熱
処理を行ってｎ ！ｐ型コンタク） ＬＱ域１０を形成
する。
このｎ＋型コンタクト領域１０は、後の工程で明らかに
なるが、情報蓄積用キャパシタとトランスファ・ゲート
・トランジスタとを導電接続する役割を果たすものであ
る。
なるが、情報蓄積用キャパシタとトランスファ・ゲート
・トランジスタとを導電接続する役割を果たすものであ
る。
（３）前記（２）で用いたマスクを除去してから、ｎ＋
型コンタクトＳｉ域１０内の一部表面を露出させる開口
を持つ適当なマスクを新たに形成し、反応性イオン・エ
ツチング（ｒｅａｃｔｉｖｅｉｏｎ ｅｔｃｈｉｎｇ
：ＲＩＥ）法を適用して基板１の選択的エツチングを行
い、例えば幅１ 〔μｍ〕程度、深さ４〜５〔μｍ〕程
度の溝ＩＡを形成する。
型コンタクトＳｉ域１０内の一部表面を露出させる開口
を持つ適当なマスクを新たに形成し、反応性イオン・エ
ツチング（ｒｅａｃｔｉｖｅｉｏｎ ｅｔｃｈｉｎｇ
：ＲＩＥ）法を適用して基板１の選択的エツチングを行
い、例えば幅１ 〔μｍ〕程度、深さ４〜５〔μｍ〕程
度の溝ＩＡを形成する。
従って、’Ｉｎ Ｉ Ａの周囲表面にはｎ＋型コンタク
ト領域１０が存在する構成となる。
ト領域１０が存在する構成となる。
（４）熱酸化法を適用して溝ＩＡ内を含む全面に例えば
厚さ１５０ 〔人〕程度の５ｉ０２からなる絶縁膜３を
形成する。尚、この絶縁膜３がトレンチ・キャパシタを
構成する為の誘電体であるることは云うまでもない。
厚さ１５０ 〔人〕程度の５ｉ０２からなる絶縁膜３を
形成する。尚、この絶縁膜３がトレンチ・キャパシタを
構成する為の誘電体であるることは云うまでもない。
第７図参照
（５）化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐ。
ｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用して例
えば厚さ１ 〔μｍ〕程度のｎ型不純物を含有した多結
晶シリコン膜４を形成する。尚、多結晶シリコン膜４は
、当初、ノン・ドープで形成した後、イオン注入法など
を適用してドーピングすることも可能である。
えば厚さ１ 〔μｍ〕程度のｎ型不純物を含有した多結
晶シリコン膜４を形成する。尚、多結晶シリコン膜４は
、当初、ノン・ドープで形成した後、イオン注入法など
を適用してドーピングすることも可能である。
この工程に依り、溝は多結晶シリコンで埋められる。
（６）例えばＲＩＥ法を適用して多結晶シリコン膜４の
全面エツチングを行い、絶縁膜３の表面が露出したとこ
ろで停止する。
全面エツチングを行い、絶縁膜３の表面が露出したとこ
ろで停止する。
これに依り、多結晶シリコン膜４は溝ＩＡ内にのみ残る
。尚、溝ＩＡを埋めている多結晶シリコン膜４を埋め込
み電極と呼んでいる。
。尚、溝ＩＡを埋めている多結晶シリコン膜４を埋め込
み電極と呼んでいる。
第８図参照
（７）通常のフォト・リソグラフィ技術を適用して絶縁
膜３の選択的エツチングを行い、トレンチ・キャパシタ
とトランスファ・ゲート・トランジスタとを導電接続す
る為の開口３Ａを形成する。
膜３の選択的エツチングを行い、トレンチ・キャパシタ
とトランスファ・ゲート・トランジスタとを導電接続す
る為の開口３Ａを形成する。
第９図参照
＜８ｊＣＶＤ法を適用することに依り、例えば厚さ３０
００ （人〕程度の多結晶シリコン膜４′を形成する。
００ （人〕程度の多結晶シリコン膜４′を形成する。
この多結晶シリコン膜４′には 成長時或い成長後にｎ
型不純物を導入しておくものとする。
型不純物を導入しておくものとする。
（９）多結晶シリコン膜４′のパターニングを行い、溝
を埋めている多結晶シリコン膜４及びトランスファ・ゲ
ート・トランジスタと導電接続する為の部分を残して他
を除去する。
を埋めている多結晶シリコン膜４及びトランスファ・ゲ
ート・トランジスタと導電接続する為の部分を残して他
を除去する。
αω 熱酸化法を適用して多結晶シリコン膜４上に例え
ば厚さ２０００ （人〕程度の５ｉＣ１４からなる絶
縁膜５を形成する。尚、この際、絶縁膜３も若干厚くな
ることは云うまでもない。
ば厚さ２０００ （人〕程度の５ｉＣ１４からなる絶
縁膜５を形成する。尚、この際、絶縁膜３も若干厚くな
ることは云うまでもない。
第１０図参照
αυ フッ酸をエッチャントとする浸漬法を適用して表
出されている絶縁膜３を除去する。
出されている絶縁膜３を除去する。
叩 熱酸化法を適用して全面に例えば厚さ２００〔人〕
程度のＳ ｉ０２からなる絶縁膜を形成する。
程度のＳ ｉ０２からなる絶縁膜を形成する。
０ｍＣＶＤ法を適用して例えば厚さ３０００〜４０００
（人〕程度の不純物を含有した多結晶シリコン膜を形
成する。
（人〕程度の不純物を含有した多結晶シリコン膜を形
成する。
Ｑ４）ＣＶＤ法を適用して例えば厚さ３０００ ［人〕
程度のＳ ｉ０２からなる絶縁膜を形成する。
程度のＳ ｉ０２からなる絶縁膜を形成する。
αω 通常のフォト・リソグラフィ技術を適用して前記
（２）に於いて形成した絶縁膜、その下地である多結晶
シリコン膜、更にその下地である絶縁膜のパターニング
を行いゲート電極頂面を覆う絶縁膜８、ゲート電極７、
ゲート絶縁膜６とする。
（２）に於いて形成した絶縁膜、その下地である多結晶
シリコン膜、更にその下地である絶縁膜のパターニング
を行いゲート電極頂面を覆う絶縁膜８、ゲート電極７、
ゲート絶縁膜６とする。
０６１ＣＶＤ法を適用して全面に例えば厚さ３０００〔
人〕程度のＳ ｉ Ｏ２からなる絶縁膜を形成する。
人〕程度のＳ ｉ Ｏ２からなる絶縁膜を形成する。
α７１ＲＩＥ法を適用して００で形成した絶縁膜の異方
性エツチングを行いゲート電極側面を覆う絶縁膜８′を
形成する。
性エツチングを行いゲート電極側面を覆う絶縁膜８′を
形成する。
ａｇ＋ イオン注入法を適用して例えばＡｓイオンの
打ち込みを行ってから熱処理してｎ＋型ソース領域９並
びにｎ＋型ドレイン領域１１を形成する。
打ち込みを行ってから熱処理してｎ＋型ソース領域９並
びにｎ＋型ドレイン領域１１を形成する。
これに依り、ｎ＋型ソース領域９はｎ＋型コンタクト領
域ｌＯと結合されるので、結局、埋め込み電極である多
結晶シリコンＭｌ ４は多結晶シリコン膜４′、絶縁膜
３の開口３Ａ、ｎ＋型コンタクト領域ｌＯを介してｎ＋
型ソース領域８と接続されたことになる。従って、一方
の電極、即ち、セル・プレートを基板１とし、誘電体を
絶縁膜３とし、他方の電極を多結晶シリコン膜４とする
情報蓄積用キャパシタＣＳｔはトランスファ・ゲート・
トランジスタＱＴＧと導電接続された構成になっている
。尚、ＷＬＩはトランスファ・ゲート・トランジスタＱ
ＴＧのゲート電極７であり、そのトランスファ・ゲート
・トランジスタＱ？Ｇと情報蓄積用キャパシタＣｓＴと
からなるメモリ・セルのワード線になっていて、また、
ＷＬ２は隣接メモリ・セルのワード線である。
域ｌＯと結合されるので、結局、埋め込み電極である多
結晶シリコンＭｌ ４は多結晶シリコン膜４′、絶縁膜
３の開口３Ａ、ｎ＋型コンタクト領域ｌＯを介してｎ＋
型ソース領域８と接続されたことになる。従って、一方
の電極、即ち、セル・プレートを基板１とし、誘電体を
絶縁膜３とし、他方の電極を多結晶シリコン膜４とする
情報蓄積用キャパシタＣＳｔはトランスファ・ゲート・
トランジスタＱＴＧと導電接続された構成になっている
。尚、ＷＬＩはトランスファ・ゲート・トランジスタＱ
ＴＧのゲート電極７であり、そのトランスファ・ゲート
・トランジスタＱ？Ｇと情報蓄積用キャパシタＣｓＴと
からなるメモリ・セルのワード線になっていて、また、
ＷＬ２は隣接メモリ・セルのワード線である。
第６図乃至第１０図について説明した従来技術に於いて
は、 ■ 情報蓄積用キャパシタＣ３Ｔとトランスファ・ゲー
ト・トランジスタＱＴＧとを接続する為、予めｎ＋型コ
ンタクト領域１０を形成しておく必要があること。
は、 ■ 情報蓄積用キャパシタＣ３Ｔとトランスファ・ゲー
ト・トランジスタＱＴＧとを接続する為、予めｎ＋型コ
ンタクト領域１０を形成しておく必要があること。
■ 多結晶シリコン膜４′とｎ０型コンタクト領域１０
とをコンタクトさせるのに必要な開口３Ａを絶縁膜３に
形成する為のパターニングと、多結晶シリコン膜４′の
パターニングとを実施しなければならないこと。
とをコンタクトさせるのに必要な開口３Ａを絶縁膜３に
形成する為のパターニングと、多結晶シリコン膜４′の
パターニングとを実施しなければならないこと。
■ 多結晶シリコン膜４′とｎ＋型ソース領域９とを結
合させる為のｎ＋型コンタクト領域１０がかなりの面積
になること。
合させる為のｎ＋型コンタクト領域１０がかなりの面積
になること。
■ ■乃至■に挙げたことから、大きなセル面積が必要
であると共に工程が複雑化するので、半導体装置を高集
積化するのには適していないこと。
であると共に工程が複雑化するので、半導体装置を高集
積化するのには適していないこと。
などの問題がある。
本発明は、トレンチに埋め込まれる電極の構成及び適用
技術の適切な選択に依り、素子面積を小さくして高集積
化が可能であるように、且つ、製造工程が簡単化される
ようにする。
技術の適切な選択に依り、素子面積を小さくして高集積
化が可能であるように、且つ、製造工程が簡単化される
ようにする。
Ｃ問題点を解決するための手段〕
本発明に依る半導体装置の製造方法に於いては、半導体
基板（例えばｐ型シリコン半導体基板１）を選択的にエ
ツチングしてトレンチ（例えば溝ｌＡ）を形成する工程
と、次いで、少なくとも前記トレンチ内に絶縁膜（例え
ばＳ ｉ０２からなる絶縁膜３）を形成してから該トレ
ンチ内のみを多結晶シリコン膜で埋めて埋め込み電極（
例えば多結晶シリコン膜４）を形成する工程と、次いで
、選択的成長法を適用して絶縁膜上以外の部分にシリコ
ン膜（例えば単結晶シリコン膜１２）或いは金属膜（例
えばＷ膜）を成長させて前記埋め込み電極と他の部分（
例えばｎ＋ソース領域９）とを接続する工程が含まれて
いる。
基板（例えばｐ型シリコン半導体基板１）を選択的にエ
ツチングしてトレンチ（例えば溝ｌＡ）を形成する工程
と、次いで、少なくとも前記トレンチ内に絶縁膜（例え
ばＳ ｉ０２からなる絶縁膜３）を形成してから該トレ
ンチ内のみを多結晶シリコン膜で埋めて埋め込み電極（
例えば多結晶シリコン膜４）を形成する工程と、次いで
、選択的成長法を適用して絶縁膜上以外の部分にシリコ
ン膜（例えば単結晶シリコン膜１２）或いは金属膜（例
えばＷ膜）を成長させて前記埋め込み電極と他の部分（
例えばｎ＋ソース領域９）とを接続する工程が含まれて
いる。
このような手段を採ることに依り、埋め込み電極と他の
部分とを接続する構成を得るに際して、特別に不純物を
導入してコンタクト領域を形成したり、或いは、絶縁膜
にコンタクト用の開口を形成するパターニングや埋め込
み電極膜のパターニングを行う必要はなく、しかも、素
子表面をかなり平坦化することができる。従って、素子
を微細化して半導体装置を高集積化するには極めて有効
である。
部分とを接続する構成を得るに際して、特別に不純物を
導入してコンタクト領域を形成したり、或いは、絶縁膜
にコンタクト用の開口を形成するパターニングや埋め込
み電極膜のパターニングを行う必要はなく、しかも、素
子表面をかなり平坦化することができる。従って、素子
を微細化して半導体装置を高集積化するには極めて有効
である。
第１図乃至第５図は本発明一実施例を解説する為の工程
要所に於ける半導体記憶装置の要部切断側面図を表し、
以下、これ等の図を参照しつつ説明する。尚、第６図乃
至第１Ｏ図に於いて用いた記号と同記号は同部分を表す
か或いは同じ意味を持つものとする。
要所に於ける半導体記憶装置の要部切断側面図を表し、
以下、これ等の図を参照しつつ説明する。尚、第６図乃
至第１Ｏ図に於いて用いた記号と同記号は同部分を表す
か或いは同じ意味を持つものとする。
第１図参照
（１１ｐ型シリコン半導体基板１にＳ ｉ０２からなる
素子量分１絶縁１１２を形成する。
素子量分１絶縁１１２を形成する。
図では、簡明にする為、素子間分離絶縁膜２の形状をそ
れらしく描いてはいないが、これを形成する場合、実際
には、例えば窒化シリコン（３ｉ３Ｎ４）膜などをマス
クとする選択的酸化法（例えばロコス法）を適用してい
る。尚、トレンチを形成し、その内部を５ｉ０２などか
らなる絶縁膜で埋めるようにすれば、図示の構造と全く
同じにすることができる。
れらしく描いてはいないが、これを形成する場合、実際
には、例えば窒化シリコン（３ｉ３Ｎ４）膜などをマス
クとする選択的酸化法（例えばロコス法）を適用してい
る。尚、トレンチを形成し、その内部を５ｉ０２などか
らなる絶縁膜で埋めるようにすれば、図示の構造と全く
同じにすることができる。
（２）トレンチ形成用開口を有する適当なマスクを形成
し、ＲＩＥ法を適用して基板１の選択的エツチングを行
い、例えば幅ｌ 〔μｍ〕以下、深さ４〜５ 〔μｍ〕
程度の溝ＩＡを形成する。
し、ＲＩＥ法を適用して基板１の選択的エツチングを行
い、例えば幅ｌ 〔μｍ〕以下、深さ４〜５ 〔μｍ〕
程度の溝ＩＡを形成する。
尚、第６図乃至第１０図に関して説明した従来技術を実
施した場合には必須であったｎ＋型コンタクト領域１０
の形成は不要である。
施した場合には必須であったｎ＋型コンタクト領域１０
の形成は不要である。
（３）熱酸化法を適用して溝ＩＡ内を含む全面に厚さ例
えば１５０ 〔人〕程度の５ｉ０２からなる絶縁膜３を
形成する。尚、この絶縁膜３が情報蓄積用キャパシタを
構成する為の誘電体であることは前記従来例と変わりな
い。
えば１５０ 〔人〕程度の５ｉ０２からなる絶縁膜３を
形成する。尚、この絶縁膜３が情報蓄積用キャパシタを
構成する為の誘電体であることは前記従来例と変わりな
い。
第２図参照
（４１ＣＶＤ法を適用して厚さ例えば１ 〔μｍ〕程度
の多結晶シリコン膜４を形成する。尚、この多結晶シリ
コン膜４には、その成長時或いは成長後に不純物を導入
して導電性化しておくものとする。尚、溝ＩＡは多結晶
シリコン膜４で埋められることは云うまでもない。
の多結晶シリコン膜４を形成する。尚、この多結晶シリ
コン膜４には、その成長時或いは成長後に不純物を導入
して導電性化しておくものとする。尚、溝ＩＡは多結晶
シリコン膜４で埋められることは云うまでもない。
第３図参照
（５）適宜の技法、例えばＲＩＥ法を適用して多結晶シ
リコン膜４の全面エツチングを行い、絶縁膜３の表面が
露出されたところで停止する。
リコン膜４の全面エツチングを行い、絶縁膜３の表面が
露出されたところで停止する。
これに依り、多結晶シリコンＩＩＷ４は、溝ＬＡ内に存
在するものを残して他は全て除去される。
在するものを残して他は全て除去される。
第４図参照
（６）絶縁膜３を除去した後、熱酸化法を適用して全面
に厚さ例えば２００〔人〕程度の５ｉ０２からなる絶縁
膜を形成する。
に厚さ例えば２００〔人〕程度の５ｉ０２からなる絶縁
膜を形成する。
Ｔ７１ＣＶＤ法を適用して不純物を含有した厚さ例えば
３０００〜４０００ （人〕程度の多結晶シリコン膜を
形成する。
３０００〜４０００ （人〕程度の多結晶シリコン膜を
形成する。
（８）ＣＶＤ法を適用して厚さ例えば３０００ （人〕
程度のＳ ｉ Ｏ２からなる絶縁膜を形成する。
程度のＳ ｉ Ｏ２からなる絶縁膜を形成する。
（９） 通常のフォト・リソグラフィ技術を適用して
前記（７）に於いて形成した絶縁膜、その下地である多
結晶シリコン膜、更にその下地である絶縁膜のパターニ
ングを行いゲート電極頂面を覆う層間絶縁膜８、ゲート
電極７、ゲート絶縁膜６とする。゛ ＱＯＩＣＶＤ法を適用して全面に厚さ例えば３０００〔
人〕程度のＳ ｉ Ｏ２からなる絶縁膜を形成する。
前記（７）に於いて形成した絶縁膜、その下地である多
結晶シリコン膜、更にその下地である絶縁膜のパターニ
ングを行いゲート電極頂面を覆う層間絶縁膜８、ゲート
電極７、ゲート絶縁膜６とする。゛ ＱＯＩＣＶＤ法を適用して全面に厚さ例えば３０００〔
人〕程度のＳ ｉ Ｏ２からなる絶縁膜を形成する。
ａＤ ＲＩＥ法を適用して前記ａωで形成した絶縁膜の
異方性エツチングを行いゲート電極側面を覆う絶縁膜８
′を形成する。この絶縁膜８′は、通常、サイド・ウオ
ールと呼ばれている。
異方性エツチングを行いゲート電極側面を覆う絶縁膜８
′を形成する。この絶縁膜８′は、通常、サイド・ウオ
ールと呼ばれている。
第５図参照
Ｑ２）ｉｆ！択的エピタキシャル成長法を適用して厚さ
例えば２０００〜４０００ （人〕程度である単結晶シ
リコン膜１２を形成する。
例えば２０００〜４０００ （人〕程度である単結晶シ
リコン膜１２を形成する。
選択的エピタキシャル成長法を適用すると、単結晶シリ
コン膜１２はＳ ｉ０２からなる絶縁膜上には成長しな
いようにすることが可能である。
コン膜１２はＳ ｉ０２からなる絶縁膜上には成長しな
いようにすることが可能である。
ａ■ イオン注入法を適用してＡｓの打ち込みを行い、
その後、熱処理することに依り、ｎ＋＋ソース領域９及
びｎ＋型トドレイン領域１１形成する。
その後、熱処理することに依り、ｎ＋＋ソース領域９及
びｎ＋型トドレイン領域１１形成する。
このようにして作成された半導体記憶装置に於いては、
従来技術に於けるようなｎ＋型コンタクトＦＪ域１０や
開口３Ａを形成することなく、情報蓄積用キャパシタと
トランスファ・ゲート・トランジスタとを接続すること
ができる。
従来技術に於けるようなｎ＋型コンタクトＦＪ域１０や
開口３Ａを形成することなく、情報蓄積用キャパシタと
トランスファ・ゲート・トランジスタとを接続すること
ができる。
ところで、前記実施例では、埋め込み電極である多結晶
シリコン膜４とｎ＋＋ソース領域９と接続するのに単結
晶シリコン膜１２を用いたが、これは、同じく選択成長
させた多結晶シリコン膜或いは高融点金属、例えばタン
グステン（Ｗ）などで代替することができ、その場合も
ＷはＳ ｉ Ｏ２からなる絶縁膜上には成長されない。
シリコン膜４とｎ＋＋ソース領域９と接続するのに単結
晶シリコン膜１２を用いたが、これは、同じく選択成長
させた多結晶シリコン膜或いは高融点金属、例えばタン
グステン（Ｗ）などで代替することができ、その場合も
ＷはＳ ｉ Ｏ２からなる絶縁膜上には成長されない。
尚、高融点金属を用いる場合には、ソース領域及びドレ
イン領域は予めゲート電極をマスクとするセルフ・アラ
イメント方式で形成しておくことが必要である。
イン領域は予めゲート電極をマスクとするセルフ・アラ
イメント方式で形成しておくことが必要である。
また、前記実施例では半導体記憶装置を対象にしたが、
本発明は、トレンチ内の埋め込み電極と他の部分とをセ
ルフ・アライメント方式で接続する場合に広く適用する
ことができる。
本発明は、トレンチ内の埋め込み電極と他の部分とをセ
ルフ・アライメント方式で接続する場合に広く適用する
ことができる。
本発明に依る半導体装置の製造方法に於いては、トレン
チ内にのみ埋め込み電極を形成し、選択的成長法を適用
して絶縁膜上以外の部分に単結晶シリコン膜或いは金属
膜を成長させて前記埋め込み電極と他の部分とを接続す
るようにしている。
チ内にのみ埋め込み電極を形成し、選択的成長法を適用
して絶縁膜上以外の部分に単結晶シリコン膜或いは金属
膜を成長させて前記埋め込み電極と他の部分とを接続す
るようにしている。
このような構成を採ることに依り、埋め込み電極と他の
部分とを接続する構成を得るに際して、特別に不純物を
導入してコンタクトＳＭ域を形成したり、或いは、絶縁
膜にコンタクト用の開口を形成するパターニングや埋め
込み電極膜のバターニングを行う必要はなく、しかも、
素子表面をかなり平坦化することができる。従って、素
子を微細化して半導体装置を高集積化するには極めて有
効である。
部分とを接続する構成を得るに際して、特別に不純物を
導入してコンタクトＳＭ域を形成したり、或いは、絶縁
膜にコンタクト用の開口を形成するパターニングや埋め
込み電極膜のバターニングを行う必要はなく、しかも、
素子表面をかなり平坦化することができる。従って、素
子を微細化して半導体装置を高集積化するには極めて有
効である。
第１図乃至第５図は本発明一実施例を説明する為の工程
要所に於ける半導体記憶装置の要部切断側面図、第６図
乃至第１０図は従来技術を説明する為の工程要所に於け
る半導体記憶装置の要部切断側面図をそれぞれ表してい
る。 図に於いて、１はｐ型シリコン半導体基板、２はフィー
ルド絶縁膜、３は絶縁膜（トレンチ・キャパシタの誘電
体）、４は多結晶シリコン膜（埋め込み電極）、４′は
多結晶シリコン膜、５は層間絶縁膜、６はゲート絶縁膜
、７はゲート電極、８及び８′は層間絶縁膜、９はｎ＋
＋ソース領域、１０はｎ＋＋コンタクト領域、１１はｎ
＋型トドレイン領域１２は単結晶シリコン膜、ＷＬＩ及
びＷＬ２はワード線、Ｃ，アは情報蓄積用キャパシタ、
Ｑｙｃはトランスファ・ゲート・トランジスタをそれぞ
れ示している。 Ａ −第１図 第４図 第５図 第８図 第９図
要所に於ける半導体記憶装置の要部切断側面図、第６図
乃至第１０図は従来技術を説明する為の工程要所に於け
る半導体記憶装置の要部切断側面図をそれぞれ表してい
る。 図に於いて、１はｐ型シリコン半導体基板、２はフィー
ルド絶縁膜、３は絶縁膜（トレンチ・キャパシタの誘電
体）、４は多結晶シリコン膜（埋め込み電極）、４′は
多結晶シリコン膜、５は層間絶縁膜、６はゲート絶縁膜
、７はゲート電極、８及び８′は層間絶縁膜、９はｎ＋
＋ソース領域、１０はｎ＋＋コンタクト領域、１１はｎ
＋型トドレイン領域１２は単結晶シリコン膜、ＷＬＩ及
びＷＬ２はワード線、Ｃ，アは情報蓄積用キャパシタ、
Ｑｙｃはトランスファ・ゲート・トランジスタをそれぞ
れ示している。 Ａ −第１図 第４図 第５図 第８図 第９図
Claims (1)
- 【特許請求の範囲】 半導体基板を選択的にエッチングしてトレンチを形成
する工程と、 次いで、少なくとも前記トレンチ内に絶縁膜を形成して
から該トレンチ内のみを多結晶シリコン膜で埋めて埋め
込み電極を形成する工程と、次いで、前記トレンチ内の
埋め込み電極及び絶縁膜を深さ方向に一部除去して該ト
レンチ内に前記半導体基板の一部を露出させる工程と、 次いで、選択的成長法を適用して前記トレンチ内にシリ
コン膜或いは金属膜を成長させて前記埋め込み電極と前
記露出された半導体基板の一部とを結合する工程と が含まれてなることを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61155980A JPS6313362A (ja) | 1986-07-04 | 1986-07-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61155980A JPS6313362A (ja) | 1986-07-04 | 1986-07-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6313362A true JPS6313362A (ja) | 1988-01-20 |
Family
ID=15617724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61155980A Pending JPS6313362A (ja) | 1986-07-04 | 1986-07-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6313362A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63179566A (ja) * | 1987-01-21 | 1988-07-23 | Nec Corp | 半導体記憶装置の製造方法 |
| US5844835A (en) * | 1996-01-04 | 1998-12-01 | Micron Technology, Inc. | SCRAM cell employing substantially vertically elongated pull-up resistors |
-
1986
- 1986-07-04 JP JP61155980A patent/JPS6313362A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63179566A (ja) * | 1987-01-21 | 1988-07-23 | Nec Corp | 半導体記憶装置の製造方法 |
| US5844835A (en) * | 1996-01-04 | 1998-12-01 | Micron Technology, Inc. | SCRAM cell employing substantially vertically elongated pull-up resistors |
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