JPS6313363A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、半導体装置の製造方法に於いて、トレンチ内
にのみ埋め込み電極を形成し、選択的成長法を適用して
絶縁膜上以外の部分に単結晶シリコン膜或いは金属膜を
成長させて前記埋め込み電極と他の部分とを接続するこ
とに依り、素子の微細化、表面平坦化、工程面素化、浅
い接合の形成などを可能にしたものである。

〔産業上の利用分野〕

本発明は、トレンチ（ｔｒｅｎｃｈ）　　・キャパシタ
或いは素子間分離用トレンチを有する半導体装置を製造
するのに好適な方法に関する。

Ｃ従来の技術〕 例えば、ダイナミック・ランダム・アクセス・メモリ　
（ｄｙｎａｍｉｃ　　ｒａｎｄｏｍ　　ａｃｃｅ　ｓ　
ｓ　　ｍｅｍｏ　ｒ　ｙ　：　ＤＲＡＭ）を設計する際
、メモリ・セル構造の設計が最も重要であり、ＤＲＡＭ
の性能、量産性、コストなど、殆どがメモリ・セルに依
って決まってしまう。

このようなりＲＡＭに於いて、２５６にビットまでは、
Ｓｉ半導体基板上に平坦なキャパシタを形成した所謂ブ
レーナ型メモリ・セルが用いられていた。

然しながら、１Ｍビットになると、２５６にビットの約
３分の１である２０〜３０　〔μｍ２〕のメモリ・セル
構造の設計が最も重要であり、ＤＲＡＭの性能、量産性
、コストなど、殆どがメモリ・セルに依って決まってし
まう。

このようなりＲＡＭに於いて、２５６にビットまでは、
Ｓｉ半導体基板上に平坦なキャパシタを形成した所謂プ
レーナ型メモリ・セルが用いられていた。

然しながら、１Ｍビットになると、２５６にビットの約
３分の１である２０〜３０〔μｍ”　）の狭い面積の中
に、従来と同程度の容量を有する情報蓄積用キャパシタ
を作らなければならない。即ち、α線ソフト・エラーを
防止する為には、ＩＭビットＤＲＡＭと云えども情報蓄
積用キャパシタの容量を小さくすることはできない。因
に、その容量は、通常、４０〜５０　〔ｆＦ）以上であ
る。

そこで、種々な構造の情報蓄積用キャパシタが実現され
ているが、その一つにトレンチ・キャパシタが知られて
いる。

トレンチ・キャパシタは、半導体基板に溝を掘り、その
掘りを利用してキャパシタを形成するものであり、溝の
側壁にもキャパシタ部分が形成される為、セル面積が小
さくしても大きな容量が得られる。

第６図は従来のトレンチ・キャパシタを有するＤＲＡＭ
の要部切断側面図を表している。

図に於いて、ｌはｐ型シリコン半導体基板、２は二酸化
シリコン（Ｓｉ０２）膜からなる素子間分離絶縁膜、３
はトレンチ内壁から表面の一部にかけて形成されトレン
チ・キャパシタの誘電体などとして作用するＳ　ｉ０２
からなる絶縁膜、４はトレンチ・キャパシタの埋め込み
電極及び引き出し電極として作用する不純物含有多結晶
シリコン膜、５はＳ　ｉ　Ｏ２からなる層間絶縁膜、６
は５ｉ０２からなるゲート絶縁膜、７は不純物台′有多
結晶シリコンからなり具体的にはワード線として作用す
るゲート電極、８はゲート電極頂面の層間絶縁膜、８′
はゲート電極側面の層間絶縁膜、９はｎ＋＋ソース領域
、１０はｎ＋＋コンタクト領域、１１はｎ＋型トドレイ
ン領域Ｃ３ｆはトレンチ・キャパシタ、Ｑア、はトラン
スファ・ゲート・トランジスタ、ＷＬＩはトレンチ・キ
ャパシタＣＳｔ及びトランスファ・ゲート・トランジス
タＱＴ６で構成されているメモリ・セルに於けるワード
線、ＷＬ２は隣接メモリ・セルに於けるワード線をそれ
ぞれ示している。

ところで、第６図について説明した従来技術に依るＤＲ
ＡＭに於いては、 ■　トレンチ・キャパシタＣｓ↑とトランスファ・ゲー
ト・トランジスタＱ７Ｇとを接続する為、予めｎ＋＋コ
ンタクト領域１０を形成しておく必要があること。

■　多結晶シリコン膜４とｎ＋＋コンタクト領域１０と
をコンタクトさせるのに必要な開口３Ａを絶縁膜３に形
成する為のパター゛ニングと、多結晶シリコン膜４のバ
ターニングとを実施しなければならないこと。

■　多結晶シリコン膜４とｎ＋＋ソース領域９とを結合
させる為のｎ＋型コンタクＨｆｆ域１０がかなりの面積
になること。

■　■乃至■に挙げたことから、大きなセル面積が必要
であると共に工程が複雑であるため、半導体装置を高集
積化するのには適していないこと。

などの問題がある。

そこで、本発明者は、第６図に見られる従来例の欠点を
解消したＤＲＡＭを提供した。

第７図は本発明者に依って提供された改良ＤＲＡＭの要
部切断側面図であり、第６図に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものとする。

図に於いて、１２は不純物を含有した単結晶シリコン膜
を示している。尚、この単結晶シリコン膜１２は例えば
高融点金属に代替することもできる。

このＤＲＡＭが第６図について説明したそれとと相違す
る点は、トレンチ内にのみ埋め込み電極である多結晶シ
リコン膜４を残し、そして、選択的成長法を適用して絶
縁膜の上以外、即ち、絶縁膜２．８．８′などの上以外
の部分に単結晶シリコン膜１２　（或いは金属膜）を成
長させて埋め込み電極である多結晶シリコン膜４と他の
部分、例えばｎ＋型ソース領域９とを接続するようにし
たことである。

このような構成を採ることに依り、多結晶シリコン膜４
とｎ＋型ソース領域９とを接続する構成を得るに際して
、特別に不純物を導入してコンタクト領域１０を形成し
たり、或いは、絶縁膜３にコンタクト用の開口を形成す
るパターニングや多結晶シリコン膜４のパターニングを
行う必要はなく、しかも、素子表面をかなり平坦化する
ことができる。従って、素子を微細化してＤＲＡＭを高
集積化するには極めて有効である。

〔発明が解決しようとする問題点〕

第７図について説明したＤＲＡＭは、第６図について説
明したＤＲＡＭの欠点を解消することに成功した優れた
発明であるが、未だ、改良すべき余地を残している。

第８図（Ａ）及び（Ｂ）は第７図に見られるＤＲＡＭを
作成する場合の問題点を解説する為の工程要所に於ける
ＤＲＡＭの要部切断側面図を表すものであり、第７図に
於いて用いた記号と同記号は同部分を表すか或いは同じ
意味を持つものとする。

第８図（Ａ）は、第７図に見られるＤＲＡＭに比較し、
ワード線ＷＬＩ及びＷＬ２が図の右方に位置ずれした場
合を表し、トレンチとソース領域との境界がワード線Ｗ
Ｌ２の下に隠れてしまった状態を、また、第８図（Ｂ）
は、逆に、ワード線ＷＬＩ及びＷＬ２が図の左方に位置
ずれした場合を表し、トレンチとソース領域との境界が
ワード線ＷＬ１の下に隠れてしまった状態をそれぞれ表
している。

このようなことが起きないようにする為には位置合わせ
余裕を採ることが必要であり、その位置合わせ余裕の如
何でワード線間隔をどの程度狭くできるかが決まり、延
いては、メモリを微細化する限界が定められるものであ
る。

本発明は、トレンチに埋め込まれる絶縁膜や電極の構成
、適用技術などの適切な選択に依り、素子面積を更に小
さくして高集積化が可能であるように、且つ、製造工程
も更に簡単化されるようにする。

〔問題点を解決するための手段〕

本発明に依る半導体装置の製造方法に於いては、半導体
基板（例えばｐ型シリコン半導体基板１）を選択的にエ
ツチングしてトレンチ（例えば溝ｌＡ）を形成する工程
と、次いで、少なくとも前記トレンチ内に絶縁膜（例え
ば５ｉ０２からなる絶縁膜３）を形成してから該トレン
チ内のみを多結晶シリコン膜で埋めて埋め込み電極（例
えば多結晶シリコン膜４）を形成する工程と、次いで、
前記トレンチ内の埋め込み電極及び絶縁膜を深さ方向に
一部除去して該トレンチ内に前記半導体基板の一部を露
出させる工程と、次いで、選択的成長法を通用して前記
トレンチ内にシリコン膜（例えば多結晶シリコン膜１５
）或いは金属膜（例えばＷ膜）を成長させて前記埋め込
み電極と前記露出された半導体基板の一部とを結合する
工程が含まれている。

〔作用〕

このような手段を採ることに依り、埋め込み電極と他の
部分とを接続する構成を得るに際して、半導体基板の内
部で接続を行うことができるから、特別に不純物を導入
してコンタクト領域を形成したり、或いは、絶縁膜にコ
ンタクト用の開口を形成するパターニングや埋め込み電
極膜のパターニングを行う必要はなく、また、埋め込み
電極の上が他の構成要素で覆われていても前記接続を行
うことが可能であり、しかも、素子表面をかなり平坦化
することができる。従って、素子を微細化して半導体装
置を高集積化するｐこは極めて有効である。

〔実施例〕

第１図乃至第５図は本発明一実施例を解説する為の工程
要所に於ける半導体記憶装置の要部切断側面図を表し、
以下、これ等の図を参照しつつ説明する。尚、第６図乃
至第８図に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つ°ものとする。

第１図参照 （１１ｐ型シリコン半導体基板１にＳ　ｉ　Ｏ２からな
る素子間分離絶８！Ｉｆ！１２を形成する。

図では、節明にする為、素子間分離絶縁膜２の形状をそ
れらしく描いてはいないが、これを形成する場合、実際
には、例えば窒化シリコン（Ｓｉ３Ｎ４）膜などをマス
クとする選択的酸化法（例えばロコス法）を適用してい
る。尚、現在、多用されてはいないが、基板１にトレン
チを形成し、その内部を５ｉ０２などからなる絶縁膜で
埋めるようにすれば、図示の構造と全く同じにすること
ができる。

（２）化学気相堆積（ｃｈｅｍｉｃａ　ｌ　　ｖａｐ。

ｒ　　ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用して全
面に厚さ例えば１０００　、Ｃ人〕程度の５ｉ０２から
なる絶縁膜１３を形成する。

（３）トレンチ形成用開口を有する適当なマスクを形成
してから、ｔＥ法を適用して絶縁膜１３のエツチングを
行い基板ｌの一部表面を露出させる。

（４）工程（３）で用いたマスクを利用し、ＲＩＥ法に
て基板１の選択的エツチングを行い、例えば幅ｌ　〔μ
ｍ〕以下、深さ４〜５〔μｍ〕程度の溝ＩＡを形成する
。

（５）熱酸化法を適用して？ＲＩ　Ａ内面を含む全面に
厚さ例えば１５０〔人〕程度のＳ　ｉ０２からなる絶縁
膜１４を形成する。尚、溝ＩＡ内面に形成された絶縁膜
１４はトレンチ・キャパシタを構成する為の誘電体とな
ることは云うまでもない。

第２図参照 （６１ＣＶＤ法を適用して厚さ例えば乃至１　〔μｍ〕
程度の多結晶シリコン膜４を形成する。

この多結晶シリコン膜４には、その成長時或いは成長後
に不純物を導入して導電性化しておくものとし、また、
その膜厚は溝ＩＡＯ幅如何に依って適宜に選択する。尚
、溝ＩＡは多結晶シリコン膜４で埋められることは云う
までもない。

第３図参照 （７）適宜の技法、例えばＲＩＥ法を通用して多結晶シ
リコン膜４の全面エツチングを行い、絶縁膜１４の表面
上に在るもの及び溝ＩＡ内に在るものが深さ例えば３０
００乃至４０００　（人〕程度除去されたところでエツ
チングを停止する。

（８）例えばＨＦをエッチャントとする浸漬法を適用し
て絶縁膜１３の表面上に在る絶８Ｍ膜１４及び溝ＩＡ内
の多結晶シリコン膜４の一部が除去されたことに依り表
出された絶縁膜１４の一部を除去する。

これに依り溝ＩＡ内には基板１の一部が露出される。

第４図参照 （９）選択的成長法を適用することに依り、１ｉｌＡ内
に多結晶シリコン膜１５を成長させる。

この多結晶シリコン膜１５もその成長時或いは成長後に
不純物を導入して導電性化しておくものとする。

第５図参照 ００　　絶縁膜１３を除去した後、熱酸化法を適用して
全面に厚さ例えば２００〔人〕程度のＳ　ｉ　Ｏ２から
なる絶縁膜を形成する。

ＱｌｌＣＶＤ法を適用して不純物を含有した厚さ例えば
３０００〜４０００　（人〕程度の多結晶シリコン膜を
形成する。

α２１　　ＣＶＤ法を適用して厚さ例えば３０００　Ｃ
人〕程度のＳ　ｉ　Ｏ２からなる絶縁膜を形成する。

０争　通常のフォト・リングラフィ技術を通用して前記
側に於いて形成した絶縁膜、その下地である多結晶シリ
コン膜、更にその下地である絶縁膜のパターニングを行
いゲート電極頂面を覆う層間絶縁膜８、ゲート電極７、
ゲート絶縁膜６とする。

Ｑ４）ＣＶＤ法を適用して全面に厚さ例えば３０００　
〔人〕程度のＳ　ｉ　Ｏ２からなる絶縁膜を形成する。

［１５ｊＲＩＥ法を適用して前記αωで形成した絶縁膜
の異方性エツチングを行いゲート電極側面を覆う絶縁膜
８′を形成する。この絶縁膜８′は、通常、サイド・ウ
オールと呼ばれている。

０Ｑ　　イオン注入法を適用してＡｓの打ち込みを行い
、その後、熱処理することに依り、ｎ＋＋ソース領域９
及びｎ＋型トドレイン領域１１形成する。尚、Ａｓの一
部は多結晶シリコン膜４中に導入される場合もあるが何
等差し障りない。

このようにして作成された半導体記憶装置に於いては、
ワード線ＷＬ２がトレンチとｎ＋＋ソース領域９の境界
を覆った場合であっても、トレンチ・キャパシタＣＳｔ
とトランスファ・ゲート・トランジスタＱＴＧとの導電
接続は基板１の内部で行われているので何等の不都合も
ない。

ところで、前記実施例では、埋め込み電極である多結晶
シリコン膜４とｎ＋＋ソース領域９と接続するのに多結
晶シリコン膜１５を用いたが、これは、同じく選択成長
させた高融点金属、例えばタングステン（Ｗ）などで代
替することができ、その場合もＷは５ｉ０２からなる絶
縁膜上には成長されない。

また、前記実施例ではＤＲＡＭを対象にしたが、本発明
は、トレンチ内の埋め込み電極と他の部分とをセルフ・
アライメント方式で接続する場合に広く適用することが
できる。

〔発明の効果〕

本発明に依る半導体装置の製造方法に於いては、トレン
チ内に）ｌ膜及び埋め込み電極を形成し、その絶縁膜及
び埋め込み電極を深さ方向に一部除去して前記トレンチ
内に半導体基板の一部を表出させ、選択的成長法を適用
して前記トレンチ内にシリコン膜或いは金属膜を成長さ
せて前記埋め込み電極と前記表出された半導体基板の一
部とを接続する構成になっている。

このような構成を採ることに依り、埋め込み電極と他の
部分とを接続する構成を得るに際し、半導体基板の内部
で接続を行うことができるから、特別に不純物を導入し
てコンタクト領域を形成したり、或いは、絶縁膜にコン
タクト用の開口を形成するパターニングや埋め込み電極
膜のパターニングを行う必要はなく、また、埋め込み電
極の上が他の構成要素で覆われていても前記接続を行う
ことが可能であり、しかも、素子表面をかなり平坦化す
ることができる。従って、素子を微細化して半導体装置
を高集積化するには穫めて有効である。

【図面の簡単な説明】

第１図乃至第５図は本発明一実施例を説明する為の工程
要所に於ける半導体記憶装置の要部切断側面図、第６図
乃至第８図（Ａ）及び（Ｂ）は従来技術を説明する為の
工程要所に於ける半導体記憶装置の要部切断側面図をそ
れぞれ表している。 図に於いて、１はｐ型シリコン半導体基板、２はフィー
ルド絶縁膜、３は絶縁膜（トレンチ・キャパシタの誘電
体）、４は多結晶シリコン膜（埋め込み電極）、５は層
間絶縁膜、６はゲート絶縁膜、７はゲート電極、８及び
８′は層間絶縁膜、９はｎ＋＋ソース領域、１０はｎ＋
＋コンタクト領域、１１はｎ＋型トドレイン領域１３は
ＳｉＯ２力）らなる隊色ｉｔ　ｌ］焚、１４はＳ　ｉ　
３　Ｎ　４からなるλ色縁膜（トレンチ・キャパシタの
誘電体）、１５は多結晶シリコン膜１、ＷＬｌ及びＷＬ
２はワード線、Ｃ３Ｔはトレンチ・キャパシタ、ＱＴＧ
はトランスファ・ゲート・トランジスタをそれぞれ示し
ている。 特許出願人　　　富士通株式会社 代理人弁理士　　相　谷　昭　司 代理人弁理士　　渡　邊　弘　− 第５図 第６図 ＷＬ２　　　　　　　　　　ＷＬＩ 第７図 第８図

Claims (1)

1. 【特許請求の範囲】 　半導体基板を選択的にエッチングしてトレンチを形成
   する工程と、 次いで、少なくとも前記トレンチ内に絶縁膜を形成して
   から該トレンチ内のみを多結晶シリコン膜で埋めて埋め
   込み電極を形成する工程と、次いで、選択的成長法を適
   用して絶縁膜上以外の部分にシリコン膜或いは金属膜を
   成長させて前記埋め込み電極と他の部分とを接続する工
   程とが含まれてなることを特徴とする半導体装置の製造
   方法。