JPH0897210A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0897210A JPH0897210A JP6232603A JP23260394A JPH0897210A JP H0897210 A JPH0897210 A JP H0897210A JP 6232603 A JP6232603 A JP 6232603A JP 23260394 A JP23260394 A JP 23260394A JP H0897210 A JPH0897210 A JP H0897210A
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- nitride film
- oxide film
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 良質なサイドウォールを形成し、かつ自己整
合的にコンタクトホールを形成することが可能な半導体
装置及びその製造方法を得る。 【構成】 配線３の上部に窒化膜４が形成される。配線
３及び窒化膜４の側面にサイドウォール２０が形成され
る。サイドウォール２０は酸化膜６及び窒化膜７からな
り、酸化膜６は配線３の側面を完全に覆って配線３の側
面上及びゲート酸化膜２上に酸化膜６が形成され、窒化
膜７は配線３の側面及びゲート酸化膜２に接することな
く酸化膜６上部全面を覆って形成される。 【効果】 導電層（配線３）及び絶縁膜（ゲート酸化膜
２）上を窒化膜が完全に覆うとともに、導電層の側面及
び絶縁膜上には酸化膜が形成されるため、良質なサイド
ウォールを形成し、かつ自己整合的にコンタクトホール
を形成することができる。
合的にコンタクトホールを形成することが可能な半導体
装置及びその製造方法を得る。 【構成】 配線３の上部に窒化膜４が形成される。配線
３及び窒化膜４の側面にサイドウォール２０が形成され
る。サイドウォール２０は酸化膜６及び窒化膜７からな
り、酸化膜６は配線３の側面を完全に覆って配線３の側
面上及びゲート酸化膜２上に酸化膜６が形成され、窒化
膜７は配線３の側面及びゲート酸化膜２に接することな
く酸化膜６上部全面を覆って形成される。 【効果】 導電層（配線３）及び絶縁膜（ゲート酸化膜
２）上を窒化膜が完全に覆うとともに、導電層の側面及
び絶縁膜上には酸化膜が形成されるため、良質なサイド
ウォールを形成し、かつ自己整合的にコンタクトホール
を形成することができる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、特に自己整合的（セルフアライン）なコンタク
トホールの開孔方法に関するものである。
に関し、特に自己整合的（セルフアライン）なコンタク
トホールの開孔方法に関するものである。
【０００２】
【従来の技術】図１４はコンタクトホールを自己整合的
に形成する際の配線の周辺構造の一例を示す断面図であ
る。同図に示すように、Ｓｉ基板１の表面上にゲート酸
化膜２が形成され、ゲート酸化膜２上にポリシリコン系
の配線３が選択的に形成される。この配線３の上部及び
枠付け部（サイドウォール）にそれぞれ窒化膜４及び窒
化膜５が形成される。このように、配線３の上部及び側
面を窒化膜４及び５で覆うことにより、配線３が窒化膜
４により保護されるため、コンタクトホールを自己整合
的に形成することができる。
に形成する際の配線の周辺構造の一例を示す断面図であ
る。同図に示すように、Ｓｉ基板１の表面上にゲート酸
化膜２が形成され、ゲート酸化膜２上にポリシリコン系
の配線３が選択的に形成される。この配線３の上部及び
枠付け部（サイドウォール）にそれぞれ窒化膜４及び窒
化膜５が形成される。このように、配線３の上部及び側
面を窒化膜４及び５で覆うことにより、配線３が窒化膜
４により保護されるため、コンタクトホールを自己整合
的に形成することができる。
【０００３】なお、第１層目のポリシリコン系の配線３
をエッチングする際にマスクを窒化膜３としても、トラ
ンジスタの諸特性に影響はない。
をエッチングする際にマスクを窒化膜３としても、トラ
ンジスタの諸特性に影響はない。
【０００４】
【発明が解決しようとする課題】しかしながら、窒化膜
５により配線３のサイドウォールを形成した図２に示す
構造は、以下の問題点〜を有している。
５により配線３のサイドウォールを形成した図２に示す
構造は、以下の問題点〜を有している。
【０００５】窒化膜がＳｉ膜に対して応力が大きいた
め、半導体装置全般に悪影響を与える。例えば、窒化膜
５の応力によりＳｉ基板１，窒化膜５間のゲート酸化膜
２に欠陥を発生させ、リーク電流を大きくしてしまう。
窒化膜のトラップ密度が大きいため、ＬＤＤ構造のト
ランジスタにおいてサイドウォールトラップの増加を招
き、ホットキャリア耐性の低下を引き起こしてしまう。
窒化膜が酸化膜よりも比誘電率が大きいため、ＭＯＳ
トランジスタの寄生容量（ゲート〜ドレイン間容量）を
増大させ回路の動作速度を低下させてしまう。
め、半導体装置全般に悪影響を与える。例えば、窒化膜
５の応力によりＳｉ基板１，窒化膜５間のゲート酸化膜
２に欠陥を発生させ、リーク電流を大きくしてしまう。
窒化膜のトラップ密度が大きいため、ＬＤＤ構造のト
ランジスタにおいてサイドウォールトラップの増加を招
き、ホットキャリア耐性の低下を引き起こしてしまう。
窒化膜が酸化膜よりも比誘電率が大きいため、ＭＯＳ
トランジスタの寄生容量（ゲート〜ドレイン間容量）を
増大させ回路の動作速度を低下させてしまう。
【０００６】このように、窒化膜５でサイドウォールを
形成した場合、半導体装置に種々の性能劣化をもたらせ
てしまい、良質なサイドウォールではないという問題点
があった。
形成した場合、半導体装置に種々の性能劣化をもたらせ
てしまい、良質なサイドウォールではないという問題点
があった。
【０００７】この発明は上記問題点を解決するためにな
されたもので、良質なサイドウォールを形成し、かつ自
己整合的にコンタクトホールを形成することが可能な半
導体装置及びその製造方法を得ることを得ることを目的
とする。
されたもので、良質なサイドウォールを形成し、かつ自
己整合的にコンタクトホールを形成することが可能な半
導体装置及びその製造方法を得ることを得ることを目的
とする。
【０００８】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置は、半導体基板上に形成される絶縁膜
と、前記絶縁膜上に選択的に形成される導電層と、前記
導電層の上部全面に形成される第１の窒化膜と、前記導
電層の側面に形成されるサイドウォールとを備え、前記
サイドウォールは、前記導電層の側面を完全に覆って前
記導電層の側面上及び前記絶縁膜上に形成される酸化膜
と、前記酸化膜の上部を完全に覆って形成される第２の
窒化膜とからなる。
記載の半導体装置は、半導体基板上に形成される絶縁膜
と、前記絶縁膜上に選択的に形成される導電層と、前記
導電層の上部全面に形成される第１の窒化膜と、前記導
電層の側面に形成されるサイドウォールとを備え、前記
サイドウォールは、前記導電層の側面を完全に覆って前
記導電層の側面上及び前記絶縁膜上に形成される酸化膜
と、前記酸化膜の上部を完全に覆って形成される第２の
窒化膜とからなる。
【０００９】この発明に係る請求項２記載の半導体装置
の製造方法は、(a) 半導体基板上に絶縁膜を介して選択
的に導電層及び第１の窒化膜を形成するステップを備
え、前記第１の窒化膜は前記導電層の上部全面に形成さ
れており、(b) 前記導電層を完全に覆って前記絶縁膜上
及び前記導電層上に酸化膜を形成するステップと、(c)
前記酸化膜を覆って第２の窒化膜を形成するステップ
と、(d) 前記酸化膜及び前記第２の窒化膜に対してエッ
チング処理を施し、前記導電層の側面に前記酸化膜及び
前記第２の窒化膜の一部を残すステップと、(e) 前記第
１の窒化膜及び前記第２の窒化膜間の前記酸化膜に対し
てエッチング処理を施し、前記酸化膜を一部除去して前
記第１の窒化膜及び前記第２の窒化膜間に溝を形成する
ステップと、(f) 前記溝を埋め込み用窒化膜で埋めるス
テップとをさらに備えて構成される。
の製造方法は、(a) 半導体基板上に絶縁膜を介して選択
的に導電層及び第１の窒化膜を形成するステップを備
え、前記第１の窒化膜は前記導電層の上部全面に形成さ
れており、(b) 前記導電層を完全に覆って前記絶縁膜上
及び前記導電層上に酸化膜を形成するステップと、(c)
前記酸化膜を覆って第２の窒化膜を形成するステップ
と、(d) 前記酸化膜及び前記第２の窒化膜に対してエッ
チング処理を施し、前記導電層の側面に前記酸化膜及び
前記第２の窒化膜の一部を残すステップと、(e) 前記第
１の窒化膜及び前記第２の窒化膜間の前記酸化膜に対し
てエッチング処理を施し、前記酸化膜を一部除去して前
記第１の窒化膜及び前記第２の窒化膜間に溝を形成する
ステップと、(f) 前記溝を埋め込み用窒化膜で埋めるス
テップとをさらに備えて構成される。
【００１０】また、請求項３記載の半導体装置の製造方
法のように、前記ステップ(e)の前に、(g) 前記ステッ
プ(d)で残存した前記酸化膜の側面を覆って酸化膜保護
用窒化膜を形成するステップをさらに備えてもよい。
法のように、前記ステップ(e)の前に、(g) 前記ステッ
プ(d)で残存した前記酸化膜の側面を覆って酸化膜保護
用窒化膜を形成するステップをさらに備えてもよい。
【００１１】
【作用】この発明における請求項１記載の半導体装置の
サイドウォールは、導電層の側面を完全に覆って導電層
の側面上及び絶縁膜上に形成される酸化膜と、酸化膜の
上部を完全に覆って形成される第２の窒化膜とからなる
ため、酸化膜の上部は第２の窒化膜により完全に保護さ
れるとともに、導電層の側面及び絶縁膜と第２の窒化膜
との間に酸化膜が介在する。
サイドウォールは、導電層の側面を完全に覆って導電層
の側面上及び絶縁膜上に形成される酸化膜と、酸化膜の
上部を完全に覆って形成される第２の窒化膜とからなる
ため、酸化膜の上部は第２の窒化膜により完全に保護さ
れるとともに、導電層の側面及び絶縁膜と第２の窒化膜
との間に酸化膜が介在する。
【００１２】したがって、導電層及びサイドウォールの
上部はそれぞれ第１及び第２の窒化膜により完全に保護
されるため、第１及び第２の窒化膜の上部から窒化膜が
エッチング耐性を有するエッチング処理を施してコンタ
クトホールを形成すれば、コンタクトホール形成時に導
電層及びサイドウォールの酸化膜がエッチングされるこ
とはなく、自己整合的にコンタクトホールを形成するこ
とができる。
上部はそれぞれ第１及び第２の窒化膜により完全に保護
されるため、第１及び第２の窒化膜の上部から窒化膜が
エッチング耐性を有するエッチング処理を施してコンタ
クトホールを形成すれば、コンタクトホール形成時に導
電層及びサイドウォールの酸化膜がエッチングされるこ
とはなく、自己整合的にコンタクトホールを形成するこ
とができる。
【００１３】また、導電層の側面及びサイドウォール下
の絶縁膜と第２の窒化膜との間に酸化膜が介在すること
により、第２の窒化膜による悪影響を酸化膜が確実に抑
制するため、サイドウォールが装置の性能劣化をもたら
すことはない。
の絶縁膜と第２の窒化膜との間に酸化膜が介在すること
により、第２の窒化膜による悪影響を酸化膜が確実に抑
制するため、サイドウォールが装置の性能劣化をもたら
すことはない。
【００１４】この発明における請求項２記載の半導体装
置の製造方法により、導電層の側面に酸化膜、第２の窒
化膜及び埋め込み用窒化膜とを有するサイドウォールが
形成される。サイドウォールを構成する酸化膜は、ステ
ップ(b)で導電層を完全に覆って絶縁膜上及び導電層上
に形成されたため、導電層の側面及びサイドウォール下
の絶縁膜と第２の窒化膜との間に必ず介在する。
置の製造方法により、導電層の側面に酸化膜、第２の窒
化膜及び埋め込み用窒化膜とを有するサイドウォールが
形成される。サイドウォールを構成する酸化膜は、ステ
ップ(b)で導電層を完全に覆って絶縁膜上及び導電層上
に形成されたため、導電層の側面及びサイドウォール下
の絶縁膜と第２の窒化膜との間に必ず介在する。
【００１５】また、サイドウォールを構成する第２の窒
化膜は、ステップ(c)で酸化膜を覆って形成されてお
り、埋め込み用窒化膜は酸化膜上の溝を埋めるため、第
２の窒化膜及び埋め込み用窒化膜により酸化膜の上部は
完全に覆って形成されることに自己整合コンタクトホー
ル形成時に確実に保護される。
化膜は、ステップ(c)で酸化膜を覆って形成されてお
り、埋め込み用窒化膜は酸化膜上の溝を埋めるため、第
２の窒化膜及び埋め込み用窒化膜により酸化膜の上部は
完全に覆って形成されることに自己整合コンタクトホー
ル形成時に確実に保護される。
【００１６】また、請求項３記載の半導体装置の製造方
法のステップ(g)は、ステップ(e)の前に、ステップ(d)
で残存した酸化膜の側面を覆って酸化膜保護用窒化膜を
形成するため、ステップ(e)実行時に酸化膜の側面がエ
ッチングされるのを確実に保護することができる。
法のステップ(g)は、ステップ(e)の前に、ステップ(d)
で残存した酸化膜の側面を覆って酸化膜保護用窒化膜を
形成するため、ステップ(e)実行時に酸化膜の側面がエ
ッチングされるのを確実に保護することができる。
【００１７】
【実施例】図１はこの発明の第１の実施例である半導体
装置の配線の周辺構造を示す断面図である。同図に示す
ように、Ｓｉ基板１の表面上にゲート酸化膜２が形成さ
れ、ゲート酸化膜２上にポリシリコン系の導電層である
配線３が選択的に形成される。この配線３は第１層目の
配線であり、図１では図示しないが、コンタクトホール
が形成された後に２層目の配線が形成される。
装置の配線の周辺構造を示す断面図である。同図に示す
ように、Ｓｉ基板１の表面上にゲート酸化膜２が形成さ
れ、ゲート酸化膜２上にポリシリコン系の導電層である
配線３が選択的に形成される。この配線３は第１層目の
配線であり、図１では図示しないが、コンタクトホール
が形成された後に２層目の配線が形成される。
【００１８】配線３の上部に窒化膜４が形成される。そ
して、配線３及び窒化膜４の側面にサイドウォール（枠
付け部）２０が形成される。サイドウォール２０は酸化
膜６及び窒化膜７からなり、酸化膜６は配線３の側面を
完全に覆って配線３の側面上及びゲート酸化膜２上に酸
化膜６が形成され、窒化膜７は配線３の側面及びゲート
酸化膜２に接することなく酸化膜６上部全面を覆って形
成される。
して、配線３及び窒化膜４の側面にサイドウォール（枠
付け部）２０が形成される。サイドウォール２０は酸化
膜６及び窒化膜７からなり、酸化膜６は配線３の側面を
完全に覆って配線３の側面上及びゲート酸化膜２上に酸
化膜６が形成され、窒化膜７は配線３の側面及びゲート
酸化膜２に接することなく酸化膜６上部全面を覆って形
成される。
【００１９】本実施例の半導体装置は、酸化膜６は窒化
膜７のＳｉ基板１に対する応力の影響を確実に抑制する
ため、ゲート酸化膜２に欠陥を発生させることもなく半
導体装置に悪影響を与えない。また、配線３の側面及び
ゲート酸化膜２と窒化膜７との間に酸化膜６を介在させ
ることにより、大きいトラップ密度及び比誘電率を有す
る窒化膜７による悪影響も確実に抑制することができる
ため、サイドウォールトラップを招くこともなく、ＭＯ
Ｓトランジスタの寄生容量が増大することもない。
膜７のＳｉ基板１に対する応力の影響を確実に抑制する
ため、ゲート酸化膜２に欠陥を発生させることもなく半
導体装置に悪影響を与えない。また、配線３の側面及び
ゲート酸化膜２と窒化膜７との間に酸化膜６を介在させ
ることにより、大きいトラップ密度及び比誘電率を有す
る窒化膜７による悪影響も確実に抑制することができる
ため、サイドウォールトラップを招くこともなく、ＭＯ
Ｓトランジスタの寄生容量が増大することもない。
【００２０】配線３と窒化膜７との間及び窒化膜７とＳ
ｉ基板１との間に酸化膜６を介した構造の本実施例のト
ランジスタは、酸化膜のみにより配線３のサイドウォー
ルを形成したトランジスタと比較して、トランジスタの
諸特性に有意差はない。
ｉ基板１との間に酸化膜６を介した構造の本実施例のト
ランジスタは、酸化膜のみにより配線３のサイドウォー
ルを形成したトランジスタと比較して、トランジスタの
諸特性に有意差はない。
【００２１】図２〜図９は図１で示した本実施例の半導
体装置の製造方法を示す断面図である。以下、図２〜図
９を参照して、本実施例の半導体装置の製造方法を説明
する。
体装置の製造方法を示す断面図である。以下、図２〜図
９を参照して、本実施例の半導体装置の製造方法を説明
する。
【００２２】まず、Ｓｉ基板１上にゲート酸化膜２を形
成し、ゲート酸化膜２上全面に導電層を形成する。そし
て、導電層上に窒化膜を形成する。その後、窒化膜を写
真製版技術等を用いてパターニングする。
成し、ゲート酸化膜２上全面に導電層を形成する。そし
て、導電層上に窒化膜を形成する。その後、窒化膜を写
真製版技術等を用いてパターニングする。
【００２３】そして、図２に示すように、パターンニン
グされた窒化膜４マスクとして導電層に対し既存のエッ
チング処理を施して、その一部がＭＯＳトランジスタの
ゲート電極となる配線３を形成する。このとき、マスク
となる窒化膜４の膜厚は後にエッチバックを数回行うの
でやや厚めに２０００オングストローム以上にする。な
お、配線３の材料はポリシリコン、ドープトポリシリコ
ンあるいはポリサイド等のポリシリコン系が考えられ
る。
グされた窒化膜４マスクとして導電層に対し既存のエッ
チング処理を施して、その一部がＭＯＳトランジスタの
ゲート電極となる配線３を形成する。このとき、マスク
となる窒化膜４の膜厚は後にエッチバックを数回行うの
でやや厚めに２０００オングストローム以上にする。な
お、配線３の材料はポリシリコン、ドープトポリシリコ
ンあるいはポリサイド等のポリシリコン系が考えられ
る。
【００２４】その後、図示しないが配線３及び窒化膜４
をマスクとして、イオン注入法等により不純物を注入し
た後に第１の拡散処理を施し、第１の拡散領域を形成す
る。
をマスクとして、イオン注入法等により不純物を注入し
た後に第１の拡散処理を施し、第１の拡散領域を形成す
る。
【００２５】そして、図３に示すように、配線３及び窒
化膜４を覆って全面に酸化膜６を３００オングストロー
ム（２００オングストローム以上の膜厚であれば電気特
性に悪影響はない。）の膜厚で形成した後、この酸化膜
６を覆って１０００オングストロームの膜厚の窒化膜７
１をデポジションする。
化膜４を覆って全面に酸化膜６を３００オングストロー
ム（２００オングストローム以上の膜厚であれば電気特
性に悪影響はない。）の膜厚で形成した後、この酸化膜
６を覆って１０００オングストロームの膜厚の窒化膜７
１をデポジションする。
【００２６】その後、酸化膜６及び窒化膜７１に対し
て、窒化膜と酸化膜との選択比が１程度（すなわち窒化
膜と酸化膜のエッチングレートがほぼ等しい。）で、か
つ窒化膜と酸化膜のＳｉ基板に対する選択比が高い条件
にて異方性ドライエッチング処理を行い、図４に示すよ
うに、残存した酸化膜６及び窒化膜７１からなる枠２１
を形成する。この際、コリメーションスパッタ等特殊な
製膜法を使用しない限り、通常の製膜法では側壁部に膜
がつまれる。したがって、図３の状態で上記条件の通常
の異方性エッチング処理を行えば、側壁部に図４のよう
に枠２１が確実に残ることになる。オーバーエッチング
量は製膜条件やエッチング条件、またどの程度の枠を残
すかにより異なる。
て、窒化膜と酸化膜との選択比が１程度（すなわち窒化
膜と酸化膜のエッチングレートがほぼ等しい。）で、か
つ窒化膜と酸化膜のＳｉ基板に対する選択比が高い条件
にて異方性ドライエッチング処理を行い、図４に示すよ
うに、残存した酸化膜６及び窒化膜７１からなる枠２１
を形成する。この際、コリメーションスパッタ等特殊な
製膜法を使用しない限り、通常の製膜法では側壁部に膜
がつまれる。したがって、図３の状態で上記条件の通常
の異方性エッチング処理を行えば、側壁部に図４のよう
に枠２１が確実に残ることになる。オーバーエッチング
量は製膜条件やエッチング条件、またどの程度の枠を残
すかにより異なる。
【００２７】そして、再度、窒化膜を７００オングスト
ロームの膜厚でデポジションした後に上記異法性エッチ
ング処理を行うことにより、図５に示すように、枠２１
の側面に窒化膜７２が残る。この窒化膜７２により酸化
膜６の側面は完全に覆われる。
ロームの膜厚でデポジションした後に上記異法性エッチ
ング処理を行うことにより、図５に示すように、枠２１
の側面に窒化膜７２が残る。この窒化膜７２により酸化
膜６の側面は完全に覆われる。
【００２８】そして、酸化膜６に対するウェットエッチ
ング処理を行うことにより、図６に示すように、窒化膜
４と窒化膜７１との間に７００オングストローム程度の
窪み（溝）２２を形成する。ここで窒化膜７２により酸
化膜６の側面が完全に覆われているため、酸化膜６のサ
イドエッチングを防止することができる。
ング処理を行うことにより、図６に示すように、窒化膜
４と窒化膜７１との間に７００オングストローム程度の
窪み（溝）２２を形成する。ここで窒化膜７２により酸
化膜６の側面が完全に覆われているため、酸化膜６のサ
イドエッチングを防止することができる。
【００２９】次に図７のように、窪み２２が埋まるよう
にカバレッジのよい条件において窒化膜７３を２５００
オングストローム程度の膜厚でデポジションする。
にカバレッジのよい条件において窒化膜７３を２５００
オングストローム程度の膜厚でデポジションする。
【００３０】その後、窒化膜７３に対するウエットエッ
チング処理を施し、窒化膜４をデポジションした膜厚か
ら３００オングストローム程度オーバーエッチを行うと
図８に示すように、酸化膜６及び窒化膜７からなるサイ
ドウォール２０が形成される。
チング処理を施し、窒化膜４をデポジションした膜厚か
ら３００オングストローム程度オーバーエッチを行うと
図８に示すように、酸化膜６及び窒化膜７からなるサイ
ドウォール２０が形成される。
【００３１】そして、図示しないが、配線３、窒化膜４
及びサイドウォール２０をマスクとして、イオン注入法
等により不純物を注入した後に第２の拡散処理を施し、
第２の拡散領域を形成する。この第２の拡散領域が第１
の拡散処理で形成された第１の拡散領域とともに、ＭＯ
Ｓトランジスタのソース，ドレイン領域となる。
及びサイドウォール２０をマスクとして、イオン注入法
等により不純物を注入した後に第２の拡散処理を施し、
第２の拡散領域を形成する。この第２の拡散領域が第１
の拡散処理で形成された第１の拡散領域とともに、ＭＯ
Ｓトランジスタのソース，ドレイン領域となる。
【００３２】その後、図９に示すように、熱酸化処理を
施し、５００オングストローム程度の膜厚の層間絶縁膜
８を形成する。その時の平面構造は図１０の斜視図に示
すようになる。
施し、５００オングストローム程度の膜厚の層間絶縁膜
８を形成する。その時の平面構造は図１０の斜視図に示
すようになる。
【００３３】図１０のような構造の半導体装置上に図１
１に示すように、レジスト９を形成しレジスト９にコン
タクトホール形成用の穴部１０を設けてパターニングす
る。そして、パターニングされたレジスト９をマスクと
して熱酸化膜８に対するコンタクト開孔用のドライエッ
チング処理を行い、図１２に示すように、コンタクトホ
ール１２を形成する。この時、酸化膜の対窒化膜選択比
が高い条件にて行う。
１に示すように、レジスト９を形成しレジスト９にコン
タクトホール形成用の穴部１０を設けてパターニングす
る。そして、パターニングされたレジスト９をマスクと
して熱酸化膜８に対するコンタクト開孔用のドライエッ
チング処理を行い、図１２に示すように、コンタクトホ
ール１２を形成する。この時、酸化膜の対窒化膜選択比
が高い条件にて行う。
【００３４】この際、第１層目のポリシリコン系の配線
３及びサイドウォール２０の上部、すなわちドライエッ
チング時にイオン衝撃をうける部分全てを窒化膜で覆っ
ているため、写真製版によるコンタクトホール１２のパ
ターニングがずれて配線３の上部に位置しても、配線３
の表面が露出することはない。したがって、第１層目の
ポリシリコン系の配線３とコンタクトホール１２内に形
成される２層目の配線とが電気的にショートすることは
ない。すなわち、２層目の配線形成用のコンタクトホー
ルを自己整合的に形成することができる。
３及びサイドウォール２０の上部、すなわちドライエッ
チング時にイオン衝撃をうける部分全てを窒化膜で覆っ
ているため、写真製版によるコンタクトホール１２のパ
ターニングがずれて配線３の上部に位置しても、配線３
の表面が露出することはない。したがって、第１層目の
ポリシリコン系の配線３とコンタクトホール１２内に形
成される２層目の配線とが電気的にショートすることは
ない。すなわち、２層目の配線形成用のコンタクトホー
ルを自己整合的に形成することができる。
【００３５】なお、エッチングの種類はドライエッチン
グではなくてウェットエッチングを用いてもよい。ウェ
ットエッチングの場合、ドライエッチングで用いるプラ
ズマによる基板へのダメージがなく、開孔部がサイドエ
ッチングされるため低いコンタクト抵抗を得ることがで
きる。ただし、ウェットエッチングを用いる場合は、酸
化膜６のサイドエッチを防止するため、酸化膜６の側面
を窒化膜で完全に覆ってサイドウォールを形成するほう
が望ましい。
グではなくてウェットエッチングを用いてもよい。ウェ
ットエッチングの場合、ドライエッチングで用いるプラ
ズマによる基板へのダメージがなく、開孔部がサイドエ
ッチングされるため低いコンタクト抵抗を得ることがで
きる。ただし、ウェットエッチングを用いる場合は、酸
化膜６のサイドエッチを防止するため、酸化膜６の側面
を窒化膜で完全に覆ってサイドウォールを形成するほう
が望ましい。
【００３６】また、上記の説明では層間絶縁膜として熱
酸化膜を用いていたが、図１３に示すように、酸化膜１
１をデポジションして形成してもよい。
酸化膜を用いていたが、図１３に示すように、酸化膜１
１をデポジションして形成してもよい。
【００３７】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体装置のサイドウォールは、導電層
の側面を完全に覆って導電層の側面上及び絶縁膜上に形
成される酸化膜と、酸化膜の上部を完全に覆って形成さ
れる第２の窒化膜とからなるため、酸化膜の上部は第２
の窒化膜により完全に保護されるとともに、導電層の側
面及び絶縁膜と第２の窒化膜との間に酸化膜が介在す
る。
請求項１記載の半導体装置のサイドウォールは、導電層
の側面を完全に覆って導電層の側面上及び絶縁膜上に形
成される酸化膜と、酸化膜の上部を完全に覆って形成さ
れる第２の窒化膜とからなるため、酸化膜の上部は第２
の窒化膜により完全に保護されるとともに、導電層の側
面及び絶縁膜と第２の窒化膜との間に酸化膜が介在す
る。
【００３８】したがって、導電層及びサイドウォールの
上部はそれぞれ第１及び第２の窒化膜により完全に保護
されるため、第１及び第２の窒化膜の上部から窒化膜が
エッチング耐性を有するエッチング処理を施してコンタ
クトホールを形成すれば、コンタクトホール形成時に導
電層及びサイドウォールの酸化膜がエッチングされるこ
とはなく、自己整合的にコンタクトホールを形成するこ
とができる。
上部はそれぞれ第１及び第２の窒化膜により完全に保護
されるため、第１及び第２の窒化膜の上部から窒化膜が
エッチング耐性を有するエッチング処理を施してコンタ
クトホールを形成すれば、コンタクトホール形成時に導
電層及びサイドウォールの酸化膜がエッチングされるこ
とはなく、自己整合的にコンタクトホールを形成するこ
とができる。
【００３９】また、導電層の側面及びサイドウォール下
の絶縁膜と第２の窒化膜との間に酸化膜が介在すること
により、第２の窒化膜による悪影響を酸化膜が確実に抑
制するため、サイドウォールが装置の性能劣化をもたら
すことはない。
の絶縁膜と第２の窒化膜との間に酸化膜が介在すること
により、第２の窒化膜による悪影響を酸化膜が確実に抑
制するため、サイドウォールが装置の性能劣化をもたら
すことはない。
【００４０】その結果、良質なサイドウォールを形成
し、かつ自己整合的にコンタクトホールを形成すること
が可能な半導体装置を得ることができる。
し、かつ自己整合的にコンタクトホールを形成すること
が可能な半導体装置を得ることができる。
【００４１】この発明における請求項２記載の半導体装
置の製造方法により、導電層の側面に酸化膜、第２の窒
化膜及び埋め込み用窒化膜とを有するサイドウォールが
形成される。サイドウォールを構成する酸化膜は、ステ
ップ(b)で導電層を完全に覆って絶縁膜上及び導電層上
に形成されたため、導電層の側面及び絶縁膜と第２の窒
化膜との間に必ず介在する。
置の製造方法により、導電層の側面に酸化膜、第２の窒
化膜及び埋め込み用窒化膜とを有するサイドウォールが
形成される。サイドウォールを構成する酸化膜は、ステ
ップ(b)で導電層を完全に覆って絶縁膜上及び導電層上
に形成されたため、導電層の側面及び絶縁膜と第２の窒
化膜との間に必ず介在する。
【００４２】したがって、導電層の側面及び絶縁膜と第
２の窒化膜との間に酸化膜が介在することにより、第２
の窒化膜による悪影響を酸化膜が確実に抑制するため、
サイドウォールが装置の性能劣化をもたらすことはな
い。
２の窒化膜との間に酸化膜が介在することにより、第２
の窒化膜による悪影響を酸化膜が確実に抑制するため、
サイドウォールが装置の性能劣化をもたらすことはな
い。
【００４３】また、サイドウォールを構成する第２の窒
化膜は、ステップ(c)で酸化膜を覆って形成されてお
り、埋め込み用窒化膜は酸化膜上の溝を埋めるため、第
２の窒化膜及び埋め込み用窒化膜により酸化膜の上部は
完全に覆って形成されることにより確実に保護される。
化膜は、ステップ(c)で酸化膜を覆って形成されてお
り、埋め込み用窒化膜は酸化膜上の溝を埋めるため、第
２の窒化膜及び埋め込み用窒化膜により酸化膜の上部は
完全に覆って形成されることにより確実に保護される。
【００４４】したがって、導電層及びサイドウォールの
上部はそれぞれ第１及び第２の窒化膜並びに埋め込み用
窒化膜により完全に保護されるため、上方から窒化膜が
エッチング耐性を有するエッチング処理を施してコンタ
クトホールを形成すれば、コンタクトホール形成時に導
電層上がエッチング処理対象となっても導電層及び酸サ
イドウォールの酸化膜がエッチングされることはなく、
自己整合的にコンタクトホールを形成することができ
る。
上部はそれぞれ第１及び第２の窒化膜並びに埋め込み用
窒化膜により完全に保護されるため、上方から窒化膜が
エッチング耐性を有するエッチング処理を施してコンタ
クトホールを形成すれば、コンタクトホール形成時に導
電層上がエッチング処理対象となっても導電層及び酸サ
イドウォールの酸化膜がエッチングされることはなく、
自己整合的にコンタクトホールを形成することができ
る。
【００４５】その結果、良質なサイドウォールを形成
し、かつ自己整合的にコンタクトホールを形成すること
が可能な半導体装置の製造方法を得ることができる。
し、かつ自己整合的にコンタクトホールを形成すること
が可能な半導体装置の製造方法を得ることができる。
【００４６】また、請求項３記載の半導体装置の製造方
法のステップ(g)は、ステップ(e)の前に、ステップ(d)
で残存した酸化膜の側面を覆って酸化膜保護用窒化膜を
形成するため、ステップ(e)実行時に酸化膜の側面がエ
ッチングされるのを確実に保護することができる。
法のステップ(g)は、ステップ(e)の前に、ステップ(d)
で残存した酸化膜の側面を覆って酸化膜保護用窒化膜を
形成するため、ステップ(e)実行時に酸化膜の側面がエ
ッチングされるのを確実に保護することができる。
【図１】 この発明の一実施例である半導体装置の配線
の周辺構造を示す断面図である。
の周辺構造を示す断面図である。
【図２】 図１で示した半導体装置の製造方法を示す断
面図である。
面図である。
【図３】 図１で示した半導体装置の製造方法を示す断
面図である。
面図である。
【図４】 図１で示した半導体装置の製造方法を示す断
面図である。
面図である。
【図５】 図１で示した半導体装置の製造方法を示す断
面図である。
面図である。
【図６】 図１で示した半導体装置の製造方法を示す断
面図である。
面図である。
【図７】 図１で示した半導体装置の製造方法を示す断
面図である。
面図である。
【図８】 図１で示した半導体装置の製造方法を示す断
面図である。
面図である。
【図９】 図１で示した半導体装置の製造方法を示す断
面図である。
面図である。
【図１０】 図１で示した半導体装置の製造方法を示す
斜視図である。
斜視図である。
【図１１】 図１で示した半導体装置の製造方法を示す
斜視図である。
斜視図である。
【図１２】 図１で示した半導体装置の製造方法を示す
斜視図である。
斜視図である。
【図１３】 図１で示した半導体装置の製造方法を示す
斜視図である。
斜視図である。
【図１４】 従来の半導体装置の配線の周辺構造を示す
断面図である。
断面図である。
１ Ｓｉ基板、２ ゲート酸化膜、３ 配線、４ 窒化
膜、６ 酸化膜、７窒化膜７、２０ サイドウォール。
膜、６ 酸化膜、７窒化膜７、２０ サイドウォール。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768 21/8238 27/092 27/08 ３３１ Ａ Ｈ０１Ｌ 27/08 ３２１ Ｆ
Claims (3)
- 【請求項１】 半導体基板上に形成される絶縁膜と、 前記絶縁膜上に選択的に形成される導電層と、 前記導電層の上部全面に形成される第１の窒化膜と、 前記導電層の側面に形成されるサイドウォールとを備え
た半導体装置であって、 前記サイドウォールは、前記導電層の側面を完全に覆っ
て前記導電層の側面上及び前記絶縁膜上に形成される酸
化膜と、前記酸化膜の上部を完全に覆って形成される第
２の窒化膜とからなることを特徴とする半導体装置。 - 【請求項２】 (a) 半導体基板上に絶縁膜を介して選択
的に導電層及び第１の窒化膜を形成するステップを備
え、前記第１の窒化膜は前記導電層の上部全面に形成さ
れており、 (b) 前記導電層を完全に覆って前記絶縁膜上及び前記導
電層上に酸化膜を形成するステップと、 (c) 前記酸化膜を覆って第２の窒化膜を形成するステッ
プと、 (d) 前記酸化膜及び前記第２の窒化膜に対してエッチン
グ処理を施し、前記導電層の側面に前記酸化膜及び前記
第２の窒化膜の一部を残すステップと、 (e) 前記第１の窒化膜及び前記第２の窒化膜間の前記酸
化膜に対してエッチング処理を施し、前記酸化膜を一部
除去して前記第１の窒化膜及び前記第２の窒化膜間に溝
を形成するステップと、 (f) 前記溝を埋め込み用窒化膜で埋めるステップとをさ
らに備える、半導体装置の製造方法。 - 【請求項３】 前記ステップ(e)の前に、 (g) 前記ステップ(d)で残存した前記酸化膜の側面を覆
って酸化膜保護用窒化膜を形成するステップをさらに備
える、請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6232603A JPH0897210A (ja) | 1994-09-28 | 1994-09-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6232603A JPH0897210A (ja) | 1994-09-28 | 1994-09-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897210A true JPH0897210A (ja) | 1996-04-12 |
Family
ID=16941946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6232603A Pending JPH0897210A (ja) | 1994-09-28 | 1994-09-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897210A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7084477B2 (en) | 2002-06-24 | 2006-08-01 | Hitachi, Ltd. | Semiconductor device and manufacturing method of the same |
| US7279769B2 (en) | 2004-05-25 | 2007-10-09 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
| US7674668B2 (en) | 2006-12-26 | 2010-03-09 | Renesas Technology Corp. | Method of manufacturing a semiconductor device |
-
1994
- 1994-09-28 JP JP6232603A patent/JPH0897210A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
| US8143723B2 (en) | 1996-07-18 | 2012-03-27 | Fujitsu Semiconductor Limited | Highly integrated and reliable DRAM and its manufacture |
| US7084477B2 (en) | 2002-06-24 | 2006-08-01 | Hitachi, Ltd. | Semiconductor device and manufacturing method of the same |
| US7279769B2 (en) | 2004-05-25 | 2007-10-09 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| US7674668B2 (en) | 2006-12-26 | 2010-03-09 | Renesas Technology Corp. | Method of manufacturing a semiconductor device |
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