JP4056974B2 - トレンチに垂直トランジスタを製造する方法、および垂直トランジスタ - Google Patents

トレンチに垂直トランジスタを製造する方法、および垂直トランジスタ Download PDF

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Description

発明の詳細な説明
本発明は、半導体技術分野、特に、半導体メモリの技術分野に関するものである。さらに、本発明は、トレンチに垂直トランジスタ（Vertikaltransistors）を製造する方法、およびトレンチにおける垂直トランジスタに関するものである。
次世代の半導体製品では、１００ｎｍ未満の構造寸法（Strukturbreiten）Ｆ（基本原則）が適用される。この構造寸法とは、リソグラフィーによって達成できる最小の解像度（Aufloesung）だと解されるものである。使用するリソグラフィー法の向上に伴い、構造寸法をより小さくできるが、製造工程全体に対する要求がますます高くなる。
構造寸法をよりいっそう小さくすることにより、動的半導体メモリ（ＤＲＡＭ）の場合、プレーナ選択トランジスタ（planaren Auswahltransistor）から、トレンチキャパシタ（Grabenkondensators）の上部に集積される垂直選択トランジスタ（vertikalen Auswahltransistor）への転換を期待できる。メモリキャパシタの構造と選択トランジスタの構造とを変更させる要因は、一方では、チャネル長が１００ｎｍ未満であるプレーナトランジスタにおける物理的限界にある。このようにチャネル長が短い場合、例えば、漏れ電流が上昇する危険性に気が付かない。さらに、チャネルの断面が小さいため、流れる電流（fliessenden Stromes）の上限値が制限されてしまう。他方で、セルを垂直にする設計（Zellkonzept）への変更は、できる限り小型の、すなわち、側方への広がりが小さなメモリセルを達成する要望があるため、行われるものである。メモリセルの大きさは、多くの場合、Ｆ＊Ｆの倍数（Vielfachen）で決まる。垂直セルへの設計変更が望ましいとする根拠になる問題は他にもあり、それは、トレンチキャパシタの内部電極と、選択トランジスタとの間に、接続部（埋没帯（buried strap））が形成されることである。この接続部は、ドーパントの放出によってある程度広がってしまうため、互いに隣接するメモリセル間で、混信（Uebersprechens）が生じる恐れがある。
垂直トランジスタでは、水平トランジスタ（lateralen Transistor）とは対照的に、トランジスタのチャネルが、半導体基板の主平面（Hauptebene）に対して垂直な方向に延びている。
さらに、垂直トランジスタを有するメモリセルにおける基本的な利点は、このようなメモリセルでは、選択トランジスタのチャネル長を、適用する構造寸法Ｆに関係なく設定できる点にある。
トレンチに垂直トランジスタを製造する方法は、例えば、米国特許公報第６，０９６，６１４号（US6,096,614）および米国特許公報第５，３６５，０９７号（US5,365,097）に記載されている。いずれの方法においても、エピタキシャル半導体層は、キャパシタトレンチの側壁に蒸着され、垂直に延びるチャネル領域を形成する。ドープされたポリシリコンが充填されるトレンチから、ドーパントが拡散することによって、エピタキシャル半導体層には、ドレイン領域が生じる。このとき、ドーパントの拡散は、空間的に、エピタキシャル半導体層にのみ制限されるのではなく、単結晶半導体基板にまで達する。そのため、ドーパントの拡散が、隣接するメモリセルの拡散領域（Ausdiffusionsgebieten）にまで行き渡りかねないという問題がある。
これらの方法には他の問題もあり、それは、エピタキシャル半導体層が、トレンチの底部にあるポリシリコン上にも成長することである。基底物質（Untergrundmaterials）が多結晶なので、この場所では、エピタキシャル半導体層は、同じく多結晶でしかありえない。そのため、エピタキシャル半導体層に、結晶格子欠陥（Kristallgitterfehlern）が発生する。特に、多結晶基底物質（polykristalline Untergrundmaterial）と、側壁の単結晶半導体物質（einkristalline Halbleitermaterial）に蒸着された半導体層とが、共に成長する場合、結晶格子欠陥の蓄積（Anhaeufung）を特徴とする、エピタキシャル閉鎖接合部（epitaktische Schliessfuge）が形成される。しかし、このような結晶格子欠陥は、トランジスタの特性（Transistoreigenschaften）に対して不利な影響を及ぼすものである。
したがって、本発明の目的は、エピタキシャル半導体層にほぼ欠陥が無く、かつ、拡散が空間的に制限されるような、トレンチに垂直トランジスタを製造する方法を提供することである。
この目的は、以下の工程を含む本発明により達成される。以下の工程とは、すなわち、半導体物質の少なくとも所定領域からなる、底部および少なくとも１つの側壁とを備え、かつ、この半導体物質からなる底部および側壁の間にある領域に、絶縁性物質からなる遷移領域を有するトレンチを設ける工程と、半導体物質からなるこれらの側壁と底部との間にある領域に、半導体物質を選択的に蒸着させて半導体層を形成することによって、少なくともこの側壁に蒸着させた半導体層が、エピタキシャル半導体層として成長し、かつ、これらの底部および側壁に蒸着させた半導体層間に、空間が残されるように蒸着する蒸着工程と、電流を一部のみ抑える薄い誘電体を、蒸着させた２つの半導体層の少なくとも１つに形成する工程と、蒸着させた２つの半導体層間にある空間に、伝導性物質を充填する工程と、成長したエピタキシャル半導体層に、ゲート誘電体とゲート電極とを形成する工程とである。
本発明では、エピタキシャル半導体層は、米国特許公報第６，０９３，６１４号に記載されているようにトレンチ全体に充填されたり、米国特許公報第５，３６５，０９７に記載されているようにトレンチの底に蒸着されたポリシリコンと共に成長したりするのではない。むしろ、本発明では、半導体層を、これらの間に空間（Zwischenraums）を維持した状態で蒸着する。これによって、有利なことに、エピタキシャル閉鎖接合部の形成と、結晶格子欠陥の形成とを回避できる。特に、側壁で成長するエピタキシャル半導体層には欠陥が無い。したがって、側壁に完全なトランジスタチャンネルを形成できる。
半導体層間にある空間に伝導性物質を充填する後続の工程においても、少なくともエピタキシャル半導体層には、電流を一部のみ抑える薄い誘電体を形成し、結晶格子欠陥の発生を抑制する。これらは、２つの機能を果たすものである。１つ目の機能は、側壁に成長するエピタキシャル半導体層が、非単結晶半導体層（nicht einkristallinen Halbleiterschichten）から分離されており、その結果、結晶格子欠陥が、エピタキシャル半導体層にまで広がりえないことである。したがって、薄い誘電体は、蒸着された伝導性物質とエピタキシャル半導体層との間において、適合層または緩衝層（Anpassungs- oder Pufferschicht）としての機能を果たす。２つ目の機能は、薄い誘電体によって、伝導性物質からエピタキシャル半導体層、および隣接している単結晶半導体基板へのドーパントの拡散が制限されることである。したがって、このとき形成されるドープ領域は、より小さく、且つ、単結晶半導体基板に対して、空間的にあまり遠くまでは広がっていない。これにより、隣接するトランジスタのドープ領域が互いに重なり合う危険性は、かなり小さくなる。したがって、内部に垂直トランジスタが形成されるトレンチを、相互の間隔を狭くした状態で配置できる。このようにして製造される垂直トランジスタには、チャネル断面とチャネル長とを任意に選択して（Wahlfreiheit）設定できるという、他の利点がある。チャネル長は、基本的に、エピタキシャル層の長さによって予め決定される。これに対し、チャネルの断面は、その厚さによって予め決定される。
半導体層は、遷移領域に存在する物質に対して選択的に蒸着させることが好ましい。これにより、半導体層は、半導体物質からなる基板（Unterlage）上にのみ成長する。この選択性により、半導体層の品質も向上する。
薄い誘電体は、電流の流れ（elektrischen Stromfluss）を減少させ、かつ、その流れが許容範囲内にのみあるようにするため、２〜３つの単層（Monolagen）だけからなることが好ましい。この場合、その厚さは約５オングストロームでよい。薄い誘電体によって決定される接触抵抗（Uebergangswiderstand）は、１キロオーム辺りにあるのが好ましい。エピタキシャル半導体領域と、蒸着された半導体物質との間にある面が、比較的大きいため、薄い誘電体に起因する抵抗は、さほど重要ではない。この誘電体は、自留工程（selbsthemmenden Prozess）によって製造することが好ましい。この種の工程として、例えば、アンモニアを含有する気体中において、約７００℃で約１０分間、シリコンを窒化する工程がある。
薄い誘電体は、窒化シリコンからなることが好ましい。また、蒸着される半導体層は、シリコンからなることが好ましい。この場合、薄い誘電体は、半導体層を熱窒化することによって形成される。
本発明に係る方法の有利な実施形態では、トレンチの側壁は、単結晶半導体基板によって形成され、トレンチの底部をなす半導体物質は、多結晶半導体物質によって形成される。この場合、多結晶半導体物質は第１伝導型であり、単結晶半導体基板は第２伝導型であることが好ましい。蒸着される半導体層は、その基板のドープ状態に適合していることが好ましい。例えば、側壁と底部とに選択的に蒸着される半導体物質は、側壁の単結晶半導体物質の伝導型を有することが有利である。例えば、注入（Implantation）によって行う後続のドープ工程では、底部における多結晶半導体物質の伝導型を設定するために、底部に蒸着させた半導体物質を逆ドープする（umdotiert）。
蒸着させた半導体層の結晶状態（Kristallinitaet）は、とりわけ、蒸着先の基板の結晶状態に依存するため、トレンチの底部に蒸着させた半導体層は、多結晶成長する。さらに、エピタキシャル半導体層を、その形成時に、形成される場所においてドープすることが有利である。この場合、ドーピング濃度（Hoehe der Dotierung）を、蒸着させる間に変更できる。トレンチの断面が円形または楕円形であれば、トランジスタチャンネルの特性を最適に設定するために、ドーパント濃度が同じであるか又は異なる、円形または同心円状に（konzentrisch）延びる領域を形成できる。ここで有利なのは、均一な特性を有し、場合によっては、ゲート誘電体の方に向かうほどドーパント濃度（Dotierstoffkonzentration）がより高くなる、幅の広いチャネル断面である。
基板表面に対して水平に広がるトレンチの断面は、一般的には楕円形である。この場合、より強く湾曲する領域は、半導体基板に挿入する絶縁領域によって切断される可能性がある。この場合、エピタキシャル半導体領域は、互いに向き合う状態で位置する２つの半貝殻（Halbschalen）状となる。
薄い誘電体は、伝導性物質から、少なくともエピタキシャル半導体層を分離している。あるいは、この薄い誘電体は、さらに、トレンチの底部に蒸着させた半導体層上に備えられていてもよい。
薄い誘電体を、エピタキシャル半導体層上にのみ形成する方法の１つは、薄い誘電体を、蒸着させた２つの半導体層に形成し、上記の空間に伝導性物質を充填する前に、絶縁層を、主に異方性蒸着法（anisotropen Abscheideverfahren）によって蒸着させ、続いて、等方性エッチングを行う方法である。これにより、この絶縁層は垂直面からは除去されるが、トレンチの底部には十分に残される。
上記空間に伝導性物質を充填するために、まず、トレンチ全体にこの伝導性物質を広範囲にわたり充填し、側壁に形成されるエピタキシャル半導体層のトレンチ開口領域に、マスクを形成し、伝導性物質がトレンチから上記空間の上に至るまで除去され、同時に、エピタキシャル半導体層にある、トレンチの内部空間に向き合う面が露出されるように、マスクを用いて異方性エッチングを行い、エピタキシャル半導体層の露出面上に、ゲート誘電体を形成することが好ましい。
さらに、異方性エッチングを、トレンチの底部に残される絶縁層上で停止し、この絶縁層と薄い誘電体とを、トレンチの底部から除去し、このようにして生ずる、伝導性物質とトレンチの底部に蒸着された半導体層との間における空洞（Hohlraum）に、他の伝導性物質を充填することが有利である。
伝導性物質は、他に、ポリシリコンまたはシリコン化タングステン（Wolframsilizid）であることが好ましい。ポリシリコンは、この場合、第１伝導型であり、高ドープされていてもよい。
第１伝導型のドープ領域を、エピタキシャル半導体層に形成するために、熱処理（Waermebehandlung）を行う。このとき、ドーパントを、伝導性物質からエピタキシャル半導体層へと、このエピタキシャル半導体層上に形成される薄い誘電体を通じて拡散（eindiffundieren）させる。この拡散は、もし適切であれば、底部に存在する多結晶半導体物質から、または底部に蒸着させた半導体物質から行う。また、この熱処理は、例えば、１，０５０℃で１分間、行うことができる。この熱処理は、他の目的のために必要な熱処理の段階で、事前に行うことができれば好ましい。この目的のために、例えば、酸化工程を行う。この酸化工程によって、絶縁物質を実際に充填する前に、半導体基板にエッチングされた絶縁トレンチの側壁に対して、厚さ約１０ｎｍの酸化物層を設ける。他の工程は、同じく酸化工程である。この酸化工程の際に、活性領域（aktive Gebiete）として使用しない半導体基板面を、不活性化（Passivierung）する。
トレンチがキャパシタトレンチの上部をなし、かつ、トレンチの底部にある半導体物質が、トレンチキャパシタの内部キャパシタ電極の多結晶半導体物質によって形成されるなら、特に好ましい。この場合、キャパシタトレンチの上部に、垂直選択トランジスタ（vertikaler Auswahltransistor）が形成される。この垂直選択トランジスタは、追加のプレーナ空間（planaren Platz）を必要としない。また、この垂直トランジスタは、キャパシタトレンチ内に完全に集積される。
トレンチの断面が、最小の構造寸法よりも広くてもよいことは、特別な利点であると証明されている。なお、この最小の構造寸法とは、リソグラフィーによって達成できる最小の構造寸法のことであって、例えば、水平トランジスタを製造する際に適用する最小の構造寸法のことである。垂直トランジスタは、横型に設計されているトランジスタに比べると、追加の水平空間を必要としない。したがって、個々のキャパシタトレンチを、相互の間隔を狭くした状態で配置できる。しかし、２つのキャパシタトレンチの間にある最小限の水平間隔（一方のキャパシタトレンチのトレンチ壁から、隣接するキャパシタトレンチのトレンチ壁までを測定する）は、拡散領域（埋没帯（buried strap））の大きさによって決定される。なお、この拡散領域は、内部キャパシタ電極と、選択トランジスタのドレイン領域と間に接触させるように形成する。
ここで、本発明により、この間隔をさらに短縮できる。なぜなら、拡散領域の広がりは、薄い誘電体によって制限されているからであり、また、半導体基板内であまり遠くにまで達しないからである。エピタキシャル半導体層に対して広範囲に及ぶ拡散領域を制限するために、この拡散領域を保護クラッディング（Schutzmantel）の後ろ側にも形成することが好ましい。トレンチキャパシタの絶縁環状部（Isolationskragen）は、例えば、この種の保護クラッディングである。
本発明の方法によって、水平方向の最小間隔を短縮できる。これにより、キャパシタトレンチの実装密度（Packungsdichte）を一定にして、トレンチの断面を大きくできる。直径を大きくすることによって、トレンチキャパシタを製造する際の、工程技術に関するある範囲の利点が得られる。特に、キャパシタトレンチにおける全体的なエッチング工程、パターン形成工程、および蒸着工程は、使用可能な空間が増加することによって、より簡単に実行できる。
その例を挙げると、本願では、例えば、キャパシタトレンチ自体のエッチング、キャパシタトレンチの上部における絶縁環状部の形成、メモリ誘電体の形成、および内部キャパシタ電極を形成するための充填物質の蒸着がある。キャパシタトレンチの断面がより大きい場合、さらに、内部キャパシタ電極の直列抵抗が低下する。また、メモリ容量を増やすために、キャパシタトレンチにおいて表面を拡大する処置（Oberflaechenvergroessernde Massnahmen）を、より簡単に実行できる。この場合、表面を拡大する処置として、半球形シリコン粒（hemispherical silicon grain,HSG）または波型トレンチ（wavy trenches）が考えられる。
本発明は、さらに、以下の工程を含む、トレンチにおける垂直トランジスタの製造方法により達成される。以下の工程とは、すなわち、トレンチを第２伝導型である単結晶半導体物質に形成する工程であって、このトレンチの上部から離れた所が、誘電体によって被覆され、かつ、このトレンチが、第１伝導型であるドープされた多結晶半導体物質によって充填され、その結果、上部にある部分トレンチ（oberer Teilgraben）が、多結晶半導体物質の上側に突出する形で残されており、かつ、この部分トレンチの底部にほぼ環状に延びる絶縁物質からなる遷移領域が、部分トレンチの底部に存在する多結晶半導体物質と、部分トレンチの側壁を形成する単結晶半導体物質との間に配置されるように、トレンチを形成する工程と、上記部分トレンチの側壁と底部とに半導体物質を選択的に蒸着させることによって、この側壁に蒸着される半導体層が、エピタキシャル半導体層として成長し、かつ、この底部に蒸着される半導体層が、多結晶半導体層として成長し、かつ、これら蒸着された２つの半導体層間に、空間が残されるように、半導体層を形成する工程と、電流を一部のみ抑える薄い誘電体を、エピタキシャル半導体層に形成する工程と、蒸着させた２つの半導体層間にある空間に、第１伝導型であるドープされた多結晶半導体物質を充填する工程と、ゲート誘電体とゲート電極とを、エピタキシャル半導体層に形成する工程と、第１伝導型であるドーパントが、薄い誘電体を通じて、蒸着させた多結晶半導体物質からエピタキシャル半導体層へと拡散し、その拡散された場所において、第１伝導型であるドープ領域を形成するような熱処理を行う工程とである。
さらに、本発明の目的は、以下に示すトレンチにおける垂直トランジスタを提供することにある。以下に示す垂直トランジスタとは、すなわち、少なくとも側壁と底とを備えた垂直トランジスタである。この垂直トランジスタのチャネル領域は、側壁に蒸着させたエピタキシャル半導体層に形成されており、このエピタキシャル半導体層は、トレンチの底を形成する半導体物質と、導通した状態で接続されて（elektrisch leitend verbunden）いる。この垂直トランジスタのチャネル領域には、本質的に欠陥が無く、拡散領域は縮小されている。垂直トランジスタは、例えば、上述した米国特許公報第ＵＳ５，３６５，０９７号に記載されている。
上記した垂直トランジスタでは、上述の目的は、エピタキシャル半導体層と導電性物質との間に、電流を一部のみ制限する薄い誘電体を配置することによって達成される。
トレンチの側壁は、周囲に連続面（zusammenhaengende Flaeche）を形成することが好ましい。この連続面に沿って、エピタキシャル半導体層は、互いに向き合う２つの半貝殻状に形成されている。
垂直トランジスタは、少なくとも１つの以下のようなメモリセルを有する半導体製品（Halbleiterprodukts）の一部であることが好ましい。以下のようなメモリセルとは、すなわち、上部分と下部分とを有し、半導体基板に形成されるトレンチと、このトレンチの少なくとも下部分を覆うメモリ誘電体と、このトレンチの下部分に配置されるキャパシタ電極と、このトレンチの上部分に形成される垂直トランジスタとを備え、他のキャパシタ電極が、半導体基板によって形成されており、上記側壁は、半導体基板によって形成されており、上記底部は、下部分に配置されるキャパシタ電極によって形成されている、メモリセルである。
以下に、本発明を、実施例を参照して説明し、さらに図に示す。
図１−１〜図１−１４は、本発明に係る第１の実施形態を示す図である。図２−１〜図２−１１は、本発明に係る第２実施形態を示す図である。図３は、垂直トランジスタを有するトレンチの正面図である。なお、図１−１４および図２−１１は、本発明の垂直トランジスタと、メモリセルとの実施形態を示している。
図１−１に記載する構造から始めて、本発明を説明する。単結晶状にｐドープされた（好ましくはシリコンからなる）半導体基板２に、トレンチ４が配置されている。このトレンチ４の側壁６は、単結晶半導体基板２によって形成される。トレンチ４の底部８には、多結晶半導体物質１０が存在する。この多結晶半導体物質１０は、ｎドープされたポリシリコンであることが好ましい。底部８の端にある領域（Randbereich）には、絶縁物質からなる遷移領域（Uebergangsbereich）１２がさらに備えられている。この遷移領域１２によって、底部８は側壁６から分離されている。メモリセルをなすキャパシタトレンチの場合、遷移領域１２は、トレンチキャパシタの絶縁環状部によって形成される。トレンチ４はキャパシタトレンチの上部にある部分トレンチであり、さらに、半導体基板２の深部に延びている。図１−１には、トレンチキャパシタの内部キャパシタ電極１４のみが記載されている。この内部キャパシタ電極１４は、キャパシタトレンチにおいて部分的に形成され、ｎドープされたポリシリコンによって形成される。さらに、図１−１には、メモリ誘電体１６や、ｎドープ型の半導体基板２によって形成される外部キャパシタ電極１８も、ある程度までは記載されている。
単結晶半導体基板２の上辺部（Oberkante）は、厚さ約８ｎｍのパッド酸化物２０と、厚さ約２００ｎｍのパッド窒化物２２とによって、被覆されている。露出しているトレンチ４は、底部８から半導体基板２の上辺部まで、約２５０〜５００ｎｍの範囲で形成されている。トレンチ４の側壁６に存在しうる如何なるメモリ誘電体も、予め除去されている。メモリ誘電体１６は、酸化窒化物（Oxynitrid）によって形成されるか、または、酸化シリコンおよび窒化シリコンからなる二重層組織（Doppelschichtsystem）によって形成される。そのため、絶縁環状部１２をなす物質（例えば窒化シリコン）を選択して、共に相当部分まで除去できる。メモリ誘電体６が部分的に窒化シリコンからなる場合、メモリ誘電体６を除去する際には、絶縁環状部１２もある程度除去されるにも関わらず、この絶縁環状部はメモリ誘電体よりも明らかに（約５〜６倍）厚いので、ごく僅かな部分だけが除去されるのみである。
続いて、このようにして露出するか、場合によっては、希釈したフッ化水素酸によってさらに湿式化学的に洗浄される側壁６および底部８に、半導体層２４，２６が成長する。基底部が単結晶なので、側壁６に蒸着された半導体層２４は、エピタキシャルに、すなわち単結晶状に成長する。これとは対照的に、半導体層２６は、蒸着先の基底部が多結晶なので、多結晶状に成長する。蒸着物質として、シリコンを選択することが好ましい。半導体層２４および２６を蒸着させる工程（Prozessfuehrung）は、半導体層２４をエピタキシャル半導体層２４として形成できるように選択する。特に、この蒸着は、基板温度が９００℃であり、６０ｎｍ／分にまで至る蒸着率（Abscheiderate）で行う。さらに、この蒸着は、遷移領域１２をなす物質、パッド酸化物２０、およびパッド窒化物２２に対して選択的に行う。
図１−２は、初期成長段階にある半導体層２４，２６を示す。これに対し、図１−３は、蒸着終了後の半導体層２４，２６を示す。蒸着される半導体層の厚さは、次のように選択する。まず、エピタキシャル半導体層２４が、露出した状態の空間によって、半導体層２６から分離されるようにする。次に、他の工程を妨害しないように、エピタキシャル半導体層２４における互いに向き合う表面の間隔を、十分に開いた状態にする。
この実施例では、任意の最小構造寸法Ｆが１００ｎｍの場合、トレンチ４の直径は約２５０ｎｍとなる。したがって、エピタキシャル半導体層を、約９０ｎｍの厚さに形成できる。これにより、トレンチ４の露出した断面部は、依然として約７０ｎｍである。垂直トランジスタの所望のチャネル断面を設定するために、この範囲内で、エピタキシャル半導体層の厚さを比較的自由に決定できる。エピタキシャル半導体層２４と多結晶半導体層２６との間にある空間の大きさは、遷移領域１２の広がりによっても決定される。
蒸着の際に、場合によっては、異なるドープを行うことができる。これにより、トレンチ断面がほぼ円形状であれば、この異なるドープによって、同心円状のドープ領域が生じる。
続いて、蒸着された半導体層２４，２６に、薄い誘電体２８を熱窒化（thermische Nitridierung）によって形成する。窒化シリコンからなる薄い誘電体２８の物質的厚さ（Materialstaerke）は、ほんの数オングストローム（例えば５オングストローム）である。次に、エピタキシャル半導体層２４と半導体層２６との間にある空間を含むトレンチ４に、伝導性物質３０を充填する。なお、内部キャパシタ電極１４がｎドープされている場合、この伝導性物質３０も同じくｎドープされている。この場合、物質として、同じく高ドープされたポリシリコンが適している。この伝導性物質３０を、エッチング工程によって、エピタキシャル半導体層２４の上辺部の近くまでエッチングする。このようにして得られる構造を、図１−６に記載する。
図１−７および図１−８では、厚さ約２５ｎｍの端板部（Randstege）３４を、予め全面的に蒸着させた窒化シリコン層３２から、異方性エッチングによって形成する。この端板部３４は、次に行う異方性ＲＩＥエッチング（反応性イオンエッチング、reactive-ion-etching）の際に、エッチマスクとしての役割を果たす。この異方性ＲＩＥエッチングを行う時に、伝導性物質３０を、エピタキシャル半導体層２４と半導体層２６との間の空間に充填されている、環状残留物（ringfoermigen Rest）上まで除去する。エッチングをさらに行い、エピタキシャル層２４の上面の一部を露出させる。続いて、異方性蒸着によってトレンチ４の底部に絶縁層３８を形成し、酸化物層（例えばトレンチ上部酸化物（Trench-Top-Oxide）層）を、ＨＤＰ工程（高密度プラズマ、High-Density Plasma）によって等方性エッチバック（isotrope Rueckaetzung）する。これらの工程を、図１−１０および図１−１１に記載する。トレンチ４の底部８に形成される絶縁層３８は、内部キャパシタ電極１４と、半導体層間にある空間に残される伝導性物質３０とを、依然として露出するトレンチに形成されるゲート電極から、絶縁する。しかしながら、この前に、エピタキシャル半導体層２４の露出面に、熱的酸化によってゲート誘電体４０を形成した後、高ドープされたｎ型ポリシリコンをトレンチ４に充填して、ゲート電極４２を形成する。
垂直トランジスタを完成させるために、エピタキシャル半導体層２４の上部領域に、ｎドープ領域４８を例えば注入によって形成し、活性ワード線ＡＷＬ用の端子４６を製造してから、ビット線ＢＬを介してドープ領域４８（ソース領域）を接続する。さらに、熱処理を行って、拡散領域４４（ドレイン領域）をエピタキシャル半導体層２４の下部領域に形成する。このとき、ドーパントは、半導体層間にある空間に存在する伝導性物質３０と、半導体層２６と、多結晶半導体物質１０とから、薄い誘電体２８を通じてエピタキシャル半導体層２４へ拡散され、その場所においてｎドープ領域４４を形成する。ドーパントの拡散は、このとき、薄い誘電体２８によって制限される。その結果、ドーパントは、エピタキシャル半導体層２４の領域において、より多く残される。垂直方向の長さが約１μｍである絶縁環状部１２によっても、側方からの拡散は制限される。
拡散領域４４を形成するための拡散と、絶縁トレンチＳＴＩの側壁の酸化とを、同時に行うことが好ましい。なお、絶縁トレンチＳＴＩは、プレーナトランジスタから絶縁するために形成されるか、あるいは、隣接するトレンチの間に形成されるものである。トレンチ分離（shallow-trench-isolation）とも呼ばれる、このような絶縁領域ＳＴＩを、例えば、図３に記載する垂直トランジスタを有するメモリセルの正面図において示す。絶縁領域ＳＴＩは、断面が楕円形に形成されるトレンチの先端を切断する。これにより、エピタキシャル半導体層２４は、互いに向き合う２つの半貝殻状に形成される。
薄い誘電体２８は、内部キャパシタ電極１４から、半導体層間にある空間に存在する伝導性物質３０を介した、ドープ領域４４への電流の流れを抑えている。しかし、このことによって上昇する接触抵抗は、誘電体２８が対応して薄く形成されている場合、なお許容可能なものである。
半導体基板２の上部にあるワード線ＡＷＬの横に、いわゆる、不活性ワード線ＰＷＬが存在する。この不活性ワード線ＰＷＬは、絶縁層５０によって半導体基板２から絶縁されており、図面中の平面に対して垂直な方向に位置する他の垂直トランジスタのゲート電極に接続されている。
本発明に係る製造方法の他の実施形態について、図２−１〜図２−１１を参照しながら以下に説明する。第１の方法工程は、図１−１から図１−４に示す方法工程に相当する。したがって、図１−４に記載の構造は、図２−１に記載の構造に相当している。第１実施例からの変形（Abwandlung）として、絶縁層５２は、次に、主に基底領域における蒸着を含む工程によって、薄い酸化物層状に形成される。このことは、例えば、ＨＤＰ工程によって達成できる。続いて、絶縁層５２を、窒化シリコンに対して選択的に等方性エッチバックする。その結果、絶縁層５２は、トレンチの底部にのみ残され、薄い誘電体２８は露出する。
続いて、図２−４〜図２−７に記載するように、図１−５〜図１−８に記載する方法工程を実施する。したがって、本実施例ではその説明を省略する。しかし、図１−９のエッチング工程に相当する、次に行う異方性ＲＩＥエッチング工程は、絶縁層５２上で停止する。図１−９と同じように、伝導性物質３０を、エピタキシャル半導体層２４と半導体層２６との間にある空間から離れた所にあるトレンチ４から、除去する。同時に、エピタキシャル半導体層２４の上面を、その場所に存在する薄い誘電体２８を除去することによって露出する。このようにして生じる構造を、図２−８に記載する。
次に、酸化物層５２と、半導体層２６上にある薄い誘電体２８とを除去する。これにより、伝導性物質３０と半導体層２６との間に、空洞が生じる。この空洞は、例えば、高ドープされたｎポリシリコンまたは窒化タングステンからなる他の伝導性物質５４を用いた、蒸着および異方性エッチバックによって充填できる。エッチバックの際、端板部３４は、エッチマスクとしての役割を果たす。次に、図１−１０〜図１−１４に記載する方法工程を行う。これによって、エピタキシャル半導体層２４と半導体層２６との間にある全ての空間は、伝導性物質である２つの層によって充填される。この場合、物質の選択肢は非常に幅広い。
本実施形態では、薄い誘電体２８は、エピタキシャル半導体層２４上にのみ残される。しかし、このことは、エピタキシャル半導体層を多結晶伝導性物質３０から分離するためには、十分なものである。さらに、エピタキシャル半導体層２４と内部キャパシタ電極１４との間の接触抵抗は、一層の薄い誘電体２８によってのみ制限される。
１〜１４は本発明に係る第１の実施形態を示す図であり、１４は本発明の垂直トランジスタとメモリセルとの実施形態を示す図である。 １〜１１は、本発明に係る第２実施形態を示す図であり、１１は、本発明の垂直トランジスタとメモリセルとの実施形態を示す図である。 垂直トランジスタを有するトレンチの正面図である。
符号の説明
２ 単結晶半導体基板
４ トレンチ
６ 側壁
８ 底部
１０ 多結晶半導体物質
１２ 絶縁環状部／遷移領域
１４ 内部キャパシタ電極
１６ メモリ誘電体
１８ 外部キャパシタ電極
２０ パッド酸化物
２２ パッド窒化物
２４ エピタキシャル半導体層
２６ 半導体層
２８ 薄い誘電体
３０ 伝導性物質
３２ 窒化シリコン層
３４ 端板部／エッチマスク
３６ 酸化物層
３８ 絶縁層
４０ ゲート誘電体
４２ ゲート電極
４４ ドープ領域／ドレイン領域
４６ 端子
４８ ドープ領域／ソース領域
５０ 絶縁層
５２ 絶縁層
５４ 他の伝導性物質
ＡＷＬ ワード線
ＰＷＬ 不活性ワード線
ＳＴＩ 絶縁トレンチ

Claims (23)

  1. トレンチに垂直トランジスタを製造する方法であって、
    半導体物質（２，１０）の少なくとも一定領域からなる、底部（８）および少なくとも１つの側壁（６）を備え、かつ、上記半導体物質（２，１０）からなる上記底部（８）および上記側壁（６）の間にある領域に、絶縁性物質からなる遷移領域（１２）を有するトレンチ（４）を設ける工程と、
    上記半導体物質（２，１０）からなる上記側壁（６）および上記底部（８）の領域の表面上に、半導体物質を選択的に蒸着させて半導体層（２４，２６）を形成することによって、少なくとも上記側壁（６）に蒸着させた半導体層が、エピタキシャル半導体層（２４）として成長し、かつ、上記底部（８）に蒸着させた上記半導体層（２６）と上記側壁（６）に蒸着させた上記エピタキシャル半導体層（２４）の下部との間に、空間が残されるように蒸着する蒸着工程と、
    電流を一部のみ抑える薄い誘電体（２８）を、蒸着させた２つの上記半導体層（２４，２６）のうち、少なくとも上記側壁（６）に蒸着させた上記エピタキシャル層（２４）の表面に形成する工程と、
    少なくとも上記薄い誘電体（２８）が形成された上記エピタキシャル半導体層（２４）の下部と、上記底部（８）に蒸着させた上記半導体層（２６）との間にある空間に、電気伝導性物質（３０）を充填する工程と、
    上記エピタキシャル半導体層（２４）の表面に、ゲート誘電体（４０）とゲート電極（４２）とを形成する工程とを含む、方法。
  2. 上記薄い誘電体（２８）は、実質的に２〜３分子層からなることを特徴とする、請求項１に記載の方法。
  3. 上記薄い誘電体（２８）を、約５オングストロームの厚さに形成することを特徴とする、請求項１または２に記載の方法。
  4. 上記薄い誘電体（２８）は、窒化シリコンからなり、かつ、蒸着させた上記半導体層（２４，２６）は、シリコンからなるものであって、上記薄い誘電体（２８）は、２つの上記半導体層（２４，２６）を熱窒化することによって形成され、その後、必要に応じて、上記トレンチの底部に蒸着させた上記半導体層（２６）の表面に形成された部分が選択的に除去されるものであることを特徴とする、請求項１〜３のいずれか１項に記載の方法。
  5. 上記トレンチ（４）の底部（８）に蒸着させる上記半導体層（２６）は、多結晶半導体層（２６）を形成することを特徴とする、請求項１〜４のいずれか１項に記載の方法。
  6. 上記空間に上記電気伝導性物質（３０）を充填するために、まず、上記トレンチ（４）全体に上記電気伝導性物質（３０）を広範囲にわたり充填し、
    上記側壁（６）に形成される上記エピタキシャル半導体層（２４）の上部のトレンチ開口領域に、マスク（３４）を形成し、
    （ｉ）上記電気伝導性物質（３０）が上記トレンチ（４）の内部から上記エピタキシャル半導体層（２４）の下部と上記底部（８）に蒸着させた上記半導体層（２６）との間にある空間に残るように除去され、同時に、（ ii ）上記エピタキシャル半導体層（２４）の上記トレンチ（４）の内部空間に向き合う面が露出されるように、上記マスク（３４）を用いて異方性エッチングを行い、
    上記エピタキシャル半導体層（２４）の露出面上に、ゲート誘電体（４０）を形成することを特徴とする、請求項１〜５のいずれか１項に記載の方法。
  7. 上記薄い誘電体（２８）を、蒸着させた２つの上記半導体層（２４，２６）に形成し、
    上記空間に上記電気伝導性物質（３０）を充填する前に、絶縁層（５２）を、異方性蒸着法によって蒸着させ、続いて、等方性エッチングを行い、これにより、上記絶縁層（５２）は垂直面からは除去されるが、上記トレンチ（４）の底部（８）には十分に残されることを特徴とする、請求項６に記載の方法。
  8. 上記異方性エッチングを、上記トレンチ（４）の底部（８）に残される上記絶縁層（５２）上で停止し、
    上記絶縁層（５２）と上記薄い誘電体（２８）とを、上記トレンチ（４）の底部（８）から除去し、
    このようにして生ずる、上記電気伝導性物質（３０）と上記トレンチ（４）の底部（８）に蒸着された上記半導体層（２６）との間における空洞に、他の電気伝導性物質（５４）を充填することを特徴とする、請求項７に記載の方法。
  9. 上記他の電気伝導性物質（５４）は、高ドープされたポリシリコンまたはケイ化タングステンであることを特徴とする、請求項８に記載の方法。
  10. 上記電気伝導性物質（３０）と、上記トレンチの底部（８）を少なくとも一定領域に形成する上記半導体物質（１０）とは、それぞれ、ドープされた第１伝導型の多結晶半導体物質であり、
    少なくとも１つの上記側壁（６）を、少なくとも一定領域に形成する上記半導体物質（２）は、第２伝導型の単結晶半導体物質であり、
    蒸着させた上記半導体層（２４，２６）は、それぞれ、それらを蒸着させる上記半導体物質（２，１０）と同一の伝導型であることを特徴とする、請求項１〜９のいずれか１項に記載の方法。
  11. 上記エピタキシャル半導体層（２４）に形成される上記薄い誘電体（２８）を通じて、ドーパントを上記電気伝導性物質（３０）からこのエピタキシャル半導体層（２４）へと拡散させ、かつ、このエピタキシャル半導体層（２４）に、第１伝導型であるドープ領域（４４）を形成するような熱処理を行うことを特徴とする、請求項１０に記載の方法。
  12. 上記トレンチ（４）は、キャパシタトレンチの上部部分であり、
    上記トレンチ（４）の底部（８）にある上記半導体物質（１０）は、キャパシタの内部キャパシタ電極（１４）の多結晶半導体物質（１０）によって形成されることを特徴とする、請求項１〜１１のいずれか１項に記載の方法。
  13. 上記遷移領域（１２）は、キャパシタトレンチの絶縁環状部（１２）をなす絶縁性物質からなることを特徴とする、請求項１２に記載の方法。
  14. 上記トレンチ（４）の断面は、リソグラフィーによって達成できる最小の構造寸法よりも広いことを特徴とする、請求項１〜１３のいずれか１項に記載の方法。
  15. 上記エピタキシャル半導体層（２４）は、蒸着と同時にドープされることを特徴とする、請求項１〜１４のいずれか１項に記載の方法。
  16. トレンチに垂直トランジスタを製造する方法であって、
    トレンチ（４）を第２伝導型である単結晶半導体物質（２）に形成する工程であって、上記トレンチ（４）の上部から離れた所が、誘電体（１６）によって被覆され、かつ、上記トレンチ（４）が、第１伝導型であるドープされた多結晶半導体物質（１０）によって充填され、その結果、上部にある部分トレンチが、上記多結晶半導体物質（１０）の上側に突出する形で残されており、かつ、上記部分トレンチの底部（８）にほぼ環状に延びる絶縁物質からなる遷移領域（１２）が、上記部分トレンチの底部（８）に存在する上記多結晶半導体物質（１０）と、上記部分トレンチの側壁（６）を形成する上記単結晶半導体物質（２）との間に配置されるように、上記トレンチ（４）を形成する工程と、
    上記部分トレンチの側壁（６）と底部（８）とに半導体物質を選択的に蒸着させることによって、上記側壁（６）に蒸着される半導体層（２４）が、エピタキシャル半導体層として成長し、かつ、上記底部（８）に蒸着される半導体層（２６）が、多結晶半導体層として成長し、かつ、上記底部（８）に蒸着させた上記半導体層（２６）と上記側壁（６）に蒸着させた上記エピタキシャル半導体層（２４）の下部との間に、空間が残されるように、上記半導体層（２４，２６）を形成する工程と、
    電流を一部のみ抑える薄い誘電体（２８）を、上記エピタキシャル半導体層（２４）の表面に形成する工程と、
    少なくとも上記薄い誘電体（２８）が形成された上記エピタキシャル半導体層（２４） の下部と、上記底部（８）に蒸着させた上記半導体層（２６）との間にある空間に、第１伝導型であるドープされた多結晶半導体物質（３０）を充填する工程と、
    ゲート誘電体（４０）とゲート電極（４２）とを、上記エピタキシャル半導体層（２４）の表面に形成する工程と、
    第１伝導型であるドーパントが、上記薄い誘電体（２８）を通じて、充填した上記多結晶半導体物質（３０）から上記エピタキシャル半導体層（２４）へと拡散し、その拡散された場所において、第１伝導型であるドープ領域（４４）を形成するような熱処理を行う工程とを含む、方法。
  17. 半導体物質から構成された少なくとも１つの側壁（６）と底部（８）とを有するトレンチ（４）を備え、
    垂直トランジスタのチャネル領域は、上記側壁（６）に蒸着させたエピタキシャル半導体層（２４）に形成されており、
    上記エピタキシャル半導体層（２４）と、上記トレンチ（４）の底部（８）を構成する半導体物質（１０）とが、上記半導体物質（１０）上に蒸着させた半導体層（２６）および上記半導体層（２６）上の少なくとも導電性物質（３０）を介して導電した状態で接続されている、上記トレンチ（４）における垂直トランジスタであって、
    上記エピタキシャル半導体層（２４）と上記半導体物質（１０）との間には、電流を一部のみ抑える薄い誘電体（２８）が配置されていることを特徴とする、垂直トランジスタ。
  18. 上記薄い誘電体（２８）は、実質的に２〜３分子層からなることを特徴とする、請求項１７に記載の垂直トランジスタ。
  19. 上記薄い誘電体（２８）の厚さは、約５オングストロームであることを特徴とする、請求項１７または１８に記載の垂直トランジスタ。
  20. 上記トレンチ（４）は、内部キャパシタ電極（１４）を有するキャパシタトレンチの上部にある部分トレンチであり、
    上記内部キャパシタ電極（１４）が、上記トレンチ（４）の底部（８）を構成する上記半導体物質（１０）であることを特徴とする、請求項１７〜１９のいずれか１項に記載の垂直トランジスタ。
  21. 上記トレンチ（４）の側壁（６）は、その周囲に連続面を形成しており、
    少なくとも上記エピタキシャル半導体層（２４）は、この連続面に沿って、互いに向き合う半貝殻状に形成されていることを特徴とする、請求項２０に記載の垂直トランジスタ。
  22. 上記トレンチ（４）は、リソグラフィーによって達成できる最小構造寸法よりも大きい断面を有することを特徴とする、請求項１７〜２１のいずれか１項に記載の垂直トランジスタ。
  23. 少なくとも１つのメモリセルを有する半導体製品であって、
    上記メモリセルは、
    上部分と下部分とを有し、半導体基板（２）に形成されるトレンチ（４）と、
    上記トレンチ（４）の少なくとも下部分を覆うメモリ誘電体（１６）と、
    上記トレンチ（４）の下部分に配置されるキャパシタ電極（１４）と、
    上記トレンチ（４）の上部分に形成される、請求項１７〜２２のいずれか１項に記載の垂直トランジスタとを備え、
    他のキャパシタ電極（１８）が、上記半導体基板（２）によって形成されており、
    上記側壁（６）は、上記半導体基板（２）によって形成されており、
    上記底部（８）は、上記トレンチ（４）の下部分に配置される上記キャパシタ電極（１４）によって形成されている、半導体製品。
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