KR20120035497A - 수직형 트랜지스터의 매몰 비트라인 형성방법 - Google Patents

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Abstract

본 발명의 수직형 트랜지스터의 매몰 비트라인 형성방법은, 반도체 기판에 트렌치를 형성하여 상부로 돌출되는 형상의 활성 영역을 한정하는 단계; 트렌치가 형성된 기판 위에 라이너막을 형성하는 단계; 라이너막을 선택적으로 제거하여 활성 영역의 일 측면 하부가 선택적으로 노출되는 오픈 영역을 형성하는 단계; 라이너막 상에 활성 영역의 오픈 영역과 직접 접촉하는 폴리실리콘막을 형성하는 단계; 폴리실리콘막 위에 금속막을 형성하여 폴리실리콘막 및 금속막 사이에 실리사이드 반응을 유도하여 트렌치를 매립하는 실리사이드 금속막을 형성하는 단계; 및 실리사이드 금속막을 리세스하여 트렌치를 일부 매립하는 매몰 비트라인을 형성하는 단계를 포함한다.

Description

수직형 트랜지스터의 매몰 비트라인 형성방법{Method for fabricating buried bit line of vertical transistor}
본 발명은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 수직형 트랜지스터의 매몰 비트라인 형성방법에 관한 것이다.
최근 모바일 기기의 보급이 확대되고 디지털 가전 제품이 점점 소형화됨에 따라, 모바일 기기나 디지털 가전제품을 구성하는 반도체소자의 집적도도 급격하게 증가하고 있다. 특히 디램(DRAM) 소자나 플래시 메모리소자의 경우, 한정된 공간 내에 보다 많은 양의 정보들을 저장하기 위한 시도가 다양하게 이루어지고 있다. 일반적으로 디램 소자는 트랜지스터와 커패시터로 구성되는데, 트랜지스터는 실리콘반도체기판에 형성되고 그 위에 커패시터가 배치되는 적층형 구조를 갖는다.
트랜지스터와 커패시터와의 전기적 연결을 위해 하부의 트랜지스터의 소스영역과 상부의 커패시터의 하부전극 사이에는 스토리지노드 컨택이 배치된다. 또한 트랜지스터의 드레인영역은 비트라인 컨택을 통해 비트라인과 전기적으로 연결된다. 이와 같이 플래너(planar) 구조의 트랜지스터와, 그 위에 커패시터를 배치시키는 구조에 있어서, 트랜지스터와 커패시터 사이에는 워드라인, 비트라인과 같은 신호전송을 위한 막들이 배치되는데, 이 막들이 차지하는 공간으로 인해 커패시터의 용량을 증대시키는데 한계를 나타내고 있는 실정이다. 더욱이 플래너 구조의 트랜지스터는 게이트 폭이 40nm 이하로 좁아지면, 보다 많은 전력이 소모되고 소스영역과 드레인영역 사이에서의 누설전류인 바디 커런트(body current)의 양이 급격하게 증가한다는 문제가 있다. 따라서 최근에는 수직형 트랜지스터에 대한 연구가 활발하게 이루어지고 있다.
도 1은 수직형 트랜지스터의 기본 개념을 설명하기 위해 나타내 보인 도면이다. 도 1을 참조하면, 수직형 트랜지스터(100)는, 실리콘반도체기판(110)의 하부 일 측면에 드레인영역(112)이 배치되고 실리콘반도체기판(110)의 상부 일 측면에 소스영역(114)이 배치되는 구조를 갖는다. 드레인영역(112)과 소스영역(114) 사이에는 채널영역(116)이 형성되고, 채널영역(116) 위의 실리콘반도체기판(110) 측면상에는 게이트절연막(118) 및 게이트전극(120)이 순차적으로 배치된다. 이와 같은 수직형 트랜지스터(100)를 디램(DRAM) 소자에 적용시킬 경우, 드레인영역(112)에는 비트라인(Bit Line)이 연결되고, 소스영역(114)에는 스토리지노드(Storage Node)가 연결된다. 이때 비트라인은 실리콘반도체기판(110)의 하부 측면에 매몰된 형태로 배치되므로 상부의 스토리지노드가 형성될 공간을 감소시키지 않으며, 이에 따라 높은 집적도에도 불구하고 데이터 저장능력을 향상시킬 수 있게 된다.
그런데 이와 같은 수직형 트랜지스터를 형성하기 위해서는 실리콘기판(110)의 하부 일 측면에 드레인영역(112)을 형성하여야 하는데 이 과정이 용이하지 않다는 문제가 있다. 예컨대 드레인영역(112)을 형성하기 전에 드레인영역(112)이 형성될 실리콘기판(110)의 하부 일 측면상에 고농도로 도핑된 도전막을 형성하고, 이 도전막 내에 도핑되어 있는 도펀트를 실리콘기판(110)에 확산시킴으로써 드레인영역(112)을 형성할 수 있다. 그러나 반도체 소자의 집적도가 높아지면서 소자의 크기가 축소됨에 따라 드레인영역(112)의 크기나 위치를 정확하게 형성하는 것이 용이하지 않으며, 그 공정 또한 매우 복잡한 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 수직형 트랜지스터의 매몰 비트라인을 형성하는 과정에서 드레인 영역에 접촉하는 매몰 비트라인의 접촉저항 특성을 개선하고 소자의 안정성 및 신뢰성을 확보할 수 있는 수직형 트랜지스터의 매몰 비트라인 형성방법을 제공하는데 있다.
본 발명의 실시예에 따른 수직형 트랜지스터의 매몰 비트라인 형성방법은, 반도체 기판에 트렌치를 형성하여 상부로 돌출되는 형상의 활성 영역을 한정하는 단계; 상기 트렌치가 형성된 기판 위에 라이너막을 형성하는 단계; 상기 라이너막을 선택적으로 제거하여 상기 활성 영역의 일 측면 하부가 선택적으로 노출되는 오픈 영역을 형성하는 단계; 상기 라이너막 상에 상기 활성 영역의 오픈 영역과 직접 접촉하는 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 위에 금속막을 형성하여 상기 폴리실리콘막 및 금속막 사이에 실리사이드 반응을 유도하여 상기 트렌치를 매립하는 실리사이드 금속막을 형성하는 단계; 및 상기 실리사이드 금속막을 리세스하여 상기 트렌치를 일부 매립하는 매몰 비트라인을 형성하는 단계를 포함한다.
본 발명에 있어서, 상기 폴리실리콘막은 불순물이 도핑된 폴리실리콘막으로 형성한다.
상기 불순물은 보론(B) 또는 알루미늄(Al)을 포함한다.
상기 폴리실리콘막을 형성하는 단계 이후에, 상기 폴리실리콘막 상에 열공정을 수행하여 상기 오픈 영역을 통해 상기 폴리실리콘막과 접촉되는 활성 영역 내에 확산시켜 매몰 비트라인 접합 영역을 형성하는 단계를 더 포함한다.
상기 금속막은 티타늄(Ti)막을 포함한다.
상기 실리사이드 금속막을 형성하는 단계는, 상기 폴리실리콘막 및 금속막 사이의 실리사이드 반응을 유도하면서 상기 폴리실리콘막의 실리콘 원자가 상기 실리사이드 금속막의 입자 경계를 따라 확산하면서 성장하게, 상기 금속막을 600도보다 높은 온도에서 형성하는 것이 바람직하다.
상기 실리사이드 금속막을 형성하는 단계는, 상기 폴리실리콘막 위에 금속막을 600도보다 낮은 온도에서 증착하는 단계; 및 상기 폴리실리콘막 및 금속막 사이의 실리사이드 반응을 유도하면서 상기 폴리실리콘막의 실리콘 원자가 상기 실리사이드 금속막의 입자 경계를 따라 확산하면서 성장하게, 상기 금속막 상에 600도보다 높은 온도에서 열처리 공정을 진행하는 단계를 포함하는 것이 바람직하다.
상기 금속막은 화학적기상증착방법으로 증착하는 것이 바람직하다.
상기 매몰 비트라인은 상기 활성 영역의 일 측면 하부가 선택적으로 노출되는 오픈 영역의 상단부보다 높은 위치에 형성하게 리세스하는 것이 바람직하다.
본 발명에 따르면, 매몰 비트라인이 형성될 트렌치에 불순물이 도핑된 폴리실리콘을 먼저 증착한 다음, 금속막을 후속으로 증착시켜 금속 실리사이드막을 부피 팽창시켜 성장시킴으로써 드레인 영역의 보이드 성장을 억제하고, 금속 실리사이드막 형성시 막 내의 응집 작용을 억제함으로써 균일한 막질을 구현할 수 있다.
도 1은 수직형 트랜지스터의 기본 개념을 설명하기 위해 나타내보인 도면이다.
도 2 내지 도 13은 본 발명의 실시예에 따른 수직형 트랜지스터의 매몰 비트라인 형성방법을 설명하기 위해 나타내보인 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 2 내지 도 13은 본 발명의 실시예에 따른 수직형 트랜지스터의 매몰 비트라인 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 2를 참조하면, 도 2를 참조하면, 반도체 기판(200) 내에 트렌치(215)를 형성한다. 구체적으로, 반도체 기판(200) 상에 하드마스크막 패턴(205)을 형성한다. 하드마스크막 패턴(205)은 활성 영역이 형성될 영역의 반도체 기판(200) 표면을 선택적으로 노출시키며, 질화막을 포함하여 형성할 수 있다. 다음에 하드마스크막 패턴(205)을 식각마스크로 반도체 기판(200)의 노출 부분을 일정 깊이만큼 식각하여 반도체 기판(200) 내에 트렌치(215)를 형성한다. 이 트렌치(215)는 반도체 기판(200)에서 수직형 트랜지스터가 형성될 활성 영역(210)을 한정하는 동시에, 한정된 활성 영역(210)과 인접한 다른 활성 영역(210)이 서로 분리되도록 한다. 이에 따라 활성 영역(210)은 양 측면에 배치되는 트렌치(215)에 의해 상부로 돌출되는 필라(pilar) 형태로 형성된다. 이 경우 활성 영역(210)의 높이는 트렌치(215)의 깊이에 따라 결정된다.
도 3을 참조하면, 트렌치(215)가 형성된 반도체 기판(200) 상에 제1 라이너막(220)을 형성한다. 제1 라이너막(220)은 산화막으로 형성할 수 있다. 다음에 트렌치(215)를 제1 희생막(223)으로 모두 매립한다. 제1 희생막(223)은 제1 라이너막(220)과 식각 선택비를 가지는 물질로 형성하며, 언도프트 폴리실리콘(undoped polysilicon)막을 포함하여 형성할 수 있다. 이 제1 희생막(223)은 이후 드레인 영역의 오픈영역이 형성될 영역만 선택적으로 노출시키는 역할을 한다.
도 4를 참조하면, 제1 희생막(223)을 리세스하여 트렌치(215)의 하부를 일부 매립하는 제1 두께를 갖는 제1 희생막(225)을 형성한다. 이를 위해 트렌치(215)를 모두 매립하는 제1 희생막에 식각 공정을 수행하여 제1 희생막(225)을 제1 위치(d1)까지 리세스시켜 트렌치(215) 하부에 남긴다. 여기서 식각 공정은 에치백(etch back) 방식으로 수행할 수 있다. 경우에 따라서는 에치백을 수행하기 전에 희생막에 대한 평탄화를 수행할 수 있다. 이 경우 제1 희생막을 에치백하는 과정에서 활성 영역(210)의 측벽 및 하드마스크막 패턴(205)의 상부면을 덮고 있는 제1 라이너막(220)이 내측으로 제2 두께(d2)만큼 제거됨에 따라 제1 라이너막(220)이 초기 증착된 두께의 1/2 이하의 두께로 활성 영역(210)의 측벽에 잔류한다.
도 5를 참조하면, 제2 두께(d2)만큼 제거된 제1 라이너막(220) 위에 제2 라이너막(230)을 형성한다. 제2 라이너막(230)은 스페이서 형태로 형성하며, 제1 라이너막(220)과 선택적 식각이 이루어질 수 있을 정도로 충분한 식각선택비를 갖는 물질로 형성한다. 즉, 후속의 제1 라이너막(220)에 대한 식각시 제2 라이너막(230)은 식각에 의한 영향이 최소화되어야 한다. 예를 들어 제1 라이너막(220)을 산화막으로 형성한 경우에는 제2 라이너막(230)은 질화막으로 형성하는 것이 바람직하다. 한편, 제2 라이너막(230)을 스페이서 형태로 형성하기 위해 식각 공정을 진행하는 과정에서 제1 희생막(225)이 추가 리세스되어 제1 라이너막(220)의 측벽이 일부 노출된다.
다음에 제2 라이너막(230) 및 제1 라이너막(220) 위에 배리어막(235)을 형성한다. 배리어막(235)은 스페이서 형태로 형성하며, 제1 라이너막(220) 및 제2 라이너막(230)과 식각 선택비를 갖는 물질, 예를 들어 티타늄질화막(TiN)을 포함하여 형성한다. 배리어막(235)은 후속 진행할 식각 공정에서 활성 영역(210)의 측면부를 보호하는 역할을 한다. 여기서 배리어막(235)을 스페이서 형태로 형성하기 위해 먼저, 반도체 기판(200) 상에 제1 라이너막(220), 제2 라이너막(230) 및 제1 희생막(225)의 노출면을 따라 연장하여 배리어막을 형성하고, 식각 공정을 진행하여 활성 영역(210)의 측면부에만 배리어막(235)을 잔류시킨다. 이에 따라 제1 희생막(225)의 표면이 일부 노출된다.
도 6을 참조하면, 배리어막(235)이 형성된 트렌치(215) 내부를 매립하는 제2 희생막(240)을 형성한다. 제2 희생막(240)은 트렌치(215) 내부만 매립한다. 이를 위해 반도체 기판(200) 상에 제2 희생막을 모두 매립하고, 제2 희생막 상에 평탄화 공정을 진행하여 트렌치(215) 내부만 매립한다. 여기서 제2 희생막(240)은 제1 라이너막(220)과 동일한 물질로 형성하는 것이 바람직하다. 이에 따라 후속 공정에서 배리어막(235)을 제거하는 식각시 제2 희생막(240)은 식각에 의한 영향을 받지 않는다.
다음에 제2 희생막(240) 및 하드마스크막 패턴(205) 상에 배리어막(235)을 선택적으로 제거하기 위한 마스크막 패턴(245)을 형성한다. 마스크막 패턴(245)은 포토레지스트막으로 형성할 수 있다. 마스크막 패턴(245)은 도면에서 "A"로 도시한 바와 같이, 활성 영역(210)의 제1 측면부에 형성된 배리어막(235), 제2 라이너막(230) 및 제1 라이너막(220)은 노출시키는 반면, 제1 측면부와 대향되는 위치의 활성 영역(210)의 제2 측면부에 형성된 배리어막(235), 제2 라이너막(230) 및 제1 라이너막(220), 즉, 제거되지 않아야 할 제2 측면부의 배리어막(235)은 차단시키는 개구부(247)를 포함하여 형성한다.
도 7을 참조하면, 마스크막 패턴(245, 도 6 참조)에 의해 노출된 제1 측면부의 배리어막(235)을 제거하여 제1 라이너막(220)을 노출시킨다. 이 과정은 습식식각방법을 사용하여 수행할 수 있다. 제1 측면부의 배리어막(235)을 제거하는 과정에서 제2 희생막(240)은 배리어막(235)과 충분한 식각 선택비를 갖는 물질로 이루어져 있으므로, 식각에 의한 영향을 거의 받지 않는다. 이에 따라, 제2 희생막(240)에 의해 덮여 있는 제2 측면부의 배리어막(235)은 제거되지 않는다. 다음에 마스크막 패턴(245, 도 6 참조)을 제거한다. 제1 측면부의 배리어막(235)이 선택적으로 제거됨에 따라 트렌치(215) 내에는 빈 공간(250)이 만들어진다. 이 빈 공간을 통해 활성 영역(210)의 하부 제1 측면부, 즉, 드레인영역의 오픈영역과 접하는 제1 라이너막(220)이 노출된다(도 7의 참조부호 "B").
도 8을 참조하면, 제2 희생막(240, 도 7 참조)을 제거한다. 제2 희생막(240)과 제1 라이너막(220)은 동일한 물질로 이루어져 있으므로 제2 희생막(240)을 제거하는 과정에서 제1 라이너막(220)의 노출 부분도 함께 제거된다. 이 제1 라이너막(220)이 제거됨에 따라 활성 영역(210)의 제1 측면부가 노출되며, 이 노출되는 영역이 드레인영역의 오픈영역(255)이 된다. 제2 희생막(240)과 제1 라이너막(220)의 노출 부분을 제거하기 위한 식각은 습식식각방법을 사용하여 수행할 수 있다.
도 9를 참조하면, 제1 희생막(225)을 제거한다. 제1 희생막(225)을 제거하기 위한 식각은 습식식각방법을 사용하여 수행할 수 있다. 제1 희생막(225)은 제1 라이너막(220)과 식각 선택비를 가지는 물질로 형성되어 있으므로 제1 희생막(225)을 제거하는 과정에서 제1 라이너막(220)은 식각에 의한 영향이 최소화된다. 이에 따라 제1 라이너막(220)으로 덮여 있는 트렌치(215)의 바닥 부분이 노출된다.
도 10을 참조하면, 드레인영역의 오픈영역(255)을 포함하는 반도체 기판(200) 상에 도전막(260)으로 1차 증착한다. 도전막(260)은 폴리실리콘막으로 형성하며, 바람직하게는 도프트 폴리실리콘(doped poly-silicon)막으로 형성한다. 이 도전막(260)은 활성 영역(210)의 오픈 영역(243)과 직접 접촉하게 형성한다. 여기서 도프트 폴리실리콘막에 주입된 불순물 이온은 3족 원소, 즉, p형 도전형 불순물 이온인 보론(B) 또는 알루미늄(Al)으로 주입하는 것이 바람직하다. 도전막(260)은 제1 라이너막(220), 제2 라이너막(230) 및 드레인영역의 오픈영역(255)이 노출된 영역을 따라 증착한다. 도전막(260)은 소정 두께로 증착하며, 트렌치(215) 내의 공간을 일부 노출시킨다. 다음에 열공정을 수행하여 도프트 폴리실리콘막 내의 불순물 이온을 활성 영역(210)으로 확산시켜 드레인 영역(243), 즉 매몰 비트라인 접합영역을 형성한다.
도 11을 참조하면, 반도체 기판(200) 상에 금속막(265)을 2차 증착한다. 금속막(265)은 도전막(260)의 형상을 따라 형성하며, 티타늄(Ti)을 포함하여 형성할 수 있다. 이 금속막(265)은 화학적기상증착(CVD; Chemical Vapor Deposition) 방법으로 형성한다. 금속막(265)을 증착하는 화학적기상증착방법은 적어도 600도 이상의 고온에서 진행하는 것이 바람직하다.
600도 이상의 고온에서 화학적기상증착방법으로 금속막(265)을 증착하면, 증착된 직후부터 도프트 폴리실리콘막으로 이루어진 도전막(260)과 티타늄(Ti)막으로 이루어진 금속막(265) 사이의 실리사이드(silicide) 반응이 유도되어 실리사이드 금속막인 티타늄실리사이드(TiSi2)막이 형성된다. 이 경우, 도프트 폴리실리콘막 위에 티타늄막을 증착하여 형성되는 티타늄실리사이드(TiSi2)막은 600도 이상의 고온에서 공정이 진행됨에 따라 급격하게 부피(volume)이 팽창하면서 성장하게 된다. 이는 600도 이상의 고온에서 진행되는 공정을 거치는 동안, 도프트 폴리실리콘막의 실리콘 원자가 티타늄실리사이드(TiSi2)막의 입자 경계(Grain Boundary)를 따라서 확산하면서 성장이 급격하게 이루어지면서 부피가 팽창되는 티타늄실리사이드(TiSi2)막으로 성장하게 되기 때문이다.
단위 소자가 차지하는 면적이 감소할수록 이러한 부피 팽창은 트렌치(215)를 매립하는 과정으로 연결되어 도 12에 도시한 바와 같이, 트렌치(215)는 실리사이드 금속막(270)으로 완전히 매립된다. 트렌치(215)를 실리사이드 금속막(270)으로 완전히 매립하기 위해 티타늄(Ti)막으로 이루어진 금속막(265)은 실리사이드 금속막의 부피 팽창이 급격하게 이루어지는 600도 이상의 고온에서 진행하는 것이 바람직하다. 티타늄실리사이드(TiSix)막을 형성하는 과정에서 도전막과 금속막 사이 및 금속막과 접합영역쪽 n+ 실리콘의 실리사이드 반응으로 티타늄실리사이드막 내에 응집 작용(agglomeration)에 의해 뭉쳐지는 현상이 발생하여 티타늄실리사이드막의 표면이 불균일하게 형성되는 경우가 있어 왔다. 그러나 본 발명의 실시예에서는 p형 도전형 불순물인 보론(B) 또는 알루미늄(Al)이 주입된 도프트 폴리실리콘막을 적용함에 따라 티타늄실리사이드막 내의 응집 작용을 억제함으로써 균일한 표면을 가지는 티타늄실리사이드막을 형성할 수 있다. 또한, 티타늄실리사이드막의 부피 팽창에 의해 트렌치(215)가 완전히 매립되면서 드레인 영역(243)과 접촉하는 부분(C)도 완전히 매립됨에 따라 보이드(void)가 발생하는 것을 방지할 수 있다.
한편, 금속막(265)을 600도보다 낮은 온도에서 증착하는 경우에는, 금속막(265)을 증착한 다음, 600도 보다 높은 온도에서 진행하는 열처리 공정을 추가로 진행하여 실리사이드 금속막의 부피 팽창을 유도할 수 있다.
도 13을 참조하면, 실리사이드 금속막(270, 도 12 참조)을 리세스(recess)하여 트렌치(215) 내에 일정 두께만 남기고 나머지는 모두 제거하여 트렌치(215)를 일부 매립하는 매몰 비트라인(275)을 형성한다. 이때 제거되는 두께는, 남아 있는 매몰 비트라인(275)의 상부면이 드레인 영역(243)의 상단부 보다는 높게 위치하게 한정한다. 경우에 따라서는 실리사이드 금속막(270)을 리세스하기 전에 평탄화 공정을 먼저 수행할 수도 있다.
종래 비트라인의 물질로 비저항값이 최대1000μΩ-㎝인 도핑된 폴리실리콘 또는 비저항값이 10~15μΩ-㎝인 텅스텐을 사용하여 왔는데, 폴리실리콘의 경우 저항 값이 높음에도 불구하고, 공정의 단순구조로 널리 이용되고 있다. 이에 대해 티타늄실리사이드막은 C-49 결정 구조에서는 비저항값이 18~25μΩ-㎝이고, C-54 결정 구조에서는 비저항 값이 13~16μΩ-㎝이므로 폴리실리콘보다 우수하며, 선 저항까지 텅스텐만큼 충분히 줄일 수 있다. 이에 따라 본 발명의 실시예에 의한 티타늄실리사이드막으로 이루어진 매몰 비트라인(260)은 접촉 저항뿐만 아니라, 선 저항에서도 충분히 낮은 저항을 가지는 물질로써 비트라인에 적용할 수 있다.
200: 반도체 기판 215: 트렌치
220: 제1 라이너막 223: 제1 희생막
230: 제2 라이너막 235: 배리어막
240: 제2 희생막 243: 드레인 영역
260: 도전막 265: 금속막
270: 실리사이드 금속막 275: 매몰 비트라인

Claims (9)

  1. 반도체 기판에 트렌치를 형성하여 상부로 돌출되는 형상의 활성 영역을 한정하는 단계;
    상기 트렌치가 형성된 기판 위에 라이너막을 형성하는 단계;
    상기 라이너막을 선택적으로 제거하여 상기 활성 영역의 일 측면 하부가 선택적으로 노출되는 오픈 영역을 형성하는 단계;
    상기 라이너막 상에 상기 활성 영역의 오픈 영역과 직접 접촉하는 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막 위에 금속막을 형성하여 상기 폴리실리콘막 및 금속막 사이에 실리사이드 반응을 유도하여 상기 트렌치를 매립하는 실리사이드 금속막을 형성하는 단계; 및
    상기 실리사이드 금속막을 리세스하여 상기 트렌치를 일부 매립하는 매몰 비트라인을 형성하는 단계를 포함하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
  2. 제1항에 있어서,
    상기 폴리실리콘막은 불순물이 도핑된 폴리실리콘막으로 형성하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
  3. 제1항에 있어서,
    상기 불순물은 보론(B) 또는 알루미늄(Al)을 포함하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
  4. 제1항에 있어서,
    상기 폴리실리콘막을 형성하는 단계 이후에,
    상기 폴리실리콘막 상에 열공정을 수행하여 상기 오픈 영역을 통해 상기 폴리실리콘막과 접촉되는 활성 영역 내에 확산시켜 매몰 비트라인 접합 영역을 형성하는 단계를 더 포함하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
  5. 제1항에 있어서,
    상기 금속막은 티타늄(Ti)막을 포함하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
  6. 제1항에 있어서,
    상기 실리사이드 금속막을 형성하는 단계는, 상기 폴리실리콘막 및 금속막 사이의 실리사이드 반응을 유도하면서 상기 폴리실리콘막의 실리콘 원자가 상기 실리사이드 금속막의 입자 경계를 따라 확산하면서 성장하게, 상기 금속막을 600도보다 높은 온도에서 형성하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
  7. 제1항에 있어서,
    상기 실리사이드 금속막을 형성하는 단계는,
    상기 폴리실리콘막 위에 금속막을 600도보다 낮은 온도에서 증착하는 단계; 및
    상기 폴리실리콘막 및 금속막 사이의 실리사이드 반응을 유도하면서 상기 폴리실리콘막의 실리콘 원자가 상기 실리사이드 금속막의 입자 경계를 따라 확산하면서 성장하게, 상기 금속막 상에 600도보다 높은 온도에서 열처리 공정을 진행하는 단계를 포함하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
  8. 제6항 또는 제7항에 있어서,
    상기 금속막은 화학적기상증착방법으로 증착하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
  9. 제1항에 있어서,
    상기 매몰 비트라인은 상기 활성 영역의 일 측면 하부가 선택적으로 노출되는 오픈 영역의 상단부보다 높은 위치에 형성하게 리세스하는 수직형 트랜지스터의 매몰 비트라인 형성방법.
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