WO2000072377A1 - Verfahren zur erzeugung eines vergrabenen kontakts einer speicherzellenanordnung - Google Patents

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WO2000072377A1
WO2000072377A1 PCT/DE2000/001543 DE0001543W WO0072377A1 WO 2000072377 A1 WO2000072377 A1 WO 2000072377A1 DE 0001543 W DE0001543 W DE 0001543W WO 0072377 A1 WO0072377 A1 WO 0072377A1
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WO
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depression
flank
substrate
insulation
recess
Prior art date
Application number
PCT/DE2000/001543
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English (en)
French (fr)
Inventor
Franz Hofmann
Josef Willer
Hans Reisinger
Till Schlösser
Original Assignee
Infineon Technologies Ag
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Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Publication of WO2000072377A1 publication Critical patent/WO2000072377A1/de

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical

Definitions

  • the invention relates to a method for producing a memory cell arrangement.
  • the invention particularly relates to a method for producing a DRAM cell arrangement, the memory cells of which each comprise a transistor and a capacitor.
  • the information of a memory cell is stored in the form of a charge on the capacitor.
  • the transistor and the capacitor of the memory cell are connected to one another in such a way that when the transistor is driven via a word line, the charge on the capacitor can be read out via a bit line.
  • the general aim is to produce a DRAM cell arrangement which has a high packing density, that is to say a small space requirement per memory cell.
  • European Patent EP 0 852 396 describes a DRAM cell arrangement in which a transistor of a memory cell is arranged above a storage capacitor of the memory cell in order to increase the packing density. Active areas of the memory cells are each surrounded by an insulating structure which is arranged in a substrate. A depression is produced in the substrate for each memory cell, a storage node of the storage capacitor being arranged in the lower region thereof and a gate electrode of the transistor being arranged in the upper region. An upper source / drain region, a channel region and a lower source / drain region of the transistor are arranged one above the other in the substrate. The lower source / drain region is connected to the storage node on a first flank of the depression.
  • the insulating structure borders on a second flank of the depression opposite the first flank so that the storage node does not adjoin the substrate there.
  • a bit line is adjacent to the upper source / drain region and runs above the substrate.
  • the bit line is generated on the substrate.
  • the upper source / drain region is produced by diffusion of dopant from the bit line into the substrate.
  • the depression is created adjacent to the insulating structure. Flanks of the recess are provided with a capacitor dielectric.
  • the depression is filled with doped polysilicon up to a first height, which is in the region of the insulating structure. Exposed parts of the capacitor dielectric are removed. The depression is then filled to a second height, which is higher than the first height and in the region of the insulating structure, with doped polysilicon, so that the polysilicon forms the storage node which is located on the first flank of the depression between the first height and the second height adjacent to the substrate.
  • the lower source / drain region is formed by diffusion of dopant from the storage node into the substrate.
  • the problem is solved by a method for producing a memory cell arrangement, in which at least one depression is first produced in a substrate. An insulation with an essentially homogeneous thickness is produced in the depression, which covers the flanks of the depression to a height which lies below a surface of the substrate. The depression is filled up to the height with conductive material. An implantation with oxygen is carried out at such an angle to the surface that a first of the flanks of the depression is more heavily doped than a second flank of the depression opposite the first flank. Thermal insulation produces an insulating structure that is thicker on the first flank of the depression and thinner on the second flank of the depression than the insulation.
  • a part of the insulation arranged on the second flank is removed by unmasked etching, and then replaced by further conductive material, so that a conductive structure is produced in the depression made of the conductive material and of the further conductive material, which structure adjoins the substrate.
  • a lower source / drain region of at least one transistor of a memory cell, which adjoins the conductive structure, is produced in the substrate.
  • An upper source / drain region of the transistor is produced on the surface of the substrate above the lower source / drain region adjacent to the second flank of the depression.
  • a gate electrode of the transistor which is insulated from the substrate and from the conductive structure, is produced in the recess above the conductive structure.
  • a further component for example a transistor of an adjacent one, can be used Memory cell, be arranged in the immediate vicinity of the first edge of the recess, without leakage currents between the transistor and the component.
  • the component is separated from the transistor by the insulation on the first flank of the depression.
  • Isolation structure outside the recess on the first flank of the recess, which separates the transistor from the component, is not required, so that the
  • Memory cell arrangement can have a particularly high packing density.
  • the method requires little effort since the part of the insulation is removed by unmasked etching.
  • the unmasked etching is made possible in that the insulating structure protects the insulation on the first flank, since it is thicker than the insulation on the first flank.
  • the different thickness of the insulating structure on the first flank and on the second flank is achieved by the implantation with oxygen.
  • the high concentration of oxygen on the first flank leads to a particularly rapid growth of the insulating structure during thermal oxidation.
  • a high packing density can be generated, for example, by generating a further depression analogous to the depression with a further transistor analogous to the transistor such that the first flank of the further depression lies opposite the second flank of the depression.
  • the upper source / drain region of the transistor is produced in such a way that it adjoins the first flank of the further depression.
  • the removal of the part of the insulation on only the second flanks of the depressions enables the upper source / drain regions of the transistors of the memory cells to be produced in such a way that they adjoin adjacent depressions without short-circuits between the transistors.
  • the transistors of the memory cells can consequently be produced close to one another, which means a higher packing density of the memory cell arrangement.
  • the insulating structure can consist of SiO 2, for example.
  • the part of the insulation can be removed, for example, by isotropic etching. If the insulation consists of a different material than the insulating structure, the isotropic etching can be carried out selectively to the insulating structure.
  • the insulation can consist, for example, of silicon nitride. In this case, phosphoric acid, for example, is suitable as an etchant.
  • the insulation can also be produced by conformal deposition of SiO 2 . Due to the different density of a deposited oxide and a thermally grown oxide, an etchant attacks the former much more than the latter. In this case, the isotropic etching can therefore be non-selective to the insulating structure, and yet the insulating structure is hardly attacked.
  • the unmasked etching can also be carried out by anisotropic etching.
  • the insulating structure on the second flank is in this case preferably particularly thin, so that the insulating structure can be under-etched.
  • the insulating structure is so thin on the second flank that the insulation beneath it is not protected during the etching. This is because the anisotropic etching is not done exclusively in the vertical direction.
  • the insulating structure on the second flank is preferably less than 5 nm thick. Since silicon of the substrate is built into the oxide during the thermal oxidation, the insulating structure projects into the substrate in comparison to the insulation, so that only about half the thickness of the insulating structure has to be under-etched during anisotropic etching.
  • the conductive material consists of doped polysilicon
  • an oxide also grows on the conductive material.
  • the oxide is etched until the insulation on the second flank of the recess is exposed, so that the part of the insulation can subsequently be removed.
  • the oxide can be etched during unmasked etching.
  • the oxide is first etched with a first etchant, and after the insulation has been exposed, the insulation is etched with a second etchant.
  • an implantation with nitrogen at an angle to the surface can be carried out before producing the insulating structure such that the second flank of the depression is doped stronger than the first flank of the depression. Since nitrogen inhibits the growth of a thermal oxide, the insulating structure on the second flank is particularly thin in this case.
  • angles for the oblique implantations of oxygen or nitrogen depends on the dimensions of the recess.
  • the angles must be at least large enough that the corresponding flank of the depression is doped up to the height up to which the depression is filled with conductive material.
  • the angles are therefore at least the arc tangent from the distance between the surface of the substrate and the height to which the depression is filled with conductive material, divided by the distance between the first and the second flank.
  • the depression has, for example, two further flanks, which lie opposite one another and on which the insulation is preferably also not removed, as in the case of the first flank.
  • the conductive structure works in this case as the storage node of a capacitor of the storage cell.
  • the depressions can, for example, also be arranged such that two depressions which are at a minimal distance from one another are arranged diagonally to one another.
  • the capacitors of the memory cells can have a common capacitor electrode, which can be designed as a doped layer in the substrate.
  • the upper source / drain regions of the transistors are connected to bit lines which run across word lines.
  • the word lines are connected to the gate electrodes of the transistors.
  • the gate electrodes can be parts of the word lines.
  • capacitor electrodes of the capacitors are connected to bit lines, which can be designed as strip-shaped doped regions in the substrate.
  • the depression so that it has a cross section parallel to the surface of the substrate, which is strip-shaped. Recesses arranged side by side run essentially parallel to each other. In this case, the conductive structure acts as a bit line. The upper source / drain regions of the transistors are connected to capacitors of the memory cells.
  • the lower source / drain region can be produced by a tempering step in which the dopant is made from the conductive one
  • Structure diffuses into the substrate and forms the lower source / drain region there.
  • a doped buried layer is produced in the substrate, from which the lower source / drain region is produced by structuring.
  • FIG. 1 shows a cross section through a first substrate, after an oxide layer, a nitride layer,
  • FIG. 2 shows the cross section from FIG. 1 after insulating structures have been produced.
  • FIG. 3 shows the cross section from FIG. 2 after conductive structures have been produced
  • FIG. 4a shows the cross section from FIG. 3 after a gate dielectric, upper source / drain regions, word lines, lower source / drain regions and an insulating layer have been produced.
  • FIG. 4b shows a top view of the first substrate, in which the depressions, the upper source / drain regions and the isolation trenches are shown.
  • FIG. 5 shows a cross section through a second substrate after depressions, an oxide layer, insulation, conductive structures, word lines, upper source / drain regions, lower source / drain regions and an insulating layer have been produced.
  • a first substrate 1 made of monocrystalline silicon is provided.
  • the first substrate 1 there is approximately 1 ⁇ m below a surface F of the substrate 1 an approximately 7 ⁇ m thick n-doped buried layer P is arranged.
  • Isolation trenches S approximately 300 nm deep are produced and filled with SiO 2 (see FIG. 4b).
  • the isolation trenches S have protuberances, each of which has a square horizontal cross section with a side length of approximately 100 nm.
  • the protuberances of an isolation trench S are arranged at a distance of approximately 100 nm from one another.
  • the isolation trenches S are at a distance of approximately 200 nm from one another.
  • SiÜ2 is produced in a thickness of approximately 20 nm by thermal oxidation. Silicon nitride is deposited over this in a thickness of approx. 50 nm, so that a nitride layer N is produced (see FIG. 1).
  • depressions V approximately 7 ⁇ m deep are produced in the substrate 1, the horizontal cross sections of which are square and have a side length of approximately 100 nm.
  • the depressions V adjoin the isolation trenches S in such a way that silicon islands are formed in the first substrate 1, which have rectangular cross sections with a side length of 100 nm and a side length of 200 nm.
  • the nitride layer N and the oxide layer O are structured.
  • Each depression V has a first flank Fl and a second flank F2 opposite the first flank Fl, each of which adjoins one of the silicon islands.
  • each depression V has two further flanks lying opposite one another, each of which adjoins one of the isolation trenches S.
  • silicon nitride is deposited in a thickness of approx. 5 nm and partially oxidized. About 300 nm of in-doped polysilicon Yl is deposited and etched back, so that the depressions V up to a lower height (not shown) are filled with the polysilicon Y1 (see FIG. 1). Exposed parts of the oxidized silicon nitride and the underlying silicon nitride are then removed with, for example, hydrofluoric acid and CF 4 , O 2 , N 2 . Remaining parts of the oxidized silicon nitride and silicon nitride form capacitor dielectrics Kd of capacitors.
  • SiO 2 is deposited conformally to a thickness of approximately 30 nm and etched back, so that the insulation II only covers the flanks of the depressions V.
  • oxygen is implanted at an angle of approximately 70 ° to the surface F of the first substrate 1 such that the first flanks Fl of the depressions V are implanted, while second flanks F2 of the depressions V lying opposite the first flanks Fl are not implanted.
  • the angle of the implantation to those opposite flanks of the depressions V, which adjoin the isolation trenches S, is 0 °.
  • the implantation direction R1 of oxygen is shown in FIG.
  • the area of the first flanks Fl of the depressions V is approximately 10 21 cm -3 .
  • the direction of implantation r2 of nitrogen is therefore 40 °.
  • the dopant concentration of nitrogen in the first substrate 1 in the region of the second flanks F2 of the depressions V is approximately 10 18 cm -3 .
  • the insulating structures 12 are approximately 20 nm thick on the first flanks Fl of the depressions V due to the high oxygen concentration. On the second flanks F2 of the depressions V, the insulating structures 12 are only about 5 nm thick due to the nitrogen implantation (see FIG. 2).
  • SiO 2 is etched back approximately 50 nm deep, so that the polysilicon Y2 in the depressions V and on the second flanks F2 of the depressions V arranged parts of the insulation II and parts of the insulation II adjacent to the second flanks F2 of the depressions V are exposed be removed (see Figure 3).
  • the removed parts of the insulation II are replaced by in situ doped polysilicon by depositing in situ doped polysilicon to a thickness of approximately 20 nm and then wet-etching with, for example, KOH.
  • This doped polysilicon together with the remaining doped polysilicon Y1 Y2 forms conductive structures L in the depressions V, which adjoin the first substrate 1.
  • the nitride layer N is then removed using, for example, phosphoric acid.
  • Parts of the insulating structures 12 arranged on the second flanks F2 of the depressions V are removed by wet etching of SiO 2 with, for example, hydrofluoric acid.
  • Thermal dielectrics produce gate dielectrics Gd from transistors which are arranged on the second flanks F2 of the depressions V and cover the conductive structures L.
  • the gate dielectrics Gd are approximately 20 nm thick due to the implantation with oxygen on the conductive structures L, while they are only 5 nm thick on the second flanks F2 of the depressions V (see FIG. 4a).
  • dopant diffuses from the conductive structures L into the first substrate 1 due to the high temperature, so that lower source / drain regions S / Du of the transistors adjacent to the second flanks F2 of the depressions V are produced.
  • in-situ doped polysilicon is deposited to a thickness of approximately 100 nm, so that the depressions V are filled.
  • Tungsten silicide is deposited in a thickness of approx. 80 nm.
  • silicon nitride is deposited to a thickness of approximately 50 nm.
  • silicon nitride, tungsten silicide and polysilicon are selectively etched to SiO 2 until the oxide layer O is exposed.
  • the word lines W are thereby generated from the tungsten silicide and the polysilicon (see FIG. 4a).
  • Contacts are generated next to the word lines W on the upper source / drain regions S / Do.
  • Bit lines are then generated, which run transversely to the word lines W and are connected to the upper source / drain regions S / Do via the contacts.
  • Parts of the word lines W which are arranged in the depressions V above the conductive structures L, act as gate electrodes of the transistors.
  • the conductive structures act as storage nodes for capacitors.
  • the buried layer P acts as a common capacitor electrode of the capacitors.
  • a memory cell of the DRAM cell arrangement produced by the described method comprises one of the transistors and one of the capacitors connected to the transistor.
  • a second substrate 2 made of monocrystalline silicon is provided. As in the first exemplary embodiment, an oxide layer O 'and a nitride layer (not shown) are produced.
  • depressions V approximately 500 nm deep are produced in the substrate 2, the strip-shaped horizontal ones Have cross sections.
  • the depressions V are thus trench-shaped and run essentially parallel to one another.
  • the depressions V are approximately 100 nm wide and are spaced from one another by approximately 100 nm.
  • Insulations II are then produced by depositing SiO 2 essentially conformally to a thickness of approximately 30 nm (see FIG. 5).
  • Capacitors (not shown) are produced above the word lines W 'and are each connected to an upper source / drain region S / Do' of the transistors.
  • a memory cell of the DRAM cell arrangement produced by the described method comprises one of the transistors and one of the capacitors connected to the transistor.
  • SiO 2 non-compliant by an HDP (high density plasma) process be that about 20 nm is deposited on the flanks of the depressions and about 60 nm SiO 2 on the conductive structures.
  • SiO 2 is etched isotropically until the SiO 2 deposited by the HDP process is essentially removed from the insulating structures. This leaves an approximately 30 nm thick layer of SiO 2 on the conductive structures.
  • the parts of the insulating structures arranged on the second flanks of the depressions are removed as described in the exemplary embodiments.
  • the gate dielectrics are produced by a subsequent thermal oxidation and, because of the SiO 2 which is arranged on the conductive structures, only cover parts of the second flanks of the depressions. The vertical implantation of oxygen can therefore be dispensed with.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

Eine leitende Struktur (L, L') wird in einer Vertiefung (V, V') derart erzeugt, daß sie an einen Teil einer zweiten Flanke (F2, F2') der Vertiefung (V, V') an das Substrat (1, 2) angrenzt und ansonsten durch eine in der Vertiefung (V, V') erzeugte Isolation (I1, I1') vom Substrat (1, 2) getrennt ist. Dazu wird die Isolation (I1, I1') zunächst so erzeugt, daß sie die leitende Struktur (L, L') vollständig vom Substrat (1, 2) trennt. Ein oberhalb der leitenden Struktur (L, L') angeordneter Teil einer der zweiten Flanke (F2, F2') gegenüberliegenden ersten Flanke (F1, F1') der Vertiefung (V, V') wird durch schräge Implantation mit Sauerstoff implantiert. Durch eine thermische Oxidation wird eine isolierende Struktur (I2, I2') erzeugt, die an der ersten Flanke (F1, F1') die Isolation (I1, I1') von oben bedeckt, aber an der zweiten Flanke (F2, F2') die Isolation (I1, I1') nicht bedeckt. Dadurch kann durch unmaskiertes Ätzen ein an der zweiten Flanke (F2, F2') angeordneter Teil der Isolation (I1, I1') entfernt werden und durch leitendes Material ersetzt werden, so daß die leitende Struktur (L, L') vergrößert wird und an das Substrat (1, 2) angrenzt.

Description

Beschreibung
VERFAHREN ZUR ERZEUGUNG EINES VERGRABENEN KONTAKTS EINER SPEICHERZELLENANORDNUNG
Die Erfindung betrifft ein Verfahren zur Herstellung einer Speicherzellenanordnung. Die Erfindung betrifft insbesondere ein Verfahren zur Erzeugung einer DRAM-Zellenanordnung, deren Speicherzellen jeweils einen Transistor und einen Kondensator umfassen.
Bei einer solchen DRAM-Zellenanordnung ist die Information einer Speicherzelle in Form einer Ladung auf dem Kondensator gespeichert. Der Transistor und der Kondensator der Speicherzelle sind derart miteinander verbunden, daß bei Ansteuerung des Transistors über eine Wortleitung die Ladung des Kondensators über ein Bitleitung ausgelesen werden kann.
Es wird allgemein angestrebt, eine DRAM-Zellenanordnung zu erzeugen, die eine hohe Packungsdichte, das heißt einen geringen Platzbedarf pro Speicherzelle, aufweist.
In der Europäischen Patentschrift EP 0 852 396 ist eine DRAM- Zellenanordnung beschrieben, bei der zur Erhöhung der Packungsdichte ein Transistor einer Speicherzelle über einem Speicherkondensator der Speicherzelle angeordnet ist. Aktive Gebiete der Speicherzellen werden jeweils von einer isolierenden Struktur umgeben, die in einem Substrat angeordnet ist. Im Substrat wird für jede Speicherzelle eine Vertiefung erzeugt, in deren unteren Bereich ein Speicherknoten des Speicherkondensators und in deren oberen Bereich eine Gateelektrode des Transistors angeordnet sind. Ein oberes Source/Drain-Gebiet , ein Kanalgebiet und ein unteres Source/Drain-Gebiet des Transistors sind im Substrat übereinander angeordnet . Das untere Source/Drain-Gebiet ist bei einer ersten Flanke der Vertiefung mit dem Speicherknoten verbunden. Die isolierende Struktur grenzt an eine zweite, der ersten Flanke gegenüberliegenden Flanke der Vertiefung an, so daß der Speicherknoten dort nicht an das Substrat angrenzt. Eine Bitleitung grenzt an das obere Source/Drain- Gebiet an und verläuft oberhalb des Substrats . Zur Herstellung der DRAM-Zellenanordnung wird zunächst die isolierende Struktur erzeugt. Auf einer Oberfläche des
Substrats wird die Bitleitung erzeugt. Durch Diffusion von Dotierstoff aus der Bitleitung in das Substrat wird das obere Source/Drain-Gebiet erzeugt. Angrenzend an die isolierende Struktur wird die Vertiefung erzeugt. Flanken der Vertiefung werden mit einem Kondensatordielektrikum versehen. Die
Vertiefung wird bis zu einer ersten Höhe, die im Bereich der isolierenden Struktur liegt, mit dotiertem Polysilizium gefüllt. Freiliegende Teile des Kondensatordielektrikums werden entfernt. Anschließend wird die Vertiefung bis zu einer zweiten Höhe, die höher als die erste Höhe und im Bereich der isolierenden Struktur liegt, mit dotiertem Polysilizium gefüllt, so daß das Polysilizium den Speicherknoten bildet, der an der ersten Flanke der Vertiefung zwischen der ersten Höhe und der zweiten Höhe an das Substrat angrenzt. Das untere Source/Drain-Gebiet wird durch Diffusion von Dotierstoff aus dem Speicherknoten in das Substrat gebildet.
In Ya-Chin King et al "Sub-5nm Multiple-Thickness Gate Oxide Technology Using Oxygen Implantation", IEDM 98, 585, wird ein Verfahren beschrieben, mit dem auf einem Substrat planare Transistoren mit unterschiedlich dicken Gatedielektrika erzeugt werden können. Dazu wird die Oberfläche des Substrats an Stellen, an denen die Gatedielektrika der Transistoren erzeugt werden, mit Sauerstoff oder mit Stickstoff implantiert. Dabei werden Masken eingesetzt, damit die Stellen unterschiedliche Dotierstoffkonzentrationen aufweisen. Anschließend wird eine thermische Oxidation durchgeführt. Das Wachstum des thermischen Oxids hängt von der Dotierstoffkonzentration und vom Dotierstoff ab. Der Erfindung liegt das Problem zugrunde, ein Verfahren zur Erzeugung einer Speicherzellenanordnung anzugeben, die im Vergleich zum Stand der Technik eine höhere Packungsdichte aufweist .
Das Problem wird durch ein Verfahren zur Erzeugung einer Speicherzellenanordnung gelöst, bei dem zunächst in einem Substrat mindestens eine Vertiefung erzeugt wird. In der Vertiefung wird eine Isolation mit im wesentlichen homogener Dicke erzeugt, die Flanken der Vertiefung bis zu einer Höhe bedeckt, die unterhalb einer Oberfläche des Substrats liegt. Die Vertiefung wird bis zur Höhe mit leitendem Material gefüllt. Eine Implantation mit Sauerstoff wird in einem solchen Winkel zur Oberfläche durchgeführt, daß eine erste der Flanken der Vertiefung stärker dotiert wird als eine zweite, der ersten Flanke gegenüberliegende Flanke der Vertiefung. Durch thermische Oxidation wird eine isolierende Struktur erzeugt, die an der ersten Flanke der Vertiefung dicker und an der zweiten Flanke der Vertiefung dünner ist als die Isolation. Durch unmaskiertes Ätzen wird ein an der zweiten Flanke angeordneter Teil der Isolation entfernt, und anschließend durch weiteres leitendes Material ersetzt, so daß in der Vertiefung aus dem leitenden Material und aus dem weiteren leitenden Material eine leitende Struktur erzeugt wird, die an das Substrat angrenzt. Im Substrat wird ein unteres Source/Drain-Gebiet mindestens eines Transistors einer Speicherzelle erzeugt, das an die leitende Struktur angrenzt. An der Oberfläche des Substrats wird über dem unteren Source/Drain-Gebiet angrenzend an die zweite Flanke der Vertiefung ein oberes Source/Drain-Gebiet des Transistors erzeugt. Über der leitenden Struktur wird in der Vertiefung eine vom Substrat und von der leitenden Struktur isolierte Gateelektrode des Transistors erzeugt.
Aufgrund der Entfernung des Teils der Isolation an nur den zweiten Flanken der Vertiefungen kann ein weiteres Bauelement, z.B. ein Transistor einer benachbarten Speicherzelle, in unmittelbarer Nähe zur ersten Flanke der Vertiefung angeordnet werden, ohne daß es zu Leckströmen zwischen dem Transistor und dem Bauelement kommt. Die Trennung des Bauelements vom Transistor erfolgt durch die Isolation an der ersten Flanke der Vertiefung. Eine
Isolationsstruktur außerhalb der Vertiefung an der ersten Flanke der Vertiefung, die den Transistor vom Bauelement trennt, ist nicht erforderlich, so daß die
Speicherzellenanordnung eine besonders hohe Packungsdichte aufweisen kann.
Das Verfahren erfordert wenig Aufwand, da der Teil der Isolation durch unmaskiertes Ätzen entfernt wird. Das unmaskierte Ätzen wird dadurch ermöglicht, daß die isolierende Struktur die Isolation an der ersten Flanke schützt, da sie an der ersten Flanke dicker ist als die Isolation. Die unterschiedliche Dicke der isolierenden Struktur an der ersten Flanke und an der zweiten Flanke wird durch die Implantation mit Sauerstoff erzielt. Die hohe Konzentration an Sauerstoff an der ersten Flanke führt dort bei der thermischen Oxidation zu einem besonders schnellen Wachstum der isolierenden Struktur.
Eine hohe Packungsdichte läßt sich beispielsweise erzeugen, indem eine zur Vertiefung analoge weitere Vertiefung mit einem zum Transistor analogen weiteren Transistor so erzeugt werden, daß die erste Flanke der weiteren Vertiefung der zweiten Flanke der Vertiefung gegenüberliegt. Das obere Source/Drain-Gebiet des Transistors wird so erzeugt, daß es an die erste Flanke der weiteren Vertiefung angrenzt.
Die Entfernung des Teils der Isolation an nur den zweiten Flanken der Vertiefungen ermöglicht die Erzeugung der oberen Source/Drain-Gebiete der Transistoren der Speicherzellen derart, daß sie an zueinander benachbarte Vertiefungen angrenzen, ohne daß es zu Kurzschlüssen zwischen den Transistoren kommt. Die Transistoren der Speicherzellen können folglich dicht nebeneinander erzeugt werden, was eine höhere Packungsdichte der Speicherzellenanordnung bedeutet.
Die isolierende Struktur kann beispielsweise aus Siθ2 bestehen.
Der Teil der Isolation kann beispielsweise durch isotropes Ätzen entfernt werden. Besteht die Isolation aus einem anderen Material als die isolierende Struktur, so kann das isotrope Ätzen selektiv zur isolierenden Struktur erfolgen. Die Isolation kann beispielsweise aus Siliziumnitrid bestehen. In diesem Fall ist zum Beispiel Phosphorsäure als Ätzmittel geeignet.
Die Isolation kann jedoch auch durch konformes Abscheiden von Siθ2 erzeugt werden. Aufgrund der unterschiedlichen Dichte eines abgeschiedenen Oxids und eines thermisch aufgewachsenen Oxids, greift ein Ätzmittel ersteres wesentlich stärker an als letzteres. Das isotrope Ätzen kann in diesem Fall also nicht-selektiv zur isolierenden Struktur erfolgen, und trotzdem wird die isolierende Struktur kaum angegriffen.
Das unmaskierte Ätzen kann auch durch anisotropes Ätzen erfolgen. Damit der Teil der Isolation entfernt werden kann, ist die isolierende Struktur an der zweiten Flanke in diesem Fall vorzugsweise besonders dünn, so daß die isolierende Struktur unterätzt werden kann. Die isolierende Struktur ist an der zweiten Flanke so dünn, daß die Isolation unter ihr beim Ätzen nicht geschützt wird. Dies liegt daran, daß das anisotrope Ätzen nicht ausschließlich in vertikaler Richtung erfolgt. Die isolierende Struktur an der zweiten Flanke ist vorzugsweise unter 5 nm dick. Da bei der thermischen Oxidation Silizium des Substrats in das Oxid eingebaut wird, ragt die isolierende Struktur im Vergleich zur Isolation in das Substrat hinein, so daß beim anisotropen Ätzen lediglich etwa die Hälfte der Dicke der isolierenden Struktur unterätzt werden muß. Besteht das leitende Material aus dotiertem Polysilizium, so wächst auch auf dem leitenden Material ein Oxid auf . In diesem Fall wird das Oxid geätzt, bis die Isolation an der zweiten Flanke der Vertiefung freigelegt wird, so daß anschließend der Teil der Isolation entfernt werden kann. Das Ätzen des Oxids kann während dem unmaskierten Ätzen erfolgen. Alternativ wird zunächst das Oxid mit einem ersten Ätzmittel geätzt, und nach Freilegen der Isolation die Isolation mit einem zweiten Ätzmittel geätzt.
Um den Unterschied der Dicke der isolierenden Struktur an der ersten Flanke und der Dicke der isolierenden Struktur an der zweiten Flanke zu vergrößern, kann vor Erzeugung der isolierenden Struktur eine Implantation mit Stickstoff in einem solchen Winkel zur Oberfläche durchgeführt werden, daß die zweite Flanke der Vertiefung stärker als die erste Flanke der Vertiefung dotiert wird. Da Stickstoff das Wachstum eines thermischen Oxids hemmt, ist die isolierende Struktur an der zweiten Flanke in diesem Fall besonders dünn.
Die Größe der Winkel bei den schrägen Implantationen von Sauerstoff bzw. Stickstoff hängt von Abmessungen der Vertiefung ab. Die Winkel müssen mindestens so groß sein, daß die entsprechende Flanke der Vertiefung bis zur Höhe, bis zu der die Vertiefung mit leitendem Material gefüllt wird, dotiert wird. Die Winkel betragen folglich mindestens den Arcustangens vom Abstand zwischen Oberfläche des Substrats und der Höhe, bis zu der die Vertiefung mit leitendem Material gefüllt wird, geteilt durch den Abstand zwischen der ersten und der zweiten Flanke.
Es liegt im Rahmen der Erfindung, pro Speicherzelle eine Vertiefung zu erzeugen. Die Vertiefung weist beispielsweise zwei weitere Flanken auf, die sich gegenüberliegen und an denen die Isolation vorzugsweise wie bei der ersten Flanke ebenfalls nicht entfernt wird. Die leitende Struktur wirkt in diesem Fall als Speicherknoten eines Kondensators der Speicherzelle. Die Vertiefungen können in diesem Fall z.B. auch so angeordnet sein, daß zwei Vertiefungen, die einen minimalen Abstand voneinander aufweisen, diagonal zueinander angeordnet sind.
Die Kondensatoren der Speicherzellen können eine gemeinsame Kondensatorelektrode aufweisen, die als dotierte Schicht im Substrat ausgebildet sein kann. In diesem Fall sind die oberen Source/Drain-Gebiete der Transistoren mit Bitleitungen verbunden, die quer zu Wortleitungen verlaufen. Die Wortleitungen sind mit den Gateelektroden der Transistoren verbunden. Die Gateelektroden können Teile der Wortleitungen sein.
Alternativ sind Kondensatorelektroden der Kondensatoren mit Bitleitungen verbunden, die als streifenförmige dotierte Gebiete im Substrat ausgebildet sein können.
Es liegt im Rahmen der Erfindung, die Vertiefung so zu erzeugen, daß sie einen zur Oberfläche des Substrats parallelen Querschnitt aufweist, der streifenförmig ist. Nebeneinander angeordnete Vertiefungen verlaufen im wesentlichen parallel zueinander. Die leitende Struktur wirkt in diesem Fall als Bitleitung. Die oberen Source/Drain- Gebiete der Transistoren werden mit Kondensatoren der Speicherzellen verbunden.
Das untere Source/Drain-Gebiet kann durch einen Temperschritt erzeugt werden, bei dem Dotierstoff aus der leitenden
Struktur in das Substrat diffundiert und dort das untere Source/Drain-Gebiet bildet.
Alternativ wird z.B. im Substrat eine dotierte vergrabene Schicht erzeugt, aus der durch Strukturierung das untere Source/Drain-Gebiet erzeugt wird. Im folgenden wird ein Ausführungsbeispiel der Erfindung anhand der Figuren näher erläutert .
Figur 1 zeigt einen Querschnitt durch ein erstes Substrat, nachdem eine Oxidschicht, eine Nitridschicht,
Vertiefungen, ein Kondensatordielektrikum und Isolationen erzeugt wurden und leitendes Material abgeschieden wurde. Ferner ist die Implantationsrichtung von Sauerstoff und die Implantationsrichtung von Stickstoff dargestellt.
Figur 2 zeigt den Querschnitt aus Figur 1, nachdem isolierende Strukturen erzeugt wurden.
Figur 3 zeigt den Querschnitt aus Figur 2, nachdem leitende Strukturen erzeugt wurden
Figur 4a zeigt den Querschnitt aus Figur 3, nachdem ein Gatedielektrikum, obere Source/Drain-Gebiete, Wortleitungen, untere Source/Drain-Gebiete und eine isolierende Schicht erzeugt wurden.
Figur 4b zeigt eine Aufsicht auf das erste Substrat, in der die Vertiefungen, die oberen Source/Drain-Gebiete und die Isolationsgräben dargestellt sind.
Figur 5 zeigt einen Querschnitt durch ein zweites Substrat, nachdem Vertiefungen, eine Oxidschicht, Isolation, leitende Strukturen, Wortleitungen, obere Source/Drain-Gebiete, untere Source/Drain-Gebiete und eine isolierende Schicht erzeugt wurden.
Die Figuren sind nicht maßstabsgetreu.
In einem ersten Ausfuhrungsbeispiel ist ein erstes Substrat 1 aus monokristallinem Silizium vorgesehen. Im ersten Substrat 1 ist ca. 1 μm unterhalb einer Oberfläche F des Substrats 1 eine ca. 7 μm dicke n-dotierte vergrabene Schicht P angeordnet .
Es werden ca. 300nm tiefe Isolationsgräben S erzeugt und mit Siθ2 aufgefüllt (siehe Figur 4b) . Die Isolationsgräben S weisen Ausstülpungen auf, die jeweils einen quadratischen horizontalen Querschnitt mit einer Seitenlänge von ca. lOOnm aufweisen. Die Ausstülpungen eines Isolationsgrabens S sind im Abstand von ca. lOOnm voneinander angeordnet. Die Isolationsgräben S weisen einen Abstand von ca. 200nm voneinander auf .
Zur Erzeugung einer Oxidschicht 0 wird SiÜ2 in einer Dicke von ca. 20 nm durch thermische Oxidation erzeugt. Darüber wird Siliziumnitrid in einer Dicke von ca. 50 nm abgeschieden, so daß eine Nitridschicht N erzeugt wird (siehe Figur 1) .
Anschließend werden ca. 7 μm tiefe Vertiefungen V in das Substrat 1 erzeugt, deren horizontale Querschnitte quadratisch sind und eine Seitenlänge von ca. 100 nm aufweisen. Die Vertiefungen V grenzen an die Isolationsgräben S derart an, daß im ersten Substrat 1 Siliziuminseln gebildet werden, die rechteckige Querschnitte mit einer Seitenlänge von lOOnm und einer Seitenlänge von 200nm aufweisen. Die Nitridschicht N und die Oxidschicht O werden dabei strukturiert. Jede Vertiefung V weist eine erste Flanke Fl und eine der ersten Flanke Fl gegenüberliegende zweite Flanke F2 auf, die jeweils an eine der Siliziuminseln angrenzen. Ferner weist jede Vertiefung V zwei weitere sich gegenüberliegende Flanken auf, die jeweils an einen der Isolationsgräben S angrenzen.
Anschließend wird Siliziumnitrid in einer Dicke von ca. 5 nm abgeschieden und teilweise oxidiert . Darüber wird insitu dotiertes Polysilizium Yl in einer Dicke von ca. 300 nm abgeschieden und rückgeätzt, so daß die Vertiefungen V bis zu einer unteren Höhe (nicht dargestellt) mit dem Polysilizium Yl gefüllt sind (siehe Figur 1) . Anschließend werden freiliegende Teile des oxidierten Siliziumnitrids und des darunterliegenden Siliziumnitrids mit zum Beispiel Flußsäure und CF4, O2, N2 entfernt. Übrigbleibende Teile des oxidierten Siliziumnitrids und des Siliziumnitrids bilden Kondensatordielektrika Kd von Kondensatoren.
Zur Erzeugung von Isolationen II wird Siθ2 in einer Dicke von ca. 30 nm konform abgeschieden und rückgeätzt, so daß die Isolationen II lediglich die Flanken der Vertiefungen V bedecken.
Anschließend wird weiteres insitu dotiertes Polysilizium Y2 abgeschieden und bis zu einer oberen Höhe h, die ca. 400 nm oberhalb der unteren Höhe liegt, rückgeätzt. Freiliegende Teile der Isolationen II werden mit zum Beispiel Flußsäure entfernt (siehe Figur 1) .
Anschließend wird Sauerstoff unter einem Winkel von ca. 70° zur Oberfläche F des ersten Substrats 1 derart implantiert, daß die ersten Flanken Fl der Vertiefungen V implantiert werden, während zweite, den ersten Flanken Fl gegenüber liegenden Flanken F2 der Vertiefungen V nicht implantiert werden. Der Winkel der Implantation zu jenen sich gegenüberliegenden Flanken der Vertiefungen V, welche an die Isolationsgräben S angrenzen, beträgt 0°. In Figur 1 ist die Implantationsrichtung rl vom Sauerstoff dargestellt.
Die Dotierstoffkonzentration des ersten Substrats 1 im
Bereich der ersten Flanken Fl der Vertiefungen V beträgt ca. 1021 cm-3.
Anschließend wird Stickstoff unter einem Winkel von ca. 70° zur Oberfläche F des ersten Substrats 1 derart implantiert, daß die zweiten Flanken F2 der Vertiefungen V implantiert werden, während die ersten Flanken Fl der Vertiefungen V nicht implantiert werden (siehe Figur 1) . Auch hier betragen Winkel der Implantationsrichtung r2 zu jenen sich gegenüberliegenden Flanken der Vertiefungen V, welche an die Isolationsgräben S angrenzen, 0°. Ein Winkel zwischen der Implantationsrichtung rl vom Sauerstoff und der
Implantationsrichtung r2 vom Stickstoff beträgt folglich 40°.
Die Dotierstoffkonzentration von Stickstoff im ersten Substrats 1 im Bereich der zweiten Flanken F2 der Vertiefungen V beträgt ca. 1018 cm-3.
Zur Erzeugung von isolierenden Strukturen 12 wird eine thermische Oxidation durchgeführt. Die isolierenden Strukturen 12 sind an den ersten Flanken Fl der Vertiefungen V aufgrund der hohen Sauerstoffkonzentration ca. 20 nm dick. An den zweiten Flanken F2 der Vertiefungen V sind die isolierenden Strukturen 12 aufgrund der Stickstoffimplantation nur ca. 5 nm dick (siehe Figur 2) .
Anschließend wird Siθ2 ca. 50 nm tief rückgeätzt, so daß das Polysilizium Y2 in den Vertiefungen V und an den zweiten Flanken F2 der Vertiefungen V angeordnete Teile der Isolationen II freigelegt werden und an die zweiten Flanken F2 der Vertiefungen V angrenzende Teile der Isolation II entfernt werden (siehe Figur 3).
Die entfernten Teile der Isolation II werden durch insitu dotiertes Polysilizium ersetzt, indem insitu dotiertes Polysilizium in einer Dicke von ca. 20 nm abgeschieden und anschließend mit zum Beispiel KOH naß geätzt wird. Dieses dotierte Polysilizium bildet zusammen mit dem übrigen dotierten Polysilizium Yl Y2 in den Vertiefungen V leitende Strukturen L, die an das erste Substrat 1 angrenzen.
Anschließend wird Sauerstoff senkrecht implantiert, so daß obere Teile der leitenden Strukturen L mit einer Dotierstoffkonzentration von ca. 1019 cm-3 dotiert werden. Anschließend wird Fotolack abgeschieden und chemischmechanisch poliert bis die Nitridschicht N freigelegt wird, so daß die Vertiefungen V mit Fotolack aufgefüllt werden. Dann wird eine Implantation mit n-dotierenden Ionen durchgeführt, so daß in den Siliziuminseln obere Source/Drain-Gebiete S/Do von Transistoren erzeugt werden (siehe Figur 4a) . Die oberen Source/Drain-Gebiete S/Do sind durch die Isolationsgräben S voneinander getrennt.
Anschließend wird die Nitridschicht N mit zum Beispiel Phosphorsäure entfernt.
Durch nasses Ätzen von Siθ2 mit zum Beispiel Flußsäure werden an den zweiten Flanken F2 der Vertiefungen V angeordnete Teile der isolierenden Strukturen 12 entfernt.
Durch thermische Oxidation werden Gatedielektrika Gd von Transistoren erzeugt, die an den zweiten Flanken F2 der Vertiefungen V angeordnet sind und die leitenden Strukturen L bedecken. Die Gatedielektrika Gd sind aufgrund der Implantation mit Sauerstoff auf den leitenden Strukturen L ca. 20 nm dick, während sie an den zweiten Flanken F2 der Vertiefungen V lediglich 5 nm dick sind (siehe Figur 4a) .
Bei der Erzeugung der Gatedielektrika Gd diffundiert aufgrund der hohen Temperatur Dotierstoff aus den leitenden Strukturen L in das erste Substrat 1, so daß an den zweiten Flanken F2 der Vertiefungen V angrenzende untere Source/Drain-Gebiete S/Du der Transistoren erzeugt werden.
Zur Erzeugung von Wortleitungen W wird insitu dotiertes Polysilizium in einer Dicke von ca. 100 nm abgeschieden, so daß die Vertiefungen V gefüllt werden. Darüber wird Wolframsilizid in einer Dicke von ca. 80 nm abgeschieden. Zur Erzeugung einer isolierenden Schicht 13 wird Siliziumnitrid in einer Dicke von ca. 50 nm abgeschieden. Mit Hilfe einer streifenförmigen Fotolackmaske, deren Streifen ca. lOOnm breit sind, parallel zu den Isolationsgräben verlaufen und die Vertiefungen V bedecken, werden Siliziumnitrid, Wolframsilizid und Polysilizium selektiv zu Siθ2 geätzt, bis die Oxidschicht O freigelegt wird. Aus dem Wolframsilizid und dem Polysilizium werden dadurch die Wortleitungen W erzeugt (siehe Figur 4a) .
Auf den oberen Source/Drain-Gebieten S/Do werden Kontakte (nicht dargestellt) neben den Wortleitungen W erzeugt. Anschließend werden Bitleitungen (nicht dargestellt) erzeugt, die quer zu den Wortleitungen W verlaufen und über die Kontakte mit den oberen Source/Drain-Gebieten S/Do verbunden werden.
Teile der Wortleitungen W, die in den Vertiefungen V über den leitenden Strukturen L angeordnet sind, wirken als Gateelektroden der Transistoren. Teile des ersten Substrats 1, die zwischen den unteren Source/Drain-Gebieten S/Du und den oberen Source/Drain-Gebieten S/Do angeordnet sind, wirken als Kanalgebiete der Transistoren. Die leitenden Strukturen wirken als Speicherknoten von Kondensatoren. Die vergrabene Schicht P wirkt als gemeinsame Kondensatorelektrode der Kondensatoren.
Eine Speicherzelle der durch das beschriebene Verfahren erzeugten DRAM-Zellenanordnung umfaßt einen der Transistoren und einen der mit dem Transistor verbundenen Kondensatoren.
In einem zweiten Ausführungsbeispiel ist ein zweites Substrat 2 aus monokristallinem Silizium vorgesehen. Wie im ersten Ausführungsbeispiel werden eine Oxidschicht O' und eine Nitridschicht (nicht dargestellt) erzeugt.
Anschließend werden ca. 500 nm tiefe Vertiefungen V im Substrat 2 erzeugt, die streifenförmige horizontale Querschnitte aufweisen. Die Vertiefungen V sind also grabenförmig und verlaufen im wesentlichen parallel zueinander. Die Vertiefungen V sind ca. 100 nm breit und weisen Abstände von ca. 100 n voneinander auf.
Anschließend werden Isolationen II' erzeugt, indem Siθ2 in einer Dicke von ca. 30 nm im wesentlichen konform abgeschieden wird (siehe Figur 5) .
Analog zum ersten Ausfuhrungsbeispiel werden Isolationen 12 ' , leitende Strukturen L', Gatedielektrika Gd ' , obere Source/Drain-Gebiete S/Do', untere Source/Drain-Gebiete S/Du', Gatedielektrika Gd', Wortleitungen W1 und eine isolierende Schicht 13' erzeugt.
Oberhalb der Wortleitungen W' werden Kondensatoren (nicht dargestellt) erzeugt, die jeweils mit einem oberen Source/Drain-Gebiet S/Do' der Transistoren verbunden werden.
Die leitenden Strukturen L' wirken als Bitleitungen.
Eine Speicherzelle der durch das beschriebene Verfahren erzeugten DRAM-Zellenanordnung umfaßt einen der Transistoren und einen der mit dem Transistor verbundenen Kondensatoren.
Es sind viele Variationen der Ausführungsbeispiele denkbar, die ebenfalls im Rahmen der Erfindung liegen. Insbesondere können Abmessungen der beschriebenen Schichten, Masken und Vertiefungen an die jeweiligen Erfordernisse angepaßt werden.
Durch die senkrechte Implantation mit Sauerstoff werden auf den leitenden Strukturen Teile der Gatedielektrika aufgewachsen, die besonders dick sind, und somit die Gateelektroden von den leitenden Strukturen kapazitiv entkoppeln. Alternativ zu diesem Verfahren kann nach
Erzeugung der leitenden Strukturen Siθ2 nichtkonform durch ein HDP (High Density Plasma) Verfahren so abgeschieden werden, daß an den Flanken der Vertiefungen ca. 20 nm und auf den leitenden Strukturen ca. 60 nm Siθ2 abgeschieden wird. Nach der Entfernung der Nitridschicht wird Siθ2 isotrop geätzt, bis das durch das HDP-Verfahren abgeschiedene Siθ2 im wesentlichen von den isolierenden Strukturen entfernt wird. Auf den leitenden Strukturen bleibt dadurch eine ca. 30 nm dicke Schicht aus Siθ2 übrig. Die an den zweiten Flanken der Vertiefungen angeordneten Teile der isolierenden Strukturen werden wie in den Ausführungsbeispielen beschrieben entfernt. Die Gatedielektrika werden durch eine anschließende thermische Oxidation erzeugt und bedecken aufgrund des Siθ2, das auf den leitenden Strukturen angeordnet ist, lediglich Teile der zweiten Flanken der Vertiefungen. Auf die senkrechte Implantation von Sauerstoff kann also verzichtet werden.

Claims

Patentansprüche
1. Verfahren zur Erzeugung einer Speicherzellenanordnung,
- bei dem in einem Substrat (1) eine Vertiefung (V) erzeugt wird,
- bei dem in der Vertiefung (V) eine Isolation (II) mit im wesentlichen homogener Dicke erzeugt wird, die Flanken (Fl, F2) der Vertiefung (V) bis zu einer Höhe (h) bedeckt, die unterhalb einer Oberfläche (F) des Substrates (1) liegt, - bei dem die Vertiefung (V) bis zur Höhe (h) mit leitendem Material gefüllt wird,
- bei dem eine Implantation mit Sauerstoff in einem solchen Winkel zur Oberfläche (F) durchgeführt wird, daß eine erste der Flanken (Fl) der Vertiefung (V) stärker dotiert wird als eine zweite, der ersten Flanke (Fl) gegenüberliegende Flanke (F2) der Vertiefung (V),
- bei dem eine isolierende Struktur (12) durch thermische Oxidation erzeugt wird, die an der ersten Flanke (Fl) der Vertiefung (V) dicker und an der zweiten Flanke (F2) der Vertiefung (V) dünner ist als die Isolation (II) ,
- bei dem durch unmaskiertes Ätzen ein an der zweiten Flanke
(F2) angeordneter Teil der Isolation (II) entfernt wird, und durch weiteres leitendes Material ersetzt wird, so daß in der Vertiefung (V) aus dem leitenden Material und aus dem weiteren leitenden Material eine leitende Struktur (L) erzeugt wird, die an das Substrat (1) angrenzt,
- bei dem im Substrat (1) ein unteres Source/Drain-Gebiet
(S/Du) mindestens eines Transistors einer Speicherzelle erzeugt wird, das an die leitende Struktur (L) angrenzt, - bei dem an der Oberfläche (F) des Substrats (1) über dem unteren Source/Drain-Gebiet (S/Du) angrenzend an die zweite Flanke (F2) der Vertiefung (V) ein oberes Source/Drain- Gebiet (S/Do) des Transistors erzeugt wird,
- bei dem über der leitenden Struktur (L) in der Vertiefung (V) eine vom Substrat (1) und von der leitenden Struktur
(L) isolierte Gateelektrode des Transistors erzeugt wird.
2. Verfahren nach Anspruch 1,
- bei dem die isolierende Struktur (12) an der zweiten Flanke (F2) eine Dicke unter 5nm aufweist, - bei dem der Teil der Isolation (II) durch anisotropes Ätzen entfernt wird.
3. Verfahren nach Anspruch 1,
- bei dem der Teil der Isolation (II) durch isotropes Ätzen entfernt wird.
4. Verfahren nach einem der Ansprüche 1 bis 3,
- bei dem die isolierende Struktur (12) aus SiÜ2 besteht,
- bei dem die Isolation (II) durch Abscheiden von SiÜ2 erzeugt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4,
- bei dem vor Erzeugung der isolierenden Struktur (12) eine Implantation mit Stickstoff in einem solchen Winkel zur Oberfläche (F) durchgeführt wird, daß die zweite Flanke
(F2) der Vertiefung (V) stärker als die erste Flanke (Fl) der Vertiefung (V) dotiert wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, - bei dem eine zur Vertiefung (V) analoge weitere Vertiefung (V) mit einem zum Transistor analogen weiteren Transistor so erzeugt werden, daß eine erste Flanke (Fl) der weiteren Vertiefung (V) der zweiten Flanke (F2) der Vertiefung (V) gegenüberliegt , - bei dem das obere Source/Drain-Gebiet (S/Do) des
Transistors so erzeugt wird, daß es an die erste Flanke (Fl) der weiteren Vertiefung (V) angrenzt.
7. Verfahren nach einem der Ansprüche 1 bis 6, - bei dem die Vertiefung (V) so erzeugt wird, daß sie einen zur Oberfläche des Substrats (2) parallelen Querschnitt aufweist, der streifenförmig ist, - bei dem die leitende Struktur (L') als Bitleitung erzeugt wird.
8. Verfahren nach einem der Ansprüche 1 bis 6, - bei dem die Vertiefung (V) als Teil einer Speicherzelle erzeugt wird,
- bei dem die leitende Struktur (L) als Speicherknoten eines Kondensators der Speicherzelle erzeugt wird.
9. Verfahren nach einem der Ansprüche 1 bis 8,
- bei dem durch einen Temperschritt Dotierstoff aus der leitenden Struktur (L) in das Substrat (1) diffundiert und dort ein unteres Source/Drain-Gebiet (S/Du) mindestens eines Transistors einer Speicherzelle bildet.
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