JP2006245127A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ソース／ドレイン電極と半導体層とのショットキーバリアが低い電界効果トランジスタを具備する半導体装置を提供すること。
【解決手段】基板１０上に半導体性のカーボンナノチューブ１２が形成されている。カーボンナノチューブ１２側面に形成されたソース及びドレイン１３が形成されている。前記ソース及びドレイン１３は、カーボンナノチューブ１２の側面に接触形成されたメタルカーバイト１５と、前記メタルカーバイト上に形成されたメタル電極１４とを具備する。ソースとドレインとの間の前記カーボンナノチューブ上に形成されたゲート絶縁膜１６、ゲート電極１７が積層されている。
【選択図】 図１

Description

本発明は、カーボンナノチューブをチャネルに用いたショットキー・ソース／ドレイントランジスタを有する半導体装置及びその製造方法に関する。

将来の微細ＭＩＳＦＥＴを実現するための有望技術の一つとして、半導体層とソース／ドレイン電極とがショットキー接触（接合）するトランジスタ（Schottky barrier tunnel transistor(SBTT)）が提案されている。(非特許文献１、または非特許文献２)
この構造を用いると、ソース／ドレイン電極がメタル材料で形成されるため、浅くて低抵抗なソースおよびドレイン電極を形成できる。また、ショットキー接合を用いるので、ドレイン端での空乏層の伸びを抑えることができ、ショートチャネル効果を抑制することができる。さらにまた、ソース／ドレインのイオン注入や活性化のための高温アニールが不要なため、製造プロセスを非常に簡単にすることができる。

しかしながら、従来の技術には問題があった。すなわち、ショットキーバリア（ショットキーコンタクト抵抗）がトランジスタの駆動電流を制限してしまうという欠点があった。これを解決するために、ソース／ドレインメタル材料の仕事関数を制御して（ＰｔＳｉ、ＥｒＳｉ等の材料を使うことによって）、このコンタクト抵抗を低減する技術の提案がなされている(非特許文献２)。ところが、ＳｉやＳｉＧｅにはフェルミレベル・ピンニング効果があるため、十分にコンタクト抵抗を下げることができなかった。非特許文献３によれば、充分な駆動電流を確保するためには、バリアの影響を無くすこと（ゼロバリアまたはネガティブバリアハイトを実現すること）が必要との指摘もある。このような低抵抗のショットキー接合の実現は非常に困難であった。
Reiji Hattori and Junji Shirafuji, Jpn. J. Appl. Phys. Vol.33, p.612 (1994) Jakub Kedzierski et al., IEDM Tech. Dig. pp.57-60, (2000) Jing Guo et al., IEEE, TED, vol.49, No. 11, pp. 1897 -1902 (2002)

本発明の目的は、ソース／ドレイン電極と半導体層とのショットキーバリアが低いＭＩＳＦＥＴを具備する半導体装置及びその製造方法を提供することにある。

本発明は、上記目的を達成するために以下のように構成されている。

本発明の一例に係わる半導体装置は、基板上に形成された半導体性のカーボンナノチューブと、前記カーボンナノチューブ側面に形成されたソース及びドレインであって、前記カーボンナノチューブの側面に接触形成されたメタルカーバイトと、前記メタルカーバイト上に形成されたメタル電極とを具備する前記ソース及びドレインと、前記ソースとドレインとの間の前記カーボンナノチューブ上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを具備してなることを特徴とする。

本発明の一例に係わる半導体装置は、ゲート電極と、ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体性のカーボンナノチューブと、前記カーボンナノチューブ側面に形成されたソース及びドレインであって、前記カーボンナノチューブの側面に接触形成されたメタルカーバイトと、前記メタルカーバイト上に形成されたメタル電極とを具備する前記ソース及びドレインとを具備してなることを特徴とする。

本発明の一例に係わる半導体装置は、基板上に形成された半導体性のカーボンナノチューブと、前記カーボンナノチューブ端部に接触形成されたメタル材料からなるソース及びドレインと、前記ソースとドレインとの間の前記カーボンナノチューブ上に形成されたゲート電極と、前記ゲート絶縁膜上に形成されたゲート電極とを具備してなることを特徴とする。

本発明の一例に係わる半導体装置の製造方法は、基板上に半導体性のカーボンナノチューブを形成する工程と、前記カーボンナノチューブ側面に一対のメタル電極を形成する工程と、前記メタル電極と前記カーボンナノチューブとの界面にメタルカーバイトを形成する工程と、一対のメタル電極間の前記カーボンナノチューブ上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程とを含むことを特徴とする。

本発明の一例に係わる半導体装置は、基板上にゲート電極を形成する工程と、前記ゲート電極上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に半導体性のカーボンナノチューブを形成する工程と、前記カーボンナノチューブ側面に一対のメタル電極を形成する工程と、前記メタル電極と前記カーボンナノチューブとの界面にメタルカーバイトを形成する工程とを含むことを特徴とする。

本発明の一例に係わる半導体装置は、基板上に一対のソース電極及びドレイン電極を形成する工程と、基板上に端面がソース電極及びドレイン電極にそれぞれコンタクトする半導体性のカーボンナノチューブを形成する工程と、前記カーボンナノチューブ側面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程とを含むことを特徴とする。

本発明によれば、カーボンナノチューブとメタルソース／ドレインのショットキー接合でフェルミレベル・ピンニング・フリーとなるため、また、典型的なカーボンナノチューブのバンドギャップが０．６eV程度と小さいため、非常に低抵抗なショットキーコンタクトを形成でき（またはゼロ／ネガティブなショットキーバリアハイトを形成でき）、ショットキー・ソース／ドレインＭＩＳＦＥＴの駆動電流を大幅に増大させることができる。

本発明の実施の形態を以下に図面を参照して説明する。

図１は、本発明の第１の実施形態に係わる半導体装置を示す図である。図１（ａ）は、半導体装置の鳥瞰図、図１（ｂ）は断面図である。
図１に示すように、単結晶シリコン基板１０上に熱酸化膜１１が形成されている。熱酸化膜１１上に半導体性のカーボンナノチューブ１２が形成されている。熱酸化膜１１及びカーボンナノチューブ１２上に一対のソース／ドレイン電極１３が形成されている。ソース／ドレイン電極１３は、カーボンナノチューブ１２及び熱酸化膜１１上に形成されたチタン電極１４、カーボンナノチューブ１２とチタン電極１４との界面に形成されたチタニウムカーバイト１５とを具備する。熱酸化膜１１、カーボンナノチューブ１２及びチタン電極１４上にゲート絶縁膜１６が形成されている。ゲート絶縁膜１６上にゲート電極１７が形成されている。

ＳｉやＳｉＧｅをチャネルに用いた場合は、フェルミレベル・ピンニングが強いため、ショットキーバリア高さの低減には限界があり、今まで報告されている中で電子に対するショットキーバリアの最小値は０．２４ｅＶ程度である（ソース電極にＥｒＳｉ_xを用いた場合）。本実施形態のように、カーボンナノチューブをチャネルに用いれば、ピンニングが抑えられる。寄って、ソース／ドレイン電極１３の材料を適宜選択すれば、ショットキーバリアが低くなる。

なお、カーボンナノチューブ１２のバンドギャップは、カーボンナノチューブの径ｄに逆比例する。よって、径ｄを大きくすることでコンタクト抵抗を減少させることができる。カーボンナノチューブの径ｄが０．４〜１．６ｎｍの場合、バンドギャップが１〜０．４ｅＶ程度となる。カーボンナノチューブの価電子帯・伝導帯と、ソース／ドレイン電極１３のチタン電極１４の仕事関数の位置関係が図２に示すようになるようカーボンナノチューブの径ｄを制御することが好ましい。即ち、ｎ型ＭＩＳＦＥＴの場合、カーボンナノチューブの伝導帯底Ｅｃのエネルギーレベルが、チタン電極１４の仕事関数Φmn以下のエネルギーレベルになるように径ｄを制御する。また、ｐ型ＭＩＳＦＥＴの場合、カーボンナノチューブ１２の価電子帯頂上のエネルギーレベルが、チタン電極１４の仕事関数Φmp以上のエネルギーレベルになるように、径ｄを制御する。

本実施形態のように、ソース／ドレイン電極に対してカーボンナノチューブの径を制御すれば、ピンニングが抑えられるので０．２４ｅＶ以下の低いショットキーバリア（ゼロまたはネガティブなショットキーバリア高さを含む）を実現でき、ショットキーソースドレインＭＩＳＦＥＴの駆動電流を増大させることができる。

図３は、本発明の第１の実施形態に係わる半導体装置の製造工程を示す鳥瞰図である。図３では、特にｎ型ＭＩＳＦＥＴの製造工程を示す。
先ず、図３（ａ）に示すように、単結晶シリコン基板１０を用意する。シリコン基板１０の比抵抗は０．００５−０．０１Ωｃｍであることが好ましい。シリコン基板１０の表面を洗浄する。シリコン基板１０の表面に１００ｎｍ程度の熱酸化膜１１を形成する。

図３（ｂ）に示すように、熱酸化膜１１上に半導体性のカーボンナノチューブ１２を形成する。カーボンナノチューブ１２は、レーザーアブレーション法により形成された単層カーボンナノチューブが混ぜられた1,2-dichloroethane液を基板上に散布した後、1,2-dichloroethaneを除去して形成する。カーボンナノチューブ１２のバンドギャップは、カーボンナノチューブの径ｄに逆比例する。よって、径ｄを大きくすることでコンタクト抵抗を減少させることができる。カーボンナノチューブの径ｄが０．４〜１．６ｎｍの場合、バンドギャップが１〜０．４ｅＶ程度となる。カーボンナノチューブの価電子帯・伝導帯と、メタルカーバイトの仕事関数の位置関係が図２に示すようになるようカーボンナノチューブの径ｄを制御する。即ち、ｎ型ＭＩＳＦＥＴの場合、カーボンナノチューブの伝導帯底Ｅｃのエネルギーレベルが、メタルカーバイトの仕事関数Φmnのエネルギーレベルより低くなるように径ｄを制御する。また、ｐ型ＭＩＳＦＥＴの場合、カーボンナノチューブの価電子帯頂上のエネルギーレベルが、メタルカーバイトの仕事関数Φmpのエネルギーレベルより高くなるように、径ｄを制御する。カーボンナノチューブの径の制御方法としては、レーザーアブレーションのプロセス条件最適化や、触媒ＣＶＤ法で触媒の材質や寸法を変えることが有効である。

次に、図３（ｃ）に示すように金属性のソース／ドレイン電極１３を形成する。ｎ型ＭＩＳＦＥＴの場合は、仕事関数の小さい金属材料が有利であり、候補としてＥｒＳｉ、ＴａＳｉ₂、Ｔｉ、ＴａＳｉＮ、窒素を注入したＭｏ、等がある。本実施形態では、Ｔｉを用いた。すなわち、電子ビームリソグラフィとリフトオフを用いて、チタン電極１４を形成する。８５０度でアニールし、チタン電極１４とカーボンナノチューブ１２との間にチタニウムカーバイト１５を形成する。

なお、ｐ型ＭＩＳＦＥＴのソース／ドレイン材料には、仕事関数の大きいメタル材料が有利であり、候補としてＰｔＳｉ、Ｐｄ₂Ｓｉ、ＮｉＳｉ、ＣｏＳｉ₂、Ａｕ、Ｐｄ、Ｃｕ、Ｗ，Ｍｏ、Ｐｔ等がある。

次に、図３（ｄ）に示すように、ゲート絶縁膜１６を形成する。本実施形態では、ゲート絶縁膜１６として、ＳｉＯ₂膜を１０ｎｍ程度堆積する。ゲート絶縁膜１６形成後、ソース／ドレイン電極１３上のゲート絶縁膜１６にコンタクトホールを形成し（図示せず）、窒素雰囲気、４５０℃でデンシファイする。電子ビームリソグラフィとリフトオフを用いて、約５０ｎｍの厚さのＡｌゲート電極１７を形成する。最後に、フォーミングガス中、４５０℃でアニールし、界面準位を低減させる。

本実施形態のトランジスタではソース／ドレイン電極をメタル材料を用いてゲートより先に形成するので、ゲート形成後４５０℃以上の高温熱処理工程が存在しない。したがって、ゲート絶縁膜として高誘電率膜や強誘電体膜（Ｔａ₂Ｏ₅膜、ＴｉＯ₂膜、Ｓｉ₃Ｎ₄膜、（Ｂａ，Ｓｒ）ＴｉＯ₃、ＨｆＯ₂、ＺｒＯ₂、Ｌａ₂Ｏ₃、Ｇｄ₂Ｏ₃、Ｙ₂Ｏ₃、ＣａＦ₂、ＣａＳｎＦ₂、ＣｅＯ₂、イットリア安定化ジルコニア（ＹＳＺ）、Ａｌ₂Ｏ₃、ＺｒＳｉＯ₄、ＨｆＳｉＯ₄、Ｇｄ₂ＳｉＯ₅、２Ｌａ₂Ｏ₃・３ＳｉＯ₂、など）を使用することができる。またゲート電極にはメタル材料（ＴｉＮ、ＷＮ、Ａｌ、Ｗ、Ｒｕ、Ｍｏ、ＮｉＳｉ、ＷＳｉ、ＣｏＳｉ２、ＴａＮ、ＴａＳｉＮ等）を使用することができる。

以上のように、カーボンナノチューブとメタルの接合をソース／ドレインに用いれば、カーボンナノチューブのバンドギャップが０．６ｅＶ程度と小さいため、さらに、ソース／ドレインの仕事関数とカーボンチューブの伝導率、価電子帯との位置関係が図２のようになっているため、ショットキーコンタクト抵抗を小さくでき、ショットキー・ソース／ドレインＭＩＳＦＥＴの駆動電流を増大させることができる。

（第２の実施形態）
図４は、本発明の第２の実施形態に係わるバックゲートｎ型ＭＩＳＦＥＴの製造工程を説明するための鳥瞰図ある。
図４（ａ）に示すように、比抵抗が０．００５〜０．０１Ωｃｍの単結晶シリコン基板１０を用意する。ｎ型の不純物を導入した後、アニールしゲート電極２７を形成する。表面を洗浄した後、膜厚１０ｎｍ程度のゲート絶縁膜２６を形成する。

図４（ｂ）に示すように、ゲート絶縁膜２６上にカーボンナノチューブ２２を形成する。カーボンナノチューブ２２は、レーザーアブレーション法により形成された単層カーボンナノチューブを1,2-dichloroethane液を用いてゲート絶縁膜２６上に散布した後、1,2-dichloroethane液を除去して形成する。カーボンナノチューブのバンドギャップはカーボンナノチューブの径(diameter:d)に逆比例するので、カーボンナノチューブの系ｄを大きくすることでコンタクト抵抗を減少させることができる。

図４（ｃ）に示すように、リソグラフィ技術とＲＩＥ技術とを組み合わせて、ゲート絶縁膜をパターニングし、コンタクトホール２８を形成する。コンタクトホール２８の底面及び側壁はそれぞれゲート電極２７及びゲート絶縁膜２６である。

図４（ｄ）に示すように、次にソース／ドレイン電極（Ｔｉ電極２４，チタンカーバイト２５）２３およびゲート引出し電極２９を形成する。例えば、チタンを堆積した後、電子ビームリソグラフィとリフトオフを用いて、Ｔｉ電極２４およびゲート引出し電極２９を形成する。８５０度でアニールし、Ｔｉ電極２４とカーボンナノチューブ２２との間にチタニウムカーバイト２５を形成する。

ｐ型ＭＩＳＦＥＴのソース／ドレイン材料には、仕事関数の大きいメタル材料が有利であり、候補としてＰｔＳｉ、Ｐｄ２Ｓｉ、ＮｉＳｉ、ＣｏＳｉ２、Ａｕ、Ｐｄ、Ｃｕ、Ｗ、Ｍｏ等がある。一方、ｎ型ＭＩＳＦＥＴの場合は、仕事関数の小さいメタル材料が有利であり、候補としてＥｒＳｉ、ＴａＳｉ２、Ｔｉ、ＴａＳｉＮ、窒素を注入したＭｏ、等がある。

本実施形態によれば、バックゲート型のＭＩＳＦＥＴを形成することができる。

（第３の実施形態）
図５は、本発明の第３の実施形態に係わる半導体装置を示す断面図である。図５（ａ）は半導体装置の鳥瞰図、図５（ｂ）は断面図である。
図５に示すように、単結晶シリコン基板１０上に熱酸化膜１１が形成されている。熱酸化膜１１上に半導体性のカーボンナノチューブ３２が形成されている。カーボンナノチューブ３２の両端面に一対のソース／ドレイン電極３３が形成されている。熱酸化膜１１及びカーボンナノチューブ３２上にゲート絶縁膜３６が形成されている。ゲート絶縁膜３６上にゲート電極３７が形成されている。

第１の実施形態と同様に、カーボンナノチューブ３２のバンドギャップは、ソース／ドレイン電極３３の仕事関数に対して図２に示す位置関係を持つことが好ましい。なお、多少であれば、図２に示す位置関係から外れても良い。

図６は、本発明の第３の実施形態に係わるｎ型ＭＩＳＦＥＴの製造工程を説明するための鳥瞰図ある。

先ず、図６（ａ）に示すように、単結晶シリコン基板１０を用意する。シリコン基板１０の比抵抗は０．００５−０．０１Ωｃｍであることが好ましい。シリコン基板１０の表面を洗浄する。シリコン基板１０の表面に１００ｎｍ程度の熱酸化膜１１を形成する。

次に、熱酸化膜１１上に一対のソース／ドレイン電極３３を形成する。ｐ型ＭＩＳＦＥＴのソース／ドレイン材料には、仕事関数の大きいメタル材料が有利であり、候補としてＰｔＳｉ、Ｐｄ₂Ｓｉ、ＮｉＳｉ、ＣｏＳｉ₂、Ａｕ、Ｐｄ、Ｃｕ、Ｗ，Ｍｏ、Ｐｔ等がある。一方、ｎ型ＭＩＳＦＥＴの場合は、仕事関数の小さいメタル材料が有利であり、候補としてＥｒＳｉ、ＴａＳｉ２、Ｔｉ、ＴａＳｉＮ、窒素を注入したＭｏ、等がある。本実施形態では、Ｔｉを用いた場合を示す。

次いで、図６（ｂ）に示すように、一対のソース／ドレイン電極３３間に、カーボンナノチューブ３２を形成する。Ｙ．Ｚｈａｎｇらの提案したプロセス（参考文献：Y．Zhang et al., Science, vol.285, p.1719 (1999)）を用いて、カーボンナノチューブの端部でソース／ドレイン電極３３とカーボンナノチューブ３２とを接合させる
次に、図６（ｃ）に示すように、熱酸化膜１１及びカーボンナノチューブ３２上に、ゲート絶縁膜３６及びゲート電極３７を形成する。本実施形態のトランジスタではメタルを用いてソース／ドレイン電極をゲートより先に形成するので、ゲート形成後４５０℃以上の高温熱処理工程が存在しない。したがって、ゲート絶縁膜として、Ｔａ₂Ｏ₅膜、ＴｉＯ₂膜、Ｓｉ₃Ｎ₄膜、（Ｂａ，Ｓｒ）ＴｉＯ₃、ＨｆＯ₂ 、ＺｒＯ₂ 、Ｌａ₂Ｏ₃ 、Ｇｄ₂Ｏ₃、Ｙ₂Ｏ₃、ＣａＦ₂、ＣａＳｎＦ₂、ＣｅＯ₂ 、イットリア安定化ジルコニア、Ａｌ₂Ｏ₃ 、ＺｒＳｉＯ₄、ＨｆＳｉＯ₄、Ｇｄ₂ＳｉＯ₅、２Ｌａ₂Ｏ₃・３ＳｉＯ₂ 、などの高誘電率膜や強誘電体膜を使用することができる。またゲート電極にはＴｉＮ、ＷＮ、Ａｌ、Ｗ、Ｒｕ、Ｍｏ、ＮｉＳｉ、ＷＳｉ、ＣｏＳｉ₂、ＴａＮ、ＴａＳｉＮ等のメタル材料を使用することができる。

本実施形態では、ゲート絶縁膜３６としてＳｉＯ₂ 膜を１０ｎｍ程度堆積する。ゲート絶縁膜３６にコンタクトホールを形成し（図示せず）、窒素雰囲気、４５０℃でデンシファイする。電子ビームリソグラフィとリフトオフを用いて、約５０ｎｍの厚さのＡｌゲート電極３７を形成する。最後に、フォーミングガス中、４５０℃でアニールし、界面準位を低減させる。

以上のように、カーボンナノチューブとメタルの接合をソース／ドレインに用いれば、典型的なカーボンナノチューブのバンドギャップが０．６ｅＶ程度と小さいため、また、カーボンナノチューブの端部でメタルとカーボンナノチューブを接合させているのでフェルミレベル・ピンニング効果が無く（弱く）なるため、ショットキーコンタクト抵抗を小さくでき、（またはゼロ／ネガティブなショットキーバリアハイトを形成でき）ショットキー・ソース／ドレインＭＩＳＦＥＴの駆動電流を増大させることができる。

（第４の実施形態）
図７は、本発明の第４の実施形態に係わるｎ型ＭＩＳＦＥＴの製造工程を説明するための鳥瞰図である。

ショットキー・ソース／ドレインＣＮＴＭＩＳＦＥＴ形成工程は第３の実施形態と同様なので省略する。本実施形態では、図７（ａ）に示すように、ＣＮＴＭＩＳＦＥＴが形成されたシリコン基板をダイシングしたチップ４０を用意する。図７（ｂ）に示すように、チップ４０を裏面から研磨して薄くする（数十μｍ）。その後、図７（ｃ）に示すように、裏面が研磨されたチップ４０をあらかじめ用意しておいた湾曲基板４１に特殊なボンドで接着する。湾曲基板によりカーボンナノチューブに機械的ストレスを加えることができる。湾曲基板４１の設計を変更すれば、カーボンナノチューブに加わるストレスを制御できる。また、このBending方法によれば伸長，圧縮両方のストレス印加が可能である。図は伸長の場合を示した。カーボンナノチューブを１％歪ませると、バンドギャップを約０．１ｅＶ変化させることができる。カーボンナノチューブの価電子帯・伝導帯と、ソース／ドレインメタル材料の仕事関数の位置関係が図２のようになるようカーボンナノチューブに加えるストレスを制御する。

以上のように、カーボンナノチューブにストレスを加えれば、カーボンナノチューブのバンドギャップ（価電子帯、伝導帯レベル）を制御できるため、また、カーボンナノチューブの端部でメタルとカーボンナノチューブを接合させているのでフェルミレベル・ピンニング効果が無く（弱く）なるため、ショットキーコンタクト抵抗を小さくでき、ショットキー・ソース／ドレインＭＩＳＦＥＴの駆動電流を増大させることができる。

（第５の実施形態）
図８は、本発明の第５の実施形態に係わるｎ型およびｐ型ＭＩＳＦＥＴの製造工程を説明するための鳥瞰図である。

工程順に説明を行なうと、まず、図８（ａ）に示すように、比抵抗が０．００５−０．０１Ωｃｍである単結晶シリコン基板１０を用意する。シリコン基板１０の表面を洗浄した後、シリコン基板１０上に１００ｎｍ程度の熱酸化膜１１を形成する。

次いで、ｐ型ＭＩＳＦＥＴ用ソース／ドレイン電極を選択形成する。ｐ型ＭＩＳＦＥＴのソース／ドレイン材料には、仕事関数の大きいメタル材料が有利であり、候補としてＰｔＳｉ、Ｐｄ₂Ｓｉ、ＮｉＳｉ、ＣｏＳｉ₂、Ａｕ、Ｐｄ、Ｃｕ、Ｗ，Ｍｏ、Ｐｔ等がある。本実施形態では、図８（ｂ）に示すように、電子ビームリソグラフィおよびリフトオフでＭｏソース／ドレイン電極５３を形成する。

一方、ｎ型ＭＩＳＦＥＴ用ソース／ドレイン電極６３を選択形成する。ｎ型ＭＩＳＦＥＴの場合は、仕事関数の小さいメタル材料が有利であり、候補としてＥｒＳｉ、ＴａＳｉ₂、Ｔｉ、ＴａＳｉＮ、窒素を注入したＭｏ、等がある。本実施形態では、Ｔｉを用いる。図８（ｃ）に示すように、電子ビームリソグラフィとリフトオフを用いて、Ｔｉソース／ドレイン電極６３を形成する。

図８（ｄ）に示すように、レーザーアブレーション法により、一対のＴｉソース／ドレイン電極５３の間、および一対のＭｏソース／ドレイン電極６３の間に、単層カーボンナノチューブ７４を形成する。Ｙ．Ｚｈａｎｇらの提案したプロセス（参考文献：Y．Zhang et al., Science, vol.285, p.1719 (1999)）を用いて、単層カーボンナノチューブ７４の端部でメタルソース／ドレイン５３，６３と単層カーボンナノチューブ７４を接合させる。ｎ型、ｐ型のＣＮＴを作り分けるには、例えば以下の方法を用いればよい。真空雰囲気下で全てのＣＮＴをアニールし、酸素を離脱させ、ｎ型のＣＮＴに変化させる。その後、ｎ型として動作させる予定のＣＮＴＦＥＴをＰＭＭＡなどで覆い、その後、酸素を吸着させる。ＰＭＭＡでカバーされていない方は酸素がドーパントとして働くためｐ型ＣＮＴＦＥＴになる。

次いで、図９（ｅ）に示すように、カーボンナノチューブ上にゲート絶縁膜としてＳｉＯ₂膜７６を１０ｎｍ程度堆積する。ゲート絶縁膜７６堆積後、窒素雰囲気、４５０℃でデンシファイする。次いで、電子ビームリソグラフィとリフトオフを用いて、約５０ｎｍの厚さのＭｏゲート電極電極７７を形成する。

本実施形態のトランジスタでは主成分がメタルであるソース／ドレイン電極がゲートより先に形成されるので、ゲート電極形成後４５０℃以上の高温熱処理工程が存在しない。したがって、ゲート絶縁膜として、Ｔａ₂Ｏ₅膜、ＴｉＯ₂膜、Ｓｉ₃Ｎ₄膜、（Ｂａ，Ｓｒ）ＴｉＯ₃、ＨｆＯ₂、ＺｒＯ₂、Ｌａ₂Ｏ₃、Ｇｄ₂Ｏ₃、Ｙ₂Ｏ₃、ＣａＦ₂、ＣａＳｎＦ₂、ＣｅＯ₂、イットリア安定化ジルコニア、Ａｌ₂Ｏ₃、ＺｒＳｉＯ₄、ＨｆＳｉＯ₄、Ｇｄ₂ＳｉＯ₅、２Ｌａ₂Ｏ₃・３ＳｉＯ₂、などの高誘電率膜や強誘電体膜を使用することができる。ゲート電極には、ＴｉＮ、ＷＮ、Ａｌ、Ｗ、Ｒｕ、Ｍｏ、ＮｉＳｉ、ＷＳｉ、ＣｏＳｉ₂、ＴａＮ、ＴａＳｉＮ等のメタル材料を使用することができる。

次いで、図９（ｆ）に示すように、全面にＳｉＯ₂膜８１を堆積し、ＣＭＰ法を用いてＭｏゲート電極７７の頭が出るまで研磨する。図９（ｇ）に示すように、ｐ型ＭＩＳＦＥＴが形成される領域のＳｉＯ₂ 膜８１上にレジスト膜８２を選択形成し、ｐ型領域のＭｏゲート電極７７’だけに窒素をイオン注入する。その後、レジスト膜８２を除去した後、アニールする。図１０（ｈ）に、ＳｉＯ₂ 膜を取った状態を示す。

以上のように、カーボンナノチューブとメタルの接合をソース／ドレインに用いれば、典型的なカーボンナノチューブのバンドギャップが０．６ｅＶ程度と小さいため、また、カーボンナノチューブの端部でメタルとカーボンナノチューブを接合させているのでフェルミレベル・ピンニング効果が無く（弱く）なるため、ショットキーコンタクト抵抗を小さくでき（またはゼロ／ネガティブなショットキーバリアハイトを形成でき）、ショットキー・ソース／ドレインＭＩＳＦＥＴの駆動電流を増大させることができる。

また、本実施形態のように、ソース／ドレイン材料とゲート材料の仕事関数がｎ型ＭＩＳＦＥＴ、ｐ型ＭＩＳＦＥＴごとに異なるデバイスを同一基板上に形成することにより、ｎ型、ｐ型両方のデバイスを高性能化することができる。

なお、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。

第１の実施形態に係わる半導体装置を示す図。 カーボンナノチューブの価電子帯・伝導帯と、ソース／ドレイン電極のメタル電極の仕事関数の位置関係を示す図。 第１の実施形態に係わる半導体装置の製造工程を示す鳥瞰図。 第２の実施形態に係わるバックゲートｎ型ＭＩＳＦＥＴの製造工程を説明するための鳥瞰図。 第３の実施形態に係わる半導体装置を示す断面図。 第３の実施形態に係わるｎ型ＭＩＳＦＥＴの製造工程を説明するための鳥瞰図。 第４の実施形態に係わるｎ型ＭＩＳＦＥＴの製造工程を説明するための鳥瞰図。 第５の実施形態に係わるｎ型およびｐ型ＭＩＳＦＥＴの製造工程を説明するための鳥瞰図。 第５の実施形態に係わるｎ型およびｐ型ＭＩＳＦＥＴの製造工程を説明するための鳥瞰図。 第５の実施形態に係わるｎ型およびｐ型ＭＩＳＦＥＴの製造工程を説明するための鳥瞰図。

符号の説明

１０…単結晶シリコン基板，１１…熱酸化膜，１２…カーボンナノチューブ，１３…ソース／ドレイン電極，１４…チタン電極，１５…チタニウムカーバイト，１６…ゲート絶縁膜，１７…ゲート電極

Claims (12)

1. 基板上に形成された半導体性のカーボンナノチューブと、
   前記カーボンナノチューブ側面に形成されたソース及びドレインであって、前記カーボンナノチューブの側面に接触形成されたメタルカーバイトと、前記メタルカーバイト上に形成されたメタル電極とを具備する前記ソース及びドレインと、
   前記ソースとドレインとの間の前記カーボンナノチューブ上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極とを具備してなることを特徴とする半導体装置。
2. ゲート電極と、
   ゲート電極上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成された半導体性のカーボンナノチューブと、
   前記カーボンナノチューブ側面に形成されたソース及びドレインであって、前記カーボンナノチューブの側面に接触形成されたメタルカーバイトと、前記メタルカーバイト上に形成されたメタル電極とを具備する前記ソース及びドレインとを具備してなることを特徴とする半導体装置。
3. 前記カーボンナノチューブはｐ型半導体であり、
   前記カーボンナノチューブの伝導帯底のエネルギーレベルが前記メタルカーバイトの仕事関数のエネルギーレベルよりも低いことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記カーボンナノチューブはｎ型半導体であり、
   前記カーボンナノチューブの価電子帯頂上のエネルギーレベルが前記メタルカーバイトの仕事関数のエネルギーレベルよりも高いことを特徴とする請求項１又は２に記載の半導体装置。
5. 前記カーボンナノチューブにはストレスが加えられていることを特徴とする３又は４に記載の半導体装置。
6. 基板上に形成された半導体性のカーボンナノチューブと、
   前記カーボンナノチューブ端部に接触形成されたメタルまたはメタルカーバイト材料からなるソース及びドレインと、
   前記ソースとドレインとの間の前記カーボンナノチューブ上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極とを具備してなることを特徴とする半導体装置。
7. 前記カーボンナノチューブはｐ型半導体であり、
   前記カーボンナノチューブの伝導帯底のエネルギーレベルが前記メタルソース／ドレインの仕事関数のエネルギーレベルよりも低いことを特徴とする請求項６に記載の半導体装置。
8. 前記カーボンナノチューブはｎ型半導体であり、
   前記カーボンナノチューブの価電子帯頂上のエネルギーレベルが前記メタルソース／ドレインの仕事関数のエネルギーレベルよりも高いことを特徴とする請求項６に記載の半導体装置。
9. 前記カーボンナノチューブにはストレスが加えられていることを特徴とする請求項７又は８に記載の半導体装置。
10. 基板上に半導体性のカーボンナノチューブを形成する工程と、
    前記カーボンナノチューブ側面に一対のメタル電極を形成する工程と、
    前記メタル電極と前記カーボンナノチューブとの界面にメタルカーバイトを形成する工程と、
    一対のメタル電極間の前記カーボンナノチューブ上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
11. 基板上にゲート電極を形成する工程と、
    前記ゲート電極上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に半導体性のカーボンナノチューブを形成する工程と、
    前記カーボンナノチューブ側面に一対のメタル電極を形成する工程と、
    前記メタル電極と前記カーボンナノチューブとの界面にメタルカーバイトを形成する工程とを含むことを特徴とする半導体装置の製造方法。
12. 基板上に一対のソース電極及びドレイン電極を形成する工程と、
    基板上に端面がソース電極及びドレイン電極にそれぞれコンタクトする半導体性のカーボンナノチューブを形成する工程と、
    前記カーボンナノチューブ側面上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。

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