KR20080037108A

KR20080037108A - 이미저에 대해 수직 안티-블루밍 제어 및 크로스토크감소를 위한 매설된 도핑 영역

Info

Publication number: KR20080037108A
Application number: KR1020087006808A
Authority: KR
Inventors: 프레데릭 티. 브래디; 리차드 에이. 모릿슨
Original assignee: 마이크론 테크놀로지, 인크
Priority date: 2005-08-26
Filing date: 2006-08-23
Publication date: 2008-04-29
Also published as: WO2007024819A1; TW200715545A; EP1929530A1; CN101292356A; JP2009506547A; TWI314359B; US20070045668A1

Abstract

본 발명은 기판(30) 내에 패터닝된 매설 도핑된 영역(33), 바람직하게는 과잉 전자들을 수집하며 그에 따라 크로스토크를 감소시키고, 과잉 전자들의 블루밍을 최소화시키며, 고체 이미저 장치에서의 암전류를 감소시키는 n+ 도핑된 영역을 갖는 고체 이미저 장치(20)와, 대응하는 제조 방법을 제공한다.

Description

이미저에 대해 수직 안티-블루밍 제어 및 크로스토크 감소를 위한 매설된 도핑 영역{BURIED DOPED REGION FOR VERTICAL ANTI-BLOOMING CONTROL AND CROSS-TALK REDUCTION FOR IMAGERS}

본 발명은 일반적으로 이미징 장치 및 이미징 픽셀 셀을 형성하는 제조 방법에 관한 것이다.

전하 결합 소자(CCD) 및 상보형 금속 산화물 반도체(CMOS)를 포함하는 고체 이미저 장치가 포토-이미징(photo-imaging) 애플리케이션에 널리 사용되고 있다.

이미저 장치는 일반적으로 단일 칩 상의 픽셀 어레이 내에 수천 개의 픽셀 셀을 포함한다. 픽셀 셀은, 이후에 예를 들면, 프로세서와 같은 전기 장치에 의해 저장되어 리콜될 수 있는 전기 신호로 광을 변환한다. 저장되는 전기 신호는 예를 들면, 컴퓨터 스크린이나 인쇄 가능한 매체 상에 이미지를 생성하기 위해 리콜될 수 있다.

예시적인 CMOS 이미징 회로, 그 처리 단계, 및 이미징 회로의 다양한 CMOS 소자의 기능들의 상세한 설명은 마이크론 테크놀로지사에 각각 양도된, 예를 들면, 미국 특허 제6,140,630호, 미국 특허 제6,376,868호, 미국 특허 제6,310,366호, 미국 특허 제6,326,652호, 미국 특허 제6,204,524호 및 미국 특허 제6,333,205호에 기재되어 있다. 이상의 특허들의 각각의 개시물은 참고로 그 전체 내용이 여기에 통합되어 있다.

고체 이미저 장치는 일반적으로 광센서를 포함하는 픽셀 셀의 어레이를 갖고, 각 픽셀 셀은 이미지가 어레이 상에 포커스될 때, 그 소자에 영향을 주는 광의 강도에 대응하는 신호를 생성한다. 이들 신호는 그 후 예를 들면, 모니터 상에 대응하는 이미지를 디스플레이하도록 사용되거나, 이와 달리 광학 이미지에 대한 정보를 제공하도록 사용될 수도 있다. 광센서는 일반적으로 포토게이트, 포토트랜지스터, 광도체 또는 포토다이오드이며, 광센서의 전도도가 광센서에 영향을 주는 광의 강도에 대응한다. 각 픽셀 셀에 의해 생성되는 신호의 크기는 따라서, 광센서에 영향을 주는 광량에 비례한다.

CMOS 능동 픽셀 센서(APS) 고체 이미징 장치가 예컨대, 상기 특허에 기재되어 있다. 이들 이미징 장치는, 광 에너지를 전기 신호로 변환하는 로우 및 칼럼으로 배열되는 픽셀 셀의 어레이를 포함한다. 각 픽셀은 광검출기 및 하나 이상의 능동 트랜지스터를 포함한다. 트랜지스터들은 일반적으로 셀로부터 출력되는 전기 신호를 생성하는 것에 덧붙여, 증폭, 판독 제어 및 리셋 제어를 제공한다.

CCD 기술이 널리 사용되고 있지만, CMOS 이미저가 저비용의 이미징 장치로서 사용이 증가하고 있다. CMOS 이미저 회로는 픽셀 셀의 초점면(focal plane) 어레이를 포함하고, 각각의 하나의 셀은, 기판의 일부에 광-생성 전하를 축적하기 위한 광변환 장치 예를 들면, 포토게이트, 광도체, 포토트랜지스터, 또는 포토다이오드를 포함한다. 각 픽셀 셀에는 판독 회로가 접속되고, 판독 회로는, 도핑된 확산 영역으로부터 광생성 전하를 수신하여 픽셀 액세스 트랜지스터를 통해 주기적으로 판독되는 출력 신호를 생성하는, 적어도 하나의 출력 트랜지스터를 포함한다. 이미저는 광변환 장치로부터 확산 영역으로 전하를 전송하는 트랜지스터를 선택적으로 포함할 수 있거나, 확산 영역이 광변환 장치에 또는 그 일부에 직접 접속될 수도 있다. 트랜지스터가 또한 일반적으로, 광변환된 전하를 수신하기 전에 미리 정해진 전하 레벨로 확산 영역을 리셋하기 위해 제공된다.

CMOS 이미지 센서에서, 픽셀 셀의 능동 소자는 (1) 광량자-전하 변환, (2) 이미지 전하의 축적, (3) 전하 증폭이 수반되는 플로팅 확산 노드로의 전하의 전송, (4) 플로팅 확산 노드를 공지된 상태로 리셋, (5) 판독을 위한 픽셀 셀의 선택, 및 (6) 픽셀 셀 전하를 나타내는 신호의 출력 및 증폭 등의 필요한 기능을 실행한다. 광-전하는 초기 전하 축적 영역으로부터 플로팅 확산 영역으로 이동할 때 증폭될 수도 있다. 플로팅 확산 영역에서의 전하는 일반적으로 소스 폴로워 출력 트랜지스터에 의해 픽셀 출력 전압으로 변환된다.

컬러를 검출하기 위해, 입사광의 스펙트럼 성분은 분리되어 수집되어야 한다. 이미저 칩의 상부 상의 흡수성 컬러 필터 어레이(CFA)가 고체 이미지 센서 예를 들어, CCD 또는 CMOS 이미저에서의 컬러 검출을 위해 사용될 수도 있다. 일반적인 CFA 레이아웃에서, 각 별개의 광센서용의 컬러 필터가 좁은 스펙트럼 대역(적색, 녹색, 또는 청색)만을 통과시키고 광 에너지의 나머지를 흡수한다.

각 픽셀 셀은 하나 이상의 마이크로-렌즈를 통해 포커스될 수 있었던 광을 수신한다. CMOS 이미저 상의 마이크로-렌즈는 픽셀 셀들 간의 광 크로스토크를 감 소시키고 광 효율성을 향상시키는 데 도움을 준다. 픽셀 셀의 사이즈의 감소로 인해, 더 많은 수의 픽셀 셀이 특정 픽셀 셀 어레이 내에 배치될 수 있어, 어레이의 해상도를 증가시킨다. 마이크로-렌즈를 형성하는 하나의 프로세스에서, 각 마이크로-렌즈의 반경은 픽셀 셀의 사이즈에 상관한다. 따라서, 픽셀 셀의 사이즈가 감소함에 따라, 각 마이크로-렌즈의 반경도 또한 감소한다.

전기 크로스토크가 또한 이미징 장치에서의 문제점이다. 전기 크로스토크는, 픽셀로부터의 광-생성 전하가 인접하거나 이웃하는 픽셀에 의해 수집될 때 발생한다. 예를 들면, 적색 픽셀 아래의 실리콘에서 생성되는 전자는, 적색 포토다이오드에 의해 수집될 때까지 확산하기 보다는, 상당한 측방향의 성분을 가질 수 있고 인접한 녹색 포토다이오드에 의해 수집될 수도 있다.

크로스토크는 생성되는 이미지 내에 바람직하지 않은 결과를 가져올 수 있다. 바람직하지 않은 결과는, 이미저 어레이 내의 픽셀 셀의 밀도가 증가함에 따라, 그리고 픽셀 셀 사이즈가 대응하여 감소함에 따라 더욱 현저해질 수 있다. 감소하는 픽셀 셀 사이즈는 또한 각 픽셀 셀의 광센서 상에 입사광을 포커스하기 점점 더 어렵게 만들어 크로스토크를 악화시킨다.

크로스토크는 고체 이미저에 의해 생성되는 이미지에서 콘트라스트의 감소 또는 흐릿함(blurring)으로 나타날 수 있다. 근본적으로, 이미지 센서 어레이 내의 크로스토크는 공간 해상도를 저하시키고, 전체 감도를 감소시키며, 컬러 혼합을 초래하여, 컬러 보정 후에 이미지 노이즈를 유도한다. 상기 논의된 바와 같이, 이미지 저하는, 픽셀 셀 및 장치 사이즈가 감소함에 따라 더욱 현저해질 수 있다.

종래의 이미저 장치에서의 다른 문제점은 블루밍(blooming) 또는 포화이다. 블루밍은, 너무 많은 광량자가 특정 픽셀 셀에 충돌하여 생성된 전자가 인접한 픽셀 셀로 오버플로우하여, 그들 픽셀 셀의 전자 카운트를 인위적으로 증가시킬 때, 발생한다.

종래의 이미저 픽셀 셀과 관련된 다른 공통의 문제점은 암전류, 즉, 광이 없을 때 광-변환 장치 신호로서 생성되는 전류이다. 암전류는, 광센서 접합 누설, 분리 에지를 따른 누설, 트랜지스터 서브-임계 누설, 드레인 유도 배리어 저하 누설, 게이트 유도 드레인 누설, 트랩 어시스티드 터널링(trap assisted tunneling), 및 픽셀 셀 제조 결함을 포함하는 다수의 다른 요인에 의해 야기될 수 있다.

따라서, 감소된 크로스토크, 감소된 블루밍 및 감소된 암전류를 갖는 이미저 장치가 필요하다. 또한, 그러한 픽셀을 제조 및 동작시키는 간단한 방법도 필요하다.

본 발명은 전기 컬러 크로스토크를 감소시키는 이미저 방법 및 장치를 제공한다. 본 발명은 또한 과잉 전자의 블루밍을 감소시키고, 암전류를 감소시킨다.

본 발명은, 기판 내에 과잉 전자를 수집하는 매설된 도핑 영역 바람직하게는, n+ 도핑 영역을 갖는 이미저 장치를 제공하며, 그에 따라 크로스토크를 감소시키고, 과잉 전자의 블루밍을 감소시키며, 암전류를 감소시킨다.

본 발명의 부가적인 이점 및 특징들은 본 발명의 바람직한 실시예를 나타내는 도면 및 아래의 상세한 설명으로부터 명백해진다.

도 1은 본 발명의 예시적인 실시예에 따라 구성된 매설된 도핑 영역을 갖는 이미저 픽셀 셀의 개략적인 횡단면도이다.

도 2는 도 1의 이미저 픽셀 셀의 대표적인 도면이다.

도 3은 본 발명의 예시적인 실시예에 따라 구성된 분리 영역 아래에 매설된 도핑 영역을 갖는 이미저 픽셀 셀의 개략적인 횡단면도이다.

도 4는 본 발명의 예시적인 실시예에 따르는 매설된 도핑 영역을 형성하는 프로세스가 행해지는 반도체 웨이퍼의 횡단면도이다.

도 5는 도 4에 도시된 처리 단계에 후속하는 처리 단계에서의 도 4의 반도체 웨이퍼를 도시하는 도면이다.

도 6은 도 5에 도시된 처리 단계에 후속하는 처리 단계에서의 도 4의 반도체 웨이퍼를 도시하는 도면이다.

도 7은 도 6에 도시된 처리 단계에 후속하는 처리 단계에서의 도 4의 반도체 웨이퍼를 도시하는 도면이다.

도 8은 도 7에 도시된 처리 단계에 후속하는 처리 단계에서의 도 4의 반도체 웨이퍼를 도시하는 도면이다.

도 9는 도 8에 도시된 처리 단계에 후속하는 처리 단계에서의 도 4의 반도체 웨이퍼를 도시하는 도면이다.

도 10은 본 발명의 일 실시예에 따라 구성된 이미저를 도시하는 도면이다.

도 11은 본 발명의 예시적인 실시예에 따르는 이미저를 갖는 이미징 시스템 을 도시한 도면이다.

이하의 상세한 설명에서는, 본 발명이 실시될 수 있는 특정 실시예의 설명에 의해 도시되고 그 일부를 형성하는 첨부하는 도면에 대한 참조가 이루어진다. 이들 실시예는 당업자가 본 발명을 실시할 수 있도록 충분히 상세히 설명되고, 다른 실시예들이 이용될 수도 있다는 것과, 구조적인, 논리적인 및 전기적인 변형이 본 발명의 사상 및 범위를 벗어남 없이 이루어질 수 있다는 것이 이해될 것이다. 설명한 처리 단계의 진행은 본 발명의 실시예들의 예시이지만, 단계들의 순서가 여기에 나타낸 것으로 제한되지 않고, 반드시 정해진 순서로 발생하는 단계들을 제외하고는 당업자에게 공지된 바와 같이 변경될 수 있다.

용어 "기판"은 임의의 반도체 베이스 구조를 포함하는 것으로 이해되어야 한다. 반도체 구조는 실리콘, 실리콘-온-인슐레이터(SOI) 또는 실리콘-온-사파이어(SOS), 실리콘-게르마늄, 도핑 및 미도핑 반도체, 베이스 반도체 파운데이션(foundation)에 의해 지지되는 실리콘의 에피택셜층, 및 다른 반도체들 및 반도체 구조들을 포함하는 반도체 베이스 재료로 이해되어야 한다. 이하의 설명에서 기판에 대해 참조가 이루어질 때, 이전의 처리 단계들은 베이스 반도체 또는 파운데이션 내 또는 위에 영역들 또는 접합들을 형성하는 데 이용되어 왔을 수 있다. 또한, 반도체는 실리콘으로 형성될 필요는 없고, 다른 반도체 재료들로 형성될 수도 있다.

용어 "픽셀" 및 "픽셀 셀"은 여기에서 사용되는 바와 같이, 적어도 하나의 광센서와, 광량자를 전기 신호로 변환하기 위한 부가적인 구성을 포함하는 광-요소 유닛 셀을 지칭한다. 예시할 목적으로, 본 명세서의 도면 및 설명에는 소수의 대표적인 픽셀 셀이 도시되지만, 일반적으로는 복수의 유사한 픽셀 셀의 제조가 동시에 진행된다. 따라서, 이하의 상세한 설명은 제한할 의도로 취해진 것이 아니라, 본 발명의 범위는 첨부하는 청구의 범위에 의해서만 한정된다.

본 발명의 이하의 설명은 광센서로서 핀드 포토다이오드(pinned photodiode)를 사용하는 CMOS 픽셀의 예시적인 환경에서 제공되지만, 본 발명은 광센서로서 핀드 포토다이오드를 채용하는 CMOS 이미저에서 사용하는 것에 또는 CMOS 이미저에 사용하는 것에 한정되는 것은 아니다. 포토다이오드, 포토게이트, 및 다른 감광 소자를 포함하는 임의의 타입의 광센서가 본 발명에서 사용될 수도 있다.

도 1은 본 발명의 일 실시예에 따르는 고체 이미저(20)의 일부분의 전개도를 도시한다. 고체 이미저(20)는 로우(row) 및 칼럼(column)의 어레이로 구성되는 기판(30) 내 및 위에 형성되는 복수의 픽셀 셀(28)을 포함한다. 기판(30)은 바람직하게는 p+ 기판이다. 제1 p- 에피택셜층(31)이 p+ 기판(30) 위에 형성된다. n+ 도핑된 층(33)이 제1 p- 에피택셜층(31)과 제2 p- 에피택셜층(41) 사이에 형성된다. 기판(30)은 또한 p- 기판일 수도 있다는 점에 유의하라. p- 기판이 사용되는 경우에는, 제1 p- 에피택셜층(31)이 필요가 없다.

픽셀 어레이는 이미저(20)에 대한 패시베이션 및 평탄화층으로서 작용하는 보호층(24)에 의해 덮여진다. 보호층(24)은 BPSG, PSG, BSG, 실리콘 디옥사이드, 실리콘 니트라이드, 폴리이미드, 또는 다른 공지된 광 투과성 절연체의 층일 수 있 다.

컬러 필터층(100)이 패시베이션층(24) 위에 형성된다. 컬러 필터층(100)은, 참고로 여기에 통합되어 있는 미국 특허 6,783,900호 및 3,971,065호에 예시된 바와 같이, 당업자에 의해 이해되는 패턴으로 배열될 수 있는 적색, 청색 및 녹색 감광 소자의 어레이를 포함한다.

또한, 도면들에 도시된 바와 같이, 마이크로-렌즈(70)가 각 픽셀 셀 위에 형성된다. 각 마이크로-렌즈(70)는, 대응하는 픽셀 셀 내의 감광 소자 위에 초점이 집중되도록 형성된다. 마이크로렌즈(70) 아래와 컬러 필터층(100) 아래에 스페이서층(25)이 또한 형성된다. 스페이서층(25)의 두께는, 감광 소자가 렌즈(70)를 통해 이동하는 광에 대한 초점에 있도록 조정된다.

도 1에 도시된 바와 같이, p- 에피택셜층(31)은 픽셀 셀 어레이의 p+ 기판(30) 위에 형성된다. n+ 영역(33)이 p- 에피택셜층(31) 내에 형성된다. 도 1에서는, n+ 영역(33)이 전체 픽셀 셀 어레이 아래에 형성되는 것으로 도시되어 있다. n+ 영역(33)이 분리 영역(64)(도 3) 아래에 형성될 때, 어레이에서 더 양호한 접지 및 적색 양자 효율의 감소가 덜 존재한다. 도 3은 분리 영역(64) 아래에 형성되는 n+ 영역을 도시한다. 이해되는 바와 같이, n+ 영역(33)이 픽셀 센서 어레이 전반에 걸쳐 분리 영역(64) 아래에 형성될 때, n+ 영역(33)은 픽셀 어레이 전반에 걸쳐 그리드(grid)를 형성한다. 전체 픽셀 셀 어레이 아래에 n+ 영역(33)을 형성하면, 크로스토크를 더 낮추고 처리를 더 용이하게 할 수 있는 이점을 제공한다. 도 1과 도 3의 양자에서, n+ 영역(33)이 패터닝되고, 픽셀 어레이의 외부로 크게 확장되지 않는다.

n+ 영역(33)은 동작 시에 양으로 바이어스될 수 있다. n+ 영역(33)은 바람직하게는 0.5V와 Vdd 사이의 양의 전압으로 동작 시에 바이어스된다. n+ 영역(33)이 양으로 바이어스되리 대, n+ 영역(33) 아래의 기판 내에서 형성되는 암전류 전자는 n+ 영역(33)에 수집되어, 광센서(34)에 도달하기 전에 일소(一掃)된다. 광센서들(34) 사이의 광량자들로부터 생성되는 전자들 또는 기판 내의 깊은 곳에서 생성되어 크로스토크를 악화시키기 가장 쉬운 전자들도 또한 n+ 영역(33)에 수집되어 일소되며, 그것에 의해 크로스토크를 감소시킨다. 픽셀 블루밍으로부터의 전자들도 또한 n+ 영역(33)에 수집된다.

도 1에 도시된 바와 같은 어레이 내에서 연속하거나 도 3에 도시된 바와 같은 픽셀들 사이에서, 패터닝된 n+ 영역(33)은, 주변 회로/로직에 기생 결합 또는 원하지 않는 기판 저항을 부가하지 않고, 상기 논의된 바와 같은 이점(즉, 감소된 크로스토크, 블루밍 및 암전류)을 제공한다.

도 1∼3에 도시된 바와 같이, 각 픽셀 센서 셀은 포토다이오드, 포토게이트 등일 수 있는 광센서(34)를 포함한다. 핀드 포토다이오드 광센서(34)가 도 1∼3에 도시되어 있다. 광량자의 형태의 입사한 방사(101)가 컬러 필터층(100)을 통과하여 광센서(34)에 충돌할 때, 강-생성 전자들이 도핑된 영역(36)에 축적한다. 전송 트랜지스터(42)가 광센서(34)의 다음에 위치하고, 소스 및 드레인 영역(36, 40)과 전송 제어 신호 TX에 의해 제어되는 게이트 스택을 갖는다. 드레인 영역(40)은 플로팅 확산 영역이라고도 하며, 광센서(34)로부터 수신된 전하를 저장한다. 전하들 은 소스 폴로워 트랜지스터(44)에 공급되어, 로우 선택 트랜지스터(46)로의 출력 신호로 변환되며, 그 후 판독 회로(48)에 그리고 어레이 칼럼 라인에 출력된다. 도핑된 영역(40, 52) 및 게이트 스택(54)으로 구성되는 리셋 트랜지스터(50)는, 신호 판독 직전에 플로팅 확산 영역(40)을 미리 정해진 초기 전압으로 리셋하도록 동작하는 리셋 제어 신호 RST에 의해 제어된다. 픽셀 센서 셀(28)의 상술한 요소들의 형태 및 기능의 상세내용은 예를 들면, 참고로 그 개시내용이 여기에 통합되어 있는 미국 특허 6,376,868호 및 6,333,205호에서 찾을 수 있다.

도 1 및 도 3에 도시된 바와 같이, 전송(42) 및 리셋(54) 트랜지스터용의 게이트 스택들(42, 54)은 p- 에피택셜층(41) 위에 실리콘 디옥사이드 또는 실리콘 니트라이드 게이트 유전체(56)를 포함한다. 도핑된 폴리실리콘, 텅스텐, 또는 다른 적절한 재료의 도전층(58)이 절연층(56) 위에 형성되고, 예컨대, 실리콘 디옥사이드, 실리콘 니트라이드, 또는 ONO(옥사이드-니트라이드-옥사이드)의 절연성 캡(cap)층(60)에 의해 덮여진다. 필요한 경우 폴리실리콘층(58)과 캡(60) 사이에 실리사이드층(59)이 사용될 수도 있다. 게이트 스택(42, 54)의 측면 위에 절연성 측벽(62)이 또한 형성된다. 이들 측벽(62)은 예컨대, 실리콘 디옥사이드, 실리콘 니트라이드, 또는 ONO로 형성될 수도 있다. 픽셀 센서 셀(28) 주변의 필드 산화물 분리층(64)은 어레이 내의 다른 픽셀 셀로부터 픽셀 센서 셀(28)을 분리시키는 역할을 한다. P-웰 또는 p-형 주입 영역(65)은 어레이 내의 픽셀 셀들 간에 부가적인 분리를 제공한다. 전송 트랜지스터(42)는 선택적이고, 선택된 경우에 확산 영역(36 및 40)이 함께 접속된다.

도 1∼3을 참조하여 상술한 이미저 장치(20)는, 도 4∼9에 도시되고 아래와 같이 설명되는 프로세스를 통해 제조된다. 이하, 도 4를 참조하면, 상술한 기판의 타입 중 어느 것일 수 있는 기판(30)이 도시된다. 기판(30)은 바람직하게는 p+ 기판이다. 기판(30)은 또한 p- 기판으로 형성될 수도 있다는 점에 유의하라. 기판(30)이 p- 기판으로 형성되면, 본 발명에 따르는 프로세스에서는, 아래에 논의되는 p- 에피택셜층(31)이 생략될 수 있다.

이하, 추가의 처리 단계에서 도 4에 따르는 장치를 도시하는 도 5를 참조한다. 기판(30)이 p+ 재료이면, p- 에피택셜층(31)이 기판(30) 위에서 성장한다. p- 에피택셜층(31)은 예를 들면, 반도전성 재료보다 하나 적은 밸런스 전자를 갖는 붕소와 같은 불순물 요소를 부가함으로써 도전성으로 만들어, p-형 재료를 형성한다. p- 에피택셜층(31)은 예를 들면, 실리콘 테트라클로라이드 또는 실란과 같은 표준 재료로부터 형성될 수 있다. 바람직하게는, p- 에피택셜층(31)은 실란으로부터 형성된다.

p- 에피택셜층(31)은 p+ 기판(30)과 p- 에피택셜층(31) 사이에 전이(transition)를 형성하도록 성장된다. p- 에피택셜층(31)은 단결정 실리콘을 성장시키는 임의의 방법으로 성장될 수 있다. p- 에피택셜층(31)의 두께는 약 0.05㎛∼약 5.0㎛, 바람직하게는 약 0.5㎛∼약 1.5㎛이다.

이하, 추가의 처리 단계에서 도 5에 따르는 장치를 도시하는 도 6을 참조한다. p- 에피택셜층(31) 위에 산화물층(35)이 증착된다. 산화물층(35)은 예를 들면, 화학 기상 증착 또는 열 산화와 같은 종래의 방법에 의해 p- 에피택셜층(31) 위에 증착된다. 산화물층(35)을 형성하기 위한 바람직한 방법은 상승된 온도에서 산소 분위기에 p- 에피택셜층(31)의 표면을 노출시키는 것에 의한 열 산화이다. 산화물층(35)은 바람직하게는 약 20Å∼약 500Å의 두께를 갖는다.

이하, 추가의 처리 단계에서 도 6에 따르는 기판을 도시하는 도 7을 참조한다. 산화물층(35)이 포토레지스트층(37)으로 패터닝되고 에칭되어 개구(39)를 형성한다. 개구(39)를 형성하도록 제거되는 산화물층(35)의 부분은 종래의 산화물층(35)의 포토레지스트 패터닝 및 에칭에 의해 제거된다. 포토레지스트층(37) 아래의 산화물층(35)은 웨이퍼의 포토레지스트 오염을 방지하기 위한 바람직한 접근방법임을 유의해야 한다. 산화물층(35)은 니트라이드 또는 ONO와 같은 임의의 적절한 재료로부터 형성될 수도 있다. 또한, 적절한 세정 기술을 이용하여, 포토레지스트층(37)이 산화물층(35) 없이 p- 에피택셜층(31)에 직접 도포될 수 있다.

이하, 추가의 처리 단계에서 도 7에 따르는 기판을 도시하는 도 8을 참조한다. N+ 도핑된 영역(33)이 p- 에피택셜층(31) 내에 형성된다. n+ 도핑된 영역(33)은 도펀트를 p- 에피택셜층(31)으로 주입함으로써 형성된다. N+ 도핑된 영역(33)은 종래의 방법에 의해, 바람직하게는 이온 주입에 의한 도펀트 주입으로 도핑된다. 도펀트들은 약 1×10¹⁰ 이온/㎠∼약 1×10¹⁸ 이온/㎠의 도펀트 농도로, 바람직하게는 약 1×10¹³ 이온/㎠∼약 1×10¹⁵ 이온/㎠의 도펀트 농도로 n+ 도핑된 영역(33)으로 주입된다. N+ 도핑된 영역(33)은 임의의 적절한 도펀트 함유 재료 예컨대, 하나 이상의 인 또는 비소를 함유하는 재료로 도핑될 수도 있다. 바람직한 실시예에서, 도펀트는 비소이다. n+ 도핑된 영역(33)은 바람직하게는 약 15KeV∼약 50MeV의 전력에서 이온 주입에 의해 도펀트로 도핑된다. 도펀트 농도 및 전력은 예를 들면, 주입되는 재료, 반도체 기판의 처리 단계, 제거될 재료의 양 및 다른 인자와 같은 다양한 물리적인 파라미터에 의존하여 변화하는 것을 이해해야 한다. 정렬 허용오차에 의존하여, 이후의 처리 및 정렬을 위해 이미저의 픽셀 어레이와 n+ 영역(33)을 정렬하기 위해 n+ 주입 시에 기판(30)의 후면에 노치(notch) 또는 마크(mark)를 패턴 및 에치하는 것이 필요할 수도 있다.

본 발명에 따르면, n+ 도핑된 영역(33)을 이미저 장치 내의 n-웰 영역과 접속하는 것이 가능하다. 도면에 개시되어 있지는 않지만, n-웰은 상기 논의되고 참고로 통합되어 있는 이미저 장치에 공지되어 있다. 여기에 기재되어 있는 이미징 장치 내로의 n-웰의 통합은 당업자에게는 공지되어 있다. 예를 들면, 이미저 장치와 n+ 도핑된 영역 사이의 적절한 상부측 콘택트를 생성하기 위해 n+ 도핑된 영역(33)을 n-웰과 접속할 필요가 있을 수도 있다.

이하, 추가의 처리 단계에서 도 8에 따르는 기판을 도시하는 도 9를 참조한다. 포토레지스트(37) 및 산화물층(35)이 종래의 방법에 의해 박리된다. 제2 p- 에피택셜층(41)이 p- 에피택셜층(31) 위에서 성장한다. p- 에피택셜층(41)은 단결정 실리콘을 성장시키는 임의의 방법으로 성장될 수 있다. p- 에피택셜층(41)의 두께는 약 0.5㎛∼약 20.0㎛, 바람직하게는 약 2.5㎛∼약 4.0㎛이다. p- 에피택셜층(41)은 약 1×10¹⁰ 이온/㎠∼약 1×10²⁰ 이온/㎠의 농도로, 바람직하게는 약 1× 10¹⁴ 이온/㎠∼약 1×10¹⁵ 이온/㎠의 농도로 도핑된다. p- 에피택셜층(41)은 임의의 적절한 도펀트 함유 재료들 예를 들면, 붕소를 함유하는 재료들로 도핑될 수도 있다.

도 9에 도시된 결과적인 구조로부터, 이미지 장치는 표준 이미저 처리에 의해 형성된다. 예시적인 이미저가 도 1∼도 3에 도시되어 있다. 예시적인 CMOS 이미징 회로, 그 처리 단계, 및 이미징 회로의 다양한 CMOS 소자의 기능들의 상세한 설명은 마이크론 테크놀로지사에 각각 양도된, 예를 들면, 미국 특허 제6,140,630호, 미국 특허 제6,376,868호, 미국 특허 제6,310,366호, 미국 특허 제6,326,652호, 미국 특허 제6,204,524호 및 미국 특허 제6,333,205호에 기재되어 있다.

프로세스들이 CMOS 이미저 장치를 참조하여 설명되어 있지만, 프로세스는 물론 다른 타입의 이미저의 픽셀 셀과 함께 예컨대, CCD 이미저와 함께 사용될 수도 있음을 이해해야 한다. 따라서, 상술한 바와 같이 형성되는 픽셀 셀은 CCD 이미지 센서뿐만 아니라 CMOS 이미지 센서에 채용될 수도 있다.

n+ 도핑된 층(33)은, 이미징 장치 내에 과잉 전자들을 수집함으로써 크로스토크, 블루밍 및 암전류를 감소시킨다. 이후 논의되는 바와 같이, n+ 도핑된 층(33)은 이미징 장치 내에 전자 수집 시에 도움을 주도록 양으로 바이어스될 수 있다. 그 영역을 바이어스하는 것은 영역을 바이어스하는 공지된 기술에 의해 달성될 수 있다.

도 10은 본 발명의 어떤 실시예를 이용할 수 있는 예시적인 이미저(200)를 도시한다. 이미저(200)는 도 1∼도 9에 대하여 상술한 바와 같이 구성되는 픽셀 셀을 포함하는 픽셀 어레이(205)를 갖는다. 로우 어드레스 디코더(220)에 응답하여 로우 드라이버(210)에 의해 로우 라인들이 선택적으로 활성화된다. 칼럼 드라이버(260)와 칼럼 어드레스 디코더(270)가 또한 이미저(200)에 포함된다. 이미저(200)는 어드레스 디코더(220, 270)를 제어하는 타이밍 및 제어 회로(250)에 의해 동작된다. 상기 제어 회로(250)는 또한 로우 및 칼럼 드라이버 회로(210, 260)를 제어한다.

칼럼 드라이버(260)와 관련된 샘플 및 홀드(S/H) 회로(261)가 선택된 픽셀 셀에 대한 픽셀 리셋 신호 Vrst 및 픽셀 이미지 신호 Vsig를 판독한다. 차분 신호(Vrst-Vsig)가 각 픽셀용의 차동 증폭기(AMP)(262)에 의해 증폭되어, 아날로그-디지털 컨버터(275)(ADC)에 의해 디지털화된다. 아날로그-디지털 컨버터(275)는 디지털화된 픽셀 신호를 이미지 프로세서(280)에 공급하여, 디지털 이미지를 형성한다.

원하는 경우, 이미저(200)는 CPU, 디지털 신호 프로세서 또는 마이크로프로세서와 같은 프로세서와 조합될 수도 있다. 이미저(200) 및 마이크로프로세서는 단일의 집적 회로 내에 형성될 수도 있다. 본 발명에 따르는 n+ 영역을 갖는 CMOS 이미저를 사용하는 예시적인 프로세서 시스템(300)이 도 11에 도시되어 있다. 프로세서 베이스 시스템은 CMOS 또는 다른 이미저 장치를 포함할 수 있는 디지털 회로를 갖는 시스템의 예이다. 제한하는 것은 아니지만, 그러한 시스템은 컴퓨터 시스템, 카메라 시스템, 스캐너, 머신 비전(machine vision) 시스템, 차량 네비게이 션 시스템, 비디오 전화, 감시 시스템, 자동 포커스 시스템, 성좌 추적 시스템, 움직임 검출 시스템, 이미지 안정화 시스템, 및 다른 이미지 처리 시스템을 포함할 수 있다.

도 11에 도시된 바와 같이, 예시적인 프로세서 시스템(300) 예를 들어, 카메라는 일반적으로, 버스(352)를 통해 입/출력(I/O) 장치(346)와 통신하는 중앙 처리 장치(CPU)(344) 예컨대, 마이크로프로세서를 포함한다. 이미저(200)는 또한 버스(352)를 통해 시스템과 통신한다. 컴퓨터 시스템(300)은 또한 랜덤 액세스 메모리(RAM)(348)를 포함하고, 버스(352)를 통해 CPU(344)와 또한 통신하는, 플로피 디스크 드라이브(454), 컴팩트 디스크(CD) ROM 드라이브(356) 또는 착탈 가능한 메모리 또는 플래시 메모리(358)를 포함할 수도 있다. 플로피 디스크(454), CD ROM(356) 또는 플래시 메모리(358)는 이미저(200)에 의해 캡쳐된 이미지를 저장한다. 이미저(200)는 바람직하게는 도 1∼도 9에 대하여 앞서 설명한 바와 같은 집적 회로로서 구성된다.

본 발명은 그 당시에 공지된 대표적인 실시예와 관련하여 상세히 설명하였지만, 본 발명은 그러한 개시된 실시예로 제한되는 것은 아님을 쉽게 이해할 것이다. 오히려, 본 발명은 지금까지 설명하지는 않았지만 본 발명의 사상 및 범위와 잘 맞는 임의의 수의 변형, 변경, 치환 또는 등가의 구성을 통합하도록 변형될 있다. 따라서, 본 발명은 이상의 설명에 의해 제한되는 것이 아니라, 첨부하는 청구항들의 범위에 의해서만 제한된다.

Claims

제1 도펀트 농도 레벨과 함께 제1 도전형을 갖는 기판;

상기 기판 위에 형성되는 제2 도펀트 농도 레벨과 함께 제1 도전형을 갖는 에피택셜층;

상기 에피택셜층의 적어도 일부에 형성되는 제2 도전형을 갖는 도핑된 영역; 및

상기 에피택셜층의 제1 표면에 형성되는 복수의 픽셀 셀들을 포함하는 픽셀 센서 셀들의 어레이를 포함하는, 이미저.
청구항 1에 있어서, 상기 기판은 P+ 도전형으로 도핑되는, 이미저.
청구항 1에 있어서, 상기 에피택셜층은 P- 도전형으로 도핑되는, 이미저.
청구항 3에 있어서, 상기 도핑된 영역은 N+ 도전형으로 도핑되는, 이미저.
청구항 1에 있어서, 상기 도핑된 영역은 상기 에피택셜층의 전체에서 상기 어레이 아래에 형성되는, 이미저.
청구항 1에 있어서, 상기 이미저는 상기 픽셀 셀들의 어레이 내의 상기 복수 의 픽셀 셀들을 분리시키는 분리 영역들을 더 포함하고, 상기 도핑된 영역은 상기 분리 영역들 아래에 그리드(grid)로서 형성되는, 이미저.
청구항 4에 있어서, 상기 도핑된 영역은 약 1×10¹⁰ 이온/㎠∼약 1×10¹⁸ 이온/㎠의 도펀트 농도를 갖는, 이미저.
청구항 4에 있어서, 상기 도핑된 영역은 약 1×10¹³ 이온/㎠∼약 1×10¹⁵ 이온/㎠의 도펀트 농도를 갖는, 이미저.
청구항 1에 있어서, 상기 이미저는 CMOS 이미저인, 이미저.
청구항 1에 있어서, 상기 이미저는 CCD 이미저인, 이미저.
제1 도펀트 농도 레벨과 함께 제1 도전형을 갖는 기판;

상기 기판 위에 형성되는 제2 도펀트 농도 레벨과 함께 제1 도전형을 갖는 제1 에피택셜층;

상기 제1 에피택셜층의 적어도 일부에 형성되는 제2 도전형을 갖는 도핑된 영역;

상기 제1 에피택셜층 위에 형성되는 제2 도펀트 농도 레벨과 함께 제1 도전 형을 갖는 제2 에피택셜층; 및

상기 제2 에피택셜층의 제1 표면에 형성되는 복수의 픽셀 셀들을 포함하는 픽셀 센서 셀들의 어레이를 포함하는, 이미저.
청구항 11에 있어서, 상기 기판은 P+ 도전형으로 도핑되는, 이미저.
청구항 11에 있어서, 상기 제1 및 제2 에피택셜층은 양자 모두가 P- 도전형으로 도핑되는, 이미저.
청구항 11에 있어서, 상기 도핑된 영역은 N+ 도전형으로 도핑되는, 이미저.
청구항 11에 있어서, 상기 도핑된 영역은 상기 제1 에피택셜층의 전체에 형성되는, 이미저.
청구항 14에 있어서, 상기 도핑된 영역은 약 1×10¹⁰ 이온/㎠∼약 1×10¹⁸ 이온/㎠의 도펀트 농도를 갖는, 이미저.
청구항 14에 있어서, 상기 도핑된 영역은 약 1×10¹³ 이온/㎠∼약 1×10¹⁵ 이온/㎠의 도펀트 농도를 갖는, 이미저.
청구항 11에 있어서, 상기 도핑된 영역은 상기 에피택셜층의 전체에서 상기 어레이 아래에 형성되는, 이미저.
청구항 11에 있어서, 상기 이미저는 상기 픽셀 셀들의 어레이 내의 상기 복수의 픽셀 셀들을 분리시키는 분리 영역들을 더 포함하고, 상기 도핑된 영역은 상기 분리 영역들 아래에 그리드로서 형성되는, 이미저.
청구항 11에 있어서, 상기 이미저는 CMOS 이미저인, 이미저.
청구항 11에 있어서, 상기 이미저는 CCD 이미저인, 이미저.
제1 도펀트 농도 레벨과 함께 제1 도전형을 갖는 기판;

상기 기판층의 적어도 일부에 형성되는 제2 도전형을 갖는 도핑된 영역;

상기 기판 위에 형성되는 제2 도펀트 농도 레벨과 함께 제1 도전형을 갖는 에피택셜층; 및

상기 에피택셜층의 제1 표면에 형성되는 복수의 픽셀 셀들을 포함하는 픽셀 센서 셀들의 어레이를 포함하는, 이미저.
청구항 22에 있어서, 상기 기판 및 상기 에피택셜층은 양자 모두가 P- 도전 형으로 도핑되는, 이미저.
청구항 22에 있어서, 상기 도핑된 영역은 N+ 도전형으로 도핑되는, 이미저.
청구항 22에 있어서, 상기 도핑된 영역은 상기 기판의 전체에 형성되는, 이미저.
청구항 22에 있어서, 상기 이미저는 상기 픽셀 셀들의 어레이 내의 상기 복수의 픽셀 셀들을 분리시키는 분리 영역들을 더 포함하고, 상기 도핑된 영역은 상기 분리 영역들 아래에 그리드로서 형성되는, 이미저.
청구항 24에 있어서, 상기 도핑된 영역은 약 1×10¹³ 이온/㎠∼약 1×10¹⁵ 이온/㎠의 도펀트 농도를 갖는, 이미저.
청구항 22에 있어서, 상기 이미저는 CMOS 이미저인, 이미저.
청구항 22에 있어서, 상기 이미저는 CCD 이미저인, 이미저.
제1 도펀트 농도 레벨과 함께 제1 도전형을 갖는 기판;

상기 기판 위에 형성되는 제2 도펀트 농도 레벨과 함께 제1 도전형을 갖는 에피택셜층;

상기 에피택셜층의 적어도 일부에 형성되는 제2 도전형을 갖는 도핑된 영역;

상기 에피택셜층의 제1 표면에 형성되는 복수의 픽셀 셀들을 포함하는 픽셀 센서 셀들의 어레이; 및

이미지를 나타내는 데이터를 수신하여 처리하는 프로세서를 포함하는, 프로세서 시스템.
청구항 30에 있어서, 상기 어레이 및 상기 프로세서는 단일의 기판 위에 형성되는, 프로세서 시스템.
청구항 30에 있어서, 상기 기판은 P+ 도전형으로 도핑되는, 프로세서 시스템.
청구항 30에 있어서, 상기 에피택셜층은 P- 도전형으로 도핑되는, 프로세서 시스템.
청구항 33에 있어서, 상기 도핑된 영역은 N+ 도전형으로 도핑되는, 프로세서 시스템.
청구항 30에 있어서, 상기 도핑된 영역은 상기 에피택셜층의 전체에 형성되는, 프로세서 시스템.
청구항 34에 있어서, 상기 도핑된 영역은 약 1×10¹³ 이온/㎠∼약 1×10¹⁵ 이온/㎠의 도펀트 농도를 갖는, 프로세서 시스템.
청구항 30에 있어서, 상기 이미저는 상기 픽셀 셀들의 어레이 내의 상기 복수의 픽셀 셀들을 분리시키는 분리 영역들을 더 포함하고, 상기 도핑된 영역은 상기 분리 영역들 아래에 그리드로서 형성되는, 프로세서 시스템.
제1 도펀트 농도 레벨과 함께 제1 도전형을 갖는 기판;

상기 기판 위에 형성되는 제2 도펀트 농도 레벨과 함께 제1 도전형을 갖는 제1 에피택셜층;

상기 제1 에피택셜층의 적어도 일부에 형성되는 제2 도전형을 갖는 도핑된 영역;

상기 제1 에피택셜층 위에 형성되는 제2 도펀트 농도 레벨과 함께 제1 도전형을 갖는 제2 에피택셜층;

상기 제2 에피택셜층의 제1 표면에 형성되는 복수의 픽셀 셀들을 포함하는 픽셀 센서 셀들의 어레이; 및

이미지를 나타내는 데이터를 수신하여 처리하는 프로세서를 포함하는, 프로세서 시스템.
청구항 38에 있어서, 상기 어레이 및 상기 프로세서는 단일의 기판 위에 형성되는, 프로세서 시스템.
청구항 38에 있어서, 상기 기판은 P+ 도전형으로 도핑되는, 프로세서 시스템.
청구항 38에 있어서, 상기 제1 및 제2 에피택셜층은 양자 모두가 P- 도전형으로 도핑되는, 프로세서 시스템.
청구항 38에 있어서, 상기 도핑된 영역은 N+ 도전형으로 도핑되는, 프로세서 시스템.
청구항 38에 있어서, 상기 도핑된 영역은 상기 제1 에피택셜층의 전체에 형성되는, 프로세서 시스템.
청구항 38에 있어서, 상기 이미저는 상기 픽셀 셀들의 어레이 내의 상기 복수의 픽셀 셀들을 분리시키는 분리 영역들을 더 포함하고, 상기 도핑된 영역은 상 기 분리 영역들 아래에 그리드로서 형성되는, 프로세서 시스템.
청구항 42에 있어서, 상기 도핑된 영역은 약 1×10¹³ 이온/㎠∼약 1×10¹⁵ 이온/㎠의 도펀트 농도를 갖는, 프로세서 시스템.
제1 도펀트 농도 레벨과 함께 제1 도전형을 갖는 기판을 제공하는 단계;

상기 기판 위에 제2 도펀트 농도 레벨과 함께 제1 도전형을 갖는 제1 에피택셜층을 형성하는 단계;

상기 제1 에피택셜층에 제2 도전형을 갖는 도핑된 영역을 형성하는 단계;

상기 제1 에피택셜층 위에 제2 도펀트 농도 레벨과 함께 제1 도전형을 갖는 제2 에피택셜층을 형성하는 단계; 및

상기 제2 에피택셜층의 상부 표면에 형성되는 픽셀 센서 셀들의 어레이를 형성하는 단계를 포함하는, 이미징 장치의 형성 방법.
청구항 46에 있어서, 상기 도핑된 영역은 이온 주입에 의해 N+ 도핑되는, 이미징 장치의 형성 방법.
청구항 47에 있어서, 상기 도핑된 영역은 비소로 도핑되는, 이미징 장치의 형성 방법.
청구항 46에 있어서, 상기 기판은 P+ 도전형을 갖는, 이미징 장치의 형성 방법.
청구항 46에 있어서, 상기 제1 및 제2 에피택셜층은 양자 모두가 P- 도전형을 갖는, 이미징 장치의 형성 방법.
청구항 50에 있어서, 상기 제2 에피택셜층은 약 0.5㎛∼약 20.0㎛의 두께를 갖는, 이미징 장치의 형성 방법.
청구항 46에 있어서, 상기 제2 에피택셜층은 붕소로 도핑되는, 이미징 장치의 형성 방법.
제1 도펀트 농도 레벨과 함께 제1 도전형을 갖는 기판을 제공하는 단계;

상기 기판에 제2 도전형을 갖는 도핑된 영역을 형성하는 단계;

상기 기판 위에 제2 도펀트 농도 레벨과 함께 제1 도전형을 갖는 에피택셜층을 형성하는 단계; 및

상기 에피택셜층의 상부 표면에 형성되는 픽셀 센서 셀들의 어레이를 형성하는 단계를 포함하는, 이미징 장치의 형성 방법.
청구항 53에 있어서, 상기 도핑된 영역은 이온 주입에 의해 N+ 도핑되는, 이미징 장치의 형성 방법.
청구항 54에 있어서, 상기 도핑된 영역은 비소로 도핑되는, 이미징 장치의 형성 방법.
청구항 53에 있어서, 상기 기판 및 상기 에피택셜층은 양자 모두가 P- 도전형을 갖는, 이미징 장치의 형성 방법.
청구항 53에 있어서, 상기 에피택셜층은 약 0.5㎛∼약 20.0㎛의 두께를 갖는, 이미징 장치의 형성 방법.
청구항 57에 있어서, 상기 에피택셜층은 붕소로 도핑되는, 이미징 장치의 형성 방법.