WO2022118654A1 - 固体撮像素子 - Google Patents

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    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Definitions

  • This disclosure relates to a solid-state image sensor.
  • Fin type FET Field Effect Transistor
  • impurities are introduced into the channel region in order to adjust the characteristics of the transistor of the pixel.
  • the present disclosure provides a solid-state image sensor capable of both adjusting the characteristics of a pixel transistor and miniaturizing a pixel.
  • the solid-state imaging device on one aspect of the present disclosure is a solid-state imaging device having a plurality of pixels provided on the surface of a substrate, and the pixels are used in a photoelectric conversion unit for converting light into a charge and a photoelectric conversion unit.
  • a first transistor to which one end is connected, a second transistor provided between the first power supply and the first signal line, and a third transistor connected between the second transistor and the first signal line are connected.
  • the second transistor is provided on the upper surface and both side surfaces of the first channel region extending in a direction substantially perpendicular to the surface of the substrate and the first channel region, and is connected to the other end of the first transistor.
  • the third transistor has a second channel region extending in a direction substantially perpendicular to the surface of the substrate, and a second gate electrode provided on the upper surface and both side surfaces of the second channel region.
  • the first width between both side surfaces of the first channel region and the second width between both side surfaces of the second channel region are different from each other.
  • the impurity concentrations in the first and second channel regions are almost the same.
  • the threshold voltage of the third transistor is lower than the threshold voltage of the second transistor, and when the second width is smaller than the first width, the threshold voltage of the third transistor is It is higher than the threshold voltage of the second transistor.
  • the first and second channel regions are connected in series between the first power supply and the first signal line.
  • the first and second channel regions are made of the same material as the substrate and are continuous as one.
  • the channel region of the first transistor extends in a direction substantially perpendicular to the surface of the substrate, and the gate electrodes of the first transistor are provided on the upper surface and both side surfaces of the channel region of the first transistor.
  • a fourth transistor connected between one end of the first transistor and the first power supply is further provided, and the channel region of the fourth transistor extends in a direction substantially perpendicular to the surface of the substrate, and the gate electrode of the fourth transistor is provided. Are provided on the upper surface and both side surfaces of the channel region of the fourth transistor.
  • the first transistor transfers the charge from the photoelectric conversion unit to the floating diffusion region where the charge can be temporarily stored, the second transistor is in a conduction state according to the voltage in the floating diffusion region, and the third transistor is a pixel.
  • the second transistor is electrically connected to the first signal line to transmit an electric signal corresponding to the voltage in the stray diffusion region to the first signal line, and the fourth transistor charges the stray diffusion region. Is removed from the first power supply and becomes conductive.
  • the second and third transistors are Fin type transistors.
  • the method for manufacturing a solid-state imaging device includes a photoelectric conversion unit that converts light having a plurality of pixels provided on the surface of a substrate into charges, and a first one having one end connected to the photoelectric conversion unit.
  • a plurality of pixels including a transistor, a second transistor provided between the first power supply and the first signal line, and a third transistor connected between the second transistor and the first signal line.
  • a method for manufacturing a solid-state imaging device in which the surface of a substrate is selectively etched to form a first channel region of a second transistor extending in a direction substantially perpendicular to the surface of the substrate with a first width.
  • the second channel region of the third transistor extending in a direction substantially perpendicular to the surface of the substrate is formed by the second width
  • the first gate electrode of the second transistor is formed on the upper surface and both side surfaces of the first channel region. It comprises forming and forming a second gate electrode of the third transistor on the upper surface and both sides of the second channel region, the first width and the second width being different from each other.
  • the impurity concentrations in the first and second channel regions are almost the same.
  • the first and second channel regions are made of the same material as the substrate and are continuous as one.
  • FIG. 3 is a plan view showing a configuration example of one pixel among a plurality of pixels constituting the pixel array unit.
  • the plan view which shows an example of the manufacturing method of the solid-state image sensor by this embodiment.
  • the cross-sectional view which shows an example of the manufacturing method of the solid-state image sensor by this embodiment.
  • the graph which shows the relationship between the width of the upper surface of a fin type channel region, and the threshold voltage of a Fin type transistor.
  • the block diagram which shows the schematic configuration example of the vehicle control system which is an example of the moving body control system to which the technique which concerns on this disclosure can be applied.
  • the figure which shows the example of the installation position of the image pickup part.
  • FIG. 1 is a block diagram showing a configuration example of an image pickup apparatus which is an example of the electronic device of the present disclosure.
  • the image pickup apparatus 10 includes an optical system including a lens group 11 and the like, an image pickup element 12, a DSP circuit 13 which is a camera signal processing unit, a frame memory 14, a display unit 15, a recording unit 16, and an operation system 17. , And a power supply system 18 and the like.
  • the DSP circuit 13, the frame memory 14, the display unit 15, the recording unit 16, the operation system 17, and the power supply system 18 are configured to be connected to each other via the bus line 19.
  • the CPU 20 controls each part in the image pickup apparatus 10.
  • the lens group 11 captures incident light (image light) from the subject and forms an image on the image pickup surface of the image pickup device 12.
  • the image pickup device 12 converts the amount of incident light imaged on the image pickup surface by the lens group 11 into an electric signal on a pixel-by-pixel basis and outputs it as a pixel signal.
  • an image pickup device image sensor including the pixels described below can be used.
  • the display unit 15 includes a panel-type display unit such as a liquid crystal display unit and an organic EL (electroluminescence) display unit, and displays a moving image or a still image captured by the image pickup element 12.
  • the recording unit 16 records the moving image or still image captured by the image pickup device 12 on a recording medium such as an HDD (Hard Disk Drive) or SSD (Solid State Drive).
  • the operation system 17 issues operation commands for various functions of the image pickup apparatus under the operation of the user.
  • the power supply system 18 appropriately supplies various power sources that serve as operating power sources for the DSP circuit 13, the frame memory 14, the display unit 15, the recording unit 16, and the operation system 17 to these supply targets.
  • FIG. 2 is a block diagram showing a configuration example of the image pickup device 12.
  • the image pickup device 12 may be a CMOS (Complementary Metal Oxide Semiconductor) image sensor that captures a subject and obtains the captured image as an electric signal.
  • the image pickup device 12 is composed of a pixel array unit 41, a vertical drive unit 42, a column processing unit 43, a horizontal drive unit 44, and a system control unit 45.
  • the pixel array unit 41, the vertical drive unit 42, the column processing unit 43, the horizontal drive unit 44, and the system control unit 45 are formed on a semiconductor substrate (chip) (not shown).
  • unit pixels having a photoelectric conversion element that generates and accumulates an amount of light charge corresponding to the amount of incident light are two-dimensionally arranged in a matrix.
  • the light charge of the amount of charge corresponding to the amount of incident light may be simply described as “charge”
  • the unit pixel may be simply described as "pixel”.
  • a pixel drive line 46 is formed row by row with respect to a matrix-like pixel array along the left-right direction (arrangement direction of pixels in the pixel row) in the figure, and a first signal line is formed for each column.
  • the vertical signal line 47 (VSL in FIG. 3) is formed along the vertical direction (arrangement direction of pixels in the pixel array) in the figure.
  • One end of the pixel drive line 46 is connected to the output end corresponding to each line of the vertical drive unit 42.
  • the image sensor 12 further includes a signal processing unit 48 and a data storage unit 49.
  • the signal processing unit 48 and the data storage unit 49 may be processed by an external signal processing unit provided on a substrate separate from the image pickup element 12, for example, a DSP (Digital Signal Processor) or software, or may be processed by software, or on the same substrate as the image pickup element 12. It may be mounted on.
  • DSP Digital Signal Processor
  • the vertical drive unit 42 is composed of a shift register, an address decoder, and the like, and is a pixel drive unit that drives each pixel of the pixel array unit 41 simultaneously for all pixels or in line units. Although the specific configuration of the vertical drive unit 42 is not shown, it has a read scanning system, a sweep scan system, or a batch sweep and batch transfer.
  • the read-out scanning system selectively scans the unit pixels of the pixel array unit 41 row by row in order to read a signal from the unit pixels.
  • row drive rolling shutter operation
  • the sweep scan is performed for the row to which the read scan is performed by the read scan system in advance of the read scan by the time of the shutter speed.
  • global exposure global shutter operation
  • batch sweeping is performed prior to batch transfer by the time of the shutter speed.
  • the electronic shutter operation refers to an operation of discarding the optical charge of the photoelectric conversion element and starting a new exposure (starting the accumulation of the optical charge).
  • the signal read by the read operation by the read scan system corresponds to the amount of light incidented after the read operation immediately before or the electronic shutter operation.
  • the period from the read timing by the immediately preceding read operation or the sweep timing by the electronic shutter operation to the read timing by the current read operation is the light charge accumulation period (exposure period) in the unit pixel.
  • the period from batch sweeping to batch transfer is the accumulation period (exposure period).
  • the pixel signal output from each unit pixel of the pixel row selectively scanned by the vertical drive unit 42 is supplied to the column processing unit 43 through each of the vertical signal lines 47.
  • the column processing unit 43 performs predetermined signal processing on the pixel signal output from each unit pixel of the selected row through the vertical signal line 47 for each pixel column of the pixel array unit 41, and the pixel signal after the signal processing. Temporarily hold.
  • the column processing unit 43 or the signal processing unit 48 performs at least noise removal processing, for example, CDS (Correlated Double Sampling) processing as signal processing.
  • CDS Correlated Double Sampling
  • the column processing unit 43 can be provided with, for example, an AD (analog-digital) conversion function, and the signal level can be output as a digital signal.
  • the horizontal drive unit 44 is composed of a shift register, an address decoder, and the like, and sequentially selects unit circuits corresponding to the pixel strings of the column processing unit 43. By the selective scanning by the horizontal drive unit 44, the pixel signals signal-processed by the column processing unit 43 are sequentially output to the signal processing unit 48.
  • the system control unit 45 is composed of a timing generator or the like that generates various timing signals, and the vertical drive unit 42, the column processing unit 43, the horizontal drive unit 44, or the like is based on the various timing signals generated by the timing generator. Drive control is performed.
  • the signal processing unit 48 has at least an addition processing function, and performs various signal processing such as addition processing on the pixel signal output from the column processing unit 43.
  • the data storage unit 49 temporarily stores data necessary for the signal processing in the signal processing unit 48.
  • FIG. 3 is a plan view showing a configuration example of pixel 100, which is one of a plurality of pixels constituting the pixel array unit 41.
  • FIG. 4 is an equivalent circuit diagram showing a configuration example of the pixel 100.
  • the pixel array unit 41 has, for example, a plurality of pixels 100 arranged two-dimensionally in an array. Each pixel 100 photoelectrically converts the incident light and outputs a pixel signal of the captured image.
  • the pixel 100 includes a photodiode (PD) 111, a transfer transistor (TG) 112, a reset transistor (RST) 113, an amplification transistor (AMP) 114, and a selection transistor (SEL) 115.
  • a photodiode (PD) 111 In the region other than the transistor and the photodiode 111, for example, an element separation region is provided for electrically separating from other pixels.
  • the element separation region is composed of an insulating film. In the case of electron readout, the element separation region may be formed by the p-type region.
  • the transistors 112 to 115 may be n-type transistors or p-type transistors. Here, the transistors 112 to 115 will be described as n-type transistors.
  • the photodiode 111 photoelectrically converts the received light into an electric charge (here, an electron) in an amount corresponding to the amount of light, and accumulates the electric charge.
  • the anode of the photodiode 111 is connected to the ground of the pixel region and the cathode is connected to the floating diffusion FD as a floating diffusion region via the transfer transistor 112.
  • the cathode of the photodiode 111 may be connected to a power source (pixel power source) in the pixel region, and the anode may be connected to the floating diffusion FD via the transfer transistor 112.
  • the pixel 100 has a method of reading out the electric charge as a hole.
  • the transfer transistor 112 as the first transistor controls the reading of the optical charge from the photodiode 111.
  • the source as one end of the transfer transistor 112 is connected to the cathode of the photodiode 111.
  • the drain as the other end of the transfer transistor 112 is connected to the floating diffusion FD.
  • a transfer control signal is supplied to the gate of the transfer transistor 112.
  • the reading of the charge from the photodiode 111 is controlled by this transfer control signal. For example, when the transfer control signal (that is, the gate potential of the transfer transistor 112) is at a low level, the transfer transistor 112 is in the off state (non-conducting state), and the charge is not transferred from the photodiode 111.
  • the floating diffusion FD is a diffusion layer capable of temporarily storing electric charges, and is provided on the surface region of the semiconductor substrate 121.
  • the reset transistor 113 as the fourth transistor resets the electric charge in the pixel 100.
  • the reset operation is, for example, an operation of removing the electric charge (for example, an electron) of the photodiode 111 or the floating diffusion FD to the power supply VDD, or an operation of removing the hole to the ground.
  • the drain of the reset transistor 113 is connected to the power supply VDD, the source of the reset transistor 113 is connected to the floating diffusion FD, and the drain of the transfer transistor 112 is connected to the drain of the transfer transistor 112 via the floating diffusion FD. That is, the reset transistor 113 is connected between the drain of the transfer transistor 112 and the power supply VDD. Further, a reset control signal is supplied to the gate of the reset transistor 113.
  • the reset of the electric charge in the pixel 100 is controlled by this reset control signal. For example, when the reset control signal (that is, the gate potential of the reset transistor 113) is at a low level, the reset transistor 113 is turned off and no reset is performed. When the reset control signal (ie, the gate potential of the reset transistor 113) is at a high level, the reset transistor 113 is turned on, the charge in the pixel 100 is removed to the power supply VDD, and the floating diffusion FD and the photodiode 111 are reset. do.
  • the amplification transistor 114 as the second transistor is in a conduction state according to the voltage of the floating diffusion FD.
  • the amplification transistor 114 amplifies the voltage change of the floating diffusion FD and outputs it as an electric signal (analog signal) to the vertical signal line VSL via the selection transistor 115. That is, the amplification transistor 114 functions as a read circuit that reads out the voltage of the floating diffusion FD.
  • the gate of the amplification transistor 114 is connected to the floating diffusion FD.
  • the drain of the amplification transistor 114 is connected to the source follower power supply voltage (SiO) and the source is connected to the drain of the selection transistor 115. That is, the amplification transistor 114 is connected between the power supply (whether) and the vertical signal line VSL.
  • the amplification transistor 114 outputs a voltage at the reset level (P phase) corresponding to the potential of the floating diffusion FD in the reset state to the selection transistor 115. Further, the amplification transistor 114 outputs a voltage of the data level (D phase) corresponding to the potential of the floating diffusion FD accumulating the signal charge from the photodiode 111 to the selection transistor 115.
  • the selection transistor 115 as the third transistor controls the output of an electric signal from the amplification transistor 114 to the vertical signal line VSL.
  • the gate of the selection transistor 115 is connected to the pixel drive line 46 of FIG. 2 and receives a selection control signal.
  • the drain of the selection transistor 115 is connected to the source of the amplification transistor 114, and the source of the selection transistor 115 is connected to the vertical signal line VSL as the first signal line. That is, the selection transistor 115 is connected between the amplification transistor 114 and the vertical signal line VSL.
  • the amplification transistor 114 and the selection transistor 115 are connected in series between the power supply VDD and the vertical signal line VSL.
  • the selection transistor 115 controls the output of the electric signal from the amplification transistor 114 to the vertical signal line VSL based on the selection control signal. For example, when the pixel 100 is not selected, the selection control signal (that is, the gate potential of the selection transistor 115) is low level. In this case, the selection transistor 115 is turned off and does not output a reset level or data level electrical signal from the amplification transistor 114 to the vertical signal line VSL. When the pixel 100 is selected, the selection control signal (that is, the gate potential of the selection transistor 115) becomes a high level.
  • the selection transistor 115 is turned on, the amplification transistor 114 is electrically connected to the vertical signal line VSL, and an electric signal corresponding to the voltage of the floating diffusion FD is output to the vertical signal line VSL.
  • the vertical signal line VSL is connected to an A / D conversion circuit outside the pixel 100, and transfers an electric signal to the A / D conversion circuit.
  • the A / D conversion circuit AD-converts the reset level and data level electrical signals.
  • the column processing unit 43 or the signal processing unit performs CDS processing of the electric signal converted into a digital signal.
  • each pixel 100 can output an electric signal corresponding to the incident light to the vertical signal line VSL.
  • a multi-gate transistor is applied to the selection transistor 115 and the amplification transistor 114 in order to suppress random noise.
  • the multi-gate transistor is a non-planar transistor having a semiconductor region extending substantially perpendicular to the semiconductor substrate (longitudinal direction) and having gate electrodes facing the upper surface and both side surfaces of the semiconductor region. Channels are formed in the semiconductor region facing the gate electrode.
  • the amplification transistor 114 and the selection transistor 115 are Fin-type FETs (Field Effect Transistors).
  • the Fin-type FET is an example of a multi-gate transistor, and is a fin-shaped region (fin region) 121A provided between a source and a drain, and an upper surface of the fin region 121A. It also includes gate electrodes 114A, 115A that cover both sides.
  • FIG. 5A is a plan view showing a configuration example of the amplification transistor 114 and the selection transistor 115.
  • FIG. 5B is a cross-sectional view taken along the line XX.
  • FIG. 5C is a cross-sectional view taken along the line YY.
  • the amplification transistor 114 and the selection transistor 115 are provided adjacent to each other.
  • the channel region (first channel region) 112A-1 of the amplification transistor 114 and the channel region (second channel region) 112A-2 of the selection transistor 115 are provided in the continuous fin region 121A.
  • the channel region 112A-1 of the amplification transistor 114 and the channel region 112A-2 of the selection transistor 115 are provided in a continuous and integral fin-type semiconductor region.
  • a common source / drain diffusion layer or a common LDD (Lightly Doped Drain) is provided in the fin region 121A between the amplification transistor 114 and the selection transistor 115. Therefore, the amplification transistor 114 and the selection transistor 115 are electrically connected via a source / drain diffusion layer or an LDD.
  • the fin region 121A includes channel regions 121A-1 and 121A-2.
  • the gate electrodes 114A-1 and 114A-2 of the amplification transistor 114 are provided so as to face the side surfaces F121As-1 and F121As-2 of the channel region 112A-1, respectively.
  • the gate electrodes 115A-1 and 115A-2 of the amplification transistor 115 are provided so as to face the side surfaces F121As-1 and F121As-2 of the channel region 112A-2, respectively.
  • the gate electrode 114A of the amplification transistor 114 is provided on the upper surface F121At of the channel region 121A-1.
  • the gate electrodes 114A-1 and 114A-2 are electrically connected via the gate electrode 114A and function as one gate electrode.
  • the gate electrodes 114A-1, 114A-2, 114A are integrally formed of the same conductive material (for example, doped polysilicon, metal, etc.).
  • the gate electrode 115A of the selection transistor 115 is provided on the upper surface F121At of the channel region 121A-2 next to the gate electrode 114A.
  • the gate electrodes 115A-1 and 115A-2 are electrically connected via the gate electrode 115A and function as one gate electrode.
  • the gate electrodes 115A-1, 115A-2, 115A are integrally formed of the same conductive material (for example, doped polysilicon, metal, etc.).
  • the fin regions 121A extend substantially perpendicular to the surface F121 of the semiconductor substrate 121.
  • the fin region 121A is formed by processing the semiconductor substrate 121, and is integrally formed of the same semiconductor material (for example, silicon) as the semiconductor substrate 121.
  • a gate insulating film 123-1 is provided between the gate electrodes 114A, 114A-1 and 114A-2 and the channel region 121A-1.
  • the gate electrodes 114A, 114A-1 and 114A-2 are electrically insulated from the channel region 121A-1 by the gate insulating film 123-1.
  • a gate insulating film 123-2 is provided between the gate electrodes 115A, 115A-1 and 115A-2 and the channel region 121A-2.
  • the gate electrodes 115A, 115A-1 and 115A-2 are electrically insulated from the channel region 121A-2 by the gate insulating film 123-2.
  • an insulating material such as a silicon oxide film is used for the gate insulating films 123-1 and 123-2.
  • the amplification transistor 114 and the selection transistor 115 are composed of two Fin-type FETs provided adjacent to each other in the same fin region 121A.
  • Insulating films 122-1 to 122-6 are formed around the amplification transistor 114 and the selection transistor 115.
  • the insulating films 122-1 to 122-6 are also collectively referred to as an insulating film 122.
  • a silicon oxide film is used for the insulating film 122.
  • the Fin-type FET as the amplification transistor 114 and the selection transistor 115 in this way, the effective channel width can be expanded in both the selection transistor 115 and the selection transistor 114. As a result, random noise included in the signal from the pixel 100 can be reduced, and the image quality is improved.
  • the channel regions 121A-1 and 121A-2 may be substantially linear in the planar layout shown in FIG. 5A, or may be bent between the channel region 121A-1 and the channel region 121A-2. It doesn't matter.
  • FIGS. 6 and 7 are schematic plan views showing an example of the channel regions 121A-1 and 121A-2 of the amplification transistor 114 and the selection transistor 115 and the gate electrodes 114A and 115A.
  • the width W114 of the channel region 121A-1 of the amplification transistor 114 and the width W115 of the channel region 121A-2 of the selection transistor 115 are different.
  • the width W114 as the first width is the width between the side surfaces F121As-1 and F121As-2 of the channel region 121A-1 of the amplification transistor 114.
  • the width W115 as the second width is the width between the side surfaces F121As-1 and F121As-2 of the channel region 121A-2 of the selection transistor 115.
  • the width W115 is larger than the width W114.
  • the threshold voltage of the selection transistor 115 is lower than the threshold voltage of the amplification transistor 114. This is because the width W115 of the upper surface F121At of the channel region 112A of the selection transistor 115 becomes large, and the selection transistor 115 comes closer to the planar transistor.
  • the width W115 is smaller than the width W114.
  • the threshold voltage of the selection transistor 115 becomes larger than the threshold voltage of the amplification transistor 114. This is because the width W115 of the upper surface F121At of the channel region 112A of the selection transistor 115 is small, and the selection transistor 115 is closer to the Fin type (vertical channel type) transistor.
  • the widths W114 and W115 of the channel regions 121A-1 and 121A-2 of the amplification transistor 114 and the selection transistor 115 are made different from each other. Thereby, each threshold voltage of the amplification transistor 114 and the selection transistor 115 can be adjusted.
  • the threshold voltage of the transistor of the pixel is adjusted by introducing impurities into the channel region.
  • the threshold voltages of the amplification transistor 114 and the selection transistor 115 of the pixel 100 according to the present embodiment are adjusted by the widths W114 and W115 of the channel regions 121A-1 and 121A-2, respectively. Therefore, in the present embodiment, the step of introducing impurities in the channel regions 121A-1 and 121A-2 becomes unnecessary in order to adjust the threshold voltage.
  • the lithography step and the ion implantation step for selectively introducing impurities into any of the channel regions 121A-1 and 121A-2 can be omitted. This leads to a reduction in the manufacturing process of the solid-state image sensor.
  • the impurities for threshold adjustment are not introduced into the channel regions 121A-1 and 121A-2, the impurity concentrations in the channel regions 121A-1 and 121A-2 are almost the same. Therefore, it is possible to prevent impurities from diffusing between the channel region 121A-1 and the channel region 121A-2 and affecting the characteristics such as the threshold voltage between the amplification transistor 114 and the selection transistor 115. can. Therefore, even if the distance between the amplification transistor 114 and the selection transistor 115 is shortened, the characteristics of the amplification transistor 114 and the selection transistor 115 are almost unchanged. As a result, each pixel 100 can be miniaturized.
  • the layout area can be reduced as compared with the pixel to which the planar type transistor is applied. Further, by adjusting the threshold voltage in the widths W114 and W115 of the channel regions 121A-1 and 121A-2, the pixel 100 can be miniaturized. As a result, the solid-state image sensor according to the present embodiment can achieve both adjustment of the characteristics of the transistor of the pixel 100 and miniaturization of the pixel.
  • the impurities for threshold adjustment are not introduced into the channel regions 121A-1 and 121A-2, it also leads to the suppression of the generation of random noise in the threshold voltage of the amplification transistor 114 and the selection transistor 115.
  • impurities may be ion-implanted into the channel region 121A-2 in order to adjust the threshold voltage of the selection transistor 115.
  • impurities in the channel region 121A-2 of the selection transistor 115 diffuse into the channel region 121A-1 of the amplification transistor 114, causing deterioration of the characteristics of the amplification transistor 114 or random noise.
  • the impurity concentrations in the channel regions 121A-1 and 121A-2 are almost the same. Therefore, the random noise can be reduced without deteriorating the characteristics of the amplification transistor 114.
  • 8A to 12B are a plan view and a sectional view showing an example of a method for manufacturing a solid-state image sensor according to the present embodiment.
  • 8B, 9B, 10B, 11B, and 12B show cross sections along lines BB shown in FIGS. 8A, 9A, 10A, 11A, and 12A, respectively.
  • the process of forming the amplification transistor 114 and the selection transistor 115 in the configuration of the pixel 100 will be focused on, and the description of the manufacturing method of other configurations will be omitted.
  • the silicon oxide film 210 is formed on the surface F121 of the semiconductor substrate 121, and the silicon nitride film 220 is formed on the silicon oxide film 210.
  • the photoresist PR is applied onto the silicon nitride film 220, and the photoresist PR is patterned in the pattern of the active area of the amplification transistor 114 and the selection transistor 115.
  • the photoresist PR is patterned in the layout of the fin-shaped channel regions 121A-1 and 121A-2.
  • the photoresist PR is patterned so that the widths of the channel regions 121A-1 and 121A-2 are formed in the predetermined widths W114 and W115. This gives the structures shown in FIGS. 8A and 8B.
  • the silicon nitride film 220 and the silicon oxide film 210 are etched by an etching technique such as the RIE (Reactive Ion Etching) method. Further, the upper portion of the semiconductor substrate 121 is etched using the photoresist PR, the silicon nitride film 220 or the silicon oxide film 210 as a mask.
  • the fin region 121A is formed.
  • the fin region 121A extends in a substantially vertical direction from the surface F121 of the semiconductor substrate 121, and has both side surfaces F121As-1 and F121As-2 of the fin region 121A.
  • the channel regions 121A-1 and 121A-2 included in the fin region 121A are integrally formed of the same material so as to have different widths W114 and W115, respectively.
  • the silicon oxide film 230 is deposited on the semiconductor substrate 121 and the silicon nitride film 220 as shown in FIGS. 10A and 10B. Further, using a CMP (Chemical Mechanical Polishing) method, the silicon oxide film 230 is polished until the silicon nitride film 220 is exposed.
  • CMP Chemical Mechanical Polishing
  • the silicon oxide film 230 on both side surfaces F121As-1 and F121As-2 of the fin region 121A is etched using the lithography technique and the etching technique.
  • a groove TR for embedding the gate electrodes 114A and 115A is dug in the forming region of the gate electrodes 114A and 115A.
  • the semiconductor substrate 121 is exposed at the bottom of the groove TR.
  • the ion implantation step into the fin region 121A is not executed.
  • the gate insulating film 123-1 is formed on the upper surface and both side surfaces of the fin region 121A as shown in FIGS. 12A and 12B.
  • the polysilicon 240 is deposited and the polysilicon 240 is embedded in the groove TR. Polysilicon 240 is also deposited on the upper surface of the fin region 121A. Further, using a lithography technique and an etching technique, the polysilicon 240 is processed into a pattern of gate electrodes 114A and 115A.
  • the gate electrodes 114A and 115A cover the channel region 121A-1 of the amplification transistor 114 and the channel region 121A-2 of the selection transistor 115, respectively.
  • impurities are introduced using the gate electrodes 114A and 115A as masks to form source / drain diffusion layers or LDDs on both sides of the channel regions 121A-1 and 121A-2.
  • the insulating film 122 is deposited to obtain the structures shown in FIGS. 5A to 5C.
  • the amplification transistor 114 and the selection transistor 115 having the fin region 121A according to the present embodiment are completed.
  • the transfer transistor 112 and the reset transistor 113 may also use the Fin type transistor according to the present embodiment.
  • the transfer transistor 112 and the reset transistor 113 can also control the threshold voltage by adjusting the width of the upper surface of the channel region without introducing impurities.
  • the Fin type transistor according to the present embodiment may be applied to all the transistors included in the pixel 100. That is, the channel region of the transfer transistor 112 may extend in a direction substantially perpendicular to the surface F121 of the semiconductor substrate 121.
  • the gate electrodes of the transfer transistor 112 are provided on the upper surface and both side surfaces of the channel region of the transfer transistor 112.
  • the channel region of the reset transistor 113 as the fourth transistor may extend in a direction substantially perpendicular to the surface F121 of the semiconductor substrate 121.
  • the gate electrodes of the reset transistor 113 are provided on the upper surface and both side surfaces of the channel region of the reset transistor 113.
  • the cross-sectional structure of the transfer transistor 112 and the reset transistor 113 may be the same as the cross-sectional structure of the amplification transistor 114 or the selection transistor 115.
  • the width of the upper surface of the channel region of the transfer transistor 112 and the reset transistor 113 is adjusted according to the threshold voltage of the transfer transistor 112 and the reset transistor 113. As a result, the manufacturing process of the solid-state image sensor can be further reduced, and the pixel 100 can be further miniaturized.
  • the threshold voltages of the amplification transistor 114 and the selection transistor 115 according to the present embodiment are adjusted by the widths W114 and W115 of the channel regions 121A-1 and 121A-2, respectively. Ion implantation into the channel regions 121A-1 and 121A-2 has not been performed. Therefore, the lithography step and the ion implantation step for selectively introducing impurities into the channel region 121A-1 or 121A-2 become unnecessary. This leads to a reduction in the manufacturing process of the solid-state image sensor, and leads to a reduction in manufacturing cost.
  • FIG. 13 is a graph showing the relationship between the width of the upper surface of the fin type channel region and the threshold voltage of the Fin type transistor.
  • the horizontal axis indicates the width of the upper surface of the fin type channel region, and the vertical axis represents the relative value obtained by subtracting the threshold voltage Vth60 of the Fin type transistor having a Fin width of 60 nm from the threshold voltage Vth of the Fin type transistor having various Fin widths. Vth-Vth60) is shown.
  • This graph shows a Fin-type transistor having a channel length L of 340 nm and a Fin-type transistor having a channel length L of 400 nm.
  • the threshold voltage of the Fin type transistor decreases as the width of the upper surface of the fin type channel region (for example, W114, W115) increases regardless of the channel length L.
  • the threshold voltage of the Fin type transistor increases as the width of the upper surface of the fin type channel region becomes smaller.
  • the threshold voltage of the pixel 100 can be adjusted by utilizing such a relationship.
  • the technique according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 14 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (Interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 has a driving force generator for generating a driving force of a vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, turn signals or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle outside information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the out-of-vehicle information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on the road surface based on the received image.
  • the image pickup unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the image pickup unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects a driver's state is connected to the vehicle interior information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether or not the driver has fallen asleep.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform coordinated control for the purpose of automatic driving that runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12030 based on the information outside the vehicle acquired by the vehicle outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the outside information detection unit 12030, and performs cooperative control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits an output signal of at least one of audio and image to an output device capable of visually or audibly notifying information to the passenger or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a head-up display.
  • FIG. 15 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the image pickup units 12101, 12102, 12103, 12104, and 12105 are provided.
  • the image pickup units 12101, 12102, 12103, 12104, 12105 are provided at positions such as, for example, the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100.
  • the image pickup unit 12101 provided on the front nose and the image pickup section 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the image pickup units 12102 and 12103 provided in the side mirror mainly acquire images of the side of the vehicle 12100.
  • the image pickup unit 12104 provided in the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the image pickup unit 12105 provided on the upper part of the windshield in the vehicle interior is mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 15 shows an example of the shooting range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging range of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 can be obtained.
  • At least one of the image pickup units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera including a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the imaging range 12111 to 12114 based on the distance information obtained from the imaging units 12101 to 12104, and a temporal change of this distance (relative speed with respect to the vehicle 12100). By obtaining can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like that autonomously travels without relying on the driver's operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, electric poles, and other three-dimensional objects based on the distance information obtained from the image pickup units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the image pickup units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging unit 12101 to 12104.
  • recognition of a pedestrian is, for example, a procedure for extracting feature points in an image captured by an image pickup unit 12101 to 12104 as an infrared camera, and a pattern matching process for a series of feature points showing the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 determines the square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technique according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to, for example, the image pickup unit 12031 among the configurations described above. As a result, it is possible to achieve both adjustment of the characteristics of the pixel transistor of the solid-state image sensor and miniaturization of the pixel.
  • the present technology can have the following configurations.
  • a solid-state image sensor having a plurality of pixels provided on the surface of a substrate.
  • the pixel is A photoelectric conversion unit that converts light into electric charges, A first transistor having one end connected to the photoelectric conversion unit, A second transistor provided between the first power supply and the first signal line, A third transistor connected between the second transistor and the first signal line is provided.
  • the second transistor is provided on a first channel region extending in a direction substantially perpendicular to the surface of the substrate, and on the upper surface and both side surfaces of the first channel region, and is connected to the other end of the first transistor.
  • the third transistor has a second channel region extending in a direction substantially perpendicular to the surface of the substrate, and second gate electrodes provided on the upper surface and both side surfaces of the second channel region.
  • a solid-state image sensor in which the first width between both side surfaces of the first channel region and the second width between both side surfaces of the second channel region are different from each other.
  • the threshold voltage of the third transistor is lower than the threshold voltage of the second transistor.
  • the solid-state image sensor according to (1) or (2) wherein when the second width is smaller than the first width, the threshold voltage of the third transistor is higher than the threshold voltage of the second transistor.
  • the channel region of the first transistor extends in a direction substantially perpendicular to the surface of the substrate.
  • the solid-state image pickup device according to any one of (1) to (5), wherein the gate electrode of the first transistor is provided on the upper surface and both side surfaces of the channel region of the first transistor.
  • a fourth transistor connected between the one end of the first transistor and the first power supply is further provided.
  • the channel region of the fourth transistor extends in a direction substantially perpendicular to the surface of the substrate.
  • the solid-state image pickup device according to any one of (1) to (6), wherein the gate electrode of the fourth transistor is provided on the upper surface and both side surfaces of the channel region of the fourth transistor.
  • the first transistor transfers the charge from the photoelectric conversion unit to the floating diffusion region where the charge can be temporarily stored.
  • the second transistor is in a conductive state according to the voltage in the stray diffusion region.
  • the third transistor electrically connects the second transistor to the first signal line and transmits an electric signal corresponding to the voltage in the stray diffusion region to the first signal line. death,
  • the solid-state image pickup device according to (7), wherein the fourth transistor is in a conductive state when the electric charge in the floating diffusion region is discharged to the first power source.
  • the solid-state image pickup device according to any one of (1) to (8), wherein the second and third transistors are Fin type transistors.
  • a photoelectric conversion unit that converts light into electric charges a first transistor having one end connected to the photoelectric conversion unit, a second transistor provided between the first power supply and the first signal line, and the second transistor.
  • a method for manufacturing a solid-state image pickup device including a plurality of pixels including a third transistor connected between the first signal line and the first signal line.
  • the surface of the substrate is selectively etched to form a first channel region of the second transistor extending substantially perpendicular to the surface of the substrate with a first width, and with respect to the surface of the substrate.
  • a second channel region of the third transistor extending in a substantially vertical direction is formed by a second width.
  • the first gate electrode of the second transistor is formed on the upper surface and both side surfaces of the first channel region, and the second gate electrode of the third transistor is formed on the upper surface and both side surfaces of the second channel region. Equipped with A method for manufacturing a solid-state image sensor, wherein the first width and the second width are different from each other.

Abstract

［課題］画素トランジスタの特性を調整でき、微細化できる撮像素子を提供する。 ［解決手段］固体撮像素子は基板の表面上に設けられた複数の画素を備えた固体撮像素子であって、画素は、光電変換部と、光電変換部に一端が接続された第１トランジスタと、第１電源と第１信号線との間に設けられた第２トランジスタと、第２トランジスタと第１信号線との間に接続された第３トランジスタとを備え、第２トランジスタは、基板の表面に対して略垂直方向へ延伸する第１チャネル領域と、第１チャネル領域の上面および両側面に設けられ、第１トランジスタの他端に接続された第１ゲート電極とを有し、第３トランジスタは、基板の表面に対して略垂直方向へ延伸する第２チャネル領域と、第２チャネル領域の上面および両側面に設けられた第２ゲート電極とを有し、第１チャネル領域の両側面間の第１幅と第２チャネル領域の両側面間の第２幅とは互いに異なる。

Description

固体撮像素子
　本開示は、固体撮像素子に関する。
　固体撮像素子の各画素に用いられるトランジスタに、Ｆｉｎ型ＦＥＴ（Field Effect Transistor）が適用される場合がある。この場合、画素のトランジスタの特性を調整するために、チャネル領域に不純物を導入している。
特開２００６－１２１０９３号公報
　しかし、画素の微細化に伴い、隣接するトランジスタ間の間隔が狭くなると、一方のトランジスタの調整のために導入された不純物が他方のトランジスタのチャネル領域に拡散するおそれがある。従って、画素の各トランジスタの特性の調整と画素の微細化とは、トレードオフの関係にあった。また、トランジスタの特性の調整のために、不純物の導入工程が必要となっていた。これは固体撮像素子の製造コストを増大させるという問題に繋がる。
　そこで、本開示は、画素のトランジスタの特性の調整と画素の微細化とを両立させることができる固体撮像素子を提供する。
　本開示の一側面の固体撮像素子は、基板の表面上に設けられた複数の画素を備えた固体撮像素子であって、画素は、光を電荷に変換する光電変換部と、光電変換部に一端が接続された第１トランジスタと、第１電源と第１信号線との間に設けられた第２トランジスタと、第２トランジスタと第１信号線との間に接続された第３トランジスタとを備え、第２トランジスタは、基板の表面に対して略垂直方向へ延伸する第１チャネル領域と、第１チャネル領域の上面および両側面に設けられ、第１トランジスタの他端に接続された第１ゲート電極とを有し、第３トランジスタは、基板の表面に対して略垂直方向へ延伸する第２チャネル領域と、第２チャネル領域の上面および両側面に設けられた第２ゲート電極とを有し、第１チャネル領域の両側面間の第１幅と第２チャネル領域の両側面間の第２幅とは互いに異なる。
　第１および第２チャネル領域の不純物濃度はほぼ同じである。
　第２幅が第１幅よりも大きい場合、第３トランジスタの閾値電圧は、第２トランジスタの閾値電圧よりも低く、第２幅が第１幅よりも小さい場合、第３トランジスタの閾値電圧は、第２トランジスタの閾値電圧よりも高い。
　第１および第２チャネル領域は、第１電源と第１信号線との間に直列に接続されている。
　第１および第２チャネル領域は、基板と同一材料で一体として連続している。
　第１トランジスタのチャネル領域は、基板の表面に対して略垂直方向へ延伸し、第１トランジスタのゲート電極は、該第１トランジスタのチャネル領域の上面および両側面に設けられている。
　第１トランジスタの一端と第１電源との間に接続された第４トランジスタをさらに備え、第４トランジスタのチャネル領域は、基板の表面に対して略垂直方向へ延伸し、第４トランジスタのゲート電極は、該第４トランジスタのチャネル領域の上面および両側面に設けられている。
　第１トランジスタは、電荷を一時的に蓄積可能な浮遊拡散領域に光電変換部からの電荷を転送し、第２トランジスタは、浮遊拡散領域の電圧に応じた導通状態となり、第３トランジスタは、画素が選択されたときに第２トランジスタを第１信号線に電気的に接続して浮遊拡散領域の電圧に応じた電気信号を第１信号線へ伝達し、第４トランジスタは、浮遊拡散領域の電荷を第１電源に排除するときに導通状態になる。
　第２および第３トランジスタは、Ｆｉｎ型トランジスタである。
　本開示の一側面の固体撮像素子の製造方法は、基板の表面上に設けられた複数の画素を備えた光を電荷に変換する光電変換部と、光電変換部に一端が接続された第１トランジスタと、第１電源と第１信号線との間に設けられた第２トランジスタと、第２トランジスタと第１信号線との間に接続された第３トランジスタとを備えた複数の画素を含む固体撮像素子の製造方法であって、基板の表面を選択的にエッチングして、該基板の表面に対して略垂直方向へ延伸する第２トランジスタの第１チャネル領域を第１幅で形成し、並びに、該基板の表面に対して略垂直方向へ延伸する第３トランジスタの第２チャネル領域を第２幅で形成し、第１チャネル領域の上面および両側面に第２トランジスタの第１ゲート電極を形成し、並びに、第２チャネル領域の上面および両側面に第３トランジスタの第２ゲート電極を形成することを具備し、第１幅と第２幅とは互いに異なる。
　第１および第２チャネル領域の不純物濃度はほぼ同じである。
　第１および第２チャネル領域は、基板と同一材料で一体として連続している。
　第１および第２チャネル領域の形成後、該第１および第２チャネル領域には不純物を導入しない。
本開示の電子機器の一例である撮像装置の構成例を示すブロック図。 撮像素子の構成例を示すブロック図。 画素アレイ部を構成する複数の画素のうち１つの画素の構成例を示す平面図。 画素の構成例を示す等価回路図。 増幅トランジスタおよび選択トランジスタの構成例を示す平面図。 Ｘ－Ｘ線に沿った断面図。 Ｙ－Ｙ線に沿った断面図。 増幅トランジスタおよび選択トランジスタのチャネル領域とゲート電極の一例を示す該略平面図。 増幅トランジスタおよび選択トランジスタのチャネル領域とゲート電極の一例を示す該略平面図。 本実施形態による固体撮像素子の製造方法の一例を示す平面図。 本実施形態による固体撮像素子の製造方法の一例を示す断面図。 本実施形態による固体撮像素子の製造方法の一例を示す平面図。 本実施形態による固体撮像素子の製造方法の一例を示す断面図。 本実施形態による固体撮像素子の製造方法の一例を示す平面図。 本実施形態による固体撮像素子の製造方法の一例を示す断面図。 本実施形態による固体撮像素子の製造方法の一例を示す平面図。 本実施形態による固体撮像素子の製造方法の一例を示す断面図。 本実施形態による固体撮像素子の製造方法の一例を示す平面図。 本実施形態による固体撮像素子の製造方法の一例を示す断面図。 フィン型チャネル領域の上面の幅とＦｉｎ型トランジスタの閾値電圧との関係を示すグラフ。 本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図。 撮像部の設置位置の例を示す図。
　以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
　図１は、本開示の電子機器の一例である撮像装置の構成例を示すブロック図である。図１に示すように、撮像装置１０は、レンズ群１１等を含む光学系、撮像素子１２、カメラ信号処理部であるＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、操作系１７、及び、電源系１８等を有している。ＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、操作系１７、及び、電源系１８は、バスライン１９を介して相互に接続された構成となっている。ＣＰＵ２０は、撮像装置１０内の各部を制御する。
　レンズ群１１は、被写体からの入射光（像光）を取り込んで撮像素子１２の撮像面上に結像する。撮像素子１２は、レンズ群１１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１２として、以下に説明する画素を含む撮像素子（イメージセンサ）を用いることができる。
　表示部１５は、液晶表示部や有機ＥＬ(electro luminescence)表示部等のパネル型表示部からなり、撮像素子１２で撮像された動画または静止画を表示する。記録部１６は、撮像素子１２で撮像された動画または静止画を、ＨＤＤ(Hard Disk Drive)、ＳＳＤ(Solid State Drive)等の記録媒体に記録する。
　操作系１７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１８は、ＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、及び、操作系１７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　図２は、撮像素子１２の構成例を示すブロック図である。撮像素子１２は、被写体を撮像し、撮像画像を電気信号として得るＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサでよい。撮像素子１２は、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５で構成される。画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５は、図示しない半導体基板（チップ）上に形成されている。
　画素アレイ部４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。
　画素アレイ部４１にはさらに、行列状の画素配列に対して行ごとに画素駆動線４６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに第１信号線としての垂直信号線４７（図３のＶＳＬ）が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線４６の一端は、垂直駆動部４２の各行に対応した出力端に接続されている。
　撮像素子１２はさらに、信号処理部４８およびデータ格納部４９を備えている。信号処理部４８およびデータ格納部４９については、撮像素子１２とは別の基板に設けられる外部信号処理部、例えばＤＳＰ(Digital Signal Processor)やソフトウェアによる処理でも良いし、撮像素子１２と同じ基板上に搭載してもよい。
　垂直駆動部４２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部４１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部４２は、その具体的な構成については図示を省略するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。
　読み出し走査系は、単位画素から信号を読み出すために、画素アレイ部４１の単位画素を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃き出しについては、読み出し走査系によって読み出し走査が行われる行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行なわれる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行なわれる。
　この掃き出しにより、読み出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
　読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。グローバル露光の場合は、一括掃き出しから一括転送までの期間が蓄積期間（露光期間）となる。
　垂直駆動部４２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線４７の各々を通してカラム処理部４３に供給される。カラム処理部４３は、画素アレイ部４１の画素列ごとに、選択行の各単位画素から垂直信号線４７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
　具体的には、カラム処理部４３または信号処理部４８は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ（Correlated Double Sampling：相関二重サンプリング）処理を行う。このカラム処理部４３による相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム処理部４３にノイズ除去処理以外に、例えば、ＡＤ（アナログ－デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
　水平駆動部４４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部４３の画素列に対応する単位回路を順番に選択する。この水平駆動部４４による選択走査により、カラム処理部４３で信号処理された画素信号が順番に信号処理部４８に出力される。
　システム制御部４５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部４２、　カラム処理部４３、および水平駆動部４４などの駆動制御を行う。
　信号処理部４８は、少なくとも加算処理機能を有し、カラム処理部４３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部４９は、信号処理部４８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
　図３は、画素アレイ部４１を構成する複数の画素のうち１つの画素１００の構成例を示す平面図である。図４は、画素１００の構成例を示す等価回路図である。画素アレイ部４１は、例えば、アレイ状に二次元配置された複数の画素１００を有する。各画素１００は、入射光を光電変換し、撮像画像の画素信号を出力する。
　画素１００は、フォトダイオード（ＰＤ）１１１、転送トランジスタ（ＴＧ）１１２、リセットトランジスタ（ＲＳＴ）１１３、増幅トランジスタ（ＡＭＰ）１１４、および選択トランジスタ（ＳＥＬ）１１５を有する。なお、トランジスタおよびフォトダイオード１１１以外の領域には、例えば、他の画素と電気的に分離するために素子分離領域が設けられている。素子分離領域は、絶縁膜により構成される。電子読出しの場合、ｐ型領域によって素子分離領域を形成してもよい。トランジスタ１１２～１１５は、ｎ型トランジスタでもよく、ｐ型トランジスタでもよい。ここでは、トランジスタ１１２～１１５は、ｎ型トランジスタとして説明する。
　フォトダイオード１１１は、受光した光をその光量に応じた量の電荷（ここでは、電子）に光電変換してその電荷を蓄積する。フォトダイオード１１１のアノードは画素領域のグランドに接続され、カソードは転送トランジスタ１１２を介して浮遊拡散領域としてのフローティングディフュージョンＦＤに接続される。尚、フォトダイオード１１１のカソードが画素領域の電源（画素電源）に接続され、アノードが転送トランジスタ１１２を介してフローティングディフュージョンＦＤに接続されてもよい。この場合、画素１００は、電荷を正孔として読み出す方式となる。
　第１トランジスタとしての転送トランジスタ１１２は、フォトダイオード１１１からの光電荷の読み出しを制御する。転送トランジスタ１１２の一端としてのソースはフォトダイオード１１１のカソードに接続されている。転送トランジスタ１１２の他端としてのドレインは、フローティングディフュージョンＦＤに接続されている。また、転送トランジスタ１１２のゲートには、転送制御信号が供給される。フォトダイオード１１１からの電荷の読み出しは、この転送制御信号により制御される。例えば、転送制御信号（すなわち、転送トランジスタ１１２のゲート電位）がロウレベルである場合、転送トランジスタ１１２はオフ状態（非導通状態）となり、フォトダイオード１１１から電荷は転送されない。転送制御信号（すなわち、転送トランジスタ１１２のゲート電位）がハイレベルである場合、転送トランジスタ１１２はオン状態（導通状態）となり、フォトダイオード１１１に蓄積された電荷をフローティングディフュージョンＦＤに転送する。フローティングディフュージョンＦＤは、電荷を一時的に蓄積可能な拡散層であり、半導体基板１２１の表面領域に設けられている。
　第４トランジスタとしてのリセットトランジスタ１１３は、画素１００内の電荷をリセットする。リセット動作は、例えば、フォトダイオード１１１やフローティングディフュージョンＦＤの電荷（例えば電子）を電源ＶＤＤへ排除する動作、あるいは、ホールをグランドに排除する動作である。リセットトランジスタ１１３のドレインは電源ＶＤＤに接続され、リセットトランジスタ１１３のソースはフローティングディフュージョンＦＤに接続され、フローティングディフュージョンＦＤを介して転送トランジスタ１１２のドレインに接続されている。即ち、リセットトランジスタ１１３は、転送トランジスタ１１２のドレインと電源ＶＤＤとの間に接続されている。また、リセットトランジスタ１１３のゲートには、リセット制御信号が供給される。画素１００内の電荷のリセットは、このリセット制御信号により制御される。例えば、リセット制御信号（すなわち、リセットトランジスタ１１３のゲート電位）がロウレベルである場合、リセットトランジスタ１１３は、オフ状態となり、リセットは行われれない。リセット制御信号（すなわち、リセットトランジスタ１１３のゲート電位）がハイレベルである場合、リセットトランジスタ１１３は、オン状態となり、画素１００内の電荷を電源ＶＤＤへ排除し、フローティングディフュージョンＦＤおよびフォトダイオード１１１をリセットする。
　第２トランジスタとしての増幅トランジスタ１１４は、フローティングディフュージョンＦＤの電圧に応じた導通状態となる。増幅トランジスタ１１４は、フローティングディフュージョンＦＤの電圧変化を増幅し、電気信号（アナログ信号）として選択トランジスタ１１５を介して垂直信号線ＶＳＬへ出力する。即ち、増幅トランジスタ１１４は、フローティングディフュージョンＦＤの電圧を読み出す読み出し回路として機能する。増幅トランジスタ１１４のゲートは、フローティングディフュージョンＦＤに接続されている。増幅トランジスタ１１４のドレインはソースフォロワ電源電圧（ＶＤＤ）に接続され、ソースは選択トランジスタ１１５のドレインに接続されている。即ち、増幅トランジスタ１１４は、電源（ＶＤＤ）と垂直信号線ＶＳＬとの間に接続されている。例えば、増幅トランジスタ１１４は、リセットされた状態のフローティングディフュージョンＦＤの電位に対応するリセットレベル（Ｐ相）の電圧を選択トランジスタ１１５に出力する。また、増幅トランジスタ１１４は、フォトダイオード１１１からの信号電荷を蓄積したフローティングディフュージョンＦＤの電位に対応するデータレベル（Ｄ相）の電圧を選択トランジスタ１１５に出力する。
　第３トランジスタとしての選択トランジスタ１１５は、増幅トランジスタ１１４から垂直信号線ＶＳＬへの電気信号の出力を制御する。選択トランジスタ１１５のゲートは、図２の画素駆動線４６に接続されており、選択制御信号を受ける。選択トランジスタ１１５のドレインは増幅トランジスタ１１４のソースに接続され、選択トランジスタ１１５のソースは第１信号線としての垂直信号線ＶＳＬに接続されている。即ち、選択トランジスタ１１５は、増幅トランジスタ１１４と垂直信号線ＶＳＬとの間に接続されている。増幅トランジスタ１１４および選択トランジスタ１１５は、電源ＶＤＤと垂直信号線ＶＳＬとの間に直列に接続されている。また、選択トランジスタ１１５は、増幅トランジスタ１１４から垂直信号線ＶＳＬへの電気信号の出力を選択制御信号に基づいて制御する。例えば、画素１００が非選択の場合、選択制御信号（すなわち、選択トランジスタ１１５のゲート電位）は、ロウレベルである。この場合、選択トランジスタ１１５は、オフ状態となり、増幅トランジスタ１１４からのリセットレベルまたはデータレベルの電気信号を垂直信号線ＶＳＬに出力しない。画素１００が選択された場合、選択制御信号（すなわち、選択トランジスタ１１５のゲート電位）はハイレベルとなる。この場合、選択トランジスタ１１５は、オン状態となり、増幅トランジスタ１１４を垂直信号線ＶＳＬに電気的に接続してフローティングディフュージョンＦＤの電圧に応じた電気信号を垂直信号線ＶＳＬに出力する。垂直信号線ＶＳＬは、画素１００の外にあるＡ／Ｄ変換回路に接続されており、Ａ／Ｄ変換回路に電気信号を転送する。Ａ／Ｄ変換回路は、リセットレベルおよびデータレベルの電気信号をＡＤ変換する。カラム処理部４３または信号処理部は、デジタル信号へ変換された電気信号をＣＤＳ処理する。
　以上のように、各画素１００は、入射光に応じた電気信号を垂直信号線ＶＳＬへ出力することができる。
　ところで、選択トランジスタ１１５または増幅トランジスタ１１４がプレナー型トランジスタの場合、信号に混入するランダムノイズが増大するおそれがある。これに対し、本実施形態では、ランダムノイズを抑制するために、選択トランジスタ１１５および増幅トランジスタ１１４にマルチゲートトランジスタを適用する。マルチゲートトランジスタは、半導体基板に対して略垂直方向（縦方向）に延伸する半導体領域を有し、その半導体領域の上面および両側面に面するゲート電極を備えた非プレナー型トランジスタである。ゲート電極に面する半導体領域にチャネルが形成される。選択トランジスタ１１５および増幅トランジスタ１１４の両方にマルチゲートトランジスタを適用することにより、選択トランジスタ１１５および増幅トランジスタ１１４の実効チャネル幅が拡大され得る。これにより、選択トランジスタ１１５または増幅トランジスタ１１４のランダムノイズが増大を抑制することができる。これは、画像の画質を向上させることに繋がる。
　本実施形態では、増幅トランジスタ１１４および選択トランジスタ１１５は、Ｆｉｎ型ＦＥＴ（Field Effect Transistor）である。Ｆｉｎ型ＦＥＴは、図５Ａ～図５Ｃに示すように、マルチゲートトランジスタの一例であり、ソースとドレインとの間に設けられたフィン形状の領域（フィン領域）１２１Ａと、そのフィン領域１２１Ａの上面および両側面を被覆するゲート電極１１４Ａ、１１５Ａとを備えている。
　図５Ａは、増幅トランジスタ１１４および選択トランジスタ１１５の構成例を示す平面図である。図５Ｂは、Ｘ－Ｘ線に沿った断面図である。図５Ｃは、Ｙ－Ｙ線に沿った断面図である。
　図５Ａに示すように、増幅トランジスタ１１４および選択トランジスタ１１５は互いに隣接して設けられている。増幅トランジスタ１１４のチャネル領域（第１チャネル領域）１１２Ａ－１および選択トランジスタ１１５のチャネル領域（第２チャネル領域）１１２Ａ－２は、連続したフィン領域１２１Ａに設けられている。増幅トランジスタ１１４のチャネル領域１１２Ａ－１および選択トランジスタ１１５のチャネル領域１１２Ａ－２は、連続しており一体のフィン型半導体領域に設けられている。増幅トランジスタ１１４と選択トランジスタ１１５との間のフィン領域１２１Ａには、共通のソース／ドレイン拡散層または共通のＬＤＤ（Lightly Doped Drain）が設けられている。従って、増幅トランジスタ１１４と選択トランジスタ１１５は、ソース／ドレイン拡散層またはＬＤＤを介して電気的に接続されている。フィン領域１２１Ａは、チャネル領域１２１Ａ－１、１２１Ａ－２を含む。
　図５Ａに示すように、増幅トランジスタ１１４のゲート電極１１４Ａ－１、１１４Ａ－２は、それぞれ、チャネル領域１１２Ａ－１の側面Ｆ１２１Ａｓ－１、Ｆ１２１Ａｓ－２に面するように設けられている。増幅トランジスタ１１５のゲート電極１１５Ａ－１、１１５Ａ－２は、それぞれチャネル領域１１２Ａ－２の側面Ｆ１２１Ａｓ－１、Ｆ１２１Ａｓ－２に面するように設けられている。
　また、図５Ｂに示すように、増幅トランジスタ１１４のゲート電極１１４Ａは、チャネル領域１２１Ａ－１の上面Ｆ１２１Ａｔ上に設けられている。ゲート電極１１４Ａ－１、１１４Ａ－２は、ゲート電極１１４Ａを介して電気的に接続されており１つのゲート電極として機能する。ゲート電極１１４Ａ－１、１１４Ａ－２、１１４Ａは、同一の導電性材料（例えば、ドープトポリシリコン、メタル等）で一体形成されている。
　選択トランジスタ１１５のゲート電極１１５Ａは、チャネル領域１２１Ａ－２の上面Ｆ１２１Ａｔ上に、ゲート電極１１４Ａの隣に設けられている。ゲート電極１１５Ａ－１、１１５Ａ－２は、ゲート電極１１５Ａを介して電気的に接続されており１つのゲート電極として機能する。ゲート電極１１５Ａ－１、１１５Ａ－２、１１５Ａは、同一の導電性材料（例えば、ドープトポリシリコン、メタル等）で一体形成されている。
　図５Ｃに示すように、フィン領域１２１Ａ（チャネル領域１２１Ａ－１、１２１Ａ－２）は、半導体基板１２１の表面Ｆ１２１に対して略垂直方向に延伸している。フィン領域１２１Ａは、半導体基板１２１を加工することによって形成されており、半導体基板１２１と同一半導体材料（例えば、シリコン）で一体形成されている。
　ゲート電極１１４Ａ、１１４Ａ－１および１１４Ａ－２とチャネル領域１２１Ａ－１との間には、ゲート絶縁膜１２３－１が設けられている。ゲート電極１１４Ａ、１１４Ａ－１および１１４Ａ－２は、ゲート絶縁膜１２３－１によってチャネル領域１２１Ａ－１から電気的に絶縁されている。ゲート電極１１５Ａ、１１５Ａ－１および１１５Ａ－２とチャネル領域１２１Ａ－２との間には、ゲート絶縁膜１２３－２が設けられている。ゲート電極１１５Ａ、１１５Ａ－１および１１５Ａ－２は、ゲート絶縁膜１２３－２によってチャネル領域１２１Ａ－２から電気的に絶縁されている。ゲート絶縁膜１２３－１、１２３－２には、例えば、シリコン酸化膜等の絶縁材料が用いられる。
　このように、増幅トランジスタ１１４および選択トランジスタ１１５は、同一のフィン領域１２１Ａに互いに隣接して設けられた２つのＦｉｎ型ＦＥＴで構成される。
　増幅トランジスタ１１４および選択トランジスタ１１５の周囲には、絶縁膜１２２－１～１２２－６が形成されている。絶縁膜１２２－１～１２２－６は、まとめて絶縁膜１２２ともいう。例えば、絶縁膜１２２には、シリコン酸化膜が用いられる。
　このように増幅トランジスタ１１４および選択トランジスタ１１５としてＦｉｎ型ＦＥＴを適用することにより、選択トランジスタ１１５および増幅トランジスタ１１４の両方において実効チャネル幅を拡大することができる。その結果、画素１００からの信号に含まれるランダムノイズを低減させることができ、画質が向上する。
　尚、チャネル領域１２１Ａ－１、１２１Ａ－２は、図５Ａに示す平面レイアウトにおいて、略直線状であってもよく、あるいは、チャネル領域１２１Ａ－１とチャネル領域１２１Ａ－２との間で屈曲していても構わない。
　次に、増幅トランジスタ１１４および選択トランジスタ１１５のチャネル領域１２１Ａ－１、１２１Ａ－２についてより詳細に説明する。
　図６および図７は、増幅トランジスタ１１４および選択トランジスタ１１５のチャネル領域１２１Ａ－１、１２１Ａ－２とゲート電極１１４Ａ、１１５Ａの一例を示す該略平面図である。本実施形態において、増幅トランジスタ１１４のチャネル領域１２１Ａ－１の幅Ｗ１１４と選択トランジスタ１１５のチャネル領域１２１Ａ－２の幅Ｗ１１５は異なる。
　第１幅としての幅Ｗ１１４は、増幅トランジスタ１１４のチャネル領域１２１Ａ－１の両側面Ｆ１２１Ａｓ－１、Ｆ１２１Ａｓ－２間の幅である。第２幅としての幅Ｗ１１５は、選択トランジスタ１１５のチャネル領域１２１Ａ－２の両側面Ｆ１２１Ａｓ－１、Ｆ１２１Ａｓ－２間の幅である。
　例えば、図６では、幅Ｗ１１５は、幅Ｗ１１４よりも大きい。この場合、チャネル領域１２１Ａ－１、１２１Ａ－２の不純物濃度がほぼ等しいとすると、選択トランジスタ１１５の閾値電圧は、増幅トランジスタ１１４の閾値電圧よりも低くなる。これは、選択トランジスタ１１５のチャネル領域１１２Ａの上面Ｆ１２１Ａｔの幅Ｗ１１５が大きくなり、選択トランジスタ１１５がプレナー型トランジスタにより近づくためである。
　例えば、図７では、幅Ｗ１１５は、幅Ｗ１１４よりも小さい。この場合、チャネル領域１２１Ａ－１、１２１Ａ－２の不純物濃度がほぼ等しいとすると、選択トランジスタ１１５の閾値電圧は、増幅トランジスタ１１４の閾値電圧よりも大きくなる。これは、選択トランジスタ１１５のチャネル領域１１２Ａの上面Ｆ１２１Ａｔの幅Ｗ１１５が小さく、選択トランジスタ１１５がＦｉｎ型（垂直チャネル型）トランジスタにより近づくためである。
　このように、本実施形態では、増幅トランジスタ１１４および選択トランジスタ１１５のチャネル領域１２１Ａ－１、１２１Ａ－２の幅Ｗ１１４、Ｗ１１５を互いに異ならせる。これにより、増幅トランジスタ１１４および選択トランジスタ１１５の各閾値電圧を調整することができる。
　通常、チャネル領域に不純物を導入することによって画素のトランジスタの閾値電圧は調整される。これに対し、本実施形態による画素１００の増幅トランジスタ１１４および選択トランジスタ１１５のそれぞれの閾値電圧は、チャネル領域１２１Ａ－１、１２１Ａ－２の幅Ｗ１１４、Ｗ１１５によって調整されている。よって、本実施形態では、閾値電圧を調整するために、チャネル領域１２１Ａ－１、１２１Ａ－２の不純物を導入する工程が不要になる。例えば、チャネル領域１２１Ａ－１、１２１Ａ－２のいずれかに選択的に不純物を導入するためのリソグラフィ工程およびイオン注入工程を省略することができる。これは、固体撮像素子の製造工程の削減につながる。
　また、チャネル領域１２１Ａ－１、１２１Ａ－２に閾値調整用の不純物を導入しないため、チャネル領域１２１Ａ－１、１２１Ａ－２の不純物濃度はほぼ等しくなっている。よって、チャネル領域１２１Ａ－１とチャネル領域１２１Ａ－２との間で不純物が拡散せず、増幅トランジスタ１１４と選択トランジスタ１１５との間で閾値電圧等の特性に影響を及ぼしあうことを抑制することができる。よって、増幅トランジスタ１１４と選択トランジスタ１１５との間の距離を短縮しても、増幅トランジスタ１１４および選択トランジスタ１１５の特性はほとんど変わらない。その結果、各画素１００を微細化することができる。
　このように、本実施形態は、増幅トランジスタ１１４および選択トランジスタ１１５にＦｉｎ型トランジスタを適用することによって、プレナー型トランジスタを適用した画素よりもレイアウト面積を低減させることができる。さらに、チャネル領域１２１Ａ－１、１２１Ａ－２の幅Ｗ１１４、Ｗ１１５で閾値電圧を調整することによって、画素１００の微細化を可能にしている。これにより、本実施形態による固体撮像素子は、画素１００のトランジスタの特性の調整と画素の微細化とを両立させることができる。
　また、チャネル領域１２１Ａ－１、１２１Ａ－２に閾値調整用の不純物を導入しないため、増幅トランジスタ１１４および選択トランジスタ１１５の閾値電圧におけるランダムノイズの発生の抑制にもつながる。例えば、選択トランジスタ１１５の閾値電圧を調整するために、チャネル領域１２１Ａ－２に不純物をイオン注入する場合がある。この場合、選択トランジスタ１１５のチャネル領域１２１Ａ－２の不純物が、増幅トランジスタ１１４のチャネル領域１２１Ａ－１へ拡散し、増幅トランジスタ１１４の特性を悪化させる原因あるいはランダムノイズの原因となる。これに対し、本実施形態では、選択トランジスタ１１５のチャネル領域１２１Ａ－２に不純物を導入しないので、チャネル領域１２１Ａ－１、１２１Ａ－２の不純物濃度はほぼ等しくなっている。よって、増幅トランジスタ１１４の特性を悪化させず、ランダムノイズを低減させることができる。
　次に、本実施形態による固体撮像素子の製造方法を説明する。
　図８Ａ～図１２Ｂは、本実施形態による固体撮像素子の製造方法の一例を示す平面図および断面図である。尚、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂは、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａのそれぞれに示すＢ－Ｂ線に沿った断面を示す。尚、ここでは、画素１００の構成のうち増幅トランジスタ１１４および選択トランジスタ１１５の形成工程に着目し、他の構成の製造方法の説明については省略する。
　まず、半導体基板１２１の表面Ｆ１２１上に、シリコン酸化膜２１０を形成し、シリコン酸化膜２１０上にシリコン窒化膜２２０を形成する。次に、リソグラフィ技術を用いて、シリコン窒化膜２２０上にフォトレジストＰＲを塗布して、増幅トランジスタ１１４および選択トランジスタ１１５のアクティブエリアのパターンにフォトレジストＰＲをパターニングする。このとき、チャネル領域１２１Ａ－１、１２１Ａ－２において、フォトレジストＰＲは、フィン形状のチャネル領域１２１Ａ－１、１２１Ａ－２のレイアウトにパターニングされる。フォトレジストＰＲは、チャネル領域１２１Ａ－１、１２１Ａ－２の各幅が所定の幅Ｗ１１４、Ｗ１１５に形成されるようにパターニングされる。これにより、図８Ａおよび図８Ｂに示す構造が得られる。
　次に、フォトレジストＰＲをマスクとして用いて、シリコン窒化膜２２０、シリコン酸化膜２１０をＲＩＥ（Reactive Ion Etching）法等のエッチング技術でエッチングする。さらに、フォトレジストＰＲ、シリコン窒化膜２２０またはシリコン酸化膜２１０をマスクとして用いて、半導体基板１２１の上部をエッチングする。これにより、図９Ａおよび図９Ｂに示す構造が得られる。このとき、図９Ｂに示すように、フィン領域１２１Ａが形成される。フィン領域１２１Ａは、半導体基板１２１の表面Ｆ１２１から略垂直方向に延伸しており、フィン領域１２１Ａの両側面Ｆ１２１Ａｓ－１、Ｆ１２１Ａｓ－２を有する。このとき、フィン領域１２１Ａに含まれるチャネル領域１２１Ａ－１、１２１Ａ－２は、それぞれ互いに異なる幅Ｗ１１４、Ｗ１１５を有するように同一材料で一体形成される。
　フォトレジストＰＲを除去した後、図１０Ａおよび図１０Ｂに示すように、半導体基板１２１およびシリコン窒化膜２２０上にシリコン酸化膜２３０を堆積する。さらに、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、シリコン窒化膜２２０が露出されるまで、シリコン酸化膜２３０を研磨する。
　次に、図１１Ａおよび図１１Ｂに示すように、リソグラフィ技術およびエッチング技術を用いて、フィン領域１２１Ａの両側面Ｆ１２１Ａｓ－１、Ｆ１２１Ａｓ－２のシリコン酸化膜２３０をエッチングする。これにより、ゲート電極１１４Ａ、１１５Ａの形成領域に、ゲート電極１１４Ａ、１１５Ａを埋め込むための溝ＴＲを掘る。溝ＴＲの底部には、半導体基板１２１が露出される。尚、図１０Ａ～図１１Ｂの工程において、フィン領域１２１Ａへのイオン注入工程は実行されない。
　次に、シリコン窒化膜２２０を除去した後、図１２Ａおよび図１２Ｂに示すように、ゲート絶縁膜１２３－１をフィン領域１２１Ａの上面および両側面に形成する。次に、ポリシリコン２４０を堆積し、溝ＴＲにポリシリコン２４０を埋め込む。また、フィン領域１２１Ａの上面上にもポリシリコン２４０を堆積する。さらに、リソグラフィ技術およびエッチング技術を用いて、ポリシリコン２４０をゲート電極１１４Ａ、１１５Ａのパターンに加工する。ゲート電極１１４Ａ、１１５Ａは、それぞれ、増幅トランジスタ１１４のチャネル領域１２１Ａ－１および選択トランジスタ１１５のチャネル領域１２１Ａ－２を被覆する。
　次に、図示しないが、ゲート電極１１４Ａ、１１５Ａをマスクとして用いて不純物を導入し、チャネル領域１２１Ａ－１、１２１Ａ－２の両側にソース・ドレイン拡散層またはＬＤＤを形成する。
　その後、絶縁膜１２２を堆積して、図５Ａ～図５Ｃに示す構造が得られる。これにより、本実施形態によるフィン領域１２１Ａを有する増幅トランジスタ１１４および選択トランジスタ１１５が完成する。
　転送トランジスタ１１２およびリセットトランジスタ１１３も、本実施形態によるＦｉｎ型トランジスタを用いてもよい。この場合、転送トランジスタ１１２およびリセットトランジスタ１１３も、不純物を導入することなく、チャネル領域の上面の幅を調整することによって、閾値電圧を制御することができる。このように、画素１００に含まれる全てのトランジスタに本実施形態によるＦｉｎ型トランジスタを適用してもよい。即ち、転送トランジスタ１１２のチャネル領域は、半導体基板１２１の表面Ｆ１２１に対して略垂直方向へ延伸していてもよい。転送トランジスタ１１２のゲート電極は、転送トランジスタ１１２のチャネル領域の上面および両側面に設けられている。また、第４トランジスタとしてのリセットトランジスタ１１３のチャネル領域は、半導体基板１２１の表面Ｆ１２１に対して略垂直方向へ延伸していてもよい。リセットトランジスタ１１３のゲート電極は、リセットトランジスタ１１３のチャネル領域の上面および両側面に設けられている。この場合、転送トランジスタ１１２およびリセットトランジスタ１１３の断面構成は、増幅トランジスタ１１４または選択トランジスタ１１５の断面構成と同様でよい。転送トランジスタ１１２およびリセットトランジスタ１１３のチャネル領域の上面の幅は、転送トランジスタ１１２およびリセットトランジスタ１１３の閾値電圧に応じて調整される。これにより、固体撮像素子の製造工程をさらに削減し、ならびに、画素１００をさらに微細化することができる。
　このように、本実施形態による増幅トランジスタ１１４および選択トランジスタ１１５のそれぞれの閾値電圧は、チャネル領域１２１Ａ－１、１２１Ａ－２の幅Ｗ１１４、Ｗ１１５によって調整されている。チャネル領域１２１Ａ－１、１２１Ａ－２に対するイオン注入は行われていない。よって、チャネル領域１２１Ａ－１または１２１Ａ－２に選択的に不純物を導入するためのリソグラフィ工程およびイオン注入工程が不要になる。これは、固体撮像素子の製造工程の削減につながり、製造コストの削減につながる。
　図１３は、フィン型チャネル領域の上面の幅とＦｉｎ型トランジスタの閾値電圧との関係を示すグラフである。横軸が、フィン型チャネル領域の上面の幅を示し、縦軸が、様々なＦｉｎ幅を有するＦｉｎ型トランジスタの閾値電圧ＶｔｈからＦｉｎ幅６０ｎｍのＦｉｎ型トランジスタの閾値電圧Ｖｔｈ６０を引いた相対値（Ｖｔｈ－Ｖｔｈ６０）を示す。このグラフは、チャネル長Ｌが３４０ｎｍのＦｉｎ型トランジスタとチャネル長Ｌが４００ｎｍのＦｉｎ型トランジスタについて示している。
　このグラフによれば、チャネル長Ｌに依らず、フィン型チャネル領域の上面の幅（例えば、Ｗ１１４、Ｗ１１５）が大きくなると、Ｆｉｎ型トランジスタの閾値電圧が低下することがわかる。逆に、フィン型チャネル領域の上面の幅が小さくなると、Ｆｉｎ型トランジスタの閾値電圧が上昇することがわかる。本開示によれば、このような関係を利用して、画素１００の閾値電圧を調整することができる。
（車載定型文）
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１４は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１４に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１４の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１５は、撮像部１２０３１の設置位置の例を示す図である。
　図１５では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１５には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。これにより、固体撮像素子の画素トランジスタの特性の調整と画素の微細化とを両立させることができる。
　なお、本技術は、以下のような構成をとることができる。
　（１）
　基板の表面上に設けられた複数の画素を備えた固体撮像素子であって、
　前記画素は、
　光を電荷に変換する光電変換部と、
　前記光電変換部に一端が接続された第１トランジスタと、
　第１電源と第１信号線との間に設けられた第２トランジスタと、
　前記第２トランジスタと前記第１信号線との間に接続された第３トランジスタとを備え、
　前記第２トランジスタは、前記基板の前記表面に対して略垂直方向へ延伸する第１チャネル領域と、前記第１チャネル領域の上面および両側面に設けられ、前記第１トランジスタの他端に接続された第１ゲート電極とを有し、
　前記第３トランジスタは、前記基板の前記表面に対して略垂直方向へ延伸する第２チャネル領域と、前記第２チャネル領域の上面および両側面に設けられた第２ゲート電極とを有し、
　前記第１チャネル領域の両側面間の第１幅と前記第２チャネル領域の両側面間の第２幅とは互いに異なる、固体撮像素子。
（２）
　前記第１および第２チャネル領域の不純物濃度はほぼ同じである、（１）に記載の固体撮像素子。
（３）
　前記第２幅が前記第１幅よりも大きい場合、前記第３トランジスタの閾値電圧は、前記第２トランジスタの閾値電圧よりも低く、
　前記第２幅が前記第１幅よりも小さい場合、前記第３トランジスタの閾値電圧は、前記第２トランジスタの閾値電圧よりも高い、（１）または（２）に記載の固体撮像素子。
（４）
　前記第１および第２チャネル領域は、前記第１電源と前記第１信号線との間に直列に接続されている、（１）から（３）のいずれか一項に記載の固体撮像素子。
（５）
　前記第１および第２チャネル領域は、前記基板と同一材料で一体として連続している、（１）から（４）のいずれか一項に記載の固体撮像素子。
（６）
　前記第１トランジスタのチャネル領域は、前記基板の前記表面に対して略垂直方向へ延伸し、
　前記第１トランジスタのゲート電極は、該第１トランジスタのチャネル領域の上面および両側面に設けられている、（１）から（５）のいずれか一項に記載の固体撮像素子。
（７）
　前記第１トランジスタの前記一端と前記第１電源との間に接続された第４トランジスタをさらに備え、
　前記第４トランジスタのチャネル領域は、前記基板の前記表面に対して略垂直方向へ延伸し、
　前記第４トランジスタのゲート電極は、該第４トランジスタのチャネル領域の上面および両側面に設けられている、（１）から（６）のいずれか一項に記載の固体撮像素子。
（８）
　前記第１トランジスタは、電荷を一時的に蓄積可能な浮遊拡散領域に前記光電変換部からの電荷を転送し、
　前記第２トランジスタは、前記浮遊拡散領域の電圧に応じた導通状態となり、
　前記第３トランジスタは、前記画素が選択されたときに前記第２トランジスタを前記第１信号線に電気的に接続して前記浮遊拡散領域の電圧に応じた電気信号を前記第１信号線へ伝達し、
　前記第４トランジスタは、前記浮遊拡散領域の電荷を前記第１電源に排除するときに導通状態になる、（７）に記載の固体撮像素子。
（９）
　前記第２および第３トランジスタは、Ｆｉｎ型トランジスタである、（１）から（８）のいずれか一項に記載の固体撮像素子。
（１０）
　光を電荷に変換する光電変換部と、前記光電変換部に一端が接続された第１トランジスタと、第１電源と第１信号線との間に設けられた第２トランジスタと、前記第２トランジスタと前記第１信号線との間に接続された第３トランジスタとを備えた複数の画素を含む固体撮像素子の製造方法であって、
　基板の表面を選択的にエッチングして、該基板の表面に対して略垂直方向へ延伸する前記第２トランジスタの第１チャネル領域を第１幅で形成し、並びに、該基板の表面に対して略垂直方向へ延伸する前記第３トランジスタの第２チャネル領域を第２幅で形成し、
　前記第１チャネル領域の上面および両側面に前記第２トランジスタの第１ゲート電極を形成し、並びに、前記第２チャネル領域の上面および両側面に前記第３トランジスタの第２ゲート電極を形成することを具備し、
　前記第１幅と前記第２幅とは互いに異なる、固体撮像素子の製造方法。
（１１）
　前記第１および第２チャネル領域の不純物濃度はほぼ同じである、（１０）に記載の方法。
（１２）
　前記第１および第２チャネル領域は、前記基板と同一材料で一体として連続している、（１）０または（１１）に記載の方法。
（１３）
　前記第１および第２チャネル領域の形成後、該第１および第２チャネル領域には不純物を導入しない、（１０）から（１２）のいずれか一項に記載の方法。
　尚、本開示は、上述した実施形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
１００　画素、１１１　フォトダイオード、１１２　転送トランジスタ、１１３　リセットトランジスタ、１１４　増幅トランジスタ、１１５　選択トランジスタ、１２１Ａ－１、１２１Ａ－２　チャネル領域、１２３－１，１２３－２　ゲート絶縁膜、１１４Ａ，１１４Ａ－１，１１４Ａ－２　ゲート電極

Claims (13)

  1. 　基板の表面上に設けられた複数の画素を備えた固体撮像素子であって、
    　前記画素は、
    　光を電荷に変換する光電変換部と、
    　前記光電変換部に一端が接続された第１トランジスタと、
    　第１電源と第１信号線との間に設けられた第２トランジスタと、
    　前記第２トランジスタと前記第１信号線との間に接続された第３トランジスタとを備え、
    　前記第２トランジスタは、前記基板の前記表面に対して略垂直方向へ延伸する第１チャネル領域と、前記第１チャネル領域の上面および両側面に設けられ、前記第１トランジスタの他端に接続された第１ゲート電極とを有し、
    　前記第３トランジスタは、前記基板の前記表面に対して略垂直方向へ延伸する第２チャネル領域と、前記第２チャネル領域の上面および両側面に設けられた第２ゲート電極とを有し、
    　前記第１チャネル領域の両側面間の第１幅と前記第２チャネル領域の両側面間の第２幅とは互いに異なる、固体撮像素子。
  2. 　前記第１および第２チャネル領域の不純物濃度はほぼ同じである、請求項１に記載の固体撮像素子。
  3. 　前記第２幅が前記第１幅よりも大きい場合、前記第３トランジスタの閾値電圧は、前記第２トランジスタの閾値電圧よりも低く、
    　前記第２幅が前記第１幅よりも小さい場合、前記第３トランジスタの閾値電圧は、前記第２トランジスタの閾値電圧よりも高い、請求項１に記載の固体撮像素子。
  4. 　前記第１および第２チャネル領域は、前記第１電源と前記第１信号線との間に直列に接続されている、請求項１に記載の固体撮像素子。
  5. 　前記第１および第２チャネル領域は、前記基板と同一材料で一体として連続している、請求項１に記載の固体撮像素子。
  6. 　前記第１トランジスタのチャネル領域は、前記基板の前記表面に対して略垂直方向へ延伸し、
    　前記第１トランジスタのゲート電極は、該第１トランジスタのチャネル領域の上面および両側面に設けられている、請求項１に記載の固体撮像素子。
  7. 　前記第１トランジスタの前記一端と前記第１電源との間に接続された第４トランジスタをさらに備え、
    　前記第４トランジスタのチャネル領域は、前記基板の前記表面に対して略垂直方向へ延伸し、
    　前記第４トランジスタのゲート電極は、該第４トランジスタのチャネル領域の上面および両側面に設けられている、請求項１に記載の固体撮像素子。
  8. 　前記第１トランジスタは、電荷を一時的に蓄積可能な浮遊拡散領域に前記光電変換部からの電荷を転送し、
    　前記第２トランジスタは、前記浮遊拡散領域の電圧に応じた導通状態となり、
    　前記第３トランジスタは、前記画素が選択されたときに前記第２トランジスタを前記第１信号線に電気的に接続して前記浮遊拡散領域の電圧に応じた電気信号を前記第１信号線へ伝達し、
    　前記第４トランジスタは、前記浮遊拡散領域の電荷を前記第１電源に排除するときに導通状態になる、請求項７に記載の固体撮像素子。
  9. 　前記第２および第３トランジスタは、Ｆｉｎ型トランジスタである、請求項１に記載の固体撮像素子。
  10. 　光を電荷に変換する光電変換部と、前記光電変換部に一端が接続された第１トランジスタと、第１電源と第１信号線との間に設けられた第２トランジスタと、前記第２トランジスタと前記第１信号線との間に接続された第３トランジスタとを備えた複数の画素を含む固体撮像素子の製造方法であって、
    　基板の表面を選択的にエッチングして、該基板の表面に対して略垂直方向へ延伸する前記第２トランジスタの第１チャネル領域を第１幅で形成し、並びに、該基板の表面に対して略垂直方向へ延伸する前記第３トランジスタの第２チャネル領域を第２幅で形成し、
    　前記第１チャネル領域の上面および両側面に前記第２トランジスタの第１ゲート電極を形成し、並びに、前記第２チャネル領域の上面および両側面に前記第３トランジスタの第２ゲート電極を形成することを具備し、
    　前記第１幅と前記第２幅とは互いに異なる、固体撮像素子の製造方法。
  11. 　前記第１および第２チャネル領域の不純物濃度はほぼ同じである、請求項１０に記載の方法。
  12. 　前記第１および第２チャネル領域は、前記基板と同一材料で一体として連続している、請求項１０に記載の方法。
  13. 　前記第１および第２チャネル領域の形成後、該第１および第２チャネル領域には不純物を導入しない、請求項１０に記載の方法。
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