KR20230122584A - 고체 촬상 소자 및 그 제조 방법 - Google Patents

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KR20230122584A
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아키히코 가토
도시히로 구로베
아키코 혼조
고이치 바바
나오히코 기미즈카
요헤이 히로세
도요타카 가타오카
다쿠야 도요후쿠
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

[과제] 화소 트랜지스터의 채널 면적을 증대시켜서, 게이트의 기생 용량을 저감 가능한 고체 촬상 소자를 제공한다. [해결 수단] 고체 촬상 소자는, 광전 변환하는 화소를 구비한 고체 촬상 소자이며, 화소가 마련된 기판과, 화소에 마련되고 기판의 제1 면으로부터 제1 면에 대하여 반대측의 기판의 제2 면을 향하는 제1 방향으로 매립된 제1 게이트 전극 부분을 구비하는 제1 트랜지스터와, 기판 중 제1 트랜지스터의 채널이 형성되는 활성 영역과 해당 활성 영역에 대향하는 제1 게이트 전극 부분의 제1 측면 사이에 마련된 제1 게이트 절연막과, 제1 측면 이외의 제1 게이트 전극 부분의 제2 측면에 마련되고, 제1 게이트 절연막보다도 두꺼운 제1 절연막을 구비하고, 기판의 제1 면으로부터 제2 면으로의 제1 절연막의 깊이는, 제1 게이트 전극 부분의 깊이와 거의 동일하거나 또는 그보다 깊고, 제1 방향의 단면에 있어서, 제1 게이트 전극 부분의 상면의 폭은, 해당 제1 게이트 전극 부분의 저면의 폭보다도 넓다.

Description

고체 촬상 소자 및 그 제조 방법
본 개시는, 고체 촬상 소자 및 그 제조 방법에 관한 것이다.
CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서에 있어서, 화소 어레이부에 배치된 복수의 화소는, 광전 변환된 전하를 증폭해서 출력하기 위해서 전송 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터 등(이하, 총괄해서 '화소 트랜지스터'라고도 함)을 구비하고 있다.
화소 트랜지스터에는, 게이트 전극을 반도체 기판의 표면으로부터 매립한 매립 게이트 구조가 사용되는 경우가 있다. 매립 게이트 구조로 함으로써, 채널 면적이 증대되어, 노이즈의 저감 및 판독 속도의 향상을 도모할 수 있다.
일본 특허 공개 제2013-125862호 공보 일본 특허 공개 제2017-183636호 공보 국제 특허 공개 제2013/094430호 공보 일본 특허 공개 제2015-53411호 공보 일본 특허 공개 제2006-121093호 공보
한편, 증폭 트랜지스터의 게이트 기생 용량이 증대하면, 화소 전하의 증폭 시에 있어서의 변환 효율이 저하되어, S/N(Signal/Noise)비가 악화된다. 따라서, 매립 게이트 구조로 함으로써, 게이트의 기생 용량이 증대하면, 반대로 S/N비의 악화의 원인이 되기도 한다.
그래서, 본 개시는, 화소 트랜지스터의 채널 면적을 증대시키면서, 게이트의 기생 용량을 저감시킬 수 있는 고체 촬상 소자를 제공한다.
본 개시의 일측면의 고체 촬상 소자는, 입사한 광을 광전 변환하는 복수의 화소를 구비한 고체 촬상 소자이며, 복수의 화소가 마련된 기판과, 복수의 화소의 각각에 마련되고, 기판의 제1 면으로부터 해당 제1 면에 대하여 반대측의 해당 기판의 제2 면을 향하는 제1 방향에 매립된 제1 게이트 전극 부분을 구비하는 제1 트랜지스터와, 기판 중 제1 트랜지스터의 채널이 형성되는 활성 영역과 해당 활성 영역에 대향하는 제1 게이트 전극 부분의 제1 측면 사이에 마련된 제1 게이트 절연막과, 제1 측면 이외의 제1 게이트 전극 부분의 제2 측면에 마련되고, 제1 게이트 절연막보다도 두꺼운 제1 절연막을 구비하고, 기판의 제1 면으로부터 제2 면으로의 제1 절연막의 깊이는, 제1 게이트 전극 부분의 깊이와 거의 동일하거나, 또는 그보다도 깊고, 제1 방향의 단면에 있어서, 제1 게이트 전극 부분의 상면의 폭은, 해당 제1 게이트 전극 부분의 저면의 폭보다도 넓다.
제1 트랜지스터는, 기판의 제1 면으로부터 제2 면을 향해 매립되고, 제1 게이트 전극 부분과 전기적으로 접속되어 있는 제2 게이트 전극 부분을 더 구비하고, 제1 게이트 전극 부분과 제2 게이트 전극 부분은, 활성 영역을 사이에 두고 서로 대향하고 있으며, 활성 영역과 제2 게이트 전극 부분 사이에 마련된 제2 게이트 절연막을 더 구비한다.
제1 트랜지스터는, 제1 게이트 전극 부분과 제2 게이트 전극 부분 사이의 활성 영역의 상면 위에 마련되고, 제1 게이트 전극 부분과 제2 게이트 전극 부분 사이를 접속하는 상부 게이트 전극 부분을 더 구비하고, 활성 영역의 상면과 상부 게이트 전극 부분 사이에 마련된 상부 게이트 절연막을 더 구비한다.
기판의 제1 면에 대하여 대략 평행면 내에 있어서 제1 트랜지스터의 채널 길이 방향에 대하여 대략 수직 방향을 제1 방향으로 하면, 제1 방향에 있어서의 제1 트랜지스터의 소스 또는 드레인의 폭은, 제1 방향에 있어서의 활성 영역의 폭과 거의 동등하다.
기판의 제1 면에 대하여 대략 평행면 내에 있어서 제1 트랜지스터의 채널 길이 방향에 대하여 대략 수직 방향을 제1 방향으로 하면, 제1 방향에 있어서의 제1 트랜지스터의 소스 또는 드레인의 폭은, 제1 방향에 있어서의 활성 영역의 폭보다도 넓고, 제1 트랜지스터의 소스 또는 드레인과 제1 게이트 전극 부분 사이에 마련되고, 제1 게이트 절연막보다도 두꺼운 제2 절연막을 더 구비한다.
상부 게이트 전극 부분은, 제1 트랜지스터의 소스 또는 드레인의 상방에는 마련되어 있지 않다.
제1 트랜지스터는, 기판의 제1 면으로부터 제2 면을 향해 매립된 제2 게이트 전극 부분과, 기판의 제1 면으로부터 제2 면을 향해 매립되고, 제1 게이트 전극 부분과 제2 게이트 전극 부분 사이에 마련되고, 제1 및 제2 게이트 전극 부분과 전기적으로 접속되어 있는 제3 게이트 전극 부분을 더 구비하고, 제1 게이트 전극 부분과 제3 게이트 전극 부분은, 활성 영역 중 제1 활성 영역 부분을 사이에 두고 서로 대향하고 있으며, 제2 게이트 전극 부분과 제3 게이트 전극 부분은, 활성 영역 중 제2 활성 영역을 사이에 두고 서로 대향하고 있으며, 제2 활성 영역 부분과 제2 게이트 전극 부분 사이에 마련된 제2 게이트 절연막과, 제1 활성 영역 부분과 제3 게이트 전극 부분 사이에 마련된 제3 게이트 절연막과, 제2 활성 영역 부분과 제3 게이트 전극 부분 사이에 마련된 제4 게이트 절연막을 더 구비한다.
제1 트랜지스터는, 기판의 제1 면으로부터 제2 면을 향해 매립된 제2 게이트 전극 부분과, 기판의 제1 면으로부터 제2 면을 향해 매립되고, 제1 게이트 전극 부분과 제2 게이트 전극 부분 사이에 마련되고, 제1 및 제2 게이트 전극 부분과 전기적으로 접속되어 있는 복수의 제3 게이트 전극 부분을 더 구비한다.
제1 트랜지스터는, 제1 및 제2 활성 영역의 상면 위에 마련되고, 제1 내지 제3 게이트 전극 부분을 접속하는 상부 게이트 전극 부분을 더 구비하고, 제1 및 제2 활성 영역의 상면과 상부 게이트 전극 부분 사이에 마련된 상부 게이트 절연막을 더 구비한다.
기판의 제1 면에 대하여 대략 평행면 내에 있어서 제1 트랜지스터의 채널 길이 방향에 대하여 대략 수직 방향을 제1 방향으로 하면, 제1 방향에 있어서의 상부 게이트 전극 부분의 폭은, 제1 방향에 있어서의 제1 및 제2 활성 영역의 폭의 합보다도 넓다.
제1 게이트 절연막의 두께는 1㎚ 이상, 20㎚ 미만이고, 제1 절연막의 두께는 20㎚ 이상이다.
기판의 제1 면으로부터 제2 면을 향하는 방향의 단면에 있어서, 활성 영역의 상면의 폭은, 해당 활성 영역의 저면의 폭보다도 좁다.
제1 트랜지스터의 채널 길이는 200㎚ 이상이다.
제1 방향에 있어서의 활성 영역의 상면의 폭은 20㎚ 이상, 200㎚ 이하이다.
기판의 제1 면으로부터 제1 게이트 전극 부분의 저면까지의 깊이는 100㎚ 이상이다.
제1 트랜지스터는, 화소의 포토다이오드에 축적된 신호 전하를 증폭시키는 증폭 트랜지스터에 적용된다.
제1 트랜지스터는, 화소의 포토다이오드에 축적된 신호 전하를 전송하는 전송 트랜지스터, 포토다이오드의 신호 전하를 배제하는 리셋 트랜지스터, 화소를 수직 신호선에 선택적으로 접속하는 선택 트랜지스터 중 적어도 하나에 적용된다.
입사한 광을 광전 변환하는 복수의 화소를 구비한 고체 촬상 소자의 제조 방법이며, 기판의 제1 면에 제1 트렌치를 형성하고, 제1 트렌치의 내벽에 게이트 절연막을 형성하고, 제1 트렌치 내에 소자 분리막을 매립하고, 제1 트렌치의 내벽 중 채널이 형성되는 채널 영역에 있는 게이트 절연막이 노출되도록, 소자 분리막을 가공해서 제2 트렌치를 형성하고, 제2 트렌치 내에 게이트 전극을 매립한다.
도 1은 본 기술을 적용한 고체 촬상 소자의 일 실시 형태의 구성예를 나타내는 블록도.
도 2는 화소 어레이부의 화소 및 주변 회로를 나타내는 도면.
도 3은 화소에 공급되는 구동 신호를 나타내는 도면.
도 4a는 제1 실시 형태에 의한 증폭 트랜지스터의 구성예를 나타내는 평면도.
도 4b는 도 4a의 B-B선을 따른 단면도.
도 4c는 도 4a의 C-C선을 따른 단면도.
도 5a는 제2 실시 형태에 의한 증폭 트랜지스터(34)의 구성예를 나타내는 평면도.
도 5b는 도 5a의 B-B선을 따른 단면도.
도 6a는 제3 실시 형태에 의한 증폭 트랜지스터의 구성예를 나타내는 평면도.
도 6b는 도 6a의 B-B선을 따른 단면도.
도 7a는 제4 실시 형태에 의한 증폭 트랜지스터의 구성예를 나타내는 평면도.
도 7b는 도 7a의 C-C선을 따른 단면도.
도 8a는 제5 실시 형태에 의한 증폭 트랜지스터의 구성예를 나타내는 평면도.
도 8b는 도 8a의 C-C선을 따른 단면도.
도 9는 제5 실시 형태의 드레인 영역, 소스 영역 및 보디 영역을 제3 실시 형태의 모드에 적용한 구성예를 나타내는 평면도.
도 10a는 제7 실시 형태에 의한 증폭 트랜지스터의 구성예를 나타내는 평면도.
도 10b는 도 10a의 B-B선을 따른 단면도.
도 11은 제8 실시 형태에 의한 증폭 트랜지스터의 구성예를 나타내는 평면도.
도 12는 제9 실시 형태에 의한 증폭 트랜지스터의 구성예를 나타내는 평면도.
도 13은 제3 실시 형태에 의한 증폭 트랜지스터의 제조 방법의 일례를 나타내는 단면도.
도 14는 도 13에 계속되는, 제조 방법의 일례를 나타내는 단면도.
도 15는 도 13에 계속되는, 제조 방법의 일례를 나타내는 단면도.
도 16은 도 13에 계속되는, 제조 방법의 일례를 나타내는 단면도.
도 17은 본 개시에 의한 화소 어레이부의 레이아웃의 일례를 나타내는 평면도.
도 18은 본 개시에 의한 화소 어레이부의 레이아웃의 일례를 나타내는 평면도.
도 19는 본 개시에 의한 이동체 제어 시스템의 일례인 차량 제어 시스템의 개략적인 구성예를 나타내는 블록도.
도 20은 촬상부의 설치 위치의 예를 나타내는 도면.
이하, 본 기술을 적용한 구체적인 실시 형태에 대하여, 도면을 참조하면서 상세히 설명한다. 도면은 모식적 또는 개념적인 것이며, 각 부분의 비율 등은, 반드시 현실의 것과 동일하다고는 할 수 없다. 명세서와 도면에 있어서, 기출의 도면에 관하여 전술한 것과 마찬가지의 요소에는 동일한 부호를 붙이고 상세한 설명은 적절히 생략한다.
(제1 실시 형태)
도 1은, 본 기술을 적용한 고체 촬상 소자의 일 실시 형태의 구성예를 나타내는 블록도이다.
도 1에 있어서, 고체 촬상 소자(11)는 CMOS형 고체 촬상 소자(CIS)이며, 화소 어레이부(12), 수직 구동 회로(13), 셔터 구동 회로(14), CDS(Correlated Double Sampling) 회로(15), 수평 구동 회로(16), AGC(Automatic Gain Controller)(17), A/D(Analog-to-Digital) 변환부(18) 및 타이밍 제너레이터(19)를 구비하여 구성된다. 고체 촬상 소자(11)는 표면 조사형 CIS여도 되며, 이면 조사형 CIS여도 된다.
화소 어레이부(12)는 2차원상으로 배치된 복수의 화소(예를 들어, 도 3의 화소(21))를 갖고 있고, 각 화소는, 반도체 기판 위에 마련되어 있으며, 입사한 광을 광전 변환하는 1개 또는 복수의 광전 변환 소자를 갖고 있다. 또한, 화소 어레이부(12)에는, 수직 구동 회로(13)로부터의 신호를 각 화소에 공급하기 위한 복수의 신호 배선이 행마다 접속됨과 함께, 각 화소로부터의 화소 신호를 CDS 회로(15)로 출력하기 위한 복수의 신호 배선이 열마다 접속되어 있다.
수직 구동 회로(13)는 화소 어레이부(12)가 갖는 복수의 화소를 행마다 선택하는 신호를, 신호 배선을 통해 순차 공급한다.
셔터 구동 회로(14)는 셔터 구동을 행하기 위한 구동 신호를, 화소 어레이부(12)가 갖는 복수의 화소의 행마다 순차 공급한다. 예를 들어, 셔터 구동 회로(14)로부터 출력되는 구동 신호와, 수직 구동 회로(13)로부터 출력되는 신호의 간격을 조정함으로써, 화소의 노광 시간(전하 축적 시간)을 조정할 수 있다.
CDS 회로(15)는 수직 구동 회로(13)로부터의 신호에 의해 선택된 행의 화소로부터 화소 신호를 판독하여, CDS 처리를 행한다. 즉, CDS 회로(15)는 각 화소에 전하가 축적된 레벨에 따른 화소 신호와, 각 화소의 리셋 레벨의 화소 신호의 차를 취하는 처리를 행함으로써, 화소마다의 고정 패턴 노이즈를 제거한 화소값을 나타내는 신호를 취득한다. 그리고, CDS 회로(15)는 수평 구동 회로(16)로부터의 구동 신호에 따라서, 취득한 화소값을 나타내는 신호를 순차, AGC(17)로 출력한다.
수평 구동 회로(16)는 화소 어레이부(12)가 갖는 화소를 열방향으로 차례로 선택하여, 화소값을 나타내는 신호를 출력시키는 구동 신호를 CDS 회로(15)로 출력한다.
AGC(17)는, CDS 회로(15)로부터 공급되는 화소값을 나타내는 신호를, 적절한 게인으로 증폭하여, A/D 변환부(18)로 출력한다.
A/D 변환부(18)는 AGC(17)로부터 공급된 아날로그의 신호를 디지털 수치로 변환한 화소 데이터를, 고체 촬상 소자(11)의 외부로 출력한다.
타이밍 제너레이터(19)는 소정의 주파수의 클럭 신호에 기초하여, 고체 촬상 소자(11)의 각 블록의 구동에 필요한 타이밍을 나타내는 신호를 생성하여, 각각의 블록에 공급한다.
또한, 도 1에서는, 화소로부터 출력되는 신호의 흐름이 굵은선의 화살표로 도시되어 있으며, 화소 어레이부(12)로부터 출력된 신호는, CDS 회로(15)에 있어서 CDS 처리가 실시된 후에, AGC(17)에 있어서 증폭되고, A/D 변환부(18)에 있어서 A/D 변환되어 외부로 출력된다.
또한, 도 1은, 고체 촬상 소자(11)의 구성의 일례를 나타내는 것이며, 예를 들어 A/D 변환부(18)를 고체 촬상 소자(11)의 내부에 구비하지 않은 구성이나, 화소의 열마다 A/D 변환부를 구비하는 구성 등을 채용할 수 있다. 또한, 고체 촬상 소자(11)는 1개 이상의 CDS 회로(15)를 구비하거나, 복수의 AGC(17) 및 A/D 변환부(18)를 마련하거나 함으로써, 복수의 출력 계통을 갖는 구성으로 해도 된다.
다음으로, 도 2를 참조하여, 화소 어레이부(12)의 화소 및 주변 회로에 대하여 설명한다.
상술한 바와 같이, 화소 어레이부(12)에는, 2차원상으로 복수의 화소가 배치되어 있지만, 도 2에서는, 그것들 중 하나의 화소(21)가 도시되어 있으며, 그 밖의 화소는 간략화를 위해서 도시가 생략되었다. 또한, 도 2에 도시한 바와 같이, 화소 어레이부(12)의 주변 회로는, 화소(21)의 행마다 배치되는 앤드 소자(22 내지 24), 화소(21)의 열마다 배치되는 트랜지스터(25) 및 정전위원(26)을 갖고 구성되어 있다.
화소(21)는 PD(31), 전송 트랜지스터(32), FD(33), 증폭 트랜지스터(34), 선택 트랜지스터(35), 리셋 트랜지스터(36)를 구비해서 구성된다. 또한, 화소(21)에는, 행방향으로 배열되는 화소(21)로 공통되는 신호를 공급하는 전송 신호 배선(41), 리셋 신호 배선(42) 및 선택 신호 배선(43)이 접속됨과 함께, CDS 회로(15)에 화소 신호를 출력하는 화소 출력 배선(44)이 접속된다. 또한, 화소(21)에는, 전원 전위 공급 배선(45)을 통해 소정의 전원 전위가 공급된다.
PD(31)는, 화소(21)에 조사되는 광을 광전 변환하여 전하를 발생시키고, 그 전하를 축적하는 광전 변환 소자이다.
전송 트랜지스터(32)는 전송 신호 배선(41)을 통해 공급되는 전송 신호에 따라서, PD(31)에 축적되어 있는 전하를, FD(33)로 전송한다.
FD(33)는, 전송 트랜지스터(32)와 증폭 트랜지스터(34)의 게이트 전극의 접속점에 형성되는 부유 확산 영역이며, 전송 트랜지스터(32)를 통해 PD(31)로부터 전송된 전하를 일시적으로 축적한다. 즉, FD(33)에 축적되는 전하에 따라서, 증폭 트랜지스터(34)의 게이트 전극의 전위가 증가한다.
증폭 트랜지스터(34)는 그 드레인이 전원 전위 공급 배선(45)에 접속되어 있으며, FD(33)에 축적되어 있는 전하를, 그 전위에 따른 레벨의 화소 신호로 변환하여 출력한다.
선택 트랜지스터(35)에는, 화소 신호를 출력하는 화소(21)를 선택하는 선택 신호가 선택 신호 배선(43)을 통해 공급되고, 선택 트랜지스터(35)는 그 선택 신호에 따라서, 증폭 트랜지스터(34)를 화소 출력 배선(44)에 접속한다.
리셋 트랜지스터(36)는, 그 드레인이 전원 전위 공급 배선(45)에 접속되어 있으며, 리셋 신호 배선(42)을 통해 공급되는 리셋 신호에 따라서, FD(33)에 축적되어 있는 전하를 리셋한다.
트랜지스터(25)는 화소 출력 배선(44)에 정전류를 공급한다. 즉, 화소 신호의 출력이 선택된 화소(21)의 증폭 트랜지스터(34)에 트랜지스터(25)로부터 정전류가 공급됨으로써, 증폭 트랜지스터(34)가 소스 팔로워로서 동작한다. 이에 의해, 증폭 트랜지스터(34)의 게이트 전위와, 소정의 일정한 전압차를 갖는 전위가, 화소 출력 배선(44)에 표시되도록 구성되어 있다.
정전위원(26)은 트랜지스터(25)가 정전류를 공급하기 위해서 포화 영역 동작을 하도록, 정전위 공급 배선(46)을 통해 트랜지스터(25)의 게이트 전극에 일정한 전위를 공급한다.
앤드 소자(22)는 출력 단자가 전송 신호 배선(41)을 통해 전송 트랜지스터(32)의 게이트 전극에 접속되어 있다. 또한, 앤드 소자(22)는 한쪽의 입력 단자가, 신호 배선(51)을 통해 수직 구동 회로(13)의 출력 단자에 접속됨과 함께, 다른 쪽의 입력 단자가, 신호 배선(52)을 통해 구동 타이밍에 따라서 펄스형의 전송 신호를 출력하는 단자에 접속되어 있다.
앤드 소자(23)는 출력 단자가 리셋 신호 배선(42)을 통해 리셋 트랜지스터(36)의 게이트 전극에 접속되어 있다. 또한, 앤드 소자(23)는 한쪽의 입력 단자가, 신호 배선(51)을 통해 수직 구동 회로(13)의 출력 단자에 접속됨과 함께, 다른 쪽의 입력 단자가, 신호 배선(53)을 통해 구동 타이밍에 따라서 펄스형의 리셋 신호를 출력하는 단자에 접속되어 있다.
앤드 소자(24)는 출력 단자가 선택 신호 배선(43)을 통해 선택 트랜지스터(35)의 게이트 전극에 접속되어 있다. 또한, 앤드 소자(24)는 한쪽의 입력 단자가, 신호 배선(51)을 통해 수직 구동 회로(13)의 출력 단자에 접속됨과 함께, 다른 쪽의 입력 단자가, 신호 배선(54)을 통해 구동 타이밍에 따라서 펄스형의 선택 신호를 출력하는 단자에 접속되어 있다.
이와 같은 구성에 의해, 고체 촬상 소자(11)에서는, 수직 구동 회로(13)에 의해 선택된 행에 배치되어 있는 화소(21)에, 전송 신호 배선(41), 리셋 신호 배선(42) 및 선택 신호 배선(43)을 통해 전송 신호, 리셋 신호 및 선택 신호가 각각 공급된다.
다음으로, 도 3을 참조하여, 화소(21)에 공급되는 구동 신호에 대하여 설명한다.
도 3에 도시되어 있는 선택 신호는, 선택 신호 배선(43)을 통해 선택 트랜지스터(35)에 공급되고, 리셋 신호는, 리셋 신호 배선(42)을 통해 리셋 트랜지스터(36)에 공급되고, 전송 신호는, 전송 신호 배선(41)을 통해 전송 트랜지스터(32)에 공급된다.
화소(21)로부터 화소 신호를 읽어내는 판독 기간이 개시되는 타이밍이 되면, 선택 신호가 high 레벨이 되고, 선택 트랜지스터(35)가 도통 상태로 됨으로써, 화소(21)의 신호가 화소 출력 배선(44)을 통해 CDS 회로(15)로 출력할 수 있는 상태로 된다.
그 후, 리셋 신호가 high 레벨이 되고, 리셋 트랜지스터(36)가 도통 상태로 됨으로써, FD(33)에 축적되어 있던 전하가 리셋된다. 그리고, 리셋 신호가 Low 레벨이 됨으로써 리셋 트랜지스터(36)가 비도통 상태로 되어 리셋이 완료된 후, 리셋 레벨의 화소 신호가 CDS 회로(15)에 판독된다.
다음으로, 전송 신호가 high 레벨이 됨으로써, 전송 트랜지스터(32)가 도통 상태로 되고, PD(31)에 축적되어 있던 전하가 FD(33)로 전송된다. 그리고, 전송 신호가 Low 레벨이 됨으로써 전송 트랜지스터(32)가 비도통 상태로 되어 전하의 전송이 완료된 후, FD(33)에 축적되어 있는 전하의 레벨에 따른 화소 신호가 CDS 회로(15)에 판독된다.
이와 같이 하여, 고체 촬상 소자(11)에서는, 리셋 레벨의 화소 신호와, FD(33)에 축적되어 있는 전하의 레벨에 따른 화소 신호가 CDS 회로(15)에 판독된다. 그리고, CDS 회로(15)가 CDS 처리를 행함으로써, 화소(21)마다의 증폭 트랜지스터(34)의 임계값 전압의 변동 등에 의해 발생하는 고정적인 패턴 노이즈가 캔슬된다.
또한, CDS 회로(15)는 수평 구동 회로(16)에 의해 선택된 열의 화소(21)의 화소값을 나타내는 신호를, 수평 신호 배선(47)을 통해서 도 1의 AGC(17)로 출력한다.
도 4a는, 제1 실시 형태에 의한 증폭 트랜지스터(34)의 구성예를 나타내는 평면도이다. 도 4a에는, 증폭 트랜지스터(34)의 평면적인 구성예가 도시되어 있으며, 도 4b에는, 도 4a의 B-B선을 따른 단면도를 나타내고, 도 4c에는, 도 4a의 C-C선을 따른 단면도를 나타낸다. 또한, 반도체 기판(10)의 제1 면(F1)에 대하여 수직 방향을 Z방향으로 하고, Z방향에 대하여 직교하는 방향을 X방향 또는 Y방향으로 한다. Y방향은, 제1 면(F1)과 평행면 내에 있어서, 증폭 트랜지스터(34)의 채널 길이 방향이며, X방향은, 제1 면(F1)과 평행면 내에 있어서 Y방향과 직교하는 방향(Y 및 Z방향에 직교하는 방향)이다.
증폭 트랜지스터(34)는 반도체 기판(10) 위에 마련된 Fin형 트랜지스터이다. 반도체 기판(10)은, 예를 들어 실리콘 기판이어도 된다. 증폭 트랜지스터(34)는 게이트 전극(G), 소스 영역(S) 및 드레인 영역(D)을 구비하고 있다. 소스 영역(S) 및 드레인 영역(D)은, 반도체 기판(10)의 표면에 마련된 불순물 확산층으로 구성되어 있다. 증폭 트랜지스터(34)의 채널 길이 방향의 한쪽에 소스 영역(S)이 마련되고, 다른 쪽에 드레인 영역(D)이 마련되어 있다.
채널 영역(CH)은, 소스 영역(S) 및 드레인 영역(D) 사이의 보디 영역(BD)에 마련된다. 활성 영역으로서의 보디 영역(BD)은, 소스 영역(S) 및 드레인 영역(D) 사이의 반도체 기판(10)의 영역이며, 반도체 기판(10)의 제1 면(F1)에 대하여 대략 수직 방향(Z방향)으로 돌출되는 Fin 형상을 갖는다. 채널 영역(CH)은, 게이트 전극(G)에 대향하는 보디 영역(BD)의 측면에 마련되어 있다. 본 실시 형태에 있어서, 소스 영역(S) 및 드레인 영역(D)은, 채널 영역(CH)이 있는 보디 영역(BD)과 거의 동등한 폭을 갖는다. 즉, 반도체 기판(10)의 제1 면(F1)에 대하여 대략 평행한 X-Y면 내에 있어서, 증폭 트랜지스터(34)의 소스 영역(S) 및 드레인 영역(D)의 X방향의 폭은, X방향에 있어서의 보디 영역(BD)의 폭과 거의 동등하다. 따라서, 소스 영역(S), 드레인 영역(D) 및 보디 영역(BD)은, 반도체 기판(10)의 표면 상방에서 볼 때(Z방향에서 볼 때), 대략 직사각형을 갖는다. 게이트 전극(G)은, 보디 영역(BD)의 편측 측면에 대향하고 있다. 그것에 수반하여, 채널 영역(CH)도 보디 영역의 편측 측면에 마련된다.
게이트 전극(G)은, 도 4b 및 도 4c에 도시한 바와 같이, 반도체 기판(10)의 제1 면(F1)으로부터 새겨 넣어진 트렌치(TR) 내에 매립되어 있다. 즉, 게이트 전극(G)의 하부(제1 게이트 전극 부분)(G1)는, 반도체 기판(10)의 제1 면(F1)으로부터 제1 면(F1)에 대하여 반대측의 제2 면(F2)을 향해 새겨 넣어진 트렌치(TR) 내에 매립되어 있다. 트렌치(TR)의 깊이는, 예를 들어 약 100㎚ 이상이다. 따라서, 제1 면(F1)으로부터 하부(G1)의 저면까지의 깊이도 약 100㎚ 이상이다. 게이트 전극(G)의 상부(상부 게이트 전극 부분)(G2)는, 하부(G1) 위에 마련되고, 하부(G1)와 일체로서 마련되어 있다. 채널 영역(CH)은, 게이트 절연막(20)을 개재하여 게이트 전극(G)과 대향하는 반도체 기판(10)의 대향 영역에 마련된다. 채널 영역(CH)은, 게이트 전극(G)의 전압에 의해 반전하고, 소스 영역(S)과 드레인 영역(D) 사이를 도통시킨다. 즉, 증폭 트랜지스터(34)의 채널은, 게이트 전극(G)의 하부(G1)의 제1 측면(SF1)에 형성된다. 전류는, 소스-드레인간을 흐르므로, 도 4b 및 도 4c의 Y방향(또는 -Y방향)으로 흐른다. 따라서, 도 4b에 도시한 채널 영역(CH)의 길이(폭)가 채널 폭(W34)으로 된다. 도 4c의 게이트 전극(G)의 하부(G1)의 폭(길이)이 채널 길이(L34)로 된다. 채널 길이(L34)는, 예를 들어 약 200㎚ 이상이다.
게이트 전극(G)의 하부(G1)는, 제1 면(F1)으로부터 제2 면(F2)으로의 -Z방향으로 깊어짐에 따라서, X방향 및 Y방향으로 좁아져 있다. 즉, 하부(G1)는, 제1 면(F1)으로부터 제2 면(F2)을 향해 끝이 가는 직사각 형상 또는 쐐기 형상으로 구성되어 있다. 이에 따라서, 채널 길이(L34)도 제1 면(F1)으로부터 제2 면(F2)을 향해 점차 짧아져 있다. 따라서, 도 4a 및 도 4b에 도시한 Z방향의 종단면에 있어서, 하부(G1)의 상면의 폭(Wtx 및 Wty)은, 하부(G1)의 저면의 폭(Wbx 및 Wby)보다도 넓다.
게이트 절연막(20)은 증폭 트랜지스터(34)의 채널이 형성되는 보디 영역(BD)과 보디 영역(BD)에 대향하는 게이트 전극(G)의 제1 측면(SF1) 사이에 마련되어 있다. 또한, 게이트 절연막(20)은 트렌치(TR)의 저부에 있어서 게이트 전극(G)과 반도체 기판(10) 사이에 개재되어 있다. 또한, 게이트 절연막(20)은 게이트 전극(G)의 상부(G2)와 반도체 기판(10) 사이에도 개재된다. 이에 의해, 게이트 절연막(20)은 게이트 전극(G)과 반도체 기판(10) 사이를 전기적으로 분리하고 있다. 게이트 절연막(20)에는, 예를 들어 실리콘 산화막, 또는 실리콘 산화막보다도 비유전율이 높은 고유전체 재료(예를 들어, 하프늄 산화막) 등을 사용해도 된다.
트렌치(TR) 내에는, 게이트 전극(G)의 하부(G1) 외에, 제1 절연막으로서의 STI(Shallow Trench Isolation)(30)가 마련되어 있다. 도 4b에 도시한 바와 같이, STI(30)는, 트렌치(TR) 내에 있어서, 하부(G1)의 제1 측면(SF1)에 대하여 반대측에 있는 제2 측면(SF2)에 접촉한다. 도 4c에 도시한 바와 같이, STI(30)는, 트렌치(TR) 내에 있어서, 하부(G1)의 Y방향을 향하고 있는 측면(SF3, SF4)에도 접촉한다. 즉, STI(30)는, 게이트 전극(G)의 하부(G1)의 제1 측면(SF1) 이외의 3개의 측면(SF2 내지 SF4)을 피복하고 있다. STI(30)는, 게이트 절연막(20)보다도 두껍고, 게이트 절연막(20)과 거의 동등한 깊이까지, 또는 그보다도 깊게 마련되어 있다. STI(30)에는, 예를 들어 실리콘 산화막 등의 절연 재료가 사용된다.
본 개시에서는, 도 4a에 도시한 바와 같이, 트렌치(TR) 및 게이트 전극(G)은, Z방향에서 볼 때 대략 직사각형을 갖고, STI(30)는, 하부(G1)의 제1 측면(SF1) 이외의 3개의 측면(제2 측면)(SF2 내지 SF4)을 피복하고 있다. 그러나, 트렌치(TR) 및 게이트 전극(G)이, 다른 다각형, 원형, 반원형, 타원형인 경우, STI(30)는, 채널 영역(CH)에 면하는 게이트 전극(G)의 측면 이외의 측면에 마련된다. 트렌치(TR) 및 게이트 전극(G)이 직사각형 이외의 형상이어도, 채널 영역(CH)에 면하는 게이트 전극(G)의 측면에는, 게이트 절연막(20)이 마련된다. STI(30)의 두께는, X방향, Y방향, Z방향의 각각에 있어서, 게이트 절연막(20)보다도 두껍다. 게이트 절연막(20)의 두께는, 예를 들어 약 1㎚ 이상, 약 20㎚ 미만이고, STI(30)의 두께는, 예를 들어 약 20㎚ 이상이다. 따라서, 채널 영역(CH) 이외의 반도체 기판(10)에 면하고 있는 게이트 전극(G)의 측면(SF2 내지 SF4)과 반도체 기판(10)의 거리는, 채널 영역(CH)에 면하고 있는 게이트 전극(G)의 제1 측면(SF1)과 반도체 기판(10)의 거리보다도 크다.
이와 같이, 본 개시에서는, 게이트 전극(G)의 하부(G1)는, 보디 영역(BD)의 채널 영역(CH)에 대향하는 제1 측면(SF1)에 있어서 게이트 절연막(20)으로 피복되고, 제1 측면(SF1) 이외의 측면(SF2 내지 SF4)에 있어서 게이트 절연막(20)보다도 두꺼운 STI(30)로 피복되어 있다. 이에 의해, 게이트 전극(G)의 기생 용량은, 채널 영역(CH)에 대향하는 제1 측면(SF1) 이외의 측면(SF2 내지 SF4)에 있어서 매우 작아지게 되어 있다. 게이트 전극(G)의 기생 용량이 작아지면, 화소 전하의 증폭 시에 있어서의 변환 효율이 좋아져서, S/N비가 개선된다. 또한, 증폭 트랜지스터(34)의 동작 속도를 고속으로 할 수 있다. 또한, 본 개시에서는, 증폭 트랜지스터(34)로서 Fin형 트랜지스터가 사용되어 있다. 이에 의해, 증폭 트랜지스터(34)의 레이아웃 면적을 작게 하면서, 비교적 큰 전류를 흘릴 수 있다.
또한, 증폭 트랜지스터(34)의 게이트 전극(G)의 기생 용량이 증대되면, 증폭 트랜지스터(34)의 변환 효율이 저하되어 노이즈 성분이 증대된다. 변환 효율이란, 포토다이오드 PD로 광전 변환된 전자가 전송 트랜지스터(32)를 경유하여 FD(33)로 전송되고, 전압으로 변환될 때의 1 전하(예를 들어, 전자)당 전압값의 변환 계수이다. 변환 효율의 수치가 클수록 1개의 전하를 큰 전압값으로 변환할 수 있다. 변환된 전압 신호는 출력 배선(44)을 경유하여 A/D 변환 등의 신호 처리를 받기 때문에, 이 전압 신호가 클수록 신호 처리 등의 S/N비가 좋아져서, 저 노이즈로 된다. 변환 효율 CG는 식 1로 표시된다.
(식 1)
여기서, q는 전기 소량이다. GSF는 출력 배선(44)에 접속되는 소스 팔로워 회로의 이득이다. CSN은 FD(33)의 용량 중, 리셋 트랜지스터(36), 전송 트랜지스터(32), 증폭 트랜지스터(35), 배선 등의 기생 용량 성분, CGD는, 증폭 트랜지스터(35)의 게이트-드레인간 용량이다. CGS는, 증폭 트랜지스터(35)의 게이트-소스간 용량이다. 증폭 트랜지스터(35)의 기생 용량 성분은, 게이트 전극(G)이 매립되어 있는 경우, STI(30) 등의 절연 재료를 개재하여 배치되는 다른 소자나 확산 영역과 게이트 전극(G)의 용량, 절연 재료 또는 게이트 산화막을 통해 접하는 웰 영역과 게이트 전극(G)의 용량을 포함한다.
본 개시의 트랜지스터는, 증폭 트랜지스터(34)에 적용되어 있지만, 다른 전송 트랜지스터(32), 리셋 트랜지스터(36), 선택 트랜지스터(35) 중 어느 것에도 적용 가능하다. 또한, 본 개시의 트랜지스터는, 증폭 트랜지스터(34), 전송 트랜지스터(32), 리셋 트랜지스터(36), 선택 트랜지스터(35) 중 2개 이상의 트랜지스터에 적용해도 된다. 이에 의해, 화소의 레이아웃 면적을 작게 하면서, 각 트랜지스터(32, 33 내지 36)가 비교적 큰 전류를 흘릴 수 있다.
(제2 실시 형태)
도 5a는, 제2 실시 형태에 의한 증폭 트랜지스터(34)의 구성예를 나타내는 평면도이다. 도 5a에는, 증폭 트랜지스터(34)의 평면적인 구성예가 도시되어 있으며, 도 5b에는, 도 5a의 B-B선을 따른 단면도를 나타낸다. 또한, 도 5의 C-C선을 따른 단면은, 도 4c에 도시한 단면과 동일해도 된다.
제2 실시 형태에서는, 게이트 전극(G_1, G_2)이 보디 영역(BD)의 양측(양 측면)에 마련되어 있다는 점에서 제1 실시 형태와 다르다. 게이트 전극(G_1)은, 제1 실시 형태의 게이트 전극(G)과 동일 구성이어도 된다. 게이트 전극(G_2)도, 기본적으로 게이트 전극(G_1)과 동일한 구성이지만, 게이트 전극(G_1)에 대하여 보디 영역(BD)을 사이에 두고 대칭(Z축에 대하여 선대칭)의 구성으로 되어 있다.
채널 영역(CH_1, CH_2)은, 보디 영역(BD)의 X방향에 있는 양 측면에 각각 마련된다. 채널 영역(CH_1)은, 게이트 전극(G_1)에 대향하는 보디 영역(BD)의 한쪽의 측면에 마련되고, 채널 영역(CH_2)은, 게이트 전극(G_2)에 대향하는 보디 영역(BD)의 다른 쪽의 측면에 마련되어 있다. 소스 영역(S) 및 드레인 영역(D)은, 채널 영역(CH_1, CH2)에 대하여 공통으로 마련되어 있다. 즉, 게이트 전극(G_1, G_2)은, FD(33)에 공통으로 접속되어 있으며, 동일한 타이밍에 동일 전압으로 구동된다. 게이트 전극(G_1, G_2)은, 보디 영역(BD)의 양 측면에 대향하고 있다. 그것에 수반하여, 채널 영역(CH_1, CH_2)도 보디 영역(BD)의 양 측면에 마련된다.
게이트 전극(G_1)의 하부(G1_1)는, 반도체 기판(10)의 제1 면(F1)으로부터 제1 면(F1)에 대하여 반대측의 제2 면(F2)을 향해 새겨 넣어진 트렌치(TR_1) 내에 매립되어 있다. 게이트 전극(G_1)의 상부(G2_1)는, 하부(G1_1) 위에 마련되고, 하부(G1_1)와 일체로서 마련되어 있다. 채널 영역(CH_1)은, 게이트 절연막(20_1)을 개재하여 게이트 전극(G_1)과 대향하는 반도체 기판(10)의 대향 영역에 마련된다.
게이트 전극(G_1)의 하부(G1_1)는, 제1 면(F1)으로부터 제2 면(F2)을 향해 끝이 가는 직사각 형상 또는 쐐기 형상으로 구성되어 있다. 채널 길이(L34) 및 채널 폭(W34)은, 제1 면(F1)으로부터 제2 면(F2)을 향해 점차 짧게 또는 가늘게 되어 있다.
게이트 절연막(20_1)은, 보디 영역(BD)과 게이트 전극(G_1)의 제1 측면(SF1_1) 사이에 마련되어 있다. 또한, 게이트 절연막(20_1)은, 트렌치(TR_1)의 저부에 있어서 게이트 전극(G_1)과 반도체 기판(10) 사이에 개재되어 있다. 또한, 게이트 절연막(20_1)은, 게이트 전극(G_1)의 상부(G2_1)와 반도체 기판(10) 사이에도 개재된다. 이에 의해, 게이트 절연막(20_1)은, 게이트 전극(G_1)과 반도체 기판(10) 사이를 전기적으로 분리하고 있다. 게이트 절연막(20_1)에는, 게이트 절연막(20)과 동일한 재료가 사용된다.
트렌치(TR_1) 내에는, 게이트 전극(G_1)의 하부(G1_1) 외에, STI(30)가 마련되어 있다. 도 5b에 도시한 바와 같이, STI(30_1)는, 트렌치(TR_1) 내에 있어서, 하부(G1_1)의 제1 측면(SF1_1)에 대하여 반대측에 있는 제2 측면(SF2_1)에 접촉한다. STI(30_1)는, 도 5a에 도시한 바와 같이, 트렌치(TR_1) 내에 있어서, 게이트 전극(G_1)의 하부(G1_1)의 제1 측면(SF1_1) 이외의 3개의 측면(SF2_1 내지 SF4_1)을 피복하고 있다. STI(30_1)는, 게이트 절연막(20_1)보다도 두껍고, 게이트 전극(G_1)의 하부(G1_1)와 거의 동등한 깊이까지 마련되어 있다.
또한, STI(30_1)의 깊이는, 게이트 전극(G_1)의 측면(SF1_1) 이외의 측면(SF1_2 내지 SF1_4)을 피복하기 위해서, 게이트 전극(G_1)과 거의 동일하거나, 그보다 깊은 것이 바람직하다. 이에 의해, 게이트 전극(G_1, G_2)은, 채널 영역(CH_1, CH_2) 이외의 반도체 기판(10)에 대하여 게이트 절연막을 개재하여 대향하지 않고, 비교적 두꺼운 STI(30)를 개재하여 반도체 기판(10)에 대향한다. 그 결과, 게이트 전극(G_1, G_2)의 기생 용량을 낮게 억제할 수 있다.
게이트 전극(G_2)은, 도 5b에 도시한 바와 같이, 반도체 기판(10)의 제1 면(F1)으로부터 새겨 넣어진 트렌치(TR_2) 내에 매립되어 있다. 즉, 게이트 전극(G_2)의 하부(제2 게이트 전극 부분)(G1_2)는, 반도체 기판(10)의 제1 면(F1)으로부터 제1 면(F1)에 대하여 반대측의 제2 면(F2)을 향해 새겨 넣어진 트렌치(TR_2) 내에 매립되어 있다. 게이트 전극(G_2)의 상부(G2_2)는, 하부(G1_2) 위에 마련되고, 하부(G1_2)와 일체로서 마련되어 있다. 채널 영역(CH_2)은, 게이트 절연막(20_2)을 개재하여 게이트 전극(G_2)과 대향하는 반도체 기판(10)의 대향 영역에 마련된다. 채널 영역(CH_2)은, 게이트 전극(G_2)의 전압에 의해 반전하고, 소스 영역(S)과 드레인 영역(D) 사이를 도통시킨다. 즉, 증폭 트랜지스터(34)의 채널은, 게이트 전극(G_2)의 하부(G1_2)의 제1 측면(SF1_2)과, 상부(G2_2)의 저면에 형성된다. 전류는, 소스-드레인간을 흐르므로, Y방향(또는 -Y방향)으로 흐른다. 따라서, 도 5b에 도시한 채널 영역(CH_1, CH_2)의 길이(폭)의 합이 채널 폭(W34)이 된다. 도 5a의 게이트 전극(G_1 또는 G_2)의 하부(G1_1 또는 G1_2)의 Y방향의 폭(길이)이 채널 길이(L34)가 된다.
게이트 전극(G_2)의 하부(G1_2)는, 제1 면(F1)으로부터 제2 면(F2)을 향해 Z방향으로 깊어짐에 따라서, X방향 및 Y방향으로 좁아져 있다. 즉, 하부(G1_2)는, 제1 면(F1)으로부터 제2 면(F2)을 향해 끝이 가는 직사각 형상 또는 쐐기 형상으로 구성되어 있다. 이에 따라서, 채널 길이(L34)는, 도 4c를 참조하여 설명한 바와 같이, 제1 면(F1)으로부터 제2 면(F2)을 향해 점차 짧아져 있다. 따라서, Z방향의 종단면에 있어서, 하부(G1)의 상면의 폭(Wtx 및 Wty)은, 하부(G1)의 저면의 폭(Wbx 및 Wby)보다도 넓다. 반대로, Z방향의 종단면에 있어서, 보디 영역(BD)의 폭의 상면의 폭(Wtbd)은, 보디 영역(BD)의 폭의 저면의 폭(Wbdb)보다도 좁아져 있다. 폭(Wtbd)은, 예를 들어 약 20㎚ 이상이고, 또한 약 200㎚ 이하이다.
게이트 절연막(20_2)은, 보디 영역(BD)과 게이트 전극(G_2)의 하부(G1_2)의 제1 측면(SF1_1) 사이에 마련되어 있다. 또한, 게이트 절연막(20_2)은, 트렌치(TR_2)의 저부에 있어서 게이트 전극(G_2)과 반도체 기판(10) 사이에 개재하고 있다. 또한, 게이트 절연막(20_2)은, 게이트 전극(G_2)의 상부(G2_2)와 반도체 기판(10) 사이에도 개재된다. 이에 의해, 게이트 절연막(20_2)은, 게이트 전극(G_2)과 반도체 기판(10) 사이를 전기적으로 분리하고 있다. 게이트 절연막(20_2)의 재료는, 게이트 절연막(20_1)의 재료와 동일해도 된다.
트렌치(TR_2) 내에는, 게이트 전극(G_2)의 하부(G1_2) 외에, 제2 절연막으로서의 STI(30_2)가 마련되어 있다. 도 5b에 도시한 바와 같이, STI(30_2)는, 트렌치(TR_2) 내에 있어서, 하부(G1_2)의 제1 측면(SF1_2)에 대하여 반대측에 있는 제2 측면(SF2_2)에 접촉한다. 도 5a에 도시한 바와 같이, STI(30_2)는, 트렌치(TR_2) 내에 있어서, 하부(G1_2)의 Y방향을 향하고 있는 측면(SF3_2, SF4_2)에도 접촉한다. 즉, STI(30_2)는, 게이트 전극(G_2)의 하부(G1_2)의 제1 측면(SF1_2) 이외의 3개의 측면(SF2_2 내지 SF4_2)을 피복하고 있다. STI(30_2)는, 게이트 절연막(20_2)보다도 두껍고, 게이트 전극(G_1, G_2)과 거의 동등한 깊이이거나 보다 깊은 위치까지 마련되어 있다. STI(30_2)에는, 예를 들어 실리콘 산화막 등의 절연 재료가 사용된다.
본 개시에서는, 도 5a에 도시한 바와 같이, 트렌치(TR_2) 및 게이트 전극(G_2)도, Z방향에서 볼 때 대략 직사각형을 갖고, STI(30_2)는, 하부(G1_2)의 제1 측면(SF1_2) 이외의 3개의 측면(SF2_2 내지 SF4_2)을 피복하고 있다. 그러나, 트렌치(TR_2) 및 게이트 전극(G_2)이, 다른 다각형, 원형, 반원형, 타원형인 경우, STI(30_2)는, 채널 영역(CH_2)에 면하는 게이트 전극(G_2)의 측면 이외의 측면에 마련된다. 트렌치(TR_2) 및 게이트 전극(G_2)이 직사각형 이외의 형상이어도, 채널 영역(CH_2)에 면하는 게이트 전극(G_2)의 측면에는, 게이트 절연막(20_2)이 마련된다. STI(30_2)의 두께는, X방향, Y방향, Z방향의 각각에 있어서, 게이트 절연막(20_2)보다도 두껍다. 게이트 절연막(20_2) 및 STI(30_2)의 두께는, 각각 게이트 절연막(20_1) 및 STI(30_1)의 두께와 거의 동등해도 된다. 따라서, 채널 영역(CH_2) 이외의 반도체 기판(10)에 면하고 있는 게이트 전극(G_2)의 측면(SF2_2 내지 SF4_2)과 반도체 기판(10)의 거리는, 채널 영역(CH_2)에 면하고 있는 게이트 전극(G_2)의 제1 측면(SF1_2)과 반도체 기판(10)의 거리보다도 크다.
이와 같이, 제2 실시 형태에 의한 증폭 트랜지스터(34)의 게이트 전극(G_1)의 하부(G1_1)와 게이트 전극(G_2)의 하부(G1_2)는, 보디 영역(BD)을 사이에 두고 서로 대향하고 있으며, 보디 영역(BD)의 양측에 채널을 형성할 수 있다. 따라서, 제2 실시 형태에 의한 증폭 트랜지스터(34)는 채널 폭(W34)을 넓힐 수 있어, 비교적 큰 전류를 흘릴 수 있다. 또한, 본 개시에서는, 게이트 전극(G_2)의 하부(G1_2)는, 제1 측면(SF1_2) 이외의 측면(SF2_2 내지 SF4_2)에 있어서 게이트 절연막(20)보다도 두꺼운 STI(30)로 피복되어 있다. 이에 의해, 게이트 전극(G_2)의 기생 용량도, 게이트 전극(G_1)과 마찬가지로 작다. 따라서, 제2 실시 형태의 증폭 트랜지스터(34)도, 화소 전하의 증폭 시에 있어서의 변환 효율을 향상시켜서 S/N비를 개선할 수 있다. 또한, 증폭 트랜지스터(34)의 동작 속도를 고속으로 할 수 있다.
제2 실시 형태의 기타 구성은, 제1 실시 형태의 대응하는 구성과 마찬가지여도 된다. 따라서, 제2 실시 형태는, 제1 실시 형태의 효과도 얻을 수 있다.
제2 실시 형태의 트랜지스터는, 증폭 트랜지스터(34), 전송 트랜지스터(32), 리셋 트랜지스터(36), 선택 트랜지스터(35) 중 어느 것에도 적용 가능하다.
(제3 실시 형태)
도 6a는, 제3 실시 형태에 의한 증폭 트랜지스터(34)의 구성예를 나타내는 평면도이다. 도 6a에는, 증폭 트랜지스터(34)의 평면적인 구성예가 도시되어 있으며, 도 6b에는, 도 6a의 B-B선을 따른 단면도를 나타낸다. 또한, 도 6의 C-C선을 따른 단면은, 도 4c에 도시한 단면과 동일해도 된다.
제3 실시 형태에서는, 게이트 전극(G_1, G_2)의 상부(G2_1, G2_2)가 일체로서 접속되어 있다. 도 6b에 도시한 바와 같이, 상부 게이트 전극 부분으로서의 상부(G2_1, G2_2)는, 보디 영역(BD)의 상면 위에 걸쳐서 마련되고, 게이트 전극(G_1)의 하부(G1_1)와 게이트 전극(G_2)의 하부(G1_2) 사이를 전기적으로 접속한다. 보디 영역(BD)의 상면과 상부(G2_1, G2_2) 사이에는, 상부 게이트 절연막으로서의 게이트 절연막(20t)이 마련되어 있다. 이에 의해, 보디 영역(BD)의 상면에도 채널이 형성되므로, 채널 폭(W34)이 더욱 커져서, 증폭 트랜지스터(34)의 전류를 더욱 크게 할 수 있다.
제3 실시 형태의 기타 구성은, 제2 실시 형태의 대응하는 구성과 마찬가지여도 된다. 따라서, 제3 실시 형태는, 제2 실시 형태의 효과도 얻을 수 있다.
(제4 실시 형태)
도 7a는, 제4 실시 형태에 의한 증폭 트랜지스터(34)의 구성예를 나타내는 평면도이다. 도 7b는, 도 7a의 C-C선을 따른 단면도이다. 제4 실시 형태에서는, X-Y면 내에 있어서, 드레인 영역(D)의 X방향(채널 길이 방향에 대하여 직교 방향)의 폭이, 보디 영역(BD)의 그것보다도 넓어져 있으며, 드레인 영역(D)이 게이트 전극(G)의 하부(G1)의 측면(SF4)에 대향하는 위치까지 ±X방향으로 돌출되어 있다. 드레인 영역(D)의 폭을 넒힘으로써, 드레인 영역(D)에의 접촉이 용이해진다.
제4 실시 형태의 기타 구성은, 제1 실시 형태의 대응하는 구성과 마찬가지여도 된다. 따라서, 도 7a의 B-B선을 따른 단면은, 도 4b에 도시한 단면과 동일해도 된다. 또한, 도 7b의 단면은, 도 4c에 도시한 단면과 기본적으로 동일하다. 단, 도 7b에 있어서, 하부(G1)의 Y방향의 측면(SF4) 측에 STI(30)를 통해 드레인 영역(D)이 드러나 있다.
드레인 영역(D)의 폭을 넒힘으로써, 드레인 영역(D)에의 접촉이 용이해지지만, 한편으로, 드레인 영역(D)이 게이트 전극(G)의 측면(SF4)에 대향함으로써, 게이트 전극(G)의 기생 용량이 증대될 우려가 있다. 그러나, 제2 절연막으로서의 STI(30)가, 드레인 영역(D)과 게이트 전극(G)의 하부(G1)의 측면(SF4) 사이에 마련되어 있다. 드레인 영역(D)과 측면(SF4) 사이의 STI(30)의 막 두께는, 게이트 절연막(20)의 막 두께보다도 두껍다. 따라서, 드레인 영역(D)이 측면(SF4)에 대향해도, 게이트 전극(G)의 기생 용량은 그다지 증대하지는 않는다. 따라서, 제4 실시 형태는, 제1 실시 형태의 효과를 충분히 얻을 수 있다.
(제5 실시 형태)
도 8a는, 제5 실시 형태에 의한 증폭 트랜지스터(34)의 구성예를 나타내는 평면도이다. 도 8b는, 도 8a의 C-C선을 따른 단면도이다. 제5 실시 형태에서는, X-Y면 내에 있어서, 드레인 영역(D)뿐만 아니라, 소스 영역(S)의 X방향(채널 길이 방향에 대하여 직교 방향)의 폭이, 보디 영역(BD)의 그것보다도 넓어져 있다. 따라서, 드레인 영역(D)뿐만 아니라, 소스 영역(S)도 게이트 전극(G)의 하부(G1)의 측면(SF3)에 대향하는 위치까지 ±X방향으로 돌출되어 있다. 드레인 영역(D) 및 소스 영역(S)의 폭을 넒힘으로써, 드레인 영역(D) 및 소스 영역(S)에의 접촉이 용이해진다.
제5 실시 형태의 기타 구성은, 제1 실시 형태의 대응하는 구성과 마찬가지여도 된다. 따라서, 도 8a의 B-B선을 따른 단면은, 도 4b에 도시한 단면과 동일해도 된다. 또한, 도 8b의 C-C선을 따른 단면은, 도 4c에 도시한 단면과 기본적으로 동일하다. 단, 도 8b에 있어서, 하부(G1)의 Y방향의 측면(SF4) 측에 STI(30)를 통해 드레인 영역(D)이 나타나고, 측면(SF3) 측에 STI(30)를 통해 소스 영역(S)이 나타나 있다.
제5 실시 형태에 있어서도, STI(30)가, 소스 영역(S)과 게이트 전극(G)의 하부(G1)의 측면(SF3) 사이에 마련되어 있다. 소스 영역(S)과 측면(SF4) 사이의 STI(30)의 막 두께도, 게이트 절연막(20)의 막 두께보다도 두껍다. 따라서, 소스 영역(S)이 측면(SF3)에 대향해도, 게이트 전극(G)의 기생 용량은 그다지 증대하지는 않는다. 따라서, 본 변형예도, 제1 실시 형태의 효과를 충분히 얻을 수 있다.
이와 같이, 드레인 영역(D) 및 소스 영역(S)의 양쪽 또는 어느 한쪽의 X방향의 폭이, 보디 영역(BD)의 그것보다도 넓어져 있어도 된다.
또한, 게이트 전극(G)의 상부(G2)는, 드레인 영역(D) 및 소스 영역(S)의 상방에는 마련되어 있지 않다. 즉, Z방향으로부터 본 평면에서 볼 때, 게이트 전극(G)의 상부(G2)는, 드레인 영역(D) 및 소스 영역(S)에 중복되어 있지 않다. 이에 의해, 게이트 전극(G)의 기생 용량의 증대화를 억제할 수 있다.
또한, 제4 또는 제5 실시 형태의 드레인 영역(D), 소스 영역(S) 및 보디 영역(BD)은, 제1 내지 제3 실시 형태와 조합해도 된다.
(제6 실시 형태)
도 9는, 제5 실시 형태의 드레인 영역(D), 소스 영역(S) 및 보디 영역(BD)을 제3 실시 형태의 형태에 적용한 예를 나타내는 평면도이다. 제6 실시 형태에서도, X-Y면 내에 있어서, 드레인 영역(D) 및 소스 영역(S)의 X방향(채널 길이 방향에 대하여 직교 방향)의 폭이, 보디 영역(BD)의 그것보다도 넓어져 있다. 따라서, 소스 영역(S)는, 게이트 전극(G)의 하부(도 6b의 G1_1, G1_2)의 측면(SF3_1, SF3_2)에 대향하는 위치까지 X방향으로 돌출되어 있다. 드레인 영역(D)은, 게이트 전극(G)의 하부(도 6b의 G1_1, G1_2)의 측면(SF4_1, SF4_2)에 대향하는 위치까지 X방향으로 돌출되어 있다. 드레인 영역(D) 및 소스 영역(S)의 폭을 넒힘으로써, 드레인 영역(D) 및 소스 영역(S)에의 접촉이 용이해진다.
제6 실시 형태의 기타 구성은, 제3 또는 제5 실시 형태의 대응하는 구성과 마찬가지여도 된다. 따라서, 도 9의 B-B선을 따른 단면은, 도 6b에 도시한 단면과 동일해도 된다. 또한, 도 9의 C-C선을 따른 단면은, 도 8b에 도시한 단면과 동일해도 된다. 이에 의해, 제6 실시 형태는, 제3 및 제5 실시 형태의 효과를 얻을 수 있다.
(제7 실시 형태)
도 10a는, 제7 실시 형태에 의한 증폭 트랜지스터(34)의 구성예를 나타내는 평면도이다. 도 10b는, 도 10a의 B-B선을 따른 단면도이다. 도 10a의 C-C선을 따른 단면은, 도 8b와 동일해도 된다.
제7 실시 형태에서는, 도 10b에 도시한 바와 같이, 게이트 전극(G_1)과 게이트 전극(G_2) 사이에, 제3 게이트 전극으로서의 게이트 전극(G_3)이 마련되어 있다. 게이트 전극(G_1, G_2)은, 제3 실시 형태의 그것들의 구성과 동일해도 된다. 게이트 전극(G_3)은, 게이트 전극(G_1)과 게이트 전극(G_2) 사이의 중간에 배치되어 있다. 게이트 전극(G_1 내지 G_3)은, 게이트 전극(G_3)의 Z방향의 중심선에 대하여 대략 대칭(Z축에 대하여 선대칭)의 구성 및 배치로 되어 있다.
게이트 전극(G_3)은, 도 10b에 도시한 바와 같이, 반도체 기판(10)의 제1 면(F1)으로부터 새겨 넣어진 트렌치(TR_3) 내에 매립되어 있다. 즉, 게이트 전극(G_3)의 하부(제3 게이트 전극 부분)(G1_2)는, 반도체 기판(10)의 제1 면(F1)으로부터 제1 면(F1)에 대하여 반대측의 제2 면(F2)을 향해 새겨 넣어진 트렌치(TR_3) 내에 매립되어 있다. 게이트 전극(G_3)의 상부(G2_3)는, 하부(G1_3) 위에 마련되고, 하부(G1_3)와 일체로서 마련되어 있다. 또한, 상부(G2_3)는, 게이트 전극(G_1)의 상부(G2_1) 및 게이트 전극(G_2)의 상부(G2_2)와 일체로 구성되어 있으며, 하부(G1_1 내지 G1_3)를 전극적으로 접속하고 있다. 따라서, 게이트 전극(G_1 내지 G_3)은 일체의 게이트 전극으로서 기능한다. Z방향의 평면에서 볼 때, 게이트 전극(G_1 내지 G_3)의 상부(G2_1 내지 G2_3)의 X방향의 폭은, 보디 영역(BD_1, BD_2)의 X방향의 폭의 합보다도 넓다.
채널 영역(CH_3)은, 게이트 절연막(20_3)을 개재하여 게이트 전극(G_3)과 대향하는 반도체 기판(10)의 대향 영역에 마련된다. 채널 영역(CH_4)은, 게이트 절연막(20_4)을 개재하여 게이트 전극(G_3)과 대향하는 반도체 기판(10)의 대향 영역에 마련된다. 즉, 게이트 전극(G_3)에 있어서, 채널은, 게이트 전극(G_3)의 하부(G1_3)의 측면(SF1_3, SF2_3)에 대향하는 보디 영역(BD)에 형성된다. 또한, 채널은, 상부(G2_1 내지 G2_3)의 저면과 게이트 절연막을 개재하여 대향하는 보디 영역(BD)에도 형성된다. 전류는, 소스-드레인간을 흐르므로, Y방향(또는 -Y방향)으로 흐른다. 따라서, 도 10b에 도시한 채널 영역(CH_1 내지 CH_4)의 길이(폭)의 합이 채널 폭(W34)이 된다. 도 10a의 길이(L34)가 채널 길이로 된다.
게이트 전극(G_3)의 하부(G1_3)는, 제1 면(F1)으로부터 제2 면(F2)으로의 -Z방향으로 깊어짐에 따라서, X방향 및 Y방향으로 좁아져 있다. 즉, 하부(G1_3)는, 하부(G1_1, G1_2)와 마찬가지로, 제1 면(F1)으로부터 제2 면(F2)을 향해 끝이 가는 직사각 형상으로 구성되어 있다. 이에 따라서, 채널 길이(L34)는, 도 4c를 참조하여 설명한 바와 같이, 제1 면(F1)으로부터 제2 면(F2)을 향해 점차 짧아져 있다. 따라서, 도 8b 및 도 10b에 도시한 바와 같이, Z방향의 종단면에 있어서, 하부(G1_3)의 상면의 폭(Wtx 및 Wty)은, 하부(G1_3)의 저면의 폭(Wbx 및 Wby)보다도 넓다.
게이트 절연막(20_3)은, 보디 영역(BD_1)과 하부(G1_3)의 측면(SF1_3) 사이에 마련되어 있다. 게이트 절연막(20_4)은, 보디 영역(BD_2)과 하부(G1_4)의 측면(SF1_4) 사이에 마련되어 있다. 또한, 게이트 절연막(20t)은 게이트 전극(G_3)의 상부(G2_3)와 반도체 기판(10) 사이에 개재된다. 게이트 절연막은, 트렌치(TR_3)의 저부에도 마련되어 있다. 이에 의해, 게이트 전극(G_3)은, 반도체 기판(10)으로부터 전기적으로 분리되어 있다. 게이트 절연막(20_3, 20_4)의 재료는, 게이트 절연막(20_1, 20_2)의 재료와 동일해도 된다.
게이트 전극(G_1)의 하부(G1_1)와 게이트 전극(G_3)의 하부(G1_3)는, 제1 활성 영역 부분으로서의 보디 영역(BD_1)을 사이에 두고 서로 대향하고 있다. 게이트 전극(G_2)의 하부(G1_2)와 게이트 전극(G_3)의 하부(G1_3)는, 제2 활성 영역 부분으로서의 보디 영역(BD_2)을 사이에 두고 서로 대향하고 있다.
도 10a 및 도 8b에 도시한 바와 같이, 트렌치(TR_3) 내에는, 하부(G1_3)와 드레인 영역(D) 사이, 그리고, 하부(G1_3)와 소스 영역(S) 사이에, STI(30)가 마련되어 있다. STI(30)는, 게이트 절연막(20_1 내지 20_4) 중 어느 것보다도 두껍고, 게이트 절연막(20_3, 20_4)과 거의 동등한 깊이까지 마련되어 있다.
이와 같이, 제7 실시 형태에 의한 게이트 전극(G_3)의 하부(G1_3)는, 보디 영역(BD_1, BD_2)을 사이에 두고 서로 대향하고 있으며, 보디 영역(BD_1, BD_2)의 양측에 채널을 형성할 수 있다. 따라서, 제7 실시 형태에 의한 증폭 트랜지스터(34)는 채널 폭(W34)을 더욱 넓힐 수 있어, 더욱 큰 전류를 흘릴 수 있다. 또한, 본 개시에서는, 게이트 전극(G_3)의 하부(G1_3)는, 측면(SF4_3, SF4_4)에 있어서 게이트 절연막(20_1 내지 20_4)보다도 두꺼운 STI(30)로 피복되어 있다. 이에 의해, 게이트 전극(G_3)과 소스 영역(S)의 기생 용량 및 게이트 전극(G_3)과 드레인 영역(D)의 기생 용량이 저감된다. 따라서, 제7 실시 형태의 증폭 트랜지스터(34)도, 화소 전하의 증폭 시에 있어서의 변환 효율을 향상시켜서 S/N비를 개선할 수 있다. 또한, 증폭 트랜지스터(34)의 동작 속도를 고속으로 할 수 있다.
또한, 게이트 전극의 하부(G1_3)는, 여기에서는 1개만 나타내었지만, 복수의 하부(1_3)가 게이트 전극(G_1)의 하부(G1_1)와 게이트 전극(G_2)의 하부(G1_2) 사이에 X방향으로 배치되어도 된다.
제7 실시 형태의 기타 구성은, 제6 실시 형태의 대응하는 구성과 마찬가지여도 된다. 따라서, 제7 실시 형태는, 제6 실시 형태의 효과도 얻을 수 있다.
제7 실시 형태의 트랜지스터는, 증폭 트랜지스터(34), 전송 트랜지스터(32), 리셋 트랜지스터(36), 선택 트랜지스터(35) 중 어느 것에도 적용 가능하다.
(제8 실시 형태)
도 11은, 제8 실시 형태에 의한 증폭 트랜지스터(34)의 구성예를 나타내는 평면도이다. 제8 실시 형태에서는, X-Y면 내에 있어서, 드레인 영역(D) 및 소스 영역(S)의 X방향(채널 길이 방향에 대하여 직교 방향)의 폭이, 보디 영역(BD_1, BD_2)의 X방향의 폭의 합보다 넓다. 따라서, 소스 영역(S)이 게이트 전극(G_1, G_2)의 하부(G1_1, G1_2)의 측면(SF3_1, SF3_2)에 대향하는 위치까지 ±X방향으로 돌출되어 있다. 드레인 영역(D)이 게이트 전극(G_1, G_2)의 하부(G1_1, G1_2)의 측면(SF4_1, SF4_2)에 대향하는 위치까지 X방향으로 돌출되어 있다. 드레인 영역(D) 및 소스 영역(S)의 폭을 넒힘으로써, 드레인 영역(D) 및 소스 영역(S)에의 접촉이 용이해진다.
제8 실시 형태의 기타 구성은, 제7 실시 형태의 대응하는 구성과 마찬가지여도 된다. 따라서, 도 11의 B-B선을 따른 단면은, 도 10b와 동일해도 된다. 도 11의 C-C선을 따른 단면은, 도 8b와 동일해도 된다.
제8 실시 형태에 있어서도, STI(30)가, 소스 영역(S)과 게이트 전극(G_3)의 측면(SF3_3) 사이, 그리고, 드레인 영역(D)과 게이트 전극(G_3)의 측면(SF4_3) 사이에 마련되어 있다. 따라서, 소스 영역(S) 및 드레인 영역(D)이 측면(SF3_3, SF4_3)에 대향해도, 게이트 전극의 기생 용량은 그다지 증대되지는 않는다. 따라서, 제8 실시 형태도, 제1 실시 형태의 효과를 충분히 얻을 수 있다.
또한, 게이트 전극의 하부(G1_3)는, 여기에서는 1개만 나타내었지만, 복수의 하부(1_3)가 게이트 전극(G_1)의 하부(G1_1)와 게이트 전극(G_2)의 하부(G1_2) 사이에 X방향으로 배치되어도 된다.
(제9 실시 형태)
도 12는, 제9 실시 형태에 의한 증폭 트랜지스터(34)의 구성예를 나타내는 평면도이다. 제9 실시 형태에서는, X-Y면 내에 있어서, 게이트 전극(G_1)의 하부(G1_1) 및 게이트 전극(G_2)의 하부(G1_2)의 평면 형상이 반원형이라는 점에서 제3 실시 형태와 다르다. 이 경우, 하부(G1_1)의 측면(SF1_1) 이외의 측면(SF2_1)은, 곡면으로 되어 있으며, 게이트 절연막(20_1)보다도 두꺼운 STI(30)로 피복되어 있다. 하부(G1_2)의 측면(SF1_2) 이외의 측면(SF2_2)도, 곡면으로 되어 있으며, 게이트 절연막(20_1)보다도 두꺼운 STI(30)로 피복되어 있다. 따라서, 제9 실시 형태는, 제3 실시 형태와 마찬가지의 효과를 얻을 수 있다. 제9 실시 형태는, 다른 실시 형태에도 적용할 수 있다.
또한, 제9 실시 형태는, 제1 내지 제8 실시 형태 중 어느 것에 적용해도 된다.
(제3 실시 형태의 제조 방법)
다음으로, 일례로서, 도 6b에 도시한 제3 실시 형태에 의한 증폭 트랜지스터(34)의 제조 방법에 대하여 설명한다.
도 13 내지 도 16은, 제3 실시 형태의 제조 방법의 일례를 나타내는 단면도이다. 도 13 내지 도 16은, 도 6b의 단면에 대응하는 단면을 나타내고 있다.
우선, 반도체 기판(10)의 제1 면(F1) 측에, 예를 들어 P형 웰 확산층을 형성하고, 제1 면(F1) 위에 절연막(151), 하드마스크(HM)의 재료를 퇴적한다. 하드마스크(HM)에는, 예를 들어 실리콘 산화막, 실리콘 질화막 등의 절연막 또는 이들의 적층막이 사용된다.
다음으로, 리소그래피 기술 및 에칭 기술을 이용하여, 하드마스크(HM)의 재료를 트렌치(TR_1, TR_2)의 패턴으로 가공한다.
다음으로, 하드마스크(HM)를 마스크로서 사용하여, 반도체 기판(10)을 에칭하여, 제1 트렌치로서의 트렌치(TR_1, TR_2)를 형성한다. 트렌치(TR_1과 TR_2) 사이의 반도체 기판(10)(웰)이 후에 보디 영역(BD)이 된다. 보디 영역(BD)은, 도 13에 도시한 바와 같이, Z방향으로 돌출하는 Fin 형상으로 성형된다.
다음으로, 트렌치(TR_1, TR_2)의 내벽에 게이트 절연막(20_1, 20_2)을 형성한다. 이에 의해, 도 13에 도시한 구조가 얻어진다.
다음으로, 도 14에 도시한 바와 같이, CVD(Chemical Vapor Deposition)법 등을 이용하여, 트렌치(TR_1, TR_2) 내에 STI(30)의 재료(예를 들어, 실리콘 산화막)를 매립한다. CMP(Chemical Mechanical Polishing)법 등을 이용하여 하드마스크(HM)가 노출될 때까지 STI(30)를 연마하고, 평탄화한다.
다음으로, 리소그래피 기술 및 에칭 기술을 이용하여, 게이트 전극(G_1)의 하부(G1_1) 및 게이트 전극(G_2)의 하부(G1_2)의 패턴으로 STI(30)의 재료를 가공한다. 이에 의해, 도 15에 도시한 바와 같이, 트렌치(TR_1, TR_2) 내의 보디 영역(BD)의 양측의 STI(30)가 역 테이퍼형으로 제거되고, 게이트 전극(G_1, G_2)의 하부(G1_1, G1_2)를 매립하기 위한 제2 트렌치(TR_11, TR_12)가 형성된다. 이때, 채널 영역(CH_1, CH_2)이 있는 보디 영역(BD)의 측면의 게이트 절연막(20_1, 20_2)은 노출된다. 그러나, 그 이외의 보디 영역(BD)의 측면은, 게이트 절연막(20_1, 20_2)보다도 두꺼운 STI(30)로 피복된 상태 그대로이다.
다음으로, 도 16에 도시한 바와 같이, 게이트 전극(G_1, G_2)의 재료(예를 들어, 도프트 폴리실리콘 등의 도전 재료)를 트렌치(TR_11, TR_12) 내에 매립한다. 또한, 리소그래피 기술 및 에칭 기술을 이용하여, 게이트 전극(G_1, G_2)의 재료를 가공한다. 이에 의해, 게이트 전극(G_1, G_2)의 하부(G1_1, G1_2)의 측면(SF1_1, SF1_2)이, 게이트 절연막(20_1, 20_2)을 개재하여 보디 영역(BD)과 면하고, 채널 영역(CH_1, CH_2)에 대향한다. 하부(G1_1, G1_2)의 측면(SF1_1, SF1_2) 이외의 측면(SF2_1 내지 SF4_1, SF2_2 내지 SF4_2)은, STI(30)에 의해 피복된다.
또한, 층간 절연막으로 게이트 전극(G_1, G_2)을 피복함으로써, 도 6b에 도시한 증폭 트랜지스터(34)가 완성된다.
다른 실시 형태에 의한 증폭 트랜지스터(34)는 트렌치 등의 형성 공정에 있어서의 레이아웃 패턴을 변경하면 형성 가능하므로, 여기에서는, 그 제조 방법의 보다 상세한 설명을 생략한다.
도 17 및 도 18은, 본 개시에 의한 화소 어레이부(12)의 레이아웃의 일례를 나타내는 평면도이다. 도 17은, 표면 조사형 CIS의 레이아웃을 나타내고, 도 18은, 이면 조사형 CIS의 레이아웃을 나타낸다.
도 17에 도시한 레이아웃에서는, 각 포토다이오드(31)의 주위에 STI(30)가 마련되어 있으며, 인접하는 포토다이오드 PD를 전기적 및 광학적으로 분리하고 있다. 포토다이오드 PD 간에는, 전송 트랜지스터(32), FD(33), 증폭 트랜지스터(34), 선택 트랜지스터(35) 및 리셋 트랜지스터(36)가 배치되어 있다. 선택 트랜지스터(35)의 일단부는, 화소 출력 배선(44)에 접속되어 있다. 웰 전극(TW)은, 반도체 기판(10)의 웰 확산층에 전기적으로 접속되는 전극이다.
도 18에 도시한 레이아웃에서는, 4개의 포토다이오드(31)가 FD(33), 증폭 트랜지스터(34), 선택 트랜지스터(35) 및 리셋 트랜지스터(36)를 공유하고 있다. 전송 트랜지스터(32)는 4개의 포토다이오드(31)에 축적된 전하를 각각의 타이밍에 FD(33)로 전송하기 위해서, 각 포토다이오드 PD에 대응하여 마련될 수 있다.
본 개시에 의한 Fin형 트랜지스터는, 이와 같은 표면 조사형 CIS 및 이면 조사형 CIS 중 어느 것에도 적용할 수 있다.
<이동체에 대한 응용예>
본 개시에 따른 기술(본 기술)은 다양한 제품에 응용할 수 있다. 예를 들어, 본 개시에 따른 기술은, 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동 이륜차, 자전거, 퍼스널 모빌리티, 비행기, 드론, 선박, 로봇 등의 어떠한 종류의 이동체에 탑재되는 장치로서 실현되어도 된다.
도 19는, 본 개시에 따른 기술이 적용될 수 있는 이동체 제어 시스템의 일례인 차량 제어 시스템의 개략적인 구성예를 나타내는 블록도이다.
차량 제어 시스템(12000)은, 통신 네트워크(12001)를 통해 접속된 복수의 전자 제어 유닛을 구비한다. 도 19에 도시한 예에서는, 차량 제어 시스템(12000)은, 구동계 제어 유닛(12010), 보디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040) 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로컴퓨터(12051), 음성 화상 출력부(12052) 및 차량 탑재 네트워크 I/F(Interface)(12053)가 도시되어 있다.
구동계 제어 유닛(12010)은 각종 프로그램에 따라서 차량의 구동계에 관련된 장치의 동작을 제어한다. 예를 들어, 구동계 제어 유닛(12010)은 내연 기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구 및 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.
보디계 제어 유닛(12020)은 각종 프로그램에 따라서 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들어, 보디계 제어 유닛(12020)은 키리스 엔트리 시스템, 스마트 키 시스템, 파워 윈도우 장치, 또는, 헤드 램프, 백 램프, 브레이크 램프, 방향 지시등 또는 안개등 등의 각종 램프의 제어 장치로서 기능한다. 이 경우, 보디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신되는 전파 또는 각종 스위치의 신호가 입력될 수 있다. 보디계 제어 유닛(12020)은 이들 전파 또는 신호의 입력을 접수하고, 차량의 도어록 장치, 파워 윈도우 장치, 램프 등을 제어한다.
차외 정보 검출 유닛(12030은, 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들어, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은, 촬상부(12031)에 차외의 화상을 촬상시킴과 함께, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 기초하여, 사람, 차량, 장해물, 표지 또는 노면 상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행해도 된다.
촬상부(12031)는 광을 수광하고, 그 광의 수광량에 따른 전기 신호를 출력하는 광 센서이다. 촬상부(12031)는 전기 신호를 화상으로서 출력할 수도 있고, 측거의 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은, 가시광 여도 되고, 적외선 등의 비가시광이어도 된다.
차내 정보 검출 유닛(12040)은, 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들어 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는 예를 들어 운전자를 촬상하는 카메라를 포함하고, 차내 정보 검출 유닛(12040)은, 운전자 상태 검출부(12041)로부터 입력되는 검출 정보에 기초하여, 운전자의 피로 정도 또는 집중 정도를 산출해도 되고, 운전자가 졸고 있지 않는지를 판별해도 된다.
마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차 내외의 정보에 기초하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표값을 연산하고, 구동계 제어 유닛(12010)에 대하여 제어 지령을 출력할 수 있다. 예를 들어, 마이크로컴퓨터(12051)는, 차량의 충돌 회피 또는 충격 완화, 차간 거리에 기초하는 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 레인 일탈 경고 등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차량의 주위 정보에 기초하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함으로써, 운전자의 조작에 따르지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 취득되는 차외의 정보에 기초하여, 보디계 제어 유닛(12030)에 대하여 제어 지령을 출력할 수 있다. 예를 들어, 마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 검지한 선행차 또는 대향차의 위치에 따라서 헤드 램프를 제어하고, 하이 빔을 로우 빔으로 전환하는 등의 눈부심 방지를 도모하는 것을 목적으로 한 협조 제어를 행할 수 있다.
음성 화상 출력부(12052)는 차량의 탑승자 또는 차외에 대하여 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력 장치로 음성 및 화상 중 적어도 한쪽의 출력 신호를 송신한다. 도 19의 예에서는, 출력 장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되어 있다. 표시부(12062)는, 예를 들어 온보드 디스플레이 및 헤드업 디스플레이 중 적어도 하나를 포함하고 있어도 된다.
도 20은, 촬상부(12031)의 설치 위치의 예를 나타내는 도면이다.
도 20에서는, 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104, 12105)를 갖는다.
촬상부(12101, 12102, 12103, 12104, 12105)는, 예를 들어 차량(12100)의 프론트 노즈, 사이드미러, 리어 범퍼, 백 도어 및 차 실내의 프론트 글래스의 상부 등의 위치에 마련된다. 프론트 노즈에 구비되는 촬상부(12101) 및 차 실내의 프론트 글래스의 상부에 구비되는 촬상부(12105)는 주로 차량(12100)의 전방의 화상을 취득한다. 사이드미러에 구비되는 촬상부(12102, 12103)는 주로 차량(12100)의 측방의 화상을 취득한다. 리어 범퍼 또는 백 도어에 구비되는 촬상부(12104)는 주로 차량(12100)의 후방의 화상을 취득한다. 차 실내의 프론트 글래스의 상부에 구비되는 촬상부(12105)는 주로 선행 차량, 또는 보행자, 장해물, 신호기, 교통 표지 또는 차선 등의 검출에 사용된다.
또한, 도 20에는, 촬상부(12101 내지 12104)의 촬영 범위의 일례가 도시되어 있다. 촬상 범위(12111)는 프론트 노즈에 마련된 촬상부(12101)의 촬상 범위를 나타내고, 촬상 범위(12112, 12113)는 각각 사이드미러에 마련된 촬상부(12102, 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는 리어 범퍼 또는 백 도어에 마련된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들어, 촬상부(12101 내지 12104)에서 촬상된 화상 데이터가 중첩됨으로써, 차량(12100)을 상방에서 본 부감 화상이 얻어진다.
촬상부(12101 내지 12104)의 적어도 하나는, 거리 정보를 취득하는 기능을 갖고 있어도 된다. 예를 들어, 촬상부(12101 내지 12104) 중 적어도 하나는, 복수의 촬상 소자로 이루어지는 스테레오 카메라여도 되고, 위상차 검출용 화소를 갖는 촬상 소자여도 된다.
예를 들어, 마이크로컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에 있어서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대 속도)를 구함으로써, 특히 차량(12100)의 진행로 상에 있는 가장 가까운 입체물이고, 차량(12100)과 대략 동일한 방향으로 소정의 속도(예를 들어, 0㎞/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로컴퓨터(12051)는, 선행차의 앞쪽에 미리 확보해야 할 차간 거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함함)나 자동 가속 제어(추종 발진 제어도 포함함) 등을 행할 수 있다. 이와 같이 운전자의 조작에 따르지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
예를 들어, 마이크로컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 입체물에 관한 입체물 데이터를, 2륜차, 보통차량, 대형차량, 보행자, 전신주 등 그 밖의 입체물로 분류하여 추출하고, 장해물의 자동 회피에 사용할 수 있다. 예를 들어, 마이크로컴퓨터(12051)는, 차량(12100)의 주변 장해물을, 차량(12100)의 드라이버가 시인 가능한 장해물과 시인 곤란한 장해물로 식별한다. 그리고, 마이크로컴퓨터(12051)는, 각 장해물과의 충돌의 위험도를 나타내는 충돌 리스크를 판단하여, 충돌 리스크가 설정값 이상으로 충돌 가능성이 있는 상황일 때에는, 오디오 스피커(12061)나 표시부(12062)를 통해 드라이버에게 경보를 출력하는 것이나, 구동계 제어 유닛(12010)을 통해 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수 있다.
촬상부(12101 내지 12104) 중 적어도 하나는, 적외선을 검출하는 적외선 카메라여도 된다. 예를 들어, 마이크로컴퓨터(12051)는, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재하는지 여부를 판정함으로써 보행자를 인식할 수 있다. 이러한 보행자의 인식은, 예를 들어 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에 있어서의 특징점을 추출하는 수순과, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지 여부를 판별하는 수순에 의해 행해진다. 마이크로컴퓨터(12051)가, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재한다고 판정하고, 보행자를 인식하면, 음성 화상 출력부(12052)는 당해 인식된 보행자에게 강조를 위한 사각형 윤곽선을 중첩 표시하도록, 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는 보행자를 나타내는 아이콘 등을 원하는 위치에 표시하도록 표시부(12062)를 제어해도 된다.
이상, 본 개시에 따른 기술이 적용될 수 있는 차량 제어 시스템의 일례에 대하여 설명하였다. 본 개시에 따른 고체 촬상 소자는, 이상 설명한 구성 중, 예를 들어 촬상부(12031)에 적용될 수 있다.
또한, 본 기술은, 이하와 같은 구성을 취할 수 있다.
(1)
입사한 광을 광전 변환하는 복수의 화소를 구비한 고체 촬상 소자이며,
상기 복수의 화소가 마련된 기판과,
상기 복수의 화소의 각각에 마련되고, 상기 기판의 제1 면으로부터 해당 제1 면에 대하여 반대측의 해당 기판의 제2 면을 향하는 제1 방향으로 매립된 제1 게이트 전극 부분을 구비하는 제1 트랜지스터와,
상기 기판 중 상기 제1 트랜지스터의 채널이 형성되는 활성 영역과 해당 활성 영역에 대향하는 상기 제1 게이트 전극 부분의 제1 측면 사이에 마련된 제1 게이트 절연막과,
상기 제1 측면 이외의 상기 제1 게이트 전극 부분의 제2 측면에 마련되고, 상기 제1 게이트 절연막보다도 두꺼운 제1 절연막을 구비하고,
상기 기판의 상기 제1 면으로부터 상기 제2 면으로의 상기 제1 절연막의 깊이는, 상기 제1 게이트 전극 부분의 깊이와 거의 동일하거나, 또는 그보다도 깊고,
상기 제1 방향의 단면에 있어서, 상기 제1 게이트 전극 부분의 상면의 폭은, 해당 제1 게이트 전극 부분의 저면의 폭보다도 넓은, 고체 촬상 소자.
(2)
상기 제1 트랜지스터는, 상기 기판의 상기 제1 면으로부터 상기 제2 면을 향해 매립되고, 상기 제1 게이트 전극 부분과 전기적으로 접속되어 있는 제2 게이트 전극 부분을 더 구비하고, 상기 제1 게이트 전극 부분과 상기 제2 게이트 전극 부분은, 상기 활성 영역을 사이에 두고 서로 대향하고 있으며,
상기 활성 영역과 상기 제2 게이트 전극 부분 사이에 마련된 제2 게이트 절연막을 더 구비하는, (1)에 기재된 고체 촬상 소자.
(3)
상기 제1 트랜지스터는, 상기 제1 게이트 전극 부분과 상기 제2 게이트 전극 부분 사이의 상기 활성 영역의 상면 위에 마련되고, 상기 제1 게이트 전극 부분과 상기 제2 게이트 전극 부분 사이를 접속하는 상부 게이트 전극 부분을 더 구비하고,
상기 활성 영역의 상면과 상기 상부 게이트 전극 부분 사이에 마련된 상부 게이트 절연막을 더 구비하는, (2)에 기재된 고체 촬상 소자.
(4)
상기 기판의 제1 면에 대하여 대략 평행면 내에 있어서 상기 제1 트랜지스터의 채널 길이 방향에 대하여 대략 수직 방향을 제1 방향으로 하면, 상기 제1 방향에 있어서의 상기 제1 트랜지스터의 소스 또는 드레인의 폭은, 상기 제1 방향에 있어서의 상기 활성 영역의 폭과 거의 동등한, (3)에 기재된 고체 촬상 소자.
(5)
상기 기판의 제1 면에 대하여 대략 평행면 내에 있어서 상기 제1 트랜지스터의 채널 길이 방향에 대하여 대략 수직 방향을 제1 방향으로 하면, 상기 제1 방향에 있어서의 상기 제1 트랜지스터의 소스 또는 드레인의 폭은, 상기 제1 방향에 있어서의 상기 활성 영역의 폭보다도 넓고,
상기 제1 트랜지스터의 소스 또는 드레인과 상기 제1 게이트 전극 부분 사이에 마련되고, 상기 제1 게이트 절연막보다도 두꺼운 제2 절연막을 더 구비하는, (3)에 기재된 고체 촬상 소자.
(6)
상기 상부 게이트 전극 부분은, 상기 제1 트랜지스터의 소스 또는 드레인의 상방에는 마련되어 있지 않은, (4) 또는 (5)에 기재된 고체 촬상 소자.
(7)
상기 제1 트랜지스터는,
상기 기판의 상기 제1 면으로부터 상기 제2 면을 향해 매립된 제2 게이트 전극 부분과, 상기 기판의 상기 제1 면으로부터 상기 제2 면을 향해 매립되고, 상기 제1 게이트 전극 부분과 상기 제2 게이트 전극 부분 사이에 마련되고, 상기 제1 및 제2 게이트 전극 부분과 전기적으로 접속되어 있는 제3 게이트 전극 부분을 더 구비하고,
상기 제1 게이트 전극 부분과 상기 제3 게이트 전극 부분은, 상기 활성 영역 중 제1 활성 영역 부분을 사이에 두고 서로 대향하고 있으며,
상기 제2 게이트 전극 부분과 상기 제3 게이트 전극 부분은, 상기 활성 영역 중 제2 활성 영역 부분을 사이에 두고 서로 대향하고 있으며,
상기 제2 활성 영역 부분과 상기 제2 게이트 전극 부분 사이에 마련된 제2 게이트 절연막과,
상기 제1 활성 영역 부분과 상기 제3 게이트 전극 부분 사이에 마련된 제3 게이트 절연막과,
상기 제2 활성 영역 부분과 상기 제3 게이트 전극 부분 사이에 마련된 제4 게이트 절연막을 더 구비하는, (1)에 기재된 고체 촬상 소자.
(8)
상기 제1 트랜지스터는,
상기 기판의 상기 제1 면으로부터 상기 제2 면을 향해 매립된 제2 게이트 전극 부분과, 상기 기판의 상기 제1 면으로부터 상기 제2 면을 향해 매립되고, 상기 제1 게이트 전극 부분과 상기 제2 게이트 전극 부분 사이에 마련되고, 상기 제1 및 제2 게이트 전극 부분과 전기적으로 접속되어 있는 복수의 제3 게이트 전극 부분을 더 구비하는, (1)에 기재된 고체 촬상 소자.
(9)
상기 제1 트랜지스터는, 상기 제1 및 제2 활성 영역의 상면 위에 마련되고, 상기 제1 내지 제3 게이트 전극 부분을 접속하는 상부 게이트 전극 부분을 더 구비하고,
상기 제1 및 제2 활성 영역의 상면과 상기 상부 게이트 전극 부분 사이에 마련된 상부 게이트 절연막을 더 구비하는, (7)에 기재된 고체 촬상 소자.
(10)
상기 기판의 제1 면에 대하여 대략 평행면 내에 있어서 상기 제1 트랜지스터의 채널 길이 방향에 대하여 대략 수직 방향을 제1 방향으로 하면, 상기 제1 방향에 있어서의 상기 상부 게이트 전극 부분의 폭은, 상기 제1 방향에 있어서의 상기 제1 및 제2 활성 영역의 폭의 합보다도 넓은, (9)에 기재된 고체 촬상 소자.
(11)
상기 제1 게이트 절연막의 두께는 1㎚ 이상, 20㎚ 미만이고,
상기 제1 절연막의 두께는 20㎚ 이상인, (1) 내지 (10) 중 어느 한 항에 기재된 고체 촬상 소자.
(12)
상기 기판의 상기 제1 면으로부터 상기 제2 면을 향하는 방향의 단면에 있어서, 상기 활성 영역의 상면의 폭은, 해당 활성 영역의 저면의 폭보다도 좁은, (1) 내지 (11) 중 어느 한 항에 기재된 고체 촬상 소자.
(13)
상기 제1 트랜지스터의 채널 길이는 200㎚ 이상인, (1) 내지 (12) 중 어느 한 항에 기재된 고체 촬상 소자.
(14)
상기 제1 방향에 있어서의 상기 활성 영역의 상면의 폭은 20㎚ 이상, 200㎚ 이하인, (4) 또는 (5)에 기재된 고체 촬상 소자.
(15)
상기 기판의 상기 제1 면으로부터 상기 제1 게이트 전극 부분의 저면까지의 깊이는 100㎚ 이상인, (1) 내지 (14) 중 어느 한 항에 기재된 고체 촬상 소자.
(16)
상기 제1 트랜지스터는, 상기 화소의 포토다이오드에 축적된 신호 전하를 증폭시키는 증폭 트랜지스터에 적용되는, (1) 내지 (15) 중 어느 한 항에 기재된 고체 촬상 소자.
(17)
상기 제1 트랜지스터는, 상기 화소의 포토다이오드에 축적된 신호 전하를 전송하는 전송 트랜지스터, 상기 포토다이오드의 신호 전하를 배제하는 리셋 트랜지스터, 상기 화소를 수직 신호선에 선택적으로 접속하는 선택 트랜지스터 중 적어도 하나에 적용되는, (1) 내지 (16) 중 어느 한 항에 기재된 고체 촬상 소자.
(18)
입사한 광을 광전 변환하는 복수의 화소를 구비한 고체 촬상 소자의 제조 방법이며,
기판의 제1 면에 제1 트렌치를 형성하고,
상기 제1 트렌치의 내벽에 게이트 절연막을 형성하고,
상기 제1 트렌치 내에 소자 분리막을 매립하고,
상기 제1 트렌치의 내벽 중 채널이 형성되는 채널 영역에 있는 상기 게이트 절연막이 노출되도록, 상기 소자 분리막을 가공하여 제2 트렌치를 형성하고,
상기 제2 트렌치 내에 게이트 전극을 매립하는 것을 구비하는 고체 촬상 소자의 제조 방법.
또한, 본 개시는, 상술한 실시 형태에 한정되는 것은 아니고, 본 개시의 요지를 일탈하지 않는 범위에 있어서 다양한 변경이 가능하다. 또한, 본 명세서에 기재된 효과는 어디까지나 예시이고 한정하는 것은 아니며, 다른 효과가 있어도 된다.
11: 고체 촬상 소자
10: 반도체 기판
G: 게이트 전극
S: 소스 영역
D: 드레인 영역
20: 게이트 절연막
TR: 트렌치
BD: 보디 영역
G1: 하부
G2: 상부
30: STI
21: 화소
31: PD
32: 전송 트랜지스터
33: FD
34: 증폭 트랜지스터
35: 선택 트랜지스터
36: 리셋 트랜지스터

Claims (18)

  1. 입사한 광을 광전 변환하는 복수의 화소를 구비한 고체 촬상 소자이며,
    상기 복수의 화소가 마련된 기판과,
    상기 복수의 화소의 각각에 마련되고, 상기 기판의 제1 면으로부터 해당 제1 면에 대하여 반대측의 해당 기판의 제2 면을 향하는 제1 방향으로 매립된 제1 게이트 전극 부분을 구비하는 제1 트랜지스터와,
    상기 기판 중 상기 제1 트랜지스터의 채널이 형성되는 활성 영역과 해당 활성 영역에 대향하는 상기 제1 게이트 전극 부분의 제1 측면 사이에 마련된 제1 게이트 절연막과,
    상기 제1 측면 이외의 상기 제1 게이트 전극 부분의 제2 측면에 마련되고, 상기 제1 게이트 절연막보다도 두꺼운 제1 절연막을 구비하고,
    상기 기판의 상기 제1 면으로부터 상기 제2 면으로의 상기 제1 절연막의 깊이는, 상기 제1 게이트 전극 부분의 깊이와 거의 동일하거나, 또는 그보다도 깊고,
    상기 제1 방향의 단면에 있어서, 상기 제1 게이트 전극 부분의 상면의 폭은, 해당 제1 게이트 전극 부분의 저면의 폭보다도 넓은, 고체 촬상 소자.
  2. 제1항에 있어서,
    상기 제1 트랜지스터는, 상기 기판의 상기 제1 면으로부터 상기 제2 면을 향해 매립되고, 상기 제1 게이트 전극 부분과 전기적으로 접속되어 있는 제2 게이트 전극 부분을 더 구비하고, 상기 제1 게이트 전극 부분과 상기 제2 게이트 전극 부분은, 상기 활성 영역을 사이에 두고 서로 대향하고 있으며,
    상기 활성 영역과 상기 제2 게이트 전극 부분 사이에 마련된 제2 게이트 절연막을 더 구비하는, 고체 촬상 소자.
  3. 제2항에 있어서,
    상기 제1 트랜지스터는, 상기 제1 게이트 전극 부분과 상기 제2 게이트 전극 부분 사이의 상기 활성 영역의 상면 위에 마련되고, 상기 제1 게이트 전극 부분과 상기 제2 게이트 전극 부분 사이를 접속하는 상부 게이트 전극 부분을 더 구비하고,
    상기 활성 영역의 상면과 상기 상부 게이트 전극 부분 사이에 마련된 상부 게이트 절연막을 더 구비하는, 고체 촬상 소자.
  4. 제3항에 있어서,
    상기 기판의 제1 면에 대하여 대략 평행면 내에 있어서 상기 제1 트랜지스터의 채널 길이 방향에 대하여 대략 수직 방향을 제1 방향으로 하면, 상기 제1 방향에 있어서의 상기 제1 트랜지스터의 소스 또는 드레인의 폭은, 상기 제1 방향에 있어서의 상기 활성 영역의 폭과 거의 동등한, 고체 촬상 소자.
  5. 제3항에 있어서,
    상기 기판의 제1 면에 대하여 대략 평행면 내에 있어서 상기 제1 트랜지스터의 채널 길이 방향에 대하여 대략 수직 방향을 제1 방향으로 하면, 상기 제1 방향에 있어서의 상기 제1 트랜지스터의 소스 또는 드레인의 폭은, 상기 제1 방향에 있어서의 상기 활성 영역의 폭보다도 넓고,
    상기 제1 트랜지스터의 소스 또는 드레인과 상기 제1 게이트 전극 부분 사이에 마련되고, 상기 제1 게이트 절연막보다도 두꺼운 제2 절연막을 더 구비하는, 고체 촬상 소자.
  6. 제4항에 있어서,
    상기 상부 게이트 전극 부분은, 상기 제1 트랜지스터의 소스 또는 드레인의 상방에는 마련되어 있지 않은, 고체 촬상 소자.
  7. 제1항에 있어서,
    상기 제1 트랜지스터는,
    상기 기판의 상기 제1 면으로부터 상기 제2 면을 향해 매립된 제2 게이트 전극 부분과, 상기 기판의 상기 제1 면으로부터 상기 제2 면을 향해 매립되고, 상기 제1 게이트 전극 부분과 상기 제2 게이트 전극 부분 사이에 마련되고, 상기 제1 및 제2 게이트 전극 부분과 전기적으로 접속되어 있는 제3 게이트 전극 부분을 더 구비하고,
    상기 제1 게이트 전극 부분과 상기 제3 게이트 전극 부분은, 상기 활성 영역 중 제1 활성 영역 부분을 사이에 두고 서로 대향하고 있으며,
    상기 제2 게이트 전극 부분과 상기 제3 게이트 전극 부분은, 상기 활성 영역 중 제2 활성 영역 부분을 사이에 두고 서로 대향하고 있으며,
    상기 제2 활성 영역 부분과 상기 제2 게이트 전극 부분 사이에 마련된 제2 게이트 절연막과,
    상기 제1 활성 영역 부분과 상기 제3 게이트 전극 부분 사이에 마련된 제3 게이트 절연막과,
    상기 제2 활성 영역 부분과 상기 제3 게이트 전극 부분 사이에 마련된 제4 게이트 절연막을 더 구비하는, 고체 촬상 소자.
  8. 제1항에 있어서,
    상기 제1 트랜지스터는,
    상기 기판의 상기 제1 면으로부터 상기 제2 면을 향해 매립된 제2 게이트 전극 부분과, 상기 기판의 상기 제1 면으로부터 상기 제2 면을 향해 매립되고, 상기 제1 게이트 전극 부분과 상기 제2 게이트 전극 부분 사이에 마련되고, 상기 제1 및 제2 게이트 전극 부분과 전기적으로 접속되어 있는 복수의 제3 게이트 전극 부분을 더 구비하는, 고체 촬상 소자.
  9. 제7항에 있어서,
    상기 제1 트랜지스터는, 상기 제1 및 제2 활성 영역의 상면 위에 마련되고, 상기 제1 내지 제3 게이트 전극 부분을 접속하는 상부 게이트 전극 부분을 더 구비하고,
    상기 제1 및 제2 활성 영역의 상면과 상기 상부 게이트 전극 부분 사이에 마련된 상부 게이트 절연막을 더 구비하는, 고체 촬상 소자.
  10. 제9항에 있어서,
    상기 기판의 제1 면에 대하여 대략 평행면 내에 있어서 상기 제1 트랜지스터의 채널 길이 방향에 대하여 대략 수직 방향을 제1 방향으로 하면, 상기 제1 방향에 있어서의 상기 상부 게이트 전극 부분의 폭은, 상기 제1 방향에 있어서의 상기 제1 및 제2 활성 영역의 폭의 합보다도 넓은, 고체 촬상 소자.
  11. 제1항에 있어서,
    상기 제1 게이트 절연막의 두께는 1㎚ 이상, 20㎚ 미만이고,
    상기 제1 절연막의 두께는 20㎚ 이상인, 고체 촬상 소자.
  12. 제1항에 있어서,
    상기 기판의 상기 제1 면으로부터 상기 제2 면을 향하는 방향의 단면에 있어서, 상기 활성 영역의 상면의 폭은, 해당 활성 영역의 저면의 폭보다도 좁은, 고체 촬상 소자.
  13. 제1항에 있어서,
    상기 제1 트랜지스터의 채널 길이는 200㎚ 이상인, 고체 촬상 소자.
  14. 제4항에 있어서,
    상기 제1 방향에 있어서의 상기 활성 영역의 상면의 폭은 20㎚ 이상, 200㎚ 이하인, 고체 촬상 소자.
  15. 제1항에 있어서,
    상기 기판의 상기 제1 면으로부터 상기 제1 게이트 전극 부분의 저면까지의 깊이는 100㎚ 이상인, 고체 촬상 소자.
  16. 제1항에 있어서,
    상기 제1 트랜지스터는, 상기 화소의 포토다이오드에 축적된 신호 전하를 증폭시키는 증폭 트랜지스터에 적용되는, 고체 촬상 소자.
  17. 제1항에 있어서,
    상기 제1 트랜지스터는, 상기 화소의 포토다이오드에 축적된 신호 전하를 전송하는 전송 트랜지스터, 상기 포토다이오드의 신호 전하를 배제하는 리셋 트랜지스터, 상기 화소를 수직 신호선에 선택적으로 접속하는 선택 트랜지스터 중 적어도 하나에 적용되는, 고체 촬상 소자.
  18. 입사한 광을 광전 변환하는 복수의 화소를 구비한 고체 촬상 소자의 제조 방법이며,
    기판의 제1 면에 제1 트렌치를 형성하고,
    상기 제1 트렌치의 내벽에 게이트 절연막을 형성하고,
    상기 제1 트렌치 내에 소자 분리막을 매립하고,
    상기 제1 트렌치의 내벽 중 채널이 형성되는 채널 영역에 있는 상기 게이트 절연막이 노출되도록, 상기 소자 분리막을 가공해서 제2 트렌치를 형성하고,
    상기 제2 트렌치 내에 게이트 전극을 매립하는 것을 구비하는 고체 촬상 소자의 제조 방법.
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