KR20220100581A - 반도체 장치 및 반도체 장치의 제조 방법, 촬상 장치 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법, 촬상 장치 Download PDF

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나오히코 키미즈카
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

트랜지스터 특성의 편차를 억제할 수 있는 반도체 장치 및 반도체 장치의 제조 방법, 촬상 장치를 제공한다. 반도체 장치는 반도체 기판과, 반도체 기판의 제1 주면측에 마련된 전계효과 트랜지스터를 구비한다. 전계효과 트랜지스터는 채널이 형성되는 반도체 영역과, 반도체 영역을 덮는 게이트 전극과, 반도체 영역과 게이트 전극 사이에 배치된 게이트 절연막을 가진다. 반도체 영역은 상면과, 게이트 전극의 게이트 폭 방향에서 상면의 일방의 측에 위치하는 제1 측면을 가진다. 게이트 전극은 상면과 게이트 절연막을 통하여 마주보는 제1 부위와, 제1 측면과 게이트 절연막을 통하여 마주보는 제2 부위를 가진다. 게이트 전극의 게이트 길이 방향의 적어도 일단에서, 제1 부위의 제1 단면과 제2 부위의 제2 단면은 동일평면이다.

Description

반도체 장치 및 반도체 장치의 제조 방법, 촬상 장치
본 개시는 반도체 장치 및 반도체 장치의 제조 방법, 촬상 장치에 관한 것이다.
CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서에 이용되는 반도체 장치로서, 비평면 트랜지스터가 알려져 있다(예를 들면, 특허문헌 1 참조).
일본 특개2006-121093호 공보
특허문헌 1에 개시된 비평면 트랜지스터의 게이트 전극은 수평 게이트 전극과, 수평 게이트 전극에 연결된 수직 게이트 전극을 가진다. 수직 게이트 전극은 반도체 기판층에 마련된 리세스에 게이트 전극 물질이 매입됨으로써 형성된다. 수평 게이트 전극은 마스크 패턴을 이용하여 게이트 전극 물질이 에칭됨으로써 형성된다. 수직 게이트 전극의 형상과 배치는 리세스에 의존하고, 수평 게이트 전극의 형상과 배치는 리세스와는 다른 마스크 패턴에 의존하기 때문에, 수직 게이트 전극과 수평 게이트 전극 사이에 위치 벗어남이 생길 가능성이 있다.
비평면 트랜지스터의 드레인 영역(또는, 소스 영역)은, 수평 게이트 전극을 마스크로 이용한 이온 주입에 의해, 자기 정합적으로 형성된다. 이 때문에, 수평 게이트 전극과 드레인 영역(또는, 소스 영역) 사이에는 위치 벗어남은 생기지 않는다. 그러나, 이 이온 주입의 마스크로 수직 게이트 전극은 이용되지 않는다. 이 때문에, 수평 게이트 전극과 수직 게이트 전극 사이에 위치 벗어남이 생기면, 수직 게이트 전극과 드레인 영역(또는, 소스 영역) 사이의 거리가 흐트러질 가능성이 있다.
수직 게이트 전극과 드레인 영역(또는, 소스 영역) 사이의 거리가 흐트러지면, 게이트-드레인 사이 용량(Cgd) 등의 트랜지스터 특성이 흐트러지고, CMOS 이미지 센서의 성능이 저하될 가능성이 있다.
본 개시는 이와 같은 사정을 감안하여 이루어진 것으로, 트랜지스터 특성의 편차를 억제할 수 있는 반도체 장치 및 반도체 장치의 제조 방법, 촬상 장치를 제공하는 것을 목적으로 한다.
본 개시의 한 양태에 관한 반도체 장치는 반도체 기판과, 상기 반도체 기판의 제1 주면측에 마련된 전계효과 트랜지스터를 구비한다. 상기 전계효과 트랜지스터는 채널이 형성되는 반도체 영역과, 상기 반도체 영역을 덮는 게이트 전극과, 상기 반도체 영역과 상기 게이트 전극 사이에 배치된 게이트 절연막을 가진다. 상기 반도체 영역은 상면(上面)과, 상기 게이트 전극의 게이트 폭 방향에서 상기 상면의 일방의 측에 위치하는 제1 측면을 가진다. 상기 게이트 전극은 상기 상면과 상기 게이트 절연막을 통하여 마주보는 제1 부위와, 상기 제1 측면과 상기 게이트 절연막을 통하여 마주보는 제2 부위를 가진다. 상기 게이트 전극의 게이트 길이 방향의 적어도 일단에서, 상기 제1 부위의 제1 단면과 상기 제2 부위의 제2 단면은 동일평면(面一)이다.
이에 의하면, 게이트 전극의 게이트 길이 방향의 일단에서, 제1 부위의 제1 단면(端面)의 위치와 제2 부위의 제2 단면의 위치가 갖추어진다. 이에 의해, 반도체 장치는 제1 부위를 마스크로 이용하여 형성되는 드레인 영역(또는, 소스 영역)과, 제2 부위 사이의 거리의 편차를 억제할 수 있다. 이에 의해, 반도체 장치는 게이트-드레인 사이 용량(Cgd) 등의 트랜지스터 특성의 편차를 억제할 수 있다.
본 개시의 한 양태에 관한 반도체 장치의 제조 방법은 반도체 기판의 제1 주면측에 전계효과 트랜지스터를 구비하는 반도체 장치의 제조 방법으로서, 상기 반도체 기판의 상기 제1 주면측을 에칭하여, 상기 전계효과 트랜지스터의 채널이 되는 반도체 영역에 인접하는 위치에 제1 트렌치를 형성하는 공정과, 상기 반도체 영역의 상면과, 상기 반도체 영역에서 상기 제1 트렌치에 면하는 제1 측면에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막이 형성된 상기 제1 주면측에 전극 부재를 형성하여 상기 제1 트렌치를 매입하는 공정과, 상기 전극 부재를 에칭하여 게이트 전극을 형성하는 공정을 포함한다. 상기 게이트 전극은 상기 상면과 상기 게이트 절연막을 통하여 마주보는 제1 부위와, 상기 제1 트렌치에 배치되고, 상기 제1 측면과 상기 게이트 절연막을 통하여 마주보는 제2 부위를 가진다. 상기 게이트 전극을 형성하는 공정에서는, 상기 게이트 전극의 게이트 길이 방향의 적어도 일단에서, 상기 제1 부위의 제1 단면과 상기 제2 부위의 제2 단면이 동일평면이 되도록 상기 전극 부재를 에칭한다.
이에 의하면, 게이트 전극의 게이트 길이 방향의 일단에서, 제1 부위의 제1 단면의 위치와 제2 부위의 제2 단면의 위치가 갖추어진다. 이에 의해, 상기 제조 방법은 드레인 영역(또는, 소스 영역)과 제2 부위(32) 사이의 거리의 편차가 억제되고, Cgd 등의 트랜지스터 특성의 편차가 억제된 반도체 장치를 제조할 수 있다.
본 개시의 한 양태에 관한 촬상 장치는 광전 변환 소자와, 상기 광전 변환 소자에서 광전 변환된 전기 신호를 전송하기 위한 반도체 장치를 구비한다. 상기 반도체 장치는 반도체 기판과, 상기 반도체 기판의 제1 주면측에 마련된 전계효과 트랜지스터를 구비한다. 상기 전계효과 트랜지스터는 채널이 형성되는 반도체 영역과, 상기 반도체 영역을 덮는 게이트 전극과, 상기 반도체 영역과 상기 게이트 전극 사이에 배치된 게이트 절연막을 가진다. 상기 반도체 영역은 상면과, 상기 게이트 전극의 게이트 폭 방향에서 상기 상면의 일방의 측에 위치하는 제1 측면을 가진다. 상기 게이트 전극은 상기 상면과 상기 게이트 절연막을 통하여 마주보는 제1 부위와, 상기 제1 측면과 상기 게이트 절연막을 통하여 마주보는 제2 부위를 가진다. 상기 게이트 전극의 게이트 길이 방향의 적어도 일단에서, 상기 제1 부위의 제1 단면과 상기 제2 부위의 제2 단면은 동일평면이다.
이에 의하면, 반도체 장치는 게이트-드레인 사이 용량(Cgd) 등의 트랜지스터 특성의 편차를 억제할 수 있다. 촬상 장치는 이 반도체 장치의 전계효과 트랜지스터를 전기 신호를 증폭하는 증폭 트랜지스터에 이용함에 의해, 전하의 변환 효율의 편차를 억제할 수 있다. 이에 의해, 촬상 장치는 예를 들어 픽스드(고정) 패턴 노이즈를 저감하는 등 촬상 성능을 향상시킬 수 있다.
도 1은 본 개시의 실시 형태 1에 관한 촬상 장치의 구성례를 도시하는 도면.
도 2는 본 개시의 실시 형태 1에 관한 화소의 구성례를 도시하는 회로도.
도 3은 본 개시의 실시 형태 1에 관한 차동형의 판독 회로의 구성례를 도시하는 회로도.
도 4a는 본 개시의 실시 형태 1에 관한 반도체 장치의 구성례를 도시하는 평면도.
도 4b는 본 개시의 실시 형태 1에 관한 반도체 장치의 구성례를 도시하는 단면도.
도 4c는 본 개시의 실시 형태 1에 관한 반도체 장치의 구성례를 도시하는 단면도.
도 4d는 본 개시의 실시 형태 1에 관한 반도체 장치의 구성례를 도시하는 단면도.
도 5a는 본 개시의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면.
도 5b는 본 개시의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면.
도 5c는 본 개시의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면.
도 6a는 본 개시의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면.
도 6b는 본 개시의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면.
도 6c는 본 개시의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면.
도 7a는 본 개시의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면.
도 7b는 본 개시의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면.
도 7c는 본 개시의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면.
도 8a는 본 개시의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면.
도 8b는 본 개시의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면.
도 8c는 본 개시의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면.
도 9a는 본 개시의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면.
도 9b는 본 개시의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면.
도 9c는 본 개시의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면.
도 10a는 본 개시의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면.
도 10b는 본 개시의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면.
도 10c는 본 개시의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면.
도 11a는 본 개시의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면.
도 11b는 본 개시의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면.
도 11c는 본 개시의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면.
도 12a는 본 개시의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면.
도 12b는 본 개시의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면.
도 12c는 본 개시의 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 도면.
도 13a는 본 개시의 실시 형태 2에 관한 반도체 장치의 구성례를 도시하는 평면도.
도 13b는 본 개시의 실시 형태 2에 관한 반도체 장치의 구성례를 도시하는 단면도.
도 13c는 본 개시의 실시 형태 2에 관한 반도체 장치의 구성례를 도시하는 단면도.
도 14a는 본 개시의 실시 형태 2에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 14b는 본 개시의 실시 형태 2에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 15a는 본 개시의 실시 형태 2에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 15b는 본 개시의 실시 형태 2에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 16a는 본 개시의 실시 형태 3에 관한 반도체 장치의 구성례를 도시하는 평면도.
도 16b는 본 개시의 실시 형태 3에 관한 반도체 장치의 구성례를 도시하는 단면도.
도 16c는 본 개시의 실시 형태 3에 관한 반도체 장치의 구성례를 도시하는 단면도.
도 17a는 본 개시의 실시 형태 3에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 17b는 본 개시의 실시 형태 3에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 18a는 본 개시의 실시 형태 3에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 18b는 본 개시의 실시 형태 3에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 19a는 본 개시의 실시 형태 3에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 19b는 본 개시의 실시 형태 3에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 20a는 본 개시의 실시 형태 3에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 20b는 본 개시의 실시 형태 3에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 21a는 본 개시의 실시 형태 3에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 21b는 본 개시의 실시 형태 3에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 22a는 본 개시의 실시 형태 3에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 22b는 본 개시의 실시 형태 3에 관한 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
이하에서, 도면을 참조하여 본 개시의 실시 형태를 설명한다. 이하의 설명에서 참조하는 도면의 기재에서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙이고 있다. 단, 도면은 모식적인 것이고, 두께와 평면 치수의 관계, 각 층의 두께의 비율 등은 현실의 것과는 다른 것에 유의해야 한다. 따라서, 구체적인 두께나 치수는 이하의 설명을 참작하여 판단해야 할 것이다. 또한, 도면 상호간에서도 서로의 치수의 관계나 비율이 다른 부분이 포함되어 있는 것은 물론이다.
이하의 설명에서의 상하 등의 방향의 정의는 단지 설명의 편의상의 정의로서, 본 개시의 기술적 사상을 한정하는 것이 아니다. 예를 들면, 대상을 90° 회전하여 관찰하면 상하는 좌우로 변환하여 읽혀지고, 180° 회전하여 관찰하면 상하는 반전하여 읽혀지는 것은 물론이다.
이하의 설명에서는, X축 방향, Y축 방향 및 Z축 방향의 문구를 이용하여, 방향을 설명하는 경우가 있다. 예를 들면, X축 방향 및 Y축 방향은, 반도체 기판(10)의 표면(10a)에 평행한 방향이다. X축 방향은 게이트 전극(30)의 게이트 길이 방향이고, Y축 방향은 게이트 전극(30)의 게이트 폭 방향이다. X축 방향 및 Y축 방향을 수평 방향이라고도 한다. Z축 방향은 반도체 기판(10)의 표면(10a)과 수직으로 교차하는 방향이다. X축 방향, Y축 방향 및 Z축 방향은 서로 직교한다.
이하의 설명에서는, 제1 도전형이 N형, 제2 도전형이 P형인 경우에 관해 예시적으로 설명한다. 그렇지만, 도전형을 반대의 관계로 선택하여, 제1 도전형을 P형, 제2 도전형을 N형으로 해도 상관 없다.
<실시 형태 1>
(촬상 장치의 구성례)
도 1은 본 개시의 실시 형태 1에 관한 촬상 장치(200)의 구성례를 도시하는 도면이다. 도 1에 도시하는 바와 같이, 촬상 장치(200)는 예를 들어 CMOS(Complementary Metal Oxide Semiconductor)를 이용한 이미지 센서(이하, CMOS 이미지 센서)이다. 촬상 장치(200)는 광학 렌즈계(도시 생략)를 통하여 피사체로부터의 입사광(상광)을 취입하여, 촬상면상에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여, 화소 신호로서 출력한다.
도 1에서, 촬상 장치(200)는 화소 어레이부(211), 수직 구동부(212), 칼럼 판독 회로부(213), 칼럼 신호 처리부(214), 수평 구동부(215), 시스템 제어부(216), 신호 처리부(217) 및 데이터 격납부(218)를 구비한다.
화소 어레이부(211), 수직 구동부(212), 칼럼 판독 회로부(213), 칼럼 신호 처리부(214), 수평 구동부(215), 시스템 제어부(216), 신호 처리부(217) 및 데이터 격납부(218)는 동일한 반도체 기판(칩) 또는 전기적으로 접속된 복수의 적층 반도체 기판(칩)상에 형성되어 있다. 화소 어레이부(211)에는, 화소가 행렬형상으로 2차원 배치되어 있다. 화소는 입사광량에 응한 전하량을 광전 변환하여 내부에 축적하고, 전기 신호로서 출력을 행하는 것이 가능한 포토 다이오드(본 개시의 「광전 변환 소자」의 한 예)를 가진다.
또한, 화소 어레이부(211)에는, 유효한 화소(이하, 유효 화소) 외에, 포토 다이오드를 갖지 않는 구조인 더미 화소나, 수광면을 차광하여 외부로부터의 광 입사를 차단하고 있는 구조인 차광 화소가 행렬형상으로 2차원 배치되어 있는 영역을 포함하는 경우가 있다.
화소 어레이부(211)에는, 또한, 행렬형상의 화소 배열에 대해 행마다 화소 구동선(231)이 도면의 좌우 방향(화소행의 화소의 배열 방향)을 따라 형성되고, 열마다 수직 화소 배선(232)이 도면의 상하 방향(화소열의 화소의 배열 방향)을 따라 형성되어 있다. 화소 구동선(231)의 일단은 수직 구동부(212)의 각 행에 대응한 출력단에 접속되어 있다.
칼럼 판독 회로부(213)는 화소 어레이부(211) 내의 선택행 화소에 열마다 정전류를 공급하는 회로, 고(高) 게인 앰프를 구성하는 커런트 미러 회로, 판독 모드 전환 스위치를 포함한다. 칼럼 판독 회로부(213)는 화소 어레이부(211) 내의 선택 화소 내의 트랜지스터와 함께 증폭기를 구성하고, 전하 신호를 전압 신호로 변환하여 수직 화소 배선(232)에 출력한다.
수직 구동부(212)는, 화소 어레이부(211)의 각 화소를 전 화소 동시 또는 행 단위 등으로 구동하는 화소 구동부이다. 수직 구동부(212)는 시프트 레지스터나 어드레스 디코더 등에 의해 구성되어 있다.
수직 구동부(212)에 의해 선택 주사된 화소행의 각 화소로부터 출력되는 화소 신호는 수직 화소 배선(232)의 각각을 통하여 칼럼 신호 처리부(214)에 공급된다. 칼럼 신호 처리부(214)는, 화소 어레이부(211)의 화소열마다, 선택행의 각 화소로부터 수직 화소 배선(232)을 통하여 출력되는 화소 신호에 대해 소정의 신호 처리를 행함과 함께, 신호 처리 후의 화소 신호를 일시적으로 유지한다.
수평 구동부(215)는 칼럼 신호 처리부(214)의 화소열에 대응하는 단위 회로를 순차적으로 선택한다. 수평 구동부(215)에 의한 선택 주사에 의해, 칼럼 신호 처리부(214)에서 신호 처리된 화소 신호가 순차적으로 신호 처리부(217)에 출력된다. 수평 구동부(215)는 시프트 레지스터나 어드레스 디코더 등에 의해 구성되어 있다.
시스템 제어부(216)는 각종의 타이밍 신호를 생성하는 타이밍 제너레이터 등에 의해 구성되어 있다. 시스템 제어부(216)는, 타이밍 제너레이터에서 생성된 각종의 타이밍 신호를 기초로, 수직 구동부(212), 칼럼 신호 처리부(214) 및 수평 구동부(215) 등의 구동 제어를 행한다.
촬상 장치(200)는 또한 신호 처리부(217) 및 데이터 격납부(218)를 구비한다. 신호 처리부(217)는, 칼럼 신호 처리부(214)로부터 출력되는 화소 신호에 대해 가산 처리 등의 여러 가지 신호 처리를 행한다. 데이터 격납부(218)는, 신호 처리부(217)에서의 신호 처리에 있어서, 그 처리에 필요한 데이터를 일시적으로 격납한다. 신호 처리부(217) 및 데이터 격납부(218)는 촬상 장치(200)와는 다른 기판에 마련되는 외부 신호 처리부, 예를 들어 DSP(Digital Signal Processor)에 마련되어 있어도 좋고, 소프트웨어에 의한 처리라도 상관없다. 또한, 신호 처리부(217) 및 데이터 격납부(218)는 촬상 장치(200)와 같은 기판(예를 들면, 후술하는 반도체 기판(10))에 마련되어 있어도 좋다.
(화소의 구성례)
다음에, 화소 어레이부(211)에 행렬형상으로 2차원 배치되어 있는 화소의 회로 구성례를 설명한다. 도 2는 본 개시의 실시 형태 1에 관한 화소(PU)의 구성례를 도시하는 회로도이다. 도 2에 도시하는 바와 같이, 화소(PU)는 포토 다이오드(PD), 전송 트랜지스터(TR), 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)를 가진다. 또한, 화소(PU)는 부유 확산 영역(FD)을 가진다.
포토 다이오드(PD)의 애노드는 접지되어 있고, 포토 다이오드의 캐소드는 전송 트랜지스터(TR)의 소스에 접속되어 있다. 전송 트랜지스터(TR)의 드레인은 각각 리셋 트랜지스터(RST)의 소스 및 증폭 트랜지스터(AMP)의 게이트에 접속되어 있고, 이 접속점이 부유 확산 영역(FD)을 구성하고 있다.
또한, 리셋 트랜지스터(RST)의 드레인은 수직 리셋 입력선(261)에 접속되어 있고, 증폭 트랜지스터(AMP)의 소스는 수직 전류 공급선(262)에 접속되어 있다. 증폭 트랜지스터(AMP)의 드레인은 선택 트랜지스터(SEL)의 소스에 접속되어 있고, 선택 트랜지스터(SEL)의 드레인은 수직 신호선(VSL)에 접속되어 있다. 수직 리셋 입력선(261), 수직 전류 공급선(262) 및 수직 신호선(VSL)은 각각 수직 화소 배선(232)(도 1 참조)의 일부이다.
전송 트랜지스터(TR), 리셋 트랜지스터(RST) 및 선택 트랜지스터(SEL)의 각 게이트는 각각 구동선(TR-L, RST-L, SEL-L)을 통하여 수직 구동부(212)(도 1 참조)에 각각 접속되어 있고, 구동 신호로서의 펄스가 각각 공급된다. 구동선(TR-L, RST-L, SEL-L)은 각각 화소 구동선(231)(도 1 참조)의 일부이다.
(차동 화소 판독 회로의 구성례)
도 3은 본 개시의 실시 형태 1에 관한 차동형의 판독 회로(150)의 구성례를 도시하는 회로도이다. 도 3에 도시하는 바와 같이, 차동형의 판독 회로(150)는 전하 신호의 판독을 행하는 판독 화소(PUS)와, 전하 신호가 없는 기준 전압을 주는 참조 화소(PUR)와, PMOS 트랜지스터로 이루어지는 커런트 미러 회로(151)와, 화소에 정전류를 공급하는 부하 MOS 회로(152)를 구비한다. 판독 화소(PUS) 및 참조 화소(PUR)는 각각 도 2에 도시한 화소(PU)와 같은 구성을 가진다.
판독 화소(PUS)에서, 리셋 트랜지스터(RST)의 드레인은 판독측의 수직 리셋 입력선(261S)에 접속되어 있다. 증폭 트랜지스터(AMP)의 소스는 판독측의 수직 전류 공급선(262S)에 접속되어 있다. 증폭 트랜지스터(AMP)의 드레인은 선택 트랜지스터(SEL)의 소스에 접속되어 있다. 선택 트랜지스터(SEL)의 드레인은 판독측의 수직 신호선(VSLS)에 접속되어 있다.
판독 화소(PUS)에서, 전송 트랜지스터(TR), 리셋 트랜지스터(RST) 및 선택 트랜지스터(SEL)의 각 게이트는, 화소 구동선(231)(도 1 참조)을 통하여, 수직 구동부(212)(도 1 참조)에 접속되어 있다. 수직 구동부(212)로부터, 화소 구동선(231)을 통하여, 전송 트랜지스터(TR), 리셋 트랜지스터(RST) 및 선택 트랜지스터(SEL)의 각 게이트에 판독용의 구동 신호가 각각 공급된다.
판독측의 수직 신호선(VSLS)은 판독측의 수직 리셋 입력선(261S)과, 커런트 미러 회로(151)에 포함되는 판독측의 PMOS 트랜지스터(153S)의 드레인과, 차동형의 판독 회로(150)의 출력 단자(Vout)에 접속되어 있다. 판독측의 리셋 트랜지스터(RST)가 온 하고 있을 때, 수직 리셋 입력선(261S)은 부유 확산 영역(FD)에 접속되고, 판독 회로(150)의 출력 신호가 부귀환(負歸還)된다.
참조 화소(PUR)에서, 리셋 트랜지스터(RST)의 드레인은 참조측의 수직 리셋 입력선(261R)에 접속되어 있다. 증폭 트랜지스터(AMP)의 소스는 참조측의 수직 전류 공급선(262R)에 접속되어 있다. 증폭 트랜지스터(AMP)의 드레인은 선택 트랜지스터(SEL)의 소스에 접속되어 있다. 선택 트랜지스터(SEL)의 드레인은 참조측의 수직 신호선(VSLR)에 접속되어 있다.
참조 화소(PUR)에서, 전송 트랜지스터(TR), 리셋 트랜지스터(RST) 및 선택 트랜지스터(SEL)의 각 게이트에는, 화소 구동선(231)(도 1 참조)을 통하여, 수직 구동부(212)(도 1 참조)에 접속되어 있다. 수직 구동부(212)로부터, 화소 구동선(231)을 통하여, 전송 트랜지스터(TR), 리셋 트랜지스터(RST) 및 선택 트랜지스터(SEL)의 각 게이트에, 참조용의 구동 신호가 각각 공급된다.
참조측의 수직 신호선(VSLR)은 커런트 미러 회로(151)에 포함되는 참조측의 PMOS 트랜지스터(153R)의 드레인 및 게이트, 및 판독측의 PMOS 트랜지스터(153S)의 게이트에 각각 접속되어 있다.
참조측의 수직 리셋 입력선(261R)은 전원(Vrst)에 접속되어 있다. 리셋 시에는, 선택된 참조 화소(PUR)의 증폭 트랜지스터(AMP)의 입력 단자에, 수직 리셋 입력선(261R)을 통과시켜서 임의의 입력 전압 신호가 인가된다.
판독측의 수직 전류 공급선(262S) 및 참조측의 수직 전류 공급선(262R)은, 접속점(Vcom)에서 서로 접속된 후, 일정 전류원인 부하 MOS 회로(152)에 접속되어 있다. 차동형의 판독 회로(150)에서는, 판독 화소(PUS)의 증폭 트랜지스터(AMP)와 참조 화소(PUR)의 증폭 트랜지스터(AMP)가 차동 증폭기(차동 증폭 회로)를 구성하고 있고, 판독 화소(PUS)의 포토 다이오드(PD)에서 검출된 전하 신호에 응한 전압 신호가 출력 단자(Vout)를 통하여 출력된다.
(반도체 장치의 구성례)
다음에, 도 1에 도시한 화소 어레이부(211)를 구성하는 반도체 장치에 관해 설명한다. 도 4a는 본 개시의 실시 형태 1에 관한 반도체 장치(100)의 구성례를 도시하는 평면도이다. 도 4b부터 도 4d는 본 개시의 실시 형태 1에 관한 반도체 장치(100)의 구성례를 도시하는 단면도이다. 구체적으로는, 도 4b는 도 4a에 도시하는 평면도를 X축에 평행한 A4-A'4선으로 절단한 단면을 도시하고 있다. 도 4c는 도 4a에 도시하는 평면도를 X축에 평행한 B4-B'4선으로 절단한 단면을 도시하고 있다. 도 4d는 도 4a에 도시하는 평면도를 Y축에 평행한 C4-C'4선으로 절단한 단면을 도시하고 있다.
도 4a부터 도 4d에 도시하는 바와 같이, 반도체 장치(100)는 반도체 기판(10)과, 반도체 기판(10)에 마련된 복수의 MOS(Metal Oxide Semiconductor) 트랜지스터(1A, 1B)(본 개시의 「전계효과 트랜지스터」의 한 예)와, 반도체 기판(10)에 마련된 소자 분리층(13)을 구비한다.
반도체 기판(10)은 예를 들어 단결정의 실리콘으로 구성되어 있다. 반도체 기판(10)은 표면(10a)(본 개시의 「제1 주면」의 한 예)과, 표면(10a)의 반대측에 위치하는 이면(10b)을 가진다. 반도체 기판(10)의 표면(10a)측에, MOS 트랜지스터(1A, 1B)가 마련되어 있다. 소자 분리층(13)은 표면(10a)에 평행한 수평 방향으로 이웃하는 소자끼리를 전기적으로 분리하기 위한 절연막이고, 예를 들면, 실리콘 산화막(SiO2막)으로 구성되어 있다.
MOS 트랜지스터(1A, 1B)는 제1 도전형(예를 들면, N형)의 트랜지스터이다. 예를 들면, MOS 트랜지스터(1A)는 증폭 트랜지스터(AMP)(도 2, 도 3 참조)이고, MOS 트랜지스터(1B)는 선택 트랜지스터(SEL)(도 2, 도 3 참조)이다. MOS 트랜지스터(1A, 1B)는 서로 직렬로 접속되어 있다.
MOS 트랜지스터(1A, 1B)는 각각 채널이 형성되는 제2 도전형(예를 들면, P형)의 반도체 영역(11)과, 게이트 절연막(20)과, 게이트 전극(30)과, 사이드 월(39)과, 반도체 기판(10)에 마련된 제2 도전형의 불순물 확산층(41, 42)을 구비한다.
불순물 확산층(41, 42)의 일방은 소스 영역이고, 타방은 드레인 영역이다. 예를 들면, MOS 트랜지스터(1A)에서, 불순물 확산층(41)은 소스 영역이고, 불순물 확산층(42)은 드레인 영역이다. MOS 트랜지스터(1B)에서, 불순물 확산층(41)은 드레인 영역이고, 불순물 확산층(42)은 소스 영역이다. 도 4b는 MOS 트랜지스터(1A, 1B)가 불순물 확산층(42)을 공유하고 있는 양태를 예시하고 있다.
반도체 영역(11)은 예를 들어 반도체 기판(10)의 일부이고, 단결정의 실리콘으로 구성되어 있다. 반도체 영역(11)은 반도체 기판(10)의 표면(10a)측의 일부를 에칭함에 의해 형성된 부위이고, 그 형상은 예를 들어 핀(Fin) 형상이다.
반도체 영역(11)은 X축 방향으로 길고, Y축 방향으로 짧은 형상을 가진다. 예를 들면, X축 방향에서의 반도체 영역(11)의 길이는 150㎚ 이상 700㎚ 이하이다. Y축 방향에서의 반도체 영역(11)의 길이(폭)는 15㎚ 이상 1000㎚ 이하이다. Z축 방향에서의 반도체 영역(11)의 길이(깊이)는 100㎚ 이상 1000㎚ 이하이다.
Y축 방향에서, 반도체 영역(11)의 일방의 측에는 트렌치(H1)(본 개시의 「제1 트렌치」의 한 예)가 마련되고, 반도체 영역(11)의 타방의 측에는 트렌치(H2)(본 개시의 「제2 트렌치」의 한 예)가 마련되어 있다. 트렌치(H1)에는, 게이트 전극(30)의 제2 부위(32)가 배치되어 있다. 트렌치(H2)에는, 게이트 전극(30)의 제3 부위(33)가 배치되어 있다. 제2 부위(32) 및 제3 부위(33)에 관해서는 후에 설명한다. 반도체 영역(11)은, 트렌치(H1)에 배치된 제2 부위(32)와, 트렌치(H2)에 배치된 제3 부위(33)에 의해, Y축 방향으로부터 끼여져 있다.
게이트 절연막(20)은 반도체 영역(11)의 상면(11a)과, 제1 측면(11b)과, 제2 측면(11c)을 덮도록 마련되어 있다. 반도체 영역(11)의 상면(11a)은 반도체 기판(10)의 표면(10a)의 일부이다. 제1 측면(11b)은 Y축 방향에서 상면(11a)의 일방의 측에 위치한다. 제2 측면(11c)은 Y축 방향에서 상면(11a)의 타방의 측에 위치한다. 게이트 절연막(20)은 예를 들어 SiO2막으로 구성되어 있다.
게이트 전극(30)은 게이트 절연막(20)을 통하여 반도체 영역(11)을 덮고 있다. 예를 들면, 게이트 전극(30)은 반도체 영역(11)의 상면(11a)과 게이트 절연막(20)을 통하여 마주보는 제1 부위(31)와, 반도체 영역(11)의 제1 측면(11b)과 게이트 절연막(20)을 통하여 마주보는 제2 부위(32)와, 반도체 영역(11)의 제2 측면(11c)과 게이트 절연막(20)을 통하여 마주보는 제3 부위(33)를 가진다. 제1 부위(31)의 하면에, 제2 부위(32)와 제3 부위(33)가 각각 접속하고 있다. 또한, 제1 부위(31)를 수평 게이트 전극이라고 불러도 좋다. 제2 부위(32) 및 제3 부위(33)를 각각 수직 게이트 전극이라고 불러도 좋다.
이에 의해, 게이트 전극(30)은 반도체 영역(11)의 상면(11a)과, 제1 측면(11b)과, 제2 측면(11c)에 게이트 전압을 동시에 인가할 수 있다. 즉, 게이트 전극(30)은, 반도체 영역(11)에 대해, 상측과 좌우 양측의 합계 3방향으로부터 게이트 전압을 동시에 인가할 수 있다. 이에 의해, 게이트 전극(30)은 반도체 영역(11)을 완전 공핍화하는 것이 가능해지고 있다. 게이트 전극(30)은 예를 들어 폴리실리콘(Poly-Si)막으로 구성되어 있다.
사이드 월(39)은 게이트 전극(30)의 주위에 마련되어 있다. 사이드 월(39)은 예를 들어 실리콘 질화막(SiN)으로 구성되어 있다.
불순물 확산층(41, 42)은 각각 반도체 기판(10)의 표면(10a)과, 그 근방에 마련되어 있다. X축 방향에서, 불순물 확산층(41)은 반도체 영역(11)의 일방의 측에 접속하고, 불순물 확산층(42)은 반도체 영역(11)의 타방의 측에 접속하고 있다. 불순물 확산층(41, 42)은 각각 제1 도전형(예를 들면, N형)이다.
본 개시의 실시 형태에 관한 MOS 트랜지스터(1A)는 트렌치(H1, H2)에 게이트 전극(30)의 제2 부위(32)와 제3 부위(33)가 배치되어 있는 형상으로부터, 그루브 게이트 구조(grooved-gate structure)의 MOS 트랜지스터라고 불러도 좋다. 또는, MOS 트랜지스터(1A)는 반도체 영역(11)이 핀 형상을 갖기 때문에, 핀펫(FinFET: Fin Field Effect Transistor)이라고 불러도 좋다. 또는, MOS 트랜지스터(1A)는 상기 2개의 형상으로부터, 그루브 FinFET(grooved FinFET)이라고 불러도 좋다. 마찬가지로, MOS 트랜지스터(1B)도 그루브 게이트 구조의 MOS 트랜지스터, 핀펫, 또는, 그루브 FinFET이라고 불러도 좋다.
MOS 트랜지스터(1A, 1B)의 각각에서, 게이트 전극(30)은 X축 방향의 일단의 측(예를 들면, 불순물 확산층(42)측)에 단면(30d)을 가지고, X축 방향의 타단의 측(예를 들면, 불순물 확산층(41)측)에 단면(30e)을 가진다. 단면(30d)은 제1 부위(31)의 단면(31d)(본 개시의 「제1 단면」의 한 예)과, 제2 부위(32)의 단면(32d)(본 개시의 「제2 단면」의 한 예)과, 제3 부위(33)의 단면(33d)(본 개시의 「제3 단면」의 한 예)을 포함한다. 단면(30e)은 제1 부위(31)의 단면(31e)과, 제2 부위(32)의 단면(32e)과, 제3 부위(33)의 단면(33e)을 포함한다.
실시 형태 1에 관한 반도체 장치(100)에서는, 단면(31d)과 단면(32d) 사이 및 단면(31d)과 단면(33d) 사이에, 각각 단차는 없다(또는, 거의 없다). 단면(31d, 32d, 33d)은 동일평면으로 되어 있다. 한편, 단면(31e)과 단면(32e) 사이 및 단면(31e)과 단면(33e) 사이에는, 각각 단차가 있다. 단면(31e, 32e, 33e)은 동일평면이 아니다.
(반도체 장치의 제조 방법)
다음에, 본 개시의 실시 형태 1에 관한 반도체 장치(100)의 제조 방법을 설명한다. 반도체 장치(100)는 성막 장치(CVD(Chemical Vapor Deposition) 장치, 열산화 로(爐), 스퍼터 장치, 레지스트 도포 장치를 포함한다), 노광 장치, 이온 주입 장치, 어닐 장치, 에칭 장치, CMP(Chemical Mechanical Polishing) 장치 등 각종의 장치를 이용하여 제조된다. 이하, 이들 장치를 제조 장치라고 총칭한다.
도 5a부터 도 12c는 본 개시의 실시 형태 1에 관한 반도체 장치(100)의 제조 방법을 공정순으로 도시하는 도면이다. 도 5a부터 도 12c에서, 각 도면의 A는 평면도이고, 각 도면의 B는 각 도면의 A를 A-A'선으로 절단한 단면도이고, 각 도면의 C는 각 도면의 A를 B-B'선으로 절단한 단면도이다.
도 5a부터 도 5c에서, 제조 장치는, CVD법을 이용하여, 반도체 기판(10)의 표면(10a)상에 실리콘 산화막(SiO2막)(15), 실리콘 질화막(SiN막)(17)을 순차적으로 형성한다. 다음에, 제조 장치는, 포토 리소그래피 및 에칭 기술을 이용하여, 홈 영역의 실리콘 질화막(17), 실리콘 산화막(15) 및 반도체 기판(10)을 부분적으로 제거한다. 이에 의해, 제조 장치는 홈 영역에 트렌치(H11)를 형성한다.
다음에, 제조 장치는, CVD법을 이용하여, 반도체 기판(10)의 상방에 실리콘 산화막을 형성하여, 트렌치(H11)를 매입한다. 다음에, 제조 장치는 실리콘 산화막에 CMP 처리를 시행하여, 평탄화한다. 이 CMP 처리에서는, 실리콘 질화막(17)이 연마 스톱층으로서 기능한다. 이에 의해, 실리콘 산화막으로부터 소자 분리층(13)이 형성된다.
다음에, 도 6a부터 도 6c에 도시하는 바와 같이, 제조 장치는 반도체 기판(10)의 상방에 레지스트 패턴(RP1)을 형성한다. 레지스트 패턴(RP1)은 트렌치(H1, H2)(도 4d 참조)가 형성되는 영역과, 트렌치(H1, H2)로 끼여진 영역을 개구하고, 그 외의 영역을 덮는 형상을 가진다. 다음에, 제조 장치는, 레지스트 패턴(RP1)과 실리콘 질화막(17)을 마스크로 이용하여, 소자 분리층(13)을 에칭하여 제거한다. 이에 의해, 도 7a부터 도 7c에 도시하는 바와 같이, 트렌치(H1, H2)가 형성된다. 그 후, 제조 장치는 레지스트 패턴(RP1)을 제거한다.
다음에, 도 8a부터 도 8c에 도시하는 바와 같이, 제조 장치는 실리콘 질화막(17)을 제거한다. 실리콘 질화막(17)의 제거 공정에서는, 실리콘 산화막(15)이 에칭 스톱층으로서 기능한다. 다음에, 제조 장치는 실리콘 산화막(15)을 제거한다. 이에 의해, 실리콘 산화막(15) 아래로부터 반도체 기판(10)의 표면(10a)이 노출된다.
다음에, 제조 장치는 반도체 기판(10)을 열산화한다. 이에 의해, 도 9a부터 도 9c에 도시하는 바와 같이, 반도체 기판(10)의 표면(10a)에 게이트 절연막(20)이 형성된다. 트렌치(H1, H2)로 끼여진 반도체 영역(11)의 상면(11a), 제1 측면(11b) 및 제2 측면(11c)에 게이트 절연막(20)이 형성된다.
다음에, 도 10a부터 도 10c에 도시하는 바와 같이, 제조 장치는, CVD법을 이용하여, 반도체 기판(10)의 상방에 폴리실리콘막(30')(본 개시의 「전극 부재」의 한 예)을 형성하여, 트렌치(H1, H2)를 매입한다. 다음에, 제조 장치는 폴리실리콘막(30')상에 레지스트 패턴(도시 생략)을 형성한다. 레지스트 패턴은 게이트 전극이 형성되는 영역을 덮고, 그 이외의 영역을 개구하는 형상을 가진다. 다음에, 제조 장치는, 레지스트 패턴을 마스크로 이용하여, 폴리실리콘막(30')을 에칭하여 제거한다. 이에 의해, 도 11a부터 도 11c에 도시하는 바와 같이, 제조 장치는 게이트 전극(30)을 형성한다.
게이트 전극(30)을 형성하기 위한 에칭 공정에서는, 폴리실리콘막(30')에 대한 오버에치를 충분히 행하여, 게이트 전극(30)끼리를 서로 분리한다. 반도체 영역(11)의 상면(11a), 제1 측면(11b) 및 제2 측면(11c)은 게이트 절연막(20)으로 덮여 있기 때문에, 폴리실리콘막(30')이 오버에치된 영역(AR1)에서도, 반도체 영역(11)은 에칭되지 않고 남겨진다. 그 후, 제조 장치는 레지스트 패턴을 제거한다.
다음에, 제조 장치는, 반도체 기판(10)의 상방에 실리콘 질화막을 형성한다. 다음에, 제조 장치는 실리콘 질화막을 에치백한다. 이에 의해, 도 12a부터 도 12c에 도시하는 바와 같이, 제조 장치는 게이트 전극(30)의 주위에 사이드 월(39)을 형성한다.
다음에, 제조 장치는, 게이트 전극(30)과 사이드 월(39)을 마스크로 이용하여, 반도체 기판(10)의 표면(10a)측에 제1 도전형의 불순물을 이온 주입한다. 그리고, 제조 장치는 불순물이 이온 주입된 반도체 기판(10)에 어닐 처리를 시행하여, 불순물을 활성화시킨다. 이에 의해, 제조 장치는, 반도체 기판(10)의 표면(10a)측에, 소스 영역 또는 드레인 영역이 되는 불순물 확산층(41, 42)(도 4a 및 도 4b 참조)을 형성한다.
이상의 공정을 거쳐, 그루브 게이트 구조의 MOS 트랜지스터(1A, 1B)를 갖는 반도체 장치(100)가 완성된다.
이상 설명한 바와 같이, 본 개시의 실시 형태 1에 관한 반도체 장치(100)는 반도체 기판(10)과, 반도체 기판(10)의 표면(10a)측에 마련된 MOS 트랜지스터(1A, 1B)를 구비한다. MOS 트랜지스터(1A, 1B)는 채널이 형성되는 반도체 영역(11)과, 반도체 영역(11)을 덮는 게이트 전극(30)과, 반도체 영역(11)과 게이트 전극(30) 사이에 배치된 게이트 절연막(20)을 가진다. 반도체 영역(11)은 상면(11a)과, 게이트 전극(30)의 게이트 폭 방향(예를 들면, Y축 방향)에서 상면(11a)의 일방의 측에 위치하는 제1 측면(11b)을 가진다. 게이트 전극(30)은 상면(11a)과 게이트 절연막(20)을 통하여 마주보는 제1 부위(31)와, 제1 측면(11b)과 게이트 절연막(20)을 통하여 마주보는 제2 부위(32)를 가진다. 게이트 전극(30)의 게이트 길이 방향(예를 들면, X축 방향)의 일단에서, 제1 부위(31)의 단면(31d)과 제2 부위(32)의 단면(32d)은 동일평면이다.
이에 의하면, X축 방향의 일단에서, 제1 부위(31)의 단면(31d)의 위치와 제2 부위(32)의 단면(32d)의 위치가 갖추어진다. 이에 의해, 반도체 장치(100)는 제1 부위(31)를 마스크로 이용하여 형성되는 드레인 영역(또는, 소스 영역)과, 제2 부위(32) 사이의 거리의 편차를 억제할 수 있다. 예를 들면, 반도체 장치(100)는, MOS 트랜지스터(1A)에서, 드레인 영역이 되는 불순물 확산층(42)과 게이트 전극(30)의 제2 부위(32) 사이의 거리의 편차를 억제할 수 있다. 이에 의해, 반도체 장치(100)는 게이트-드레인 사이 용량(Cgd) 등의 트랜지스터 특성의 편차를 억제할 수 있다.
또한, 반도체 영역(11)은 Y축 방향에서 상면(11a)의 타방의 측에 위치하는 제2 측면(11c)을 또한 가진다. 게이트 전극(30)은 제2 측면(11c)과 게이트 절연막(20)을 통하여 마주보는 제3 부위(33)을 또한 가진다. 게이트 전극(30)의 X축 방향의 일단에서, 제1 부위(31)의 단면(31d)과, 제3 부위(33)의 단면(33d)은 동일평면이다.
이에 의하면, X축 방향의 일단에서, 제1 부위(31)의 단면(31d)의 위치와, 제3 부위(33)의 단면(33d)의 위치가 갖추어진다. 이에 의해, 반도체 장치(100)는 제1 부위(31)를 마스크로 이용하여 형성되는 드레인 영역(또는, 소스 영역)과, 제3 부위(33) 사이의 거리의 편차를 억제할 수 있다. 이에 의해, 반도체 장치(100)는 Cgd 등의 트랜지스터 특성의 편차를 더욱 억제할 수 있다.
본 개시의 실시 형태 1에 관한 반도체 장치(100)의 제조 방법은 반도체 기판(10)의 표면(10a)측에 MOS 트랜지스터(1A, 1B)를 구비하는 반도체 장치의 제조 방법으로서, 반도체 기판(10)의 표면(10a)측을 에칭하여 트렌치(H1)를 형성하는 공정과, 트렌치(H1)에 인접하는 반도체 영역(11)의 상면(11a)과, 반도체 영역(11)에서 트렌치(H1)에 면하는 제1 측면(11b)에 게이트 절연막(20)을 형성하는 공정과, 게이트 절연막(20)이 형성된 표면(10a)측에 폴리실리콘막(30')을 형성하여 트렌치(H1)를 매입하는 공정과, 폴리실리콘막(30')을 에칭하여 게이트 전극(30)을 형성하는 공정을 포함한다. 게이트 전극(30)은, 상면(11a)과 게이트 절연막(20)을 통하여 마주보는 제1 부위(31)와, 트렌치(H1)에 배치되고, 제1 측면(11b)과 게이트 절연막(20)을 통하여 마주보는 제2 부위(32)를 가진다. 게이트 전극(30)을 형성하는 공정에서는, 게이트 전극(30)의 X축 방향의 일단에서, 제1 부위(31)의 단면(31d)과 제2 부위(32)의 단면(32d)이 동일평면이 되도록 폴리실리콘막(30')을 에칭한다.
이에 의하면, X축 방향의 일단에서, 제1 부위(31)의 단면(31d)의 위치와 제2 부위(32)의 단면(32d)의 위치가 갖추어진다. 이에 의해, 제조 방법은 드레인 영역(또는, 소스 영역)과 제2 부위(32) 사이의 거리의 편차가 억제되고, Cgd 등의 트랜지스터 특성의 편차가 억제된 반도체 장치를 제조할 수 있다.
본 개시의 실시 형태에 관한 촬상 장치(200)는 포토 다이오드(PD)와, 포토 다이오드(PD)에서 광전 변환된 전기 신호를 전송하기 위한 반도체 장치(100)를 구비한다. 반도체 장치(100)는 Cgd 등의 트랜지스터 특성의 편차를 억제할 수 있다. 촬상 장치(200)는 이 반도체 장치(100)의 MOS 트랜지스터(1A)를 전기 신호를 증폭하는 증폭 트랜지스터에 이용함에 의해, 전하의 변환 효율의 편차를 억제할 수 있다. 이에 의해, 촬상 장치(200)는 예를 들어 픽스드(고정) 패턴 노이즈를 저감하는 등 촬상 성능을 향상시킬 수 있다.
<실시 형태 2>
상기 실시 형태 1에서는, 게이트 전극(30)의 X축 방향의 일단에서, 단면이 동일평면인 것을 설명하였다. 그렇지만, 본 개시의 실시 형태는 이것으로 한정되지 않는다. 본 개시의 실시 형태에서는, 게이트 전극(30)의 일단뿐만 아니라, 타단에서도 단면이 동일평면이라도 좋다. 즉, 게이트 전극(30)의 X축 방향의 양단에서, 단면이 각각 동일평면이라도 좋다.
도 13a는 본 개시의 실시 형태 2에 관한 반도체 장치(100A)의 구성례를 도시하는 평면도이다. 도 13b 및 도 13c는 본 개시의 실시 형태 2에 관한 반도체 장치(100A)의 구성례를 도시하는 단면도이다. 구체적으로는, 도 13b는 도 13a에 도시하는 평면도를 X축에 평행한 A13-A'13선으로 절단한 단면을 도시하고 있다. 도 13c는 도 13a에 도시하는 평면도를 X축에 평행한 B13-B'13선으로 절단한 단면을 도시하고 있다.
도 13a부터 도 13b에 도시하는 바와 같이, 실시 형태 2에 관한 반도체 장치(100A)는 MOS 트랜지스터(1A, 1B)를 구비한다. MOS 트랜지스터(1A, 1B)의 각각에서, 게이트 전극(30)은 X축 방향의 일단의 측에 단면(30d)을 가지고, X축 방향의 타단의 측에 단면(30e)을 가진다. 단면(30d)은 제1 부위(31)의 단면(31d)(본 개시의 「제1 단면」의 한 예)과, 제2 부위(32)의 단면(32d)(본 개시의 「제2 단면」의 한 예)과, 제3 부위(33)의 단면(33d)(본 개시의 「제3 단면」의 한 예)을 포함한다. 단면(30e)은 제1 부위(31)의 단면(31e)(본 개시의 「제1 단면」의 다른 예)과, 제2 부위(32)의 단면(32e)(본 개시의 「제2 단면「의 다른 예)과, 제3 부위(33)의 단면(33e)(본 개시의 「제3 단면」의 다른 예)을 포함한다.
반도체 장치(100A)에서는, 단면(31d)과 단면(32d) 사이 및 단면(31d)과 단면(33d) 사이에, 각각 단차는 없다(또는, 거의 없다). 단면(31d, 32d, 33d)은 동일평면으로 되어 있다. 마찬가지로, 단면(31e)과 단면(32e) 사이 및 단면(31e)과 단면(33e) 사이에도, 각각 단차는 없다(또는, 거의 없다). 단면(31e, 32e, 33e)은 동일평면으로 되어 있다. 즉, 게이트 전극(30)의 X축 방향의 양단에서, 단면은 각각 동일평면으로 되어 있다.
이와 같은 구성에 의해, 반도체 장치(100A)는 실시 형태 1에 관한 반도체 장치(100)와 같은 효과를 이룬다. 또한, 반도체 장치(100A)에서는, X축 방향의 타단에서도, 제1 부위(31)의 단면(31e)의 위치와, 제2 부위(32)의 단면(32e)의 위치와, 제3 부위(33)의 단면(33e)의 위치가 갖추어진다. 이에 의해, 반도체 장치(100)는 MOS 트랜지스터(1A, 1B)의 각각에서 게이트-드레인 사이 용량(Cgd)의 편차와, 게이트-소스간 용량(Cgs)의 편차를 각각 억제할 수 있다.
다음에, 반도체 장치(100A)의 제조 방법을 설명한다. 도 14a부터 도 15b는 본 개시의 실시 형태 2에 관한 반도체 장치(100A)의 제조 방법을 공정순으로 도시하는 단면도이다. 도 14a부터 도 15b에서, 각 도면의 A는 도 13b에 도시한 단면의 제조 과정을 나타내고, 각 도면의 B는 도 13c에 도시한 단면의 제조 과정을 나타내다. 또한, 반도체 장치(100A)의 제조 방법에서, 도 10a부터 도 10c에 도시한 폴리실리콘막(30')의 형성 공정까지는, 실시 형태 1에서 설명한 반도체 장치(100)의 제조 방법과 같다.
폴리실리콘막(30')의 형성 후, 제조 장치는 폴리실리콘막(30')상에 레지스트 패턴(도시 생략)을 형성한다. 레지스트 패턴은 게이트 전극이 형성되는 영역을 덮고, 그 외의 영역을 개구하는 형상을 가진다. 다음에, 제조 장치는, 레지스트 패턴을 마스크로 이용하여, 폴리실리콘막(30')을 에칭하여 제거한다. 이에 의해, 도 14a 및 도 14b에 도시하는 바와 같이, 제조 장치는 게이트 전극(30)을 형성한다. 그 후, 제조 장치는 레지스트 패턴을 제거한다.
도 14a 및 도 14b에 도시하는 게이트 전극(30)의 형성 공정에서는, 게이트 전극(30)의 X축 방향의 일단의 측뿐만 아니라 타단의 측에서도, 제1 부위(31)에 이어, 제2 부위(32)와 제3 부위(33)가 에칭된다. 이 때문에, 게이트 전극(30)의 타단의 측의 단면(31e, 32e, 33e)은 동일평면으로 된다. 또한, 게이트 전극(30)의 단면(32e, 33e)과 트렌치(H11) 내의 소자 분리층(13) 사이에, 트렌치(H11) 내의 폴리실리콘막(30')을 에칭함에 의한 간극(S1)이 생긴다.
다음에, 제조 장치는, 반도체 기판(10)의 상방에 실리콘 질화막을 형성한다. 상기 간극(S1)은 실리콘 질화막에 의해 매입된다. 다음에, 제조 장치는 실리콘 질화막을 에치백한다. 이에 의해, 도 15a 및 도 15b에 도시하는 바와 같이, 제조 장치는 게이트 전극(30)의 주위에 사이드 월(39)을 형성한다. 반도체 장치(100A)에서는, 간극(S1)에 면한 단면(32e, 33e)도 사이드 월(39)로 덮인 구조가 된다.
반도체 장치(100A)의 제조 방법에서, 이 이후의 공정은 실시 형태 1에 관한 반도체 장치(100)의 제조 방법과 같다. 제조 장치는 게이트 전극(30)과 사이드 월(39)을 마스크로 이용하여 불순물을 이온 주입하고, 반도체 기판(10)에 어닐 처리를 시행한다. 이에 의해, 제조 장치는 소스 영역 또는 드레인 영역이 되는 불순물 확산층(41, 42)(도 13a 및 도 13b 참조)을 형성한다. 이상의 공정을 거쳐, 그루브 게이트 구조의 MOS 트랜지스터(1A, 1B)를 갖는 반도체 장치(100A)가 완성된다.
<실시 형태 3>
상기 실시 형태 1에서는, 게이트 절연막(20)이 SiO2막으로 구성되고, 게이트 전극(30)이 폴리실리콘막으로 구성되는 것을 설명하였다. 그렇지만, 본 개시의 실시 형태에서, 게이트 절연막과 게이트 전극의 각 재료는 이것으로 한정되지 않는다. 예를 들면, 게이트 절연막은 SiO2막보다도 비유전율이 높은 고유전율막(High-k 절연막)으로 구성되어 있어도 좋다. 또한, 게이트 전극은, 메탈 재료로 구성되어 있어도 좋다. 고유전율막과 반도체 기판 사이에는, 반도체 기판을 열산화함으로써 형성되는 절연막(이하, 열산화막)이 배치되어 있어도 좋다.
도 16a는 본 개시의 실시 형태 3에 관한 반도체 장치(100B)의 구성례를 도시하는 평면도이다. 도 16b부터 도 16d는 본 개시의 실시 형태 3에 관한 반도체 장치(100B)의 구성례를 도시하는 단면도이다. 구체적으로는, 도 16b는 도 16a에 도시하는 평면도를 X축에 평행한 A16-A'16선으로 절단한 단면을 도시하고 있다. 도 16c는 도 16a에 도시하는 평면도를 X축에 평행한 B16-B'16선으로 절단한 단면을 도시하고 있다. 도 16d는 도 16a에 도시하는 평면도를 Y축에 평행한 C16-C'16선으로 절단한 단면을 도시하고 있다.
도 16a부터 도 16d에 도시하는 바와 같이, 실시 형태 3에 관한 반도체 장치(100B)는 MOS 트랜지스터(1A, 1B)를 구비한다. MOS 트랜지스터(1A, 1B)의 각각은, 게이트 절연막으로서, 고유전율막(70)을 가진다. 고유전율막(70)은 예를 들어 하프늄 산화물 등으로 구성되어 있다.
또한, MOS 트랜지스터(1A, 1B)의 각각은, 게이트 전극으로서, 메탈 게이트(60)를 가진다. 메탈 게이트(60)는, 실시 형태 1에서 설명한 게이트 전극(30)과 마찬가지로, 반도체 영역(11)의 상면(11a)과 고유전율막(70)을 통하여 마주보는 제1 부위(61)와, 반도체 영역(11)의 제1 측면(11b)(도 4d 참조)과 고유전율막(70)을 통하여 마주보는 제2 부위(62)와, 반도체 영역(11)의 제2 측면(11c)(도 4d 참조)과 고유전율막(70)을 통하여 마주보는 제3 부위(63)를 가진다. 제1 부위(61)의 하면에, 제2 부위(62)와 제3 부위(63)가 각각 접속하고 있다. 메탈 게이트(60)는, 예를 들어 질화 티탄, 텅스텐 등으로 구성되어 있다.
또한, 도 16b 및 16c에서는, 반도체 기판(10)과 고유전율막(70) 사이에 열산화막(20A)(예를 들면, SiO2막)이 배치되어 있는 양태를 나타내고 있는데, 이것은 어디까지나 한 예이다. 반도체 기판(10)과 고유전율막(70) 사이에 열산화막(20A)은 배치되어 있지 않아도 좋다.
MOS 트랜지스터(1A, 1B)의 각각에서, 메탈 게이트(60)는 X축 방향의 일단의 측(예를 들면, 불순물 확산층(42)측)에 단면(60d)을 가지고, X축 방향의 타단의 측(예를 들면, 불순물 확산층(41)측)에 단면(60e)을 가진다. 단면(60d)은 제1 부위(61)의 단면(61d)(본 개시의 「제1 단면」의 한 예)과, 제2 부위(62)의 단면(62d)(본 개시의 「제2 단면」의 한 예)과, 제3 부위(63)의 단면(63d)(본 개시의 「제3 단면」의 한 예)을 포함한다. 단면(60e)은 제1 부위(61)의 단면(61e)과, 제2 부위(62)의 단면(62e)과, 제3 부위(63)의 단면(63e)을 포함한다.
실시 형태 3에 관한 반도체 장치(100B)에서는, 단면(61d)과 단면(62d) 사이 및 단면(61d)과 단면(63d) 사이에, 각각 단차는 없다(또는, 거의 없다). 단면(61d, 62d, 63d)은 동일평면으로 되어 있다.
이와 같은 구성이라도, 반도체 장치(100B)는 실시 형태 1에 관한 반도체 장치(100)와 같은 효과를 이룬다. 또한, 게이트 절연막에 고유전율막(70)을 이용함에 의해, MOS 트랜지스터(1A, 1B)의 게이트 용량을 각각 증대시키는 것이 가능해지고, 게이트 용량을 손상시키는 일 없이 게이트 절연막의 막두께를 증가시키는 것이 가능해진다.
다음에, 반도체 장치(100B)의 제조 방법을 설명한다. 도 17a부터 도 22b는 본 개시의 실시 형태 3에 관한 반도체 장치(100B)의 제조 방법을 공정순으로 도시하는 단면도이다. 도 17a부터 도 22b에서, 각 도면의 A는 도 16b에 도시한 단면의 제조 과정을 나타내고, 각 도면의 B는 도 16c에 도시한 단면의 제조 과정을 나타낸다. 반도체 장치(100B)의 제조 방법에서, 희생 게이트 전극(30A)을 형성하는 공정까지는, 실시 형태 1에서 설명한 반도체 장치(100)의 제조 방법과 같다. 또한, 희생 게이트 전극(30A)의 형상과 크기는, 예를 들면, 실시 형태 1에서 설명한 게이트 전극(30)과 같다. 희생 게이트 전극(30A)은 게이트 전극(30)과 같은 방법으로 형성할 수 있다. 열산화막(20A)은 실시 형태 1에서 설명한 게이트 절연막(20)과 같은 방법으로 형성할 수 있다.
도 17a 및 도 17b에 도시하는 바와 같이, 희생 게이트 전극(30A)의 형성 후, 제조 장치는, CVD법을 이용하여, 반도체 기판(10)의 상방 전면에 실리콘 산화막(SiO2)막(50)을 형성한다. 실리콘 산화막(50)에 의해, 희생 게이트 전극(30A)은 덮인다. 다음에, 도 18a 및 도 18b에 도시하는 바와 같이, 제조 장치는 실리콘 산화막(50)에 CMP 처리를 시행하여 희생 게이트 전극(30A)의 표면을 노출시킨다. 이 CMP 처리에서는 희생 게이트 전극(30A)이 연마 스톱층으로서 기능한다.
다음에, 제조 장치는, 희생 게이트 전극(30A)을 에칭하여 제거한다. 희생 게이트 전극(30A)은 예를 들어 폴리실리콘막으로 구성되어 있다. 제조 장치는, 실리콘 산화막 및 실리콘 질화막에 대해, 폴리실리콘막이 충분히 에칭되기 쉬운(즉, 에칭의 선택성이 높은) 프로세스 조건을 이용하여, 희생 게이트 전극(30A)을 에칭한다. 희생 게이트 전극(30A)이 제거되면, 도 19a 및 도 19b에 도시하는 바와 같이, 트렌치(H31부터 H33)가 나타난다. 트렌치(H31, H32, H33)는 제1 부위(31), 제2 부위(32), 제3 부위(33)(도 4a부터 도 4d 참조)와 각각 같은 형상을 가진다.
다음에, 도 20a 및 도 20b에 도시하는 바와 같이, 제조 장치는 반도체 기판(10)의 상방 전면에 고유전율막(70)을 성막한다. 고유전율막(70)에 의해, 트렌치(H31, H32, H33)의 내측면이나 저면(底面)이 덮인다.
다음에, 도 21a 및 도 21b에 도시하는 바와 같이, 제조 장치는 반도체 기판(10)의 상방 전면에 메탈막(60')을 성막한다. 메탈막(60')은 예를 들어 텅스텐으로 구성되어 있다. 메탈막(60')은 예를 들어 CVD법으로 형성된다. 메탈막(60')에 의해, 트렌치(H31, H32, H33)가 매입된다.
다음에, 도 22a 및 도 22b에 도시하는 바와 같이, 제조 장치는 메탈막(60')에 CMP 처리를 시행하여 실리콘 산화막(50)의 표면을 노출시킨다. 이 CMP 처리에서는, 실리콘 산화막(50)이 연마 스톱층으로서 기능한다. 이 CMP 처리에 의해, 메탈막(60')으로부터 메탈 게이트(60)가 형성된다.
이상의 공정을 거쳐, 그루브 게이트 구조의 MOS 트랜지스터(1A, 1B)를 갖는 반도체 장치(100B)가 완성된다.
<기타 실시 형태>
상기와 같이, 본 개시는 실시 형태 및 변형례에 의해 기재했지만, 이 개시의 일부를 이루는 논술 및 도면은 본 개시를 한정하는 것이라고 이해해서는 안 된다. 이 개시로부터 당업자에게는 다양한 대체 실시의 형태, 실시례 및 운용 기술이 분명해질 것이다. 본 기술은 여기서는 기재하고 있지 않은 다양한 실시 형태 등을 포함하는 것은 물론이다. 상술한 실시 형태 및 변형례의 요지를 일탈하지 않는 범위에서, 구성 요소의 여러 가지 생략, 치환 및 변경 중 적어도 하나를 행할 수 있다. 또한, 본 명세서에 기재된 효과는 어디까지나 예시로서 한정되는 것이 아니라, 또 다른 효과가 있어도 좋다.
또한, 본 개시는 이하와 같은 구성도 취할 수 있다.
(1)
반도체 기판과,
상기 반도체 기판의 제1 주면측에 마련된 전계효과 트랜지스터를 구비하고,
상기 전계효과 트랜지스터는,
채널이 형성되는 반도체 영역과,
상기 반도체 영역을 덮는 게이트 전극과,
상기 반도체 영역과 상기 게이트 전극 사이에 배치된 게이트 절연막을 가지고,
상기 반도체 영역은,
상면과, 상기 게이트 전극의 게이트 폭 방향에서 상기 상면의 일방의 측에 위치하는 제1 측면을 가지고,
상기 게이트 전극은,
상기 상면과 상기 게이트 절연막을 통하여 마주보는 제1 부위와,
상기 제1 측면과 상기 게이트 절연막을 통하여 마주보는 제2 부위를 가지고,
상기 게이트 전극의 게이트 길이 방향의 적어도 일단에서, 상기 제1 부위의 제1 단면과 상기 제2 부위의 제2 단면은 동일평면인 반도체 장치.
(2)
상기 반도체 영역은,
상기 게이트 폭 방향에서 상기 상면의 타방의 측에 위치하는 제2 측면을 또한 가지고,
상기 게이트 전극은,
상기 제2 측면과 상기 게이트 절연막을 통하여 마주보는 제3 부위를 또한 가지고,
상기 게이트 전극의 게이트 길이 방향의 적어도 일단에서, 상기 제1 단면과 상기 제3 부위의 제3 단면은 동일평면인 상기 (1)에 기재된 반도체 장치.
(3)
상기 반도체 기판은,
상기 제1 주면측에 마련된 제1 트렌치와,
상기 제1 주면측에 마련되고, 상기 반도체 영역을 끼워서 상기 제1 트렌치와 이웃하는 제2 트렌치를 가지고,
상기 제1 트렌치에 상기 제2 부위가 배치되고,
상기 제2 트렌치에 상기 제3 부위가 배치되는 상기 (2)에 기재된 반도체 장치.
(4)
상기 게이트 전극은 폴리실리콘으로 구성되어 있는 상기 (1)부터 (3)의 어느 한 항에 기재된 반도체 장치.
(5)
상기 게이트 전극은 금속으로 구성되어 있는 상기 (1)부터 (3)의 어느 한 항에 기재된 반도체 장치.
(6)
반도체 기판의 제1 주면측에 전계효과 트랜지스터를 구비하는 반도체 장치의 제조 방법으로서,
상기 반도체 기판의 상기 제1 주면측을 에칭하여, 상기 전계효과 트랜지스터의 채널이 되는 반도체 영역에 인접하는 위치에 제1 트렌치를 형성하는 공정과,
상기 반도체 영역의 상면과, 상기 반도체 영역에서 상기 제1 트렌치에 면하는 제1 측면에 게이트 절연막을 형성하는 공정과,
상기 게이트 절연막이 형성된 상기 제1 주면측에 전극 부재를 형성하여 상기 제1 트렌치를 매입하는 공정과,
상기 전극 부재를 에칭하여 게이트 전극을 형성하는 공정을 포함하고,
상기 게이트 전극은,
상기 상면과 상기 게이트 절연막을 통하여 마주보는 제1 부위와,
상기 제1 트렌치에 배치되고, 상기 제1 측면과 상기 게이트 절연막을 통하여 마주보는 제2 부위를 가지고,
상기 게이트 전극을 형성하는 공정에서는,
상기 게이트 전극의 게이트 길이 방향의 적어도 일단에서, 상기 제1 부위의 제1 단면과 상기 제2 부위의 제2 단면이 동일평면이 되도록 상기 전극 부재를 에칭하는 반도체 장치의 제조 방법.
(7)
광전 변환 소자와,
상기 광전 변환 소자에서 광전 변환된 전기 신호를 전송하기 위한 반도체 장치를 구비하고,
상기 반도체 장치는,
반도체 기판과,
상기 반도체 기판의 제1 주면측에 마련된 전계효과 트랜지스터를 구비하고,
상기 전계효과 트랜지스터는,
채널이 형성되는 반도체 영역과,
상기 반도체 영역을 덮는 게이트 전극과,
상기 반도체 영역과 상기 게이트 전극 사이에 배치된 게이트 절연막을 가지고,
상기 반도체 영역은,
상면과, 상기 게이트 전극의 게이트 폭 방향에서 상기 상면의 일방의 측에 위치하는 제1 측면을 가지고,
상기 게이트 전극은,
상기 상면과 상기 게이트 절연막을 통하여 마주보는 제1 부위와,
상기 제1 측면과 상기 게이트 절연막을 통하여 마주보는 제2 부위를 가지고,
상기 게이트 전극의 게이트 길이 방향의 적어도 일단에서, 상기 제1 부위의 제1 단면과 상기 제2 부위의 제2 단면은 동일평면인 촬상 장치.
1A, 1B: MOS 트랜지스터
10: 반도체 기판
10a: 표면
10b: 이면
11: 반도체 영역
11a: 상면
11b: 제1 측면
11c: 제2 측면
13: 소자 분리층
15, 50: 실리콘 산화막
17: 실리콘 질화막
20: 게이트 절연막
20A: 열산화막
30: 게이트 전극
30': 폴리실리콘막
30A: 희생 게이트 전극
30d, 30e, 31d, 31e, 32d, 32e, 33d, 33e, 61d, 61e, 62d, 62e, 63d, 63e: 단면
31, 61: 제1 부위
32, 62: 제2 부위
33, 63: 제3 부위
39: 사이드 월
41, 42: 불순물 확산층
60: 메탈 게이트
60': 메탈막
70: 고유전율막
100, 100A, 100B: 반도체 장치
150: 판독 회로
151: 커런트 미러 회로
152: 부하 MOS 회로
153R: PMOS 트랜지스터
153S: PMOS 트랜지스터
200: 촬상 장치
211: 화소 어레이부
212: 수직 구동부
213: 회로부
214: 칼럼 신호 처리부
215: 수평 구동부
216: 시스템 제어부
217: 신호 처리부
218: 데이터 격납부
231: 화소 구동선
232: 수직 화소 배선
261: 수직 리셋 입력선
261R: 참조측의 수직 리셋 입력선
261S: 판독측의 수직 리셋 입력선
262: 수직 전류 공급선
262R: 참조측의 수직 전류 공급선
262S: 판독측의 수직 전류 공급선
AMP: 증폭 트랜지스터
FD: 부유 확산 영역
H1, H2, H11, H31, H32, H33: 트렌치
PD: 포토 다이오드
PU: 화소
PUR: 참조 화소
PUS: 판독 화소
RP1: 레지스트 패턴
RST: 리셋 트랜지스터
RST-L: 구동선
S1: 간극
SEL: 선택 트랜지스터
SEL-L: 구동선
TR: 전송 트랜지스터
TR-L: 구동선
Vcom: 접속점
Vout: 출력 단자
Vrst: 전원
VSL: 수직 신호선
VSLR: 참조측의 수직 신호선
VSLS: 판독측의 수직 신호선

Claims (7)

  1. 반도체 기판과,
    상기 반도체 기판의 제1 주면측에 마련된 전계효과 트랜지스터를 구비하고,
    상기 전계효과 트랜지스터는,
    채널이 형성되는 반도체 영역과,
    상기 반도체 영역을 덮는 게이트 전극과,
    상기 반도체 영역과 상기 게이트 전극 사이에 배치된 게이트 절연막을 가지고,
    상기 반도체 영역은,
    상면과, 상기 게이트 전극의 게이트 폭 방향에서 상기 상면의 일방의 측에 위치하는 제1 측면을 가지고,
    상기 게이트 전극은,
    상기 상면과 상기 게이트 절연막을 통하여 마주보는 제1 부위와,
    상기 제1 측면과 상기 게이트 절연막을 통하여 마주보는 제2 부위를 가지고,
    상기 게이트 전극의 게이트 길이 방향의 적어도 일단에서, 상기 제1 부위의 제1 단면과 상기 제2 부위의 제2 단면은 동일평면인 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 반도체 영역은,
    상기 게이트 폭 방향에서 상기 상면의 타방의 측에 위치하는 제2 측면을 또한 가지고,
    상기 게이트 전극은,
    상기 제2 측면과 상기 게이트 절연막을 통하여 마주보는 제3 부위를 또한 가지고,
    상기 게이트 전극의 게이트 길이 방향의 적어도 일단에서, 상기 제1 단면과 상기 제3 부위의 제3 단면은 동일평면인 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 반도체 기판은,
    상기 제1 주면측에 마련된 제1 트렌치와,
    상기 제1 주면측에 마련되고, 상기 반도체 영역을 끼워서 상기 제1 트렌치와 이웃하는 제2 트렌치를 가지고,
    상기 제1 트렌치에 상기 제2 부위가 배치되고,
    상기 제2 트렌치에 상기 제3 부위가 배치되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 게이트 전극은 폴리실리콘으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 게이트 전극은 금속으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판의 제1 주면측에 전계효과 트랜지스터를 구비하는 반도체 장치의 제조 방법으로서,
    상기 반도체 기판의 상기 제1 주면측을 에칭하여, 상기 전계효과 트랜지스터의 채널이 되는 반도체 영역에 인접하는 위치에 제1 트렌치를 형성하는 공정과,
    상기 반도체 영역의 상면과, 상기 반도체 영역에서 상기 제1 트렌치에 면하는 제1 측면에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막이 형성된 상기 제1 주면측에 전극 부재를 형성하여 상기 제1 트렌치를 매입하는 공정과,
    상기 전극 부재를 에칭하여 게이트 전극을 형성하는 공정을 포함하고,
    상기 게이트 전극은,
    상기 상면과 상기 게이트 절연막을 통하여 마주보는 제1 부위와,
    상기 제1 트렌치에 배치되고, 상기 제1 측면과 상기 게이트 절연막을 통하여 마주보는 제2 부위를 가지고,
    상기 게이트 전극을 형성하는 공정에서는,
    상기 게이트 전극의 게이트 길이 방향의 적어도 일단에서, 상기 제1 부위의 제1 단면과 상기 제2 부위의 제2 단면이 동일평면이 되도록 상기 전극 부재를 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 광전 변환 소자와,
    상기 광전 변환 소자에서 광전 변환된 전기 신호를 전송하기 위한 반도체 장치를 구비하고,
    상기 반도체 장치는,
    반도체 기판과,
    상기 반도체 기판의 제1 주면측에 마련된 전계효과 트랜지스터를 구비하고,
    상기 전계효과 트랜지스터는,
    채널이 형성되는 반도체 영역과,
    상기 반도체 영역을 덮는 게이트 전극과,
    상기 반도체 영역과 상기 게이트 전극 사이에 배치된 게이트 절연막을 가지고,
    상기 반도체 영역은,
    상면과, 상기 게이트 전극의 게이트 폭 방향에서 상기 상면의 일방의 측에 위치하는 제1 측면을 가지고,
    상기 게이트 전극은,
    상기 상면과 상기 게이트 절연막을 통하여 마주보는 제1 부위와,
    상기 제1 측면과 상기 게이트 절연막을 통하여 마주보는 제2 부위를 가지고,
    상기 게이트 전극의 게이트 길이 방향의 적어도 일단에서, 상기 제1 부위의 제1 단면과 상기 제2 부위의 제2 단면은 동일평면인 것을 특징으로 하는 촬상 장치.
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