JP2020202480A - 撮像装置、撮像システムおよび半導体チップ - Google Patents

撮像装置、撮像システムおよび半導体チップ Download PDF

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Abstract

【課題】補正値算出時および読み出し時における参照信号の傾きの変動を抑え、補正誤差を低減する。【解決手段】撮像装置は、複数の画素が形成された第１の半導体チップと、第１の半導体チップに積層され、アナログデジタル変換部を有する第２の半導体チップとを備える。比較器は、第１の信号を出力する差動増幅回路２２１と、第１の信号を入力する入力トランジスタＭＰ５および入力トランジスタＭＰ５にカスケード接続された負荷トランジスタＭＮ５を含み、入力トランジスタＭＰ５および負荷トランジスタＭＮ５の接続ノードから第２の信号を出力するソース接地回路２２２と、第２の信号を入力する電流制御トランジスタＭＰ７、および電流制御トランジスタＭＰ７にカスケード接続される電流源トランジスタＭＮ６を含み、電流制御トランジスタＭＰ７はソース接地回路２２２に流れる電流の変化に対して相補的に変化する電流を流す電流補償回路２２３とを備える。【選択図】図７

Description

本発明は、撮像装置、撮像システムおよび半導体チップに関する。
従来、アナログデジタル変換部を備えた撮像装置が用いられている。特許文献１に記載の撮像装置は、光電変換部の信号と参照電圧信号を比較する比較器と、比較器に接続されたソース接地回路とを有するアナログデジタル変換部を備えている。特許文献１に記載の撮像装置はさらに、比較器における電流変動を補償する電流補償回路を備え、電源変動に起因する画質劣化を回避しようとしている。
特開２００９−１２４５１４号公報
近年、複数の半導体チップを積層した撮像装置が提案されている。積層構成の撮像装置は、チップ面積の制約が比較的小さいため、画素数およびアナログデジタル変換部の数を増やすことが可能である。しかしながら、特許文献１には、積層構成の撮像装置におけるアナログデジタル変換部の構成および配置の示唆がなされていない。
本発明は、積層構成の撮像装置におけるアナログデジタル変換部の構成および配置に関する技術を提供するものである。
本明細書の開示における撮像装置は、画素信号を生成する複数の画素が形成された第１の半導体チップと、前記第１の半導体チップに積層され、前記画素から出力されたアナログ信号をデジタル信号に変換する複数のアナログデジタル変換部を有する第２の半導体チップとを備え、前記複数の前記アナログデジタル変換部のそれぞれは、前記アナログ信号と参照信号との比較を行う比較器を備え、前記比較器は、前記アナログ信号と前記参照信号の差分に基づく第１の信号を出力する出力ノードを有する差動増幅回路と、前記動増幅回路の前記出力ノードから前記第１の信号を受けるゲートを有する入力トランジスタ、および前記入力トランジスタにカスケード接続された負荷トランジスタを含み、前記入力トランジスタおよび前記負荷トランジスタの接続ノードから第２の信号を出力するソース接地回路と、前記接続ノードから前記第２の信号を受けるゲートを有する電流制御トランジスタ、および前記電流制御トランジスタにカスケード接続される電流源トランジスタを含み、前記ソース接地回路に流れる第１の電流の変化に対して相補的に変化する第２の電流を流す電流補償回路と、を有する。
本明細書の他の開示における撮像装置は、画素信号を生成する複数の画素から信号線を介して出力されたアナログ信号をデジタル信号に変換するアナログデジタル変換部を備える撮像装置であって、前記アナログデジタル変換部は、前記アナログ信号と参照信号との比較を行う比較器を備え、前記比較器は、前記アナログ信号と前記参照信号の差分に基づく第１の信号を出力する差動増幅回路と、前記第１の信号を入力し、第１の電源に接続された第１の極性の第１のトランジスタ、および、第２の電源に接続された第２の極性の第２のトランジスタを含み、前記第１のトランジスタおよび前記第２のトランジスタの接続ノードから、前記第１の信号を反転した第２の信号を出力するソース接地回路と、前記第１の電源に接続された第１の極性の第３のトランジスタ、前記第２の電源に接続された第２極性の第４のトランジスタ、および、前記第２の信号を入力し、前記第３のトランジスタおよび前記第４のトランジスタの間に設けられた第１極性の第５のトランジスタを備え、前記第５のトランジスタは前記ソース接地回路に流れる第１の電流の変化に対して相補的に変化する第２の電流を流す電流補償回路と、を備え、前記第１のトランジスタおよび前記第３のトランジスタが互いに隣り合って配置された第１の素子群、または前記第２のトランジスタおよび前記第４のトランジスタが互いに隣り合って配置された第２の素子群の少なくともいずれかが形成される。
本明細書の他の開示における半導体チップは、それぞれが光電変換部をそなえる複数の画素が形成された別の半導体チップと接続するための接続部と、前記画素から信号線を介して出力されたアナログ信号をデジタル信号に変換するアナログデジタル変換部を有する積層用の半導体チップであって、前記アナログデジタル変換部は、前記アナログ信号と参照信号との比較を行う比較器を備え、前記比較器は、前記アナログ信号と前記参照信号の差分に基づく第１の信号を出力する出力ノードを有する差動増幅回路と、前記差動増幅回路の前記出力ノードから前記第１の信号を受けるゲートを有する入力トランジスタ、および前記入力トランジスタにカスケード接続された負荷トランジスタを含み、前記入力トランジスタおよび前記負荷トランジスタの接続ノードから第２の信号を出力するソース接地回路と、前記接続ノードから前記第２の信号を受けるゲートを有する電流制御トランジスタ、および前記電流制御トランジスタにカスケード接続される電流源トランジスタを含み、前記電流制御トランジスタは前記ソース接地回路に流れる第１の電流の変化に対して相補的に変化する第２の電流を流す電流補償回路と、を備える。
本発明によれば、積層構成の撮像装置においてアナログデジタル変換部を効率良く配置するとともに画質を向上させることが可能となる。
第１実施形態における撮像装置の模式図である。 第１実施形態における撮像装置の一部断面図である。 第１実施形態における画素の等価回路図である。 第１実施形態における第２の半導体チップにおける回路構成および配置を示す図である。 第１実施形態における画素とＡＤ変換部との接続を説明するための図である。 第１実施形態におけるＡＤ変換部、カウンタ回路、参照信号生成回路のブロック図である。 第１実施形態における比較器の回路例の図である。 第１実施形態における撮像装置の動作を示すタイミングチャートである。 第１実施形態におけるＡＤ変換部の配置の一例を説明するための図である。 第１実施形態におけるＡＤ変換部を構成する回路要素の配置を示す図である。 第１実施形態における比較器の回路要素の配置を示す図である。 第１実施形態におけるトランジスタの配置例を示す図である。 第１実施形態におけるトランジスタの配置例を示す図である。 第２実施形態における比較器の回路例の図である。 第３実施形態における撮像システムのブロック図である。 第４実施形態における撮像システムのブロック図である。
以下、本発明の実施形態について図面を用いて説明する。本発明は、以下に説明される実施形態に限定されない。例えば、以下のいずれかの実施形態の一部の構成を、他の実施形態に追加し、あるいは他の実施形態の一部の構成と置換してもよい。
［第１実施形態］
図１は本実施形態における撮像装置の模式図である。撮像装置は例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサであり得る。本実施形態における撮像装置はいわゆる裏面照射型であって、積層用の第１の半導体チップ１、第２の半導体チップ２を備える。
第１の半導体チップ１には行列状に配置された複数の画素１０を含む画素部１００が形成されている。画素１０は複数行および複数列、すなわちＸ方向およびＹ方向に亘ってアレイ状に配されている。画素１０は受光量に応じた信号電荷を生成および蓄積する光電変換部を備える。画素１０上にはマイクロレンズ、カラーフィルタが配置され得る。カラーフィルタは例えば赤、青、緑の原色フィルタであって、ベイヤー配列に従って各画素１０に設けられている。一部の画素１０はＯＢ画素（オプティカル・ブラック画素）として遮光されている。複数の画素１０には、焦点検出用の画素信号を出力する焦点検出画素が配された測距行と、画像を生成するための画素信号を出力する撮像画素が配された複数の撮像行とが設けられ得る。さらに、第１の半導体チップ１には画素１０を駆動するための制御線、画素１０から信号を読み出すための信号線が配される。
第２の半導体チップ２は第１の半導体チップ１に積層される。第２の半導体チップ２には、複数行および複数列に亘って複数のアナログデジタル変換部（ＡＤ変換部）２０がアレイ状に配されている。ＡＤ変換部２０は信号線を介して画素１０に電気的に接続され、画素１０から読み出された信号を複数ビットのデジタル信号にＡＤ変換する。また、第２の半導体チップ２には、ＡＤ変換部２０の他に、垂直走査回路、タイミング生成回路、信号処理回路等が設けられる。複数のＡＤ変換部２０の少なくとも一部は、Ｚ方向の平面視において複数の画素１０に重なって配置され得る。
図２は本実施形態における撮像装置の一部断面図である。第１の半導体チップ１は第１の半導体基板１Ａ、第１の配線層領域１Ｂを含み、第２の半導体チップ２は第２の半導体基板２Ａ、第２の配線層領域２Ｂを含む。第１の半導体チップ１および第２の半導体チップ２のそれぞれの第１の主面、すなわち第１の配線層領域１Ｂの表面と第２の配線層領域２Ｂの表面とは対向し、接合面Ｃを形成している。第１の半導体基板１Ａの第２の主面（裏面）には入射光が照射される。
第１の半導体基板１ＡはＮ型またはＰ型のシリコン基板であって、第１の半導体基板１Ａには画素１０が形成されている。図２には、画素１０のうち、光電変換部ＰＤ、浮遊拡散領域ＦＤ、転送トランジスタＭ１、カラーフィルタＣＦ、マイクロレンズＭＬが示されている。光電変換部ＰＤは、Ｐ型ウエルに囲まれたＮ型領域を含み、Ｎ型領域の上部（−Ｚ方向）にはＰ型領域が設けられる。このような構成により、界面で発生する電荷によるノイズを低減できる。第１の半導体基板１Ａの第２の主面（裏面）にはカラーフィルタＣＦ、マイクロレンズＭＬが設けられている。第２の半導体基板２Ａの裏面に入射した光はマイクロレンズＭＬ、カラーフィルタＣＦを介して光電変換部ＰＤに入射する。このように、第２の半導体基板２Ａの裏面から入射光を受光することで、受光面積を増加し、高感度の撮像装置を実現することができる。
浮遊拡散領域ＦＤはＮ型領域を含み、所定の容量を形成している。転送トランジスタＭ１のゲート電極は光電変換部ＰＤと浮遊拡散領域ＦＤの間に配され、ゲート絶縁膜を挟んで第１の半導体基板１Ａ上に形成されている。ゲート電極は例えばポリシリコン電極、またはＡｌ、Ｃｕなどのメタル電極から構成され、ゲート絶縁膜は例えばＳｉＯ２などから構成される。転送トランジスタＭ１のソース／ドレイン領域は光電変換部ＰＤ、浮遊拡散領域ＦＤを共有している。転送トランジスタＭ１のゲート電極に電圧が印加されることにより、光電変換部ＰＤに蓄積された電荷が浮遊拡散領域ＦＤに転送される。浮遊拡散領域ＦＤの電位は電荷に応じて変化し、後述する増幅トランジスタ、選択トランジスタを介して出力される（図３参照）。
第１の配線層領域１Ｂは第１の半導体基板１Ａ上（―Ｚ方向）に設けられ、有機材料などの層間絶縁膜を介して複数の配線層が形成される。異なる配線層同士はＺ方向に延在する接続部によって接続され、接続部はさらに第１の配線層領域１Ｂの接合部４に接続される。画素１０から出力された信号は接合部４を介して第２の半導体チップ２に出力され得る。
第２の半導体基板２Ａは第１の半導体基板１Ａと同様にＮ型またはＰ型のシリコン基板から構成され、Ｐ型不純物が注入されたＰ型ウエル、Ｎ型不純物が注入されたＮ型ウエルを含み得る。第２の半導体基板２ＡにはＡＤ変換部２０などの駆動回路を構成するＰＭＯＳトランジスタ（第１極性トランジスタ）、ＮＭＯＳトランジスタ（第２極性トランジスタ）が形成される。第２の配線層領域２Ｂは第２の半導体基板２Ａ上（Ｚ方向）に設けられ、有機材料などの層間絶縁膜を介して複数の配線層が形成される。異なる配線層同士はＺ方向に延在する接続部によって接続され、接続部はさらに第２の配線層領域２Ｂの上部の接合部４に接続される。
接合部４は、第１の配線層領域１Ｂの表面に形成されたコンタクト電極４１と第２の配線層領域２Ｂの表面に形成されたコンタクト電極４２とを含む。コンタクト電極４１、４２はＡｌ、Ｃｕ、Ｗなどの金属から構成され得る。第１の半導体チップ１と第２の半導体チップ２とは接合部４を介して電気的に接続される。
図３は本実施形態における画素１０の等価回路図である。画素１０は、光電変換部ＰＤ、転送トランジスタＭ１、浮遊拡散領域ＦＤ（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ）、リセットトランジスタＭ２、増幅トランジスタＭ３、選択トランジスタＭ４を含む。以下の説明は、画素１０を構成するトランジスタがＮチャネルＭＯＳトランジスタである例を示している。光電変換部ＰＤは例えばフォトダイオードから構成されており、入射光による光電変換および電荷の蓄積を行なう。なお、光電変換部ＰＤはフォトダイオードに限定されず、光電効果を生じさせる材料であれば良い。画素１０あたりの光電変換部ＰＤの数も限定されず、２個、４個またはそれ以上の光電変換部ＰＤが１つのマイクロレンズを共有するように設けられても良い。さらに、埋め込み型のフォトダイオードを構成することで、暗電流ノイズを低減できる。光電変換部ＰＤにはマイクロレンズが設けられており、マイクロレンズにより集光された光が光電変換部ＰＤに入射する。
転送トランジスタＭ１は光電変換部ＰＤに対応して設けられ、ゲートには信号線１１２を介して制御信号ＰＴＸが印加される。制御信号ＰＴＸがハイレベルとなると、転送トランジスタＭ１がオン状態（導通状態）となり、光電変換部ＰＤに蓄積された信号電荷が増幅トランジスタＭ３のゲートに形成された浮遊拡散領域ＦＤに転送される。また、制御信号ＰＴＸがローレベルとなると、転送トランジスタＭ１はオフ状態（非導通状態）となる。浮遊拡散領域ＦＤは信号電荷を電圧に変換し、増幅トランジスタＭ３はゲート電圧に応じた信号電圧をソースから選択トランジスタＭ４を介して信号線１０１へ出力する。増幅トランジスタＭ３のドレインは電源ＶＤＤに接続されている。
リセットトランジスタＭ２のソースは浮遊拡散領域ＦＤに接続され、ドレインは電源ＶＤＤに接続され、ゲートには信号線１１１を介して制御信号ＰＲＥＳが印加される。制御信号ＰＲＥＳがハイレベルとなると、リセットトランジスタＭ２はオン状態となり、浮遊拡散領域ＦＤに電源ＶＤＤの電圧が供給される。選択トランジスタＭ４は増幅トランジスタＭ３と信号線１０１との間に設けられており、選択トランジスタＭ４のゲートには信号線１１３を介して制御信号ＰＳＥＬが印加される。制御信号ＰＳＥＬがハイレベルとなると、選択トランジスタＭ４がオン状態（導通状態）となり、増幅トランジスタＭ３と信号線１０１とが電気的に導通する。信号線１０１には負荷電流源２１０が電気的に接続されており、負荷電流源２１０は信号線１０１を介して増幅トランジスタＭ３のソースに一定のバイアス電流を供給する。
図４は本実施形態における第２の半導体チップ２における回路構成および配置を示す図である。第２の半導体チップ２は、ＡＤＣ（Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）アレイ２０１〜２０４、タイミング生成回路３０、カウンタ回路３１、参照信号生成回路３５、信号処理回路３６Ａ、３６Ｂ、インターフェース回路３７Ａ、３７Ｂ、垂直走査回路３８Ａ、３８Ｂを含む。
ＡＤＣアレイ２０１〜２０４のそれぞれは複数のＡＤ変換部２０を含む。ＡＤ変換部２０はＹ方向（行方向）に延在し、複数のＡＤ変換部２０はＸ方向に並んで配置されている。図４には、４個のＡＤＣアレイ２０１〜２０４が示されており、ＡＤＣアレイ２０１〜２０４はそれぞれ画素部１００を４分割した画素領域に対応して設けられている。また、ＡＤＣアレイ２０１〜２０４のそれぞれは対応する画素領域とＺ方向の平面視において重なって配され得る。これにより、ＡＤＣアレイ２０１〜２０４と分割された画素領域との配線距離を短くすることができる。ＡＤＣアレイ２０１〜２０４はＸ方向およびＹ方向のそれぞれにおいて所定の間隔で配されている。ＡＤＣアレイ２０１、２０３の間には参照信号生成回路３５が配されている。同様に、ＡＤＣアレイ２０２、２０４の間にはタイミング生成回路３０、カウンタ回路３１が配されている。
参照信号生成回路３５は、時間に依存して電圧が変化する参照信号（ランプ信号）を生成する。参照信号生成回路３５は、容量充放電方式、ＤＡＣ方式、カレントステアリング方式など、様々な方式を用いて構成され得る。参照信号は、時間とともに電圧が増大するアップスロープだけでなく、時間とともに電圧が低下するダウンスロープであってもよい。さらに、参照信号は、互いに傾きの異なる第１の参照信号と第２の参照信号とを含み得る。例えば、第１の参照信号の単位時間あたりの電圧変化量は第２の参照信号の単位時間あたりの電圧変化量よりも小さい。
カウンタ回路３１は参照信号に同期してカウント信号のカウンタの計時、すなわちカウントアップまたはカウントダウンを行う。カウンタ回路３１は、参照信号生成回路３５の参照信号の電圧変化の開始と同時にクロックパルス信号の計数を開始し、カウント信号を出力する。カウント信号は、ＡＤＣアレイ２０１〜２０４に供給される。
信号処理回路３６Ａ、３６Ｂはデジタルフロントエンド（Ｄｉｇｉｔａｌ Ｆｒｏｎｔ Ｅｎｄ）として機能し、ＡＤ変換部２０から出力されたデジタル信号に対して信号処理を行う。信号処理回路３６Ａ、３６Ｂはデジタル・シグナル・プロセッサを備え、デジタルゲイン、デジタル相関二重サンプリング、デジタルオフセット、リニアリティ補正などのデジタル信号処理を行う。２つの信号処理回路３６Ａ、３６ＢはＡＤＣアレイ２０１〜２０４を挟むように配されている。信号処理回路３６ＡはＡＤＣアレイ２０１、２０２に隣り合って配され、信号処理回路３６ＢはＡＤＣアレイ２０３、２０４に隣り合って配されている。信号処理回路３６ＡはＡＤＣアレイ２０１、２０２から出力されたデジタル信号を処理し、信号処理回路３６ＢはＡＤＣアレイ２０３、２０４から出力されたデジタル信号を処理し得る。
インターフェース回路３７Ａ、３７Ｂはパラレルシリアル変換回路、デコーダ、シフトレジスタ、シリアル出力回路などを備える。シリアル出力回路は例えばＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）方式の回路であって、信号処理されたデジタル信号を高速、低消費電力にて撮像装置の外部へと出力する。インターフェース回路３７Ａは信号処理回路３６Ａに隣り合って設けられ、信号処理回路３６Ａからのデジタル信号を撮像装置の外部へ出力する。また、インターフェース回路３７Ｂは信号処理回路３６Ｂに隣り合って設けられ、信号処理回路３６Ｂからのデジタル信号を撮像装置の外部へ出力する。
垂直走査回路３８ＡはＡＤＣアレイ２０１、２０３に隣り合って設けられ、垂直走査回路３８ＢはＡＤＣアレイ２０２、２０４に隣り合って設けられている。垂直走査回路３８Ａ、３８Ｂはシフトレジスタ、ゲート回路、バッファ回路などから構成され、垂直同期信号、水平同期信号、クロック信号などに基づき制御信号を画素１０に出力し、行単位または複数行単位で画素１０を駆動する。信号線１０１は画素１０の列毎に設けられ、同一列の複数の画素１０は共通の信号線１０１に接続されている。
タイミング生成回路３０は、クロック、同期信号に基づき様々な制御信号、駆動信号を生成し、ＡＤＣアレイ２０１〜２０４、カウンタ回路３１、参照信号生成回路３５、信号処理回路３６Ａ、３６Ｂ、垂直走査回路３８Ａ、３８Ｂを制御する。
図５は本実施形態における画素とＡＤ変換部との接続を説明するための図である。本実施形態における撮像装置は１つの列の画素１０の画素群に４個（第１〜第４）のＡＤ変換部２０ａ〜２０ｄが設けられており、同時に４行の画素１０の信号を読み出すことが可能である。画素１０ａは第１の信号線１０１ａおよび接合部４ａを介して第１のＡＤ変換部２０ａに接続され、画素１０ｂは第２の信号線１０１ｂおよび接合部４ｂを介して第２のＡＤ変換部２０ｂに接続されている。また、画素１０ｃは第３の信号線１０１ｃおよび接合部４ｃを介して第３のＡＤ変換部２０ｃに接続され、画素１０ｄは第４の信号線１０１ｄおよび接合部４ｄを介して第４のＡＤ変換部２０ｄに接続されている。なお、各列に設けられるＡＤ変換部２０の個数は図５の例に限定されず、適宜変更可能である。各列に設けられるＡＤ変換部２０の個数を増加させることにより、高速に画素１０から信号を読み出すことが可能となる。
図６は本実施形態におけるＡＤ変換部、カウンタ回路、参照信号生成回路のブロック図である。ＡＤ変換部２０は、それぞれの信号線１０１に設けられ、負荷電流源２１０、比較器２２０、メモリ２３０を備える。負荷電流源２１０は信号線１０１に接続され、増幅トランジスタＭ３の負荷として機能する。比較器２２０は差動増幅回路を含み、第１の入力ノード、第２の入力ノード、出力ノードを備える。第１の入力ノードには信号線１０１を介して画素１０からアナログ信号である信号ＶＬＩＮＥが入力され、第２の入力ノードには参照信号生成回路３５から参照信号ＶＲＡＭＰが入力される。比較器２２０は信号ＶＬＩＮＥと参照信号ＶＲＡＭＰとの比較結果に応じた比較信号を出力する。比較信号はハイレベルまたはローレベルの２値のデジタル信号である。例えば、参照信号ＶＲＡＭＰの電圧が信号ＶＬＩＮＥの電圧より低い場合には、比較信号はローレベルとなり、参照信号ＶＲＡＭＰの電圧が信号ＶＬＩＮＥの電圧より高い場合には、比較信号はハイレベルとなる。また、比較器２２０にはタイミング生成回路３０からリセットのための制御信号が入力され得る。
メモリ２３０は複数ビットのデジタル信号を保持可能なデジタルメモリである。メモリ２３０は、比較信号がハイレベルからローレベルに反転したタイミングにおいて、カウンタ回路３１から出力されたカウント信号ＣＮＴを保持する。メモリ２３０に保持されたカウント信号ＣＮＴは、信号ＶＬＩＮＥをＡＤ変換したデジタル信号を表している。
メモリ２３０は、浮遊拡散領域ＦＤのリセットレベルの信号（以下、「Ｎ信号」と称する）をＡＤ変換したデジタル信号と、光電変換部ＰＤの信号にＮ信号が重畳された信号（以下、「Ｓ信号」と称する）をＡＤ変換したデジタル信号とを保持することが可能である。メモリ２３０に保持されたＮ信号およびＳ信号は信号線１０２を介して信号処理回路３６Ａ、３６Ｂへ出力される。信号処理回路３６Ａ、３６ＢはＳ信号からＮ信号を差し引く相関二重サンプリング処理を行い、ノイズ成分が除去されたデジタル信号を出力する。
図７は本実施形態における比較器の回路例の図である。比較器２２０は差動増幅回路２２１、ソース接地回路２２２、電流補償回路２２３を備える。
差動増幅回路２２１は、Ｎ型の一対の差動トランジスタＭＮ２、ＭＮ３、Ｎ型の電流源トランジスタＭＮ１、Ｐ型の一対のスイッチトランジスタＭＰ３、ＭＰ４、Ｐ型の一対の負荷トランジスタＭＰ１、ＭＰ２、入力容量Ｃ１、Ｃ２を有する。差動トランジスタＭＮ２、ＭＮ３は差動対をなし、それぞれのソースは互いに接続されている。差動トランジスタＭＮ２のゲートには入力容量Ｃ１を介して画素１０からの信号ＶＬＩＮＥが入力され、差動トランジスタＭＮ３のゲートには入力容量Ｃ２を介して参照信号ＶＲＡＭＰが入力される。
電流源トランジスタ（定電流源トランジスタ）ＭＮ１は差動トランジスタＭＮ２、ＭＮ３の電流源として機能する。電流源トランジスタＭＮ１のドレインは差動トランジスタＭＮ２、ＭＮ３の接続ノードであるソースに接続され、電流源トランジスタＭＮ１のソースは接地線（第２の電源線）に接続される。電流源トランジスタＭＮ１のゲートには各ＡＤ変換部２０に共通のバイアス信号線を介してバイアス電圧Ｖ１が印加される。
負荷トランジスタＭＰ１、ＭＰ２は、差動トランジスタＭＮ２、ＭＮ３の負荷として機能する。負荷トランジスタＭＰ１のドレインは差動トランジスタＭＮ２のドレインと負荷トランジスタＭＰ１のゲートに接続され、負荷トランジスタＭＰ１のソースは電源線（第１の電源線）に接続される。負荷トランジスタＭＰ２のドレインは差動トランジスタＭＮ３のドレインに接続され、負荷トランジスタＭＰ２のソースは電源線に接続される。負荷トランジスタＭＰ１、ＭＰ２のそれぞれのゲートは互いに接続され、負荷トランジスタＭＰ１、ＭＰ２はカレントミラートランジスタ回路を構成している。負荷トランジスタＭＰ２のドレインからは、信号ＶＬＩＮＥと参照信号ＶＲＡＭＰとの比較（差分）に基づく信号ＯＵＴ１が出力される。
スイッチトランジスタＭＰ３、ＭＰ４はそれぞれ入力容量Ｃ１、Ｃ２における信号を所定の電圧にクランプする機能を有する。スイッチトランジスタＭＰ３のドレインは差動トランジスタＭＮ２のゲートに接続され、スイッチトランジスタＭＰ３のソースは差動トランジスタＭＮ２のドレインに接続されている。また、スイッチトランジスタＭＰ４のドレインは差動トランジスタＭＮ３のゲートに接続され、スイッチトランジスタＭＰ４のソースは差動トランジスタＭＮ３のドレインに接続されている。スイッチトランジスタＭＰ３、ＭＰ４のゲートにはクランプ信号ＦＢ１が入力される。クランプ信号ＦＢ１がローレベルになると、スイッチトランジスタＭＰ３、ＭＰ４がオンとなり、差動トランジスタＭＮ２、ＭＮ３のゲート電圧が基準電圧にリセットされる。
ソース接地回路２２２は、Ｐ型の入力トランジスタ（第１のトランジスタ）ＭＰ５、Ｎ型のスイッチトランジスタＭＮ４、Ｎ型の負荷トランジスタ（第２のトランジスタ）ＭＮ５、保持容量Ｃ３を有する。入力トランジスタＭＰ５のゲートは、差動増幅回路２２１における負荷トランジスタＭＰ２のコレクタに接続され、信号ＯＵＴ１を入力する。入力トランジスタＭＰ５のソースは電源線に接続され、入力トランジスタＭＰ５のドレインは負荷トランジスタＭＮ５のドレインに接続されている。負荷トランジスタＭＮ５は入力トランジスタＭＰ５とカスケード接続され、入力トランジスタＭＰ５のドレインおよび負荷トランジスタＭＮ５のドレインの接続ノードからは、信号ＯＵＴ１を反転した信号ＯＵＴ２が出力される。
負荷トランジスタＭＮ５は入力トランジスタＭＰ５の負荷として機能し、負荷トランジスタＭＮ５のソースは接地線に接続されている。負荷トランジスタＭＮ５のゲートは保持容量Ｃ３の一方の電極に接続され、保持容量Ｃ３の他方の電極は接地線に接続されている。負荷トランジスタＭＮ５は、保持容量Ｃ３の電圧Ｖ２に応じた電流Ｉａを供給する。
スイッチトランジスタＭＮ４は負荷トランジスタＭＮ５のゲートおよびドレインの間に設けられている。すなわち、スイッチトランジスタＭＮ４のソースは負荷トランジスタＭＮ５のゲートに接続され、スイッチトランジスタＭＮ４のドレインは負荷トランジスタＭＮ５のドレインに接続されている。スイッチトランジスタＭＮ４のゲートにはクランプ信号ＦＢ２が入力される。クランプ信号ＦＢ２がハイレベルになると、スイッチトランジスタＭＮ４はオンとなり、負荷トランジスタＭＮ５のゲートの電圧が基準電圧にリセットされる。
電流補償回路２２３は、Ｐ型のスイッチトランジスタ（第３のトランジスタ）ＭＰ６、Ｎ型の電流源トランジスタ（第４のトランジスタ）ＭＮ６、Ｐ型の電流制御トランジスタ（第５のトランジスタ）ＭＰ７を有する。電流制御トランジスタＭＰ７のゲートは、ソース接地回路２２２の負荷トランジスタＭＮ５のドレイン及び入力トランジスタＭＰ５のドレイン、すなわち、両者の接続ノードに接続され、信号ＯＵＴ２を入力する。電流制御トランジスタＭＰ７のドレインは電流源トランジスタＭＮ６のドレインに接続されている。電流源トランジスタＭＮ６のソースは接地電圧に接続され、電流源トランジスタＭＮ６のゲートはソース接地回路２２２の負荷トランジスタＭＮ５のゲートに接続されている。ここで、電流源トランジスタＭＮ６、負荷トランジスタＭＮ５のそれぞれの大きさおよびバイアス条件が互いに等しい場合、電流源トランジスタＭＮ６、負荷トランジスタＭＮ５は同じ電流を流し得る。電流制御トランジスタＭＰ７は、信号ＯＵＴ１を反転した信号ＯＵＴ２によって駆動され、ソース接地回路２２２の電流Ｉａの変動を相殺する電流Ｉｂを流すことが可能である。電流Ｉｂは電流Ｉａの変化に対して相補的に変化し、電源線および接地線の電圧変動が抑制され得る。
イネーブルスイッチトランジスタＭＰ６のソースは電源線に接続され、イネーブルスイッチトランジスタＭＰ６のドレインは電流制御トランジスタＭＰ７のソースに接続される。イネーブルスイッチトランジスタＭＰ６のゲートにはイネーブル信号ＥＮＢが入力されている。イネーブル信号ＥＮＢがローレベルとなると、イネーブルスイッチトランジスタＭＰ６はオンとなり、電流制御トランジスタＭＰ７に電流Ｉｂが供給される。
図８は本実施形態における撮像装置の動作を示すタイミングチャートである。
時刻ｔ０において、クランプ信号ＦＢ１はアクティブレベル（ローレベル）であるためスイッチトランジスタＭＰ３、ＭＰ４は導通状態となっている。また、クランプ信号ＦＢ２はアクティブレベル（ハイレベル）であるため、スイッチトランジスタＭＮ４は導通状態となっている。イネーブル信号ＥＮＢは非アクティブレベル（ハイレベル）であるため、イネーブルスイッチトランジスタＭＰ６は非導通状態となっている。
時刻ｔ０〜ｔ１において、垂直走査回路３８Ａ、３８Ｂは制御信号ＰＲＥＳをアクティブレベル（ハイレベル）とする。リセットトランジスタＭ２が導通状態となり、浮遊拡散領域ＦＤの電圧は電源ＶＤＤの電圧にリセットされ、信号線１０１の信号ＶＬＩＮＥの電圧は上昇する。時刻ｔ１において、制御信号ＰＲＥＳがハイレベルからローレベルとなる。増幅トランジスタＭ３は、リセットが解除された浮遊拡散領域ＦＤの電位に対応する信号ＶＬＩＮＥを選択トランジスタＭ４を介して信号線１０１に出力する。ここで、信号ＶＬＩＮＥはノイズ信号に対応する。
また、時刻ｔ０〜ｔ１において、参照信号生成回路３５は参照信号ＶＲＡＭＰをリセットレベルからオフセットレベルへ遷移させる。ここで参照信号ＶＲＡＭＰのリセットレベルとは、後述するＡＤ変換動作の開始時の参照信号ＶＲＡＭＰの初期レベルである。オフセットレベルとは、ＡＤ変換動作時の電圧変化方向と同方向において、リセットレベルに対して一定の電圧だけオフセットしたレベルである。オフセットレベルはＡＤ変換動作時の基準レベルとなる。この期間のノイズ信号である信号ＶＬＩＮＥは入力容量Ｃ１にサンプリングされ、オフセットレベルにある参照信号ＶＲＡＭＰは入力容量Ｃ２にサンプリングされる。信号ＯＵＴ１、ＯＵＴ２は、トランジスタの駆動力のバランスで定まる所定の電圧となる。信号ＯＵＴ２は保持容量Ｃ３にサンプリングされる。
時刻ｔ２において、クランプ信号ＦＢ２はアクティブレベル（ハイレベル）から非アクティブレベル（ローレベル）に遷移する。スイッチトランジスタＭＮ４は非導通状態となり、保持容量Ｃ３には信号ＯＵＴ２が保持される。負荷トランジスタＭＮ５は保持容量Ｃ３の電圧に応じた電流Ｉａを流す。
時刻ｔ３において、クランプ信号ＦＢ１がアクティブレベル（ローレベル）から非アクティブレベル（ハイレベル）に遷移し、スイッチトランジスタＭＰ３、ＭＰ４が非導通状態となる。これにより、入力容量Ｃ１、Ｃ２に信号ＶＬＩＮＥ、参照信号ＶＲＡＭＰがそれぞれ保持される。
時刻ｔ４において、参照信号生成回路３５は参照信号ＶＲＡＭＰをオフセットレベルからリセットレベルへ遷移させる。差動増幅回路２２１から出力される信号ＯＵＴ１はローレベルとなり、ソース接地回路２２２から出力される信号ＯＵＴ２はハイレベルとなる。
時刻ｔ５において、イネーブル信号ＥＮＢが非アクティブレベル（ハイレベル）からアクティブレベル（ローレベル）に遷移する。イネーブルスイッチトランジスタＭＰ６は導通状態となり、電流制御トランジスタＭＰ７のドレインに電源ＶＤＤが印加される。但し、信号ＯＵＴ２はハイレベルであるため、電流制御トランジスタＭＰ７に電流が流れない。
時刻ｔ６において、参照信号生成回路３５は参照信号ＶＲＡＭＰを一定の傾き（電圧変化率）で変化させ始め、カウンタ回路３１はカウント信号のカウントを開始する。
時刻ｔ７において、参照信号ＶＲＡＭＰがクランプレベルの信号ＶＬＩＮＥに達すると、信号ＯＵＴ１がローレベルからハイレベルに反転する。入力トランジスタＭＰ５は非導通状態となり、ソース接地回路２２２に電流Ｉａが流れなくなる。ソース接地回路２２２の信号ＯＵＴ２はハイレベルからローレベルに反転すると、メモリ２３０はカウント信号ＣＮＴを保持する。また、信号ＯＵＴ２がローレベルになることで、電流補償回路２２３の電流制御トランジスタＭＰ７が導通状態となる。これにより、電流補償回路２２３には、電流源トランジスタＭＮ６のゲート電位に応じた電流Ｉｂが流れる。
ここで、電流補償回路２２３の電流源トランジスタＭＮ６はソース接地回路２２２の負荷トランジスタＭＮ５のサイズと同じサイズを有することが好ましい。電流源トランジスタＭＮ６および負荷トランジスタＭＮ５のそれぞれのゲートは互いに接続されている。このため、同じバイアス条件において電流源トランジスタＭＮ６および負荷トランジスタＭＮ５は同じ電流を流すことが可能となる。時刻ｔ０〜ｔ７における負荷トランジスタＭＮ５、時刻ｔ７〜ｔ８における電流源トランジスタＭＮ６はそれぞれ飽和状態にある。このため、時刻ｔ０〜ｔ７における電流Ｉａと時刻ｔ７〜ｔ８における電流Ｉｂは凡そ同じになる。時刻ｔ７における比較器２２０の反転動作において、電流補償回路２２３の電流Ｉｂはソース接地回路２２２の電流Ｉａの変動を相殺するように変換する。すなわち、電流Ｉａ、Ｉｂの総和は一定となる。このため、ＡＤ変換期間において、比較器２２０全体の電流変動を抑制することが可能となる。
時刻ｔ８において、参照信号生成回路３５は参照信号ＶＲＡＭＰをリセットレベルに遷移させ、画素１０のリセット時における信号ＶＬＩＮＥのＡＤ変換が完了する。信号ＯＵＴ１はハイレベルからローレベルに遷移し、入力トランジスタＭＰ５が導通状態となることで、電流Ｉａが流れる。一方、信号ＯＵＴ２はローレベルからハイレベルに遷移し、電流制御トランジスタＭＰ７が非導通状態となることで、電流Ｉｂが遮断される。
時刻ｔ９〜ｔ１０において、垂直走査回路３８Ａ、３８Ｂは制御信号ＰＴＸをアクティブレベル（ハイレベル）とする。転送トランジスタＭ１が導通状態となり、光電変換部ＰＤにおいて生成および蓄積された電荷が浮遊拡散領域ＦＤに転送される。浮遊拡散領域ＦＤの電圧は、光電変換部ＰＤが生成した電荷に対応する電圧となる。増幅トランジスタＭ３は浮遊拡散領域ＦＤの電圧に対応する信号ＶＬＩＮＥを選択トランジスタＭ４を介して信号線１０１に出力する。ここで、信号ＶＬＩＮＥは入射光に基づく信号に加えてノイズ信号を含んでいる。
時刻ｔ１１において、参照信号生成回路３５は参照信号ＶＲＡＭＰを一定の傾き（電圧変化率）で変化させ始め、カウンタ回路３１はカウント信号のカウントを開始する。
時刻ｔ１２において、参照信号ＶＲＡＭＰが信号ＶＬＩＮＥに達すると、信号ＯＵＴ１がローレベルからハイレベルに反転する。入力トランジスタＭＰ５は非導通状態となり、ソース接地回路２２２に電流Ｉａが流れなくなる。ソース接地回路２２２の信号ＯＵＴ２はハイレベルからローレベルに反転すると、メモリ２３０はカウント信号ＣＮＴを保持する。また、信号ＯＵＴ２がローレベルになることで、電流補償回路２２３の電流制御トランジスタＭＰ７が導通状態となる。これにより、電流補償回路２２３には、電流源トランジスタＭＮ６のゲート電位に応じた電流Ｉｂが流れる。電流補償回路２２３は、ソース接地回路２２２における電流Ｉａの変化を相殺する電流Ｉｂを流すことで、比較器２２０全体の電流変動を抑制することが可能となる。
時刻ｔ１３以降において、信号処理回路３６Ａ、３６Ｂはメモリ２３０からリセット時におけるデジタル信号および光電変換時におけるデジタル信号を読み出す。信号処理回路３６Ａ、３６Ｂは２つのデジタル信号の相関二重サンプリング処理を行い、ノイズ成分が除去された信号を得る。
図９、図１０はＡＤ変換部を構成する回路素子の配置を示す図であって、図５に示された４個のＡＤ変換部２０ａ〜２０ｄの配置を模式的に示している。
図９は本実施形態におけるＡＤ変換部２０ａ〜２０ｄの配置の一例を説明するための図である。図９において、第２の半導体チップ２上に４個のＡＤ変換部２０ａ〜２０ｄが各列に配置されている。ここで、各列のＡＤ変換部２０ａ〜２０ｄの領域は列方向（Ｘ方向）の幅ｄを有し、４行分のＡＤ変換部２０ａ〜２０ｄが行方向（Ｙ方向）に並んで配置されている。アナログ回路として動作する比較器２２０ａと負荷電流源２１０ｂとの間に、デジタル回路として高速に動作するメモリ２３０ａが配置されている。同様にメモリ２３０ｂは比較器２２０ｂと負荷電流源２１０ｃとの間に配置され、メモリ２３０ｃは比較器２２０ｃと負荷電流源２１０ｄとの間に配置されている。このため、メモリ２３０において生じるスイッチングノイズは、アナログ回路である比較器２２０、負荷電流源２１０に混入し、画質劣化を招き得る。
さらに、信号処理回路３６ＢがＡＤ変換部２０ｄの下方向（−Ｙ方向）に配置された場合、メモリ２３０ａから出力されるデジタル信号がＡＤ変換部２０ｂ、２０ｃ、２０ｄの領域を通過する。このため、ＡＤ変換部２０ａのメモリ２３０ａから出力されるデジタル信号は、クロストークにより他のＡＤ変換部２０ｂ、２０ｃ、２０ｄに混入し、画質劣化を招き得る。
また、図９において、負荷電流源２１０ａ〜２１０ｄは互いに離れて配置され、比較器２２０ａ〜２２０ｄも同様に互いに離れて配置されている。電源が紙面の上側（Ｙ方向）または下側（−Ｙ方向）から負荷電流源２１０ａ〜２１０ｄ、比較器２２０ａ〜２２０ｄに供給される場合、第１行のＡＤ変換部２０ａから第４行のＡＤ変換部２０ｄのそれぞれの電源線の長さが異なり、電源線のインピーダンスも異なってしまう。このため、ＡＤ変換部２０ａ〜２０ｄの行毎の出力が異なり、固定パターンノイズ等の画質劣化が生じ得る。
上述の画質劣化を防止するため、例えば図１０に示す配置を採用することが考えられる。図１０（ａ）において、第１の領域４００、第２の領域４１０、第３の領域４２０は列方向（Ｙ方向）に並んで配置されている。第１の領域４００、第２の領域４１０、第３の領域４２０のそれぞれは、第２の半導体チップ２の連続した領域である。
負荷電流源２１０ａ〜２１０ｄは、第２の半導体チップ２の連続した第１の領域４００に集合的に、あるいは、まとまって配置される。２つの回路要素（例えば、負荷電流源）が集合的に配されるとは、２つの回路要素の間に他の機能を持つ回路要素の素子が配されないことを意味する。また、負荷電流源２１０ａ〜２１０ｄは、列方向（Ｙ方向）に並んでいる。このように、負荷電流源２１０ａ〜２１０ｄは互いに隣り合って第１の領域４００に配置され、負荷電流源群を形成している。同様に、比較器２２０ａ〜２２０ｄは第２の半導体チップ２の連続した第２の領域４１０にまとまって配置される。比較器２２０ａ〜２２０ｄは、列方向（Ｙ方向）に並んでいる。このように、比較器２２０ａ〜２２０ｄは互いに隣り合って第２の領域４１０に配置され、比較器群を形成している。また、メモリ２３０ａ〜２３０ｄは第２の半導体チップ２の連続した第３の領域４２０にまとまって配置される。メモリ２３０ａ〜２３０ｄは列方向（Ｙ方向）に並んでいる。このように、メモリ２３０ａ〜２３０ｄは互いに隣り合って第３の領域４２０に配置され、メモリ群を形成している。
図１０（ａ）に示されるように、同種の回路要素を纏めて配置することで、異種の回路要素間におけるクロストークを低減することが可能となる。なお、同色の画素１０に対応する回路要素を同一の領域に配置し、異なる色間のクロストークを回避しても良い。また、各領域において、複数の回路要素（負荷電流源、比較器、または、メモリ）が列方向に並ぶことで、１つの画素列に対応した狭い領域に十分な機能を備えた列回路を配置することが可能となる。
デジタル回路である第１〜第４のメモリ２３０ａ〜２３０ｄはアナログ回路の第１の領域４００、第２の領域４１０とは別の第３の領域４２０に纏めて配置されている。平面視において、アナログ回路である電流源群および比較器群とは隣り合って配置され、デジタル回路であるメモリ群とは分離される。このため、メモリ２３０ａ〜２３０ｄにおいて生じるノイズが負荷電流源２１０ａ〜２１０ｄ、比較器２２０ａ〜２２０ｄに混入するのを回避することができる。また、信号処理回路３６Ｂが第３の領域４２０の下方向（−Ｙ方向）に位置する場合、メモリ群は比較器群と信号処理回路３６Ｂとの間に配置される。このため、メモリ２３０ａ〜２３０ｄから出力されるデジタル信号の信号線をアナログ回路の第１の領域４００、第２の領域４１０に配置せずに済み、信号のクロストークによる画質劣化を効果的に抑制することが可能となる。さらに、図９の配置と比較して、第１行〜第４行の同一の回路要素同士の距離が近くなる。ＡＤ変換部２０ａ〜２０ｄのそれぞれの電源線の長さの差が小さくなり、それぞれの電源線のインピーダンスの差も小さくなる。この結果、電源線の長さの差に起因する画質劣化を抑制することが可能である。
なお、負荷電流源２１０ａ〜２１０ｄが第１の領域４００に配置される場合、接合部４ａ〜４ｄは、平面視において第１の領域４００に少なくとも一部が重なる位置、あるいは第１の領域４００に近接した位置に配置されることが望ましい。特に図４に示される配置においては、接合部４ａ〜４ｄを負荷電流源２１０ａ〜２１０ｄに近接して配置することで、第２の半導体チップ２における信号線１０１の配線長を短くし、画素１０からの信号読出しを高速に行うことが可能となる。
図１０（ｂ）は比較器の回路要素（比較器要素）の配置を示す図である。各列の比較器２２０の第２の領域４１０はさらに複数の小領域に分割される。図１０（ｂ）には、比較器２２０を構成する差動増幅回路２２１の回路要素の小領域４１１、４１２、４１３が示されている。小領域４１１、４１２、４１３は列方向（Ｘ方向）の幅ｄを有し、４行分の差動増幅回路２２１の回路要素が行方向（Ｙ方向）に沿って並んで配置されている。図１０（ｂ）には差動増幅回路２２１の３つの小領域４１１、４１２、４１３のみが示されているが、後述するようにソース接地回路２２２、電流補償回路２２３を構成する他の複数の小領域も同様に連続して形成され得る。各列の電流源トランジスタＭＮ１ａ〜ＭＮ１ｄは互いに隣り合って第３の小領域４１１に配置され、複数対の差動トランジスタＭＮ２ａ〜ＭＮ２ｄ、ＭＮ３ａ〜ＭＮ３ｄはＹ方向に沿って互いに隣り合って第１の小領域４１２に配置されている。一対の差動トランジスタＭＮ２、ＭＮ３、例えば差動トランジスタＭＮ２ａ、ＭＮ３ａはＸ方向に並んで配置される。負荷トランジスタＭＰ１ａ〜ＭＰ１ｄ、ＭＰ２ａ〜ＭＰ２ｄはＹ方向に沿って互いに隣り合って第２の小領域４１３に配置されている。一対の負荷トランジスタＭＰ１、ＭＰ２、例えば、負荷トランジスタＭＰ１ａ、ＭＰ２ａはＸ方向に並んで配置される。
比較器２２０を構成する回路要素は比較器２２０の性能に影響する。４個の比較器２２０において同一の機能を有する回路要素を同一の小領域に配置することで、各行の比較器２２０の性能を均一化することができる。行毎の電源線のインピーダンスの差をさらに小さく出来ることに加えて、同一機能のトランジスタ同士のばらつきを抑制し、各行のＡＤ変換部２０の性能を均一にすることが可能となる。
図１１は、本実施形態における比較器の回路要素（比較器要素）の配置を示す図であって、ソース接地回路、電流補償回路の回路要素の小領域を示している。各列のソース接地回路２２２、電流補償回路２２３の小領域４３１、４３２は列方向（Ｘ方向）の幅ｄを有し、行方向（Ｙ方向）に沿って並んで配置されている。小領域４３１、４３２のそれぞれは４行単位のソース接地回路２２２、電流補償回路２２３の回路要素を含み得る。上述したように、ソース接地回路２２２と電流補償回路２２３とはそれぞれの電流変動を相殺するように動作する。仮に、ソース接地回路２２２と電流補償回路２２３とが離れて配置された場合、ソース接地回路２２２の電源線と電流補償回路２２３の電源線のそれぞれのインピーダンスに差が生じ得る。この結果、電流変動を相殺する効果が低減され、画質劣化が生じ得る。
図１１に示すように、４行分のソース接地回路２２２、電流補償回路２２３の回路要素は複数の素子群に分類されている。素子群２２４ａ〜２２４ｄはそれぞれ、ソース接地回路２２２の入力トランジスタＭＰ５ａ〜ＭＰ５ｄと電流補償回路２２３のイネーブルスイッチトランジスタＭＰ６ａ〜ＭＰ６ｄとを含む。素子群２２４ａ〜２２４ｄは第４の小領域４３１に配置される。素子群２２５ａ〜２２５ｄはそれぞれ、ソース接地回路２２２の負荷トランジスタＭＮ５ａ〜ＭＮ５ｄと電流補償回路２２３の電流源トランジスタＭＮ６ａ〜ＭＮ６ｄとを含む。素子群２２５ａ〜２２５ｄは第５の小領域４３２に配置される。素子群２２４ａ〜２２４ｄ、素子群２２５ａ〜２２５ｄのそれぞれは同一信号を処理する回路、すなわち、同じ信号線１０１に接続されたＡＤ変換部２０の回路素子を含む。例えば、素子群（第１の素子群）２２４ａは第１行の第１の比較器２２０ａを構成する入力トランジスタＭＰ５ａ、イネーブルスイッチトランジスタＭＰ６ａを含み、素子群（第２の素子群）２２４ｂは第１行の第２の比較器２２０ｂを構成する入力トランジスタＭＰ５ｂ、イネーブルスイッチトランジスタＭＰ６ｂを含む。また、素子群（第３の素子群）２２５ａは第１行の第１の比較器２２０ａを構成する負荷トランジスタＭＮ５ａ、電流源トランジスタＭＮ６ａを含み、素子群（第４の素子群）２２５ｂは第１行の第２の比較器２２０ｂを構成する負荷トランジスタＭＮ５ｂ、電流源トランジスタＭＮ６ｂを含む。小領域４３１には４行単位の素子群２２４ａ〜２２４ｄが配置され、小領域４３２には４行単位の素子群２２５ａ〜２２５ｄが配置される。同一の素子群を構成する複数の回路要素同士は行方向（Ｘ方向）および列方向（Ｙ方向）に互いに隣り合って配置され、若しくは少なくとも同一極性の他のトランジスタを挟んで配置されることが望ましい。図１１に示す配置によれば、ソース接地回路２２２、電流補償回路２２３を構成する回路要素が近接して配置されるため、電源線のインピーダンスの差を低減し、電流変動を効果的に相殺することが可能となる。
図１２、図１３は本実施形態におけるトランジスタの配置例を示し、１行分の素子群２２４、素子群２２５を示している。ここでは、素子群２２４、素子群２２５はそれぞれソース接地回路２２２、電流補償回路２２３を構成する一対のトランジスタを含む。例えば、素子群２２４は入力トランジスタＭＰ５、イネーブルスイッチトランジスタＭＰ６を含み、素子群２２５は負荷トランジスタＭＮ５、電流源トランジスタＭＮ６を含み得る。
図１２において、素子群２２４、素子群２２５のそれぞれは、一方の導電型のウエル領域３００に形成されている。ウエル領域３００は各列に形成され、列方向（Ｘ方向）における幅ｄを有している。拡散領域３０１はウエル領域３００に形成され、ウエル領域３００と反対極性の導電型の領域である。拡散領域３０１には、ゲート電極３０２ａ、３０２ｂ、ドレイン領域３０３ａ、３０３ｂ、ソース領域３０４が形成されている。例えば、ゲート電極３０２ａ、ドレイン領域３０３ａ、ソース領域３０４は入力トランジスタＭＰ５を構成し、ゲート電極３０２ｂ、ドレイン領域３０３ｂ、ソース領域３０４はイネーブルスイッチトランジスタＭＰ６を構成し得る。ドレイン領域３０３ａ、３０３ｂ、ソース領域３０４は平面視において行方向（Ｙ方向）に延在する長方形をなし、それぞれ列方向に沿って複数のコンタクト領域が形成されている。２つのドレイン領域３０３ａ、３０３ｂの間にはソース領域３０４が配置されている。ドレイン領域３０３ａとソース領域３０４との間には平面視において行方向（Ｙ方向）に延在するゲート電極３０２ａが形成されている。ドレイン領域３０３ｂとソース領域３０４との間には平面視において行方向（Ｙ方向）に延在するゲート電極３０２ｂが形成されている。ソース領域３０４は入力トランジスタＭＰ５、イネーブルスイッチトランジスタＭＰ６において共有されている。一対の入力トランジスタＭＰ５、イネーブルスイッチトランジスタＭＰ６は画素群のなす１つの列の方向と交差する方向（Ｘ方向）に並んで配置される。同様に、素子群２２５においては負荷トランジスタＭＮ５、電流源トランジスタＭＮ６が形成され、ソース領域３０４は負荷トランジスタＭＮ５、電流源トランジスタＭＮ６において共有され得る。一対の負荷トランジスタＭＮ５、電流源トランジスタＭＮ６はＸ方向に並んで配置される。
図１３において、一方の導電型のウエル領域３００には反対極性の導電型の２つの拡散領域３０１ａ、３０１ｂが形成されている。拡散領域３０１ａ、３０１ｂには素子群２２４、素子群２２５が形成され得る。ウエル領域３００は各列に配置され、列方向（Ｘ方向）における幅ｄを有している。２つの拡散領域３０１ａ、３０１ｂは行方向（Ｙ方向）に並んで配置されている。拡散領域３０１ａには、ゲート電極３０２ａ、ドレイン領域３０３ａ、ソース領域３０４ａから構成される入力トランジスタＭＰ５が形成される。また、拡散領域３０１ｂには、ゲート電極３０２ｂ、ドレイン領域３０３ｂ、ソース領域３０４ｂから構成されるイネーブルスイッチトランジスタＭＰ６が形成される。一対の入力トランジスタＭＰ５、イネーブルスイッチトランジスタＭＰ６はＹ方向に沿って配置される。入力トランジスタＭＰ５、イネーブルスイッチトランジスタＭＰ６は拡散領域を共有していないが、共通のウエル領域３００に形成されている。同様に、素子群２２５においては負荷トランジスタＭＮ５、電流源トランジスタＭＮ６が形成され得る。一対の負荷トランジスタＭＮ５、電流源トランジスタＭＮ６はＹ方向に沿って配置される。
図１２、図１３に示されたように、電流の相殺を行う一対のトランジスタを近接して配置することにより、電流補償回路２２３による相殺の効果をさらに高めることができる。複数の半導体チップが積層されるとともに、さらに複数行を並列読出し可能な撮像装置においても、ソース接地回路２２２による電流変動を電流補償回路２２３で効果的に抑制することが可能となる。特に、図１２の配置においては、一対のトランジスタが近接して配置されるとともに、共通の拡散領域３０１に形成されている。このため、一対のトランジスタのそれぞれの大きさおよびバイアス条件の対称性を良好なものとし、ソース接地回路２２２の電流Ｉａの変動を電流補償回路２２３の電流Ｉｂによってより効果的に補償することが可能となる。
なお、素子群２２４、２２５のいずれか一方のみを図１２、図１３のように配置してもよい。少なくともソース接地回路２２２、電流補償回路２２３における１対のトランジスタを同一の領域に近接して配置することで、電流補償回路２２３による電流相殺の効果を高めることができる。また、トランジスタの配置は図１２、図１３の例に限定されず、ゲート電極３０２ａ、３０２ｂ、ドレイン領域３０３ａ、３０３ｂ、ソース領域３０４を９０度回転して配置してもよい。また、素子群２２５に保持容量Ｃ３、スイッチトランジスタＭＮ４などの他の回路要素を形成してもよく、さらに、他の回路要素を同一ウエル内に配置しても良い。例えば、素子群２２５ａに第１の比較器２２０ａを構成する第１の保持容量Ｃ３および第１のスイッチトランジスタＭＮ４をさらに配置し、素子群２２５ｂに第２の比較器２２０ｂを構成する第２の保持容量Ｃ３および第２のスイッチトランジスタＭＮ４をさらに配置してもよい。
さらに、図１２、図１３に示された配置は必ずしも各列に複数のＡＤ変換部２０が設けられた構成に限定されない。１つのＡＤ変換部２０において図１２、図１３の配置を適用することで、一対のトランジスタの対称性を改善し、電流補償の効果を高めることができる。
以上述べたように、本実施形態によれば積層構造の撮像装置においてＡＤ変換部を効率良く配置できるとともに画質を向上させることが可能となる。特に、複数行を並列読み出し可能な撮像装置において、複数のＡＤ変換部に含まれる同種の回路要素を纏めて配置することにより、信号線のクロストークの低減および電源線のインピーダンスの差の低減を図り、さらに画質を向上させることが可能となる。
［第２実施形態］
続いて第２実施形態における撮像装置を説明する。図１４は本実施形態における比較器の回路例の図である。比較器３２０は差動増幅回路２２１、ソース接地回路３２２、電流補償回路２２３を備える。本実施形態における比較器３２０はソース接地回路３２２の構成において、第１実施形態における比較器２２０（図７）と異なっている。以下、第１実施形態と異なる構成を中心に本実施形態における撮像装置を説明する。
ソース接地回路３２２は、Ｐ型の入力トランジスタＭＰ５、Ｐ型のスイッチトランジスタＭＰ８、Ｎ型の負荷トランジスタＭＮ５、クランプ容量Ｃ４を有する。入力トランジスタＭＰ５のゲートは、クランプ容量Ｃ４を介して差動増幅回路２２１における負荷トランジスタＭＰ２のコレクタに接続され、信号ＯＵＴ１を入力する。入力トランジスタＭＰ５のソースは電源電圧ＶＤＤに接続され、入力トランジスタＭＰ５のドレインは負荷トランジスタＭＮ５のドレインに接続されている。入力トランジスタＭＰ５のドレインからは、信号ＯＵＴ１を反転した信号ＯＵＴ２が出力される。
負荷トランジスタＭＮ５は入力トランジスタＭＰ５の負荷として機能し、負荷トランジスタＭＮ５のソースは接地電圧に接続されている。負荷トランジスタＭＮ５のゲートはバイアス線に接続され、ゲートにはバイアス線を介して一定のバイアス電圧Ｖ２が印加される。バイアス電圧Ｖ２は電流源トランジスタＭＮ１のゲートに印加されるバイアス電圧Ｖ１と異なり得る。また、バイアス電圧Ｖ２は電流補償回路２２３の電流源トランジスタＭＮ６のゲートにも印加される。
スイッチトランジスタＭＰ８は入力トランジスタＭＰ５のゲートおよびドレインの間に設けられている。すなわち、スイッチトランジスタＭＰ８のソースは入力トランジスタＭＰ５のゲートに接続され、スイッチトランジスタＭＰ８のドレインは入力トランジスタＭＰ５のドレインに接続されている。スイッチトランジスタＭＰ８のゲートにはクランプ信号ＦＢ２が入力される。クランプ信号ＦＢ２がローレベルになると、スイッチトランジスタＭＰ８はオンとなり、入力トランジスタＭＰ５のゲートの電圧がドレインの電圧にクランプされる。
本実施形態における撮像装置の動作は、クランプ信号ＦＢ２の極性が反転している点において、図８に示された動作と異なっている。他の動作については、図８の動作と略同様であるため、説明を省略する。本実施形態においても、積層構造の撮像装置においてＡＤ変換部を効率良く配置できるとともに画質を向上させることが可能となる。また、複数行を並列読み出し可能な撮像装置において、複数のＡＤ変換部に含まれる同種の回路要素を纏めて配置し、さらに画質を向上させることが可能となる。
［第３実施形態］
上述の実施形態における固体撮像装置は種々の撮像システムに適用可能である。撮像システムとして、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、車載カメラ、観測衛星、監視カメラなどがあげられる。図１５に、撮像システムの例としてデジタルスチルカメラのブロック図を示す。
図１５に示す撮像システムは、バリア１００１、レンズ１００２、絞り１００３、撮像装置１００４、信号処理装置１００７、タイミング発生部１００８、全体制御・演算部１００９、メモリ部１０１０、記録媒体制御Ｉ／Ｆ部１０１１、記録媒体１０１２、外部Ｉ／Ｆ部１０１３を含む。バリア１００１はレンズ１００２を保護し、レンズ１００２は被写体の光学像を撮像装置１００４に結像させる。絞り１００３はレンズ１００２を通った光量を可変する。撮像装置１００４は上述の実施形態の固体撮像装置を含み、レンズ１００２により結像された光学像を画像データに変換する。信号処理装置１００７は撮像装置１００４より出力された画像データに各種の補正、データ圧縮を行う。タイミング発生部１００８は撮像装置１００４および信号処理装置１００７に、各種タイミング信号を出力する。全体制御・演算部１００９はデジタルスチルカメラ全体を制御し、メモリ部１０１０は画像データを一時的に記憶する。記録媒体制御Ｉ／Ｆ部１０１１は記録媒体１０１２に画像データの記録または読み出しを行うためのインターフェースであり、記録媒体１０１２は撮像データの記録または読み出しを行うための半導体メモリ等の着脱可能な記録媒体である。外部Ｉ／Ｆ部１０１３は外部コンピュータ等と通信するためのインターフェースである。タイミング信号などは撮像システムの外部から入力されてもよく、撮像システムは少なくとも撮像装置１００４と、撮像装置１００４から出力された画像信号を処理する信号処理装置１００７とを有すればよい。
本実施形態では、撮像装置１００４とＡＤ変換部とが同一の半導体基板に設けられた構成を説明した。しかし、撮像装置１００４とＡＤ変換部とが別の半導体基板に形成されていてもよい。また、撮像装置１００４と信号処理装置１００７とが同一の半導体基板に形成されていてもよい。
また、それぞれの画素が第１の光電変換部と、第２の光電変換部を含んでもよい。信号処理装置１００７は、第１の光電変換部で生じた電荷に基づく画素信号と、第２の光電変換部で生じた電荷に基づく画素信号とを処理し、撮像装置１００４から被写体までの距離情報を取得するように構成されてもよい。
［第４実施形態］
図１６（ａ）、図１６（ｂ）は、本発明の第４実施形態における車載カメラに関する撮像システムの一例を示したものである。撮像システム２０００は、上述した実施形態の撮像装置１００４を有する。撮像システム２０００は、撮像装置１００４により取得された複数の画像データに対し、画像処理を行う画像処理部２０３０と、撮像システム２０００より取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差算出部２０４０を有する。また、撮像システム２０００は、算出された視差に基づいて対象物までの距離を算出する距離計測部２０５０と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部２０６０とを有する。ここで、視差算出部２０４０、距離計測部２０５０は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部２０６０はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）によって実現されてもよいし、これらの組合せによって実現されてもよい。
撮像システム２０００は車両情報取得装置２３１０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム２０００には、衝突判定部２０６０での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ２４１０が接続されている。また、撮像システム２０００は、衝突判定部２０６０での判定結果に基づいて、ドライバーへ警報を発する警報装置２４２０とも接続されている。例えば、衝突判定部２０６０の判定結果として衝突可能性が高い場合、制御ＥＣＵ２４１０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置２４２０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。撮像システム２０００は上述のように車両を制御する動作の制御を行う制御手段として機能する。
本実施形態では車両の周囲、例えば前方または後方を撮像システム２０００で撮像する。図１６（ｂ）に、車両前方（撮像範囲２５１０）を撮像する場合の撮像システムを示した。撮像制御手段としての車両情報取得装置２３１０が、上述の第１乃至第３の実施形態に記載した動作を行うように撮像システム２０００ないしは撮像装置１００４に指示を送る。撮像装置１００４の動作は、第１乃至第４の実施形態と同じなので、ここでは説明を省略する。このような構成により、測距の精度をより向上させることができる。
上述では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
［他の実施形態］
本発明は、上述の実施形態に限らず種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
上述の実施形態においては、参照信号ＶＲＡＭＰが時間とともに増加する構成を例示したが、参照信号ＶＲＡＭＰが時間とともに低下する構成を採用しても良い。また、参照信号ＶＲＡＭＰのゲインは信号ＶＬＩＮＥの振幅に応じて変更されても良い。
上述の実施形態においては、時間に依存して電圧が変化するランプ信号を用いたＡＤ変換部について説明したが、ＡＤ変換部は逐次比較型、並列型であってもよい。ＡＤ変換部が逐次比較型である場合、比較器は最上位のビット（ＭＳＢ）に対応する電圧から最下位のビット（ＬＳＢ）へと変化する参照信号との比較を行う。
なお、上述の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならない。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
１ 第１の半導体チップ
２ 第２の半導体チップ
１０ 画素
１００ 画素部
２０ ＡＤ変換部
２０１〜２０４ ＡＤＣアレイ
３６Ａ、３６Ｂ 信号処理回路
３８Ａ、３８Ｂ 垂直走査回路
１０１ 信号線
２２０ 比較器
２２１ 差動増幅回路
２２２ ソース接地回路
２２３ 電流補償回路
２３０ メモリ

Claims (33)

  1. 画素信号を生成する複数の画素が形成された第１の半導体チップと、
    前記第１の半導体チップに積層され、前記画素から出力されたアナログ信号をデジタル信号に変換する複数のアナログデジタル変換部を有する第２の半導体チップとを備え、
    前記複数の前記アナログデジタル変換部のそれぞれは、前記アナログ信号と参照信号との比較を行う比較器を備え、
    前記比較器は、
    前記アナログ信号と前記参照信号の差分に基づく第１の信号を出力する出力ノードを有する差動増幅回路と、
    前記差動増幅回路の前記出力ノードから前記第１の信号を受けるゲートを有する入力トランジスタ、および前記入力トランジスタにカスケード接続された負荷トランジスタを含み、前記入力トランジスタおよび前記負荷トランジスタの接続ノードから第２の信号を出力するソース接地回路と、
    前記接続ノードから前記第２の信号を受けるゲートを有する電流制御トランジスタ、および前記電流制御トランジスタにカスケード接続される電流源トランジスタを含み、前記ソース接地回路に流れる第１の電流の変化に対して相補的に変化する第２の電流を流す電流補償回路と、を有する
    ことを特徴とする撮像装置。
  2. 前記電流補償回路は、第１の電源線と前記電流制御トランジスタとの間に接続されたイネーブルスイッチトランジスタをさらに備え、
    前記電流補償回路の前記電流源トランジスタのソースは第２の電源線に接続され、
    前記ソース接地回路において、前記入力トランジスタのソースは前記第１の電源線に接続され、前記負荷トランジスタのソースは前記第２の電源線に接続されることを特徴とする請求項１に記載の撮像装置。
  3. 前記複数の画素のうち１つの列に配された画素群に対して配された複数の信号線と、
    前記複数の信号線にそれぞれ接続され、前記第２の半導体チップに互いに隣り合って配置された負荷電流源群と、をさらに備え、
    前記複数の信号線に対応して複数の前記アナログデジタル変換部が配され、
    複数の前記比較器は互いに隣り合って配置された比較器群を含み、
    前記比較器群は、前記画素群のなす前記１つの列の方向に沿って並び、
    前記負荷電流源群は、前記画素群のなす前記１つの列の方向に沿って並び、
    前記比較器群と前記負荷電流源群とが、前記画素群のなす前記１つの列の方向に沿って並ぶことを特徴とする請求項１または２のいずれか１項に記載の撮像装置。
  4. 前記複数の画素のうち１つの列に配された画素群にそれぞれ接続された第１の信号線および第２の信号線を備え、
    前記第２の半導体チップは、前記第１の信号線に接続された第１の負荷電流源と、前記第２の信号線に接続された第２の負荷電流源と、を含み、
    前記第１の負荷電流源と前記第２の負荷電流源とは前記第２の半導体チップの連続する第１の領域において前記画素群のなす１つの列の方向に沿って隣り合って並ぶことを特徴とする請求項２に記載の撮像装置。
  5. 前記複数のアナログデジタル変換部は、前記第１の信号線に対応して配された第１のアナログデジタル変換部と、前記第２の信号線に対応して配された第２のアナログデジタル変換部と、を含み、
    前記第１のアナログデジタル変換部を構成する第１の回路要素と、前記第１の回路要素の機能と同じ機能を有するとともに前記第２のアナログデジタル変換部を構成する第２の回路要素とが、前記第１の領域とは別の連続する第２の領域において前記画素群のなす１つの列の方向に沿って隣り合って並ぶことを特徴とする請求項４に記載の撮像装置。
  6. 前記第１の領域と前記第２の領域とが、前記画素群のなす１つの列の方向に沿って並ぶことを特徴とする請求項５に記載の撮像装置。
  7. 前記第１の半導体チップにおける前記第１の信号線および前記第２の信号線のそれぞれは前記第２の半導体チップにおける前記信号線と接合部を介して接続され、
    平面視において前記接合部は前記第１の領域または前記第２の領域の少なくとも一部と重なるように配置されることを特徴とする請求項５または６に記載の撮像装置。
  8. 前記第１のアナログデジタル変換部は、前記第１のアナログデジタル変換部の前記第２の信号が反転したタイミングにおいてカウント信号を保持する第１のメモリを含み、
    前記第２のアナログデジタル変換部は、前記第２のアナログデジタル変換部の前記第２の信号が反転したタイミングにおいてカウント信号を保持する第２のメモリを含み、
    前記第１のメモリおよび前記第２のメモリは、前記第１の領域および前記第２の領域とは別の連続する第３の領域において前記画素群のなす前記１つの列の方向に沿って互いに隣り合って並ぶことを特徴とする請求項５〜７のいずれか１項に記載の撮像装置。
  9. 前記第１の領域、前記第２の領域、および前記第３の領域は、前記画素群のなす１つの列の方向に沿って隣り合って並ぶことを特徴とする請求項８に記載の撮像装置。
  10. 平面視において前記第２の領域は前記第１の領域と前記第３の領域との間に配置されることを特徴とする請求項９に記載の撮像装置。
  11. 前記第２の半導体チップは、前記第１のメモリおよび前記第２のメモリから信号を読み出す信号処理回路を備え、
    平面視において前記第３の領域は前記第２の領域と前記信号処理回路との間に配置されることを特徴とする請求項１０に記載の撮像装置。
  12. 前記複数の画素のうち１つの列に配された画素群にそれぞれ接続された第１の信号線および第２の信号線を備え、
    前記複数のアナログデジタル変換部は、前記第１の信号線に対応して配された第１のアナログデジタル変換部と、前記第２の信号線に対応して配された第２のアナログデジタル変換部と、を含み、
    前記第１のアナログデジタル変換部を構成する第１の回路要素と、前記第１の回路要素の機能と同じ機能を有するとともに前記第２のアナログデジタル変換部を構成する第２の回路要素は、前記第２の半導体チップの連続する領域において前記画素群のなす１つの列の方向に沿って隣り合って並ぶことを特徴とする請求項２に記載の撮像装置。
  13. 前記第２の領域は、前記画素群のなす１つの列の方向に沿って連続した複数の小領域を含み、
    前記第１のアナログデジタル変換部の前記比較器を構成する第１の比較器要素と、前記第１の比較器要素の機能と同じ機能を有するとともに、前記第２のアナログデジタル変換部の前記比較器を構成する第２の比較器要素とは、同一の前記小領域において前記画素群のなす１つの列の方向に沿って隣り合って並ぶことを特徴とする請求項５〜１１のいずれか１項に記載の撮像装置。
  14. 前記第１の回路要素は、前記第１のアナログデジタル変換部を構成する第１の比較器を含み、
    前記第２の回路要素は、前記第２のアナログデジタル変換部を構成する第２の比較器を含むことを特徴とする請求項５〜１２のいずれか１項に記載の撮像装置。
  15. 前記第１の回路要素は、前記第１のアナログデジタル変換部の前記差動増幅回路を構成する第１の一対の差動トランジスタを含み、
    前記第２の回路要素は、前記第２のアナログデジタル変換部の前記差動増幅回路を構成する第２の一対の差動トランジスタを含み、
    前記第１の一対の差動トランジスタと前記第２の一対の差動トランジスタとが前記画素群のなす１つの列の方向に沿って隣り合って並ぶことを特徴とする請求項５〜１２のいずれか１項に記載の撮像装置。
  16. 前記第１の一対の差動トランジスタおよび前記第２の一対の差動トランジスタのそれぞれは、前記画素群のなす１つの列の方向と交差する方向に並ぶことを特徴とする請求項１５に記載の撮像装置。
  17. 前記第１の回路要素は、前記第１のアナログデジタル変換部の前記差動増幅回路を構成する第１の一対のカレントミラートランジスタを含み、
    前記第２の回路要素は、前記第２のアナログデジタル変換部の前記差動増幅回路を構成する第２の一対のカレントミラートランジスタを含み、
    前記第１の一対のカレントミラートランジスタと前記第２の一対のカレントミラートランジスタとが前記画素群のなす１つの列の方向に沿って隣り合って並ぶことを特徴とする請求項５〜１６のいずれか１項に記載の撮像装置。
  18. 前記第１の一対のカレントミラートランジスタおよび前記第２の一対のカレントミラートランジスタのそれぞれは、前記画素群のなす１つの列の方向と交差する方向に並ぶことを特徴とする請求項１７に記載の撮像装置。
  19. 前記第１の回路要素は、前記第１のアナログデジタル変換部の前記差動増幅回路を構成する第１の定電流源トランジスタを含み、
    前記第２の回路要素は、前記第２のアナログデジタル変換部の前記差動増幅回路を構成する第２の定電流源トランジスタを含み、
    前記第１の定電流源トランジスタと前記第２の定電流源トランジスタとは前記画素群のなす１つの列の方向に沿って隣り合って並ぶことを特徴とする請求項５〜１８のいずれか１項に記載の撮像装置。
  20. 前記第１の回路要素は、前記第１のアナログデジタル変換部の前記入力トランジスタおよび前記イネーブルスイッチトランジスタを含む第１の素子群であり、
    前記第２の回路要素は、前記第２のアナログデジタル変換部の前記入力トランジスタおよび前記イネーブルスイッチトランジスタを含む第２の素子群であり、
    前記第１の素子群と前記第２の素子群とは前記画素群のなす１つの列の方向に沿って隣り合って並ぶことを特徴とする請求項５〜１９のいずれか１項に記載の撮像装置。
  21. 前記第１の素子群および前記第２の素子群のそれぞれにおいて、前記入力トランジスタおよび前記イネーブルスイッチトランジスタは、前記画素群のなす１つの列の方向と交差する方向に並ぶことを特徴とする請求項２０に記載の撮像装置。
  22. 前記第１の回路要素は、前記第１のアナログデジタル変換部の前記負荷トランジスタおよび前記電流源トランジスタを含む第３の素子群であり、
    前記第２の回路要素は、前記第２のアナログデジタル変換部の前記負荷トランジスタおよび前記電流源トランジスタを含む第４の素子群であり、
    前記第３の素子群と前記第４の素子群とは前記画素群のなす１つの列の方向に沿って隣り合って並ぶことを特徴とする請求項５〜２１のいずれか１項に記載の撮像装置。
  23. 前記第３の素子群および前記第４の素子群のそれぞれにおいて、前記負荷トランジスタおよび前記電流源トランジスタは、前記画素群のなす１つの列の方向と交差する方向に並ぶことを特徴とする請求項２２に記載の撮像装置。
  24. 前記一対または前記第１〜前記第４の素子群のいずれかをなす２つのトランジスタは、ソース領域を共有していることを特徴とする請求項２２〜２３のいずれか１項に記載の撮像装置。
  25. 前記一対または前記第１〜前記第４の素子群のいずれかをなす２つのトランジスタは、同一のウエル領域に形成されていることを特徴とする請求項２２〜２４のいずれか１項に記載の撮像装置。
  26. 前記第１の回路要素は、前記第１のアナログデジタル変換部の前記電流補償回路を構成する前記電流制御トランジスタを含み、
    前記第２の回路要素は、前記第２のアナログデジタル変換部の前記電流補償回路を構成する前記電流制御トランジスタを含み、
    前記第１のアナログデジタル変換部の前記電流制御トランジスタと前記第２のアナログデジタル変換部の前記電流制御トランジスタとは、前記画素群のなす１つの列の方向に沿って隣り合って並ぶことを特徴とする請求項１２〜２５のいずれか１項に記載の撮像装置。
  27. 前記第３の素子群は、前記第１のアナログデジタル変換部において一方の電極が前記負荷トランジスタのゲートに接続され、他方の電極が前記第２の電源線に接続された第１の保持容量をさらに備え、
    前記第４の素子群は、前記第２のアナログデジタル変換部において一方の電極が前記負荷トランジスタのゲートに接続され、他方の電極が前記第２の電源線に接続された第２の保持容量をさらに備えることを特徴とする請求項２２に記載の撮像装置。
  28. 前記差動増幅回路の前記出力ノードと前記入力トランジスタのゲートとの間に設けられたクランプ容量と、
    前記入力トランジスタのゲートおよびドレインの間に設けられたスイッチトランジスタとを備える請求項１〜２７のいずれか１項に記載の撮像装置。
  29. 前記電流源トランジスタのゲートが前記負荷トランジスタのゲートに接続されたことを特徴とする請求項１〜２８のいずれか１項に記載の撮像装置。
  30. 画素信号を生成する複数の画素から信号線を介して出力されたアナログ信号をデジタル信号に変換する複数のアナログデジタル変換部を備える撮像装置であって、
    前記複数のアナログデジタル変換部のそれぞれは、前記アナログ信号と参照信号との比較を行う比較器を備え、前記比較器は、
    前記アナログ信号と前記参照信号の差分に基づく第１の信号を出力する差動増幅回路と、
    前記第１の信号を入力し、第１の電源に接続された第１の極性の第１のトランジスタ、および、第２の電源に接続された第２の極性の第２のトランジスタを含み、前記第１のトランジスタおよび前記第２のトランジスタの接続ノードから、前記第１の信号を反転した第２の信号を出力するソース接地回路と、
    前記第１の電源に接続された第１の極性の第３のトランジスタ、前記第２の電源に接続された第２極性の第４のトランジスタ、および、前記第２の信号を入力し、前記第３のトランジスタおよび前記第４のトランジスタの間に設けられた第１極性の第５のトランジスタを備え、前記第５のトランジスタは前記ソース接地回路に流れる第１の電流の変化に対して相補的に変化する第２の電流を流す電流補償回路と、を備え、
    前記第１のトランジスタおよび前記第３のトランジスタが互いに隣り合って配置された第１の素子群、または前記第２のトランジスタおよび前記第４のトランジスタが互いに隣り合って配置された第２の素子群の少なくともいずれかが形成されることを特徴とする撮像装置。
  31. 請求項１〜３０のいずれか１項に記載の撮像装置と、
    複数の前記画素信号を処理し、前記撮像装置から被写体までの距離情報を取得する信号処理装置を備えることを特徴とする撮像システム。
  32. 移動体であって、
    請求項３１に記載の撮像システムと、
    前記撮像システムによって取得された前記画素信号および前記距離情報の少なくとも一方に基づいて前記移動体を制御する制御手段と、
    を有する、
    ことを特徴とする移動体。
  33. それぞれが光電変換部をそなえる複数の画素が形成された別の半導体チップと接続するための接続部と、
    前記画素から信号線を介して出力されたアナログ信号をデジタル信号に変換するアナログデジタル変換部を有する積層用の半導体チップであって、
    前記アナログデジタル変換部は、前記アナログ信号と参照信号との比較を行う比較器を備え、前記比較器は、
    前記アナログ信号と前記参照信号の差分に基づく第１の信号を出力する出力ノードを有する差動増幅回路と、
    前記差動増幅回路の前記出力ノードから前記第１の信号を受けるゲートを有する入力トランジスタ、および前記入力トランジスタにカスケード接続された負荷トランジスタを含み、前記入力トランジスタおよび前記負荷トランジスタの接続ノードから第２の信号を出力するソース接地回路と、
    前記接続ノードから前記第２の信号を受けるゲートを有する電流制御トランジスタ、および前記電流制御トランジスタにカスケード接続される電流源トランジスタを含み、前記電流制御トランジスタは前記ソース接地回路に流れる第１の電流の変化に対して相補的に変化する第２の電流を流す電流補償回路と、
    を備えることを特徴とする半導体チップ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022100945A (ja) * 2020-12-24 2022-07-06 キヤノン株式会社 光電変換装置、光電変換システム、移動体、半導体基板
US11825223B2 (en) 2019-08-01 2023-11-21 Panasonic Intellectual Property Management Co., Ltd. Imaging device and driving method thereof

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019048967A1 (ja) * 2017-09-06 2019-03-14 株式会社半導体エネルギー研究所 半導体装置、記憶装置、及び電子機器
JP6704944B2 (ja) * 2018-02-09 2020-06-03 キヤノン株式会社 撮像装置、撮像システム、移動体
KR20220077735A (ko) * 2020-12-02 2022-06-09 삼성전자주식회사 이미지 센서 및 이미지 센서의 픽셀 어레이
JP2022101408A (ja) * 2020-12-24 2022-07-06 ルネサスエレクトロニクス株式会社 固体撮像装置、ａｄ変換回路および電流補償回路

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009124514A (ja) * 2007-11-15 2009-06-04 Sony Corp 固体撮像素子、およびカメラシステム
JP2010034616A (ja) * 2008-07-24 2010-02-12 Panasonic Corp 固体撮像装置、カメラ
JP2014519703A (ja) * 2011-05-12 2014-08-14 オリーブ・メディカル・コーポレーション 垂直相互接続を用いたハイブリッド積層画像センサのためのサブ列パラレルデジタイザのシステムおよび方法
WO2016194653A1 (ja) * 2015-06-05 2016-12-08 ソニー株式会社 撮像素子、電子機器、並びに、製造装置および方法
JP2017005443A (ja) * 2015-06-09 2017-01-05 ソニー株式会社 撮像制御装置、撮像装置、及び撮像制御方法
JP2018174493A (ja) * 2017-03-31 2018-11-08 キヤノン株式会社 撮像装置、撮像システム、移動体

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4208892B2 (ja) 2006-05-01 2009-01-14 キヤノン株式会社 固体撮像装置
JP4981623B2 (ja) 2007-11-01 2012-07-25 キヤノン株式会社 固体撮像装置とその駆動方法、カメラ及び複写機
JP5004775B2 (ja) 2007-12-04 2012-08-22 キヤノン株式会社 撮像装置及び撮像システム
JP5224942B2 (ja) 2008-06-30 2013-07-03 キヤノン株式会社 固体撮像装置
JP5374082B2 (ja) 2008-07-09 2013-12-25 キヤノン株式会社 撮像装置及び撮像システム
JP5311954B2 (ja) 2008-09-30 2013-10-09 キヤノン株式会社 固体撮像装置の駆動方法
JP5225145B2 (ja) 2009-02-23 2013-07-03 キヤノン株式会社 固体撮像装置
JP5322696B2 (ja) 2009-02-25 2013-10-23 キヤノン株式会社 固体撮像装置及びその駆動方法
JP5495701B2 (ja) 2009-10-07 2014-05-21 キヤノン株式会社 固体撮像装置
JP5926634B2 (ja) 2012-07-03 2016-05-25 キヤノン株式会社 固体撮像装置及びカメラ
JP2014120858A (ja) 2012-12-14 2014-06-30 Canon Inc 固体撮像装置
JP6274898B2 (ja) 2014-02-17 2018-02-07 キヤノン株式会社 固体撮像装置及びカメラ
JP6341688B2 (ja) 2014-02-25 2018-06-13 キヤノン株式会社 固体撮像装置及び撮像システム
JP6595750B2 (ja) 2014-03-14 2019-10-23 キヤノン株式会社 固体撮像装置及び撮像システム
JP6541347B2 (ja) 2014-03-27 2019-07-10 キヤノン株式会社 固体撮像装置および撮像システム
JP6548391B2 (ja) 2014-03-31 2019-07-24 キヤノン株式会社 光電変換装置および撮像システム
EP3288081B1 (en) * 2015-04-24 2022-07-27 Sony Group Corporation Solid state image sensor and electronic device comprising the same
US10003761B2 (en) 2015-09-10 2018-06-19 Canon Kabushiki Kaisha Imaging device having multiple analog-digital conversion circuits that perform multiple ad conversions for a singular one of a pixel signal
JP6674224B2 (ja) 2015-10-22 2020-04-01 キヤノン株式会社 固体撮像装置
JP2018082261A (ja) 2016-11-15 2018-05-24 キヤノン株式会社 撮像素子
JP2018113637A (ja) * 2017-01-13 2018-07-19 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および電子機器
JP7057635B2 (ja) 2017-08-15 2022-04-20 キヤノン株式会社 撮像装置、カメラおよび輸送機器
JP7046551B2 (ja) 2017-10-03 2022-04-04 キヤノン株式会社 固体撮像装置及び撮像システム
JP7286309B2 (ja) 2018-12-18 2023-06-05 キヤノン株式会社 光電変換装置、光電変換システムおよび信号処理装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009124514A (ja) * 2007-11-15 2009-06-04 Sony Corp 固体撮像素子、およびカメラシステム
JP2010034616A (ja) * 2008-07-24 2010-02-12 Panasonic Corp 固体撮像装置、カメラ
JP2014519703A (ja) * 2011-05-12 2014-08-14 オリーブ・メディカル・コーポレーション 垂直相互接続を用いたハイブリッド積層画像センサのためのサブ列パラレルデジタイザのシステムおよび方法
WO2016194653A1 (ja) * 2015-06-05 2016-12-08 ソニー株式会社 撮像素子、電子機器、並びに、製造装置および方法
JP2017005443A (ja) * 2015-06-09 2017-01-05 ソニー株式会社 撮像制御装置、撮像装置、及び撮像制御方法
JP2018174493A (ja) * 2017-03-31 2018-11-08 キヤノン株式会社 撮像装置、撮像システム、移動体

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11825223B2 (en) 2019-08-01 2023-11-21 Panasonic Intellectual Property Management Co., Ltd. Imaging device and driving method thereof
JP2022100945A (ja) * 2020-12-24 2022-07-06 キヤノン株式会社 光電変換装置、光電変換システム、移動体、半導体基板
JP7277429B2 (ja) 2020-12-24 2023-05-19 キヤノン株式会社 光電変換装置、光電変換システム、移動体、半導体基板

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