JP2022100945A - 光電変換装置、光電変換システム、移動体、半導体基板 - Google Patents

Abstract

【課題】 画素列毎の特性差・画素行毎の特性差や混色や電源変動などに起因する画質劣化を抑制する列回路の配置を提案する。【解決手段】 複数の画素を含む画素アレイを有し、複数の画素のうち第一の画素と第二の画素とは異なる色に対応し、複数の画素のうち第一の画素と第三の画素とは同一の色に対応し、第一の画素に接続される第一の回路群と、第三の画素に接続される第三の回路群と、を有し、第一の回路群に含まれる第一の回路と、第二の回路と、第三の回路群に含まれ、第一の回路と同一の機能を持った第三の回路を有し、上面視において、第一の回路と第二の回路との間に第三の回路が配置されることを特徴とする光電変換装置。【選択図】 図４

Description

本発明は、光電変換装置、この光電変換装置を備えた光電変換システム、移動体、半導体基板に関する。

各画素列に１本の信号線を設け、奇数列の信号線を画素アレイの下方に配置した列回路で読み出し、偶数列の信号線を画素アレイの上方に配置した列回路で読み出す固体撮像装置が特許文献１に開示されている。

特開２０１６－９２７９１号

特許文献１記載の固体撮像装置では、素子同士のプロセスばらつき、チップ内の温度分布、電源抵抗等に起因する画素列毎の特性差・画素行毎の特性差、もしくは混色や電源変動、デジタル信号伝送がアナログ回路に干渉することに起因する画質劣化が発生する。

本発明の一つの側面は、光電変換装置であって、同一の色に対応した複数の画素を含む画素アレイを有し、前記複数の画素は第一の信号線と、第二の信号線と、第三の信号線と、第四の信号線と、を有し、前記第一の信号線は第一の回路群に接続され、前記第二の信号線は第二の回路群に接続され、前記第三の信号線は第三の回路群に接続され、前記第四の信号線は第四の回路群に接続され、前記第一の回路群に含まれる第一の回路と、前記第二の回路群に含まれ前記第一の回路と同一の機能を有する第二の回路と、前記第三の回路群に含まれ前記第一の回路と同一の機能を有する第三の回路と、前記第四の回路群に含まれ前記第一の回路と同一の機能を有する第四の回路と、を有し、前記第一の回路と、前記第二の回路と、前記第三の回路と、前記第四の回路と、が複数行複数列にわたって配置されることを特徴とする。

本発明の他の側面は、光電変換装置であって、複数の画素を含む画素アレイを有し、前記複数の画素のうち第一の画素と第二の画素とは第一の方向に並んで配され、異なる色に対応し、前記第一の画素と第二の画素とは異なる信号線に接続され、記第一の画素に接続される第一の回路群と、前記第二の画素に接続される第二の回路群と、を有し、前記第一の回路群に含まれる第一の回路と、第二の回路と、前記第二の回路群に含まれ、第一の回路と同一の機能を持った第三の回路とを有し、上面視において、前記第一の回路と前記第三の回路との間に前記第二の回路が配置されることを特徴とする。

本発明の更に他の側面は、光電変換装置であって、複数の画素を含む画素アレイを有し、第一の画素に接続される第一の回路群と、第二の画素に接続される第二の回路群と、を有し、前記第一及び第二の回路群は、比較器と、前記比較器の出力に応じた信号を保持する第一のメモリと、前記第一のメモリの出力を取り込む第二のメモリとを含み、前記第一の回路群の前記第一のメモリと前記第二のメモリとの間に前記第二の回路群の少なくとも一部が配されることを特徴とする。

本発明は上記課題を鑑みてなされたものであり、画質劣化を抑制できる。

第一の実施形態に係る光電変換装置の概略図である。 第一の実施形態に係る光電変換装置の概略図である。 第一の実施形態に係る光電変換装置の概略図である。 第一の実施形態に係る光電変換装置の概略図である。 第一の実施形態に係る光電変換装置の比較例の概略図である。 第二の実施形態に係る光電変換装置の概略図である。 第三の実施形態に係る光電変換装置の概略図である。 第四の実施形態に係る光電変換装置の概略図である。 第五の実施形態に係る光電変換装置の概略図である。 第六の実施形態に係る光電変換装置の概略図である。 第六の実施形態に係る光電変換システムの構成を示す図である。 第七の実施形態に係る移動体の構成、動作を示す図である。

以下、図面を参照しながら各実施形態を説明する。

以下に述べる各実施形態では、光電変換装置の一例として、撮像装置を中心に説明する。ただし、各実施形態は、撮像装置に限られるものではなく、光電変換装置の他の例にも適用可能である。例えば、測距装置（焦点検出やＴＯＦ（Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ）を用いた距離測定等の装置）、測光装置（入射光量の測定等の装置）などがある。

（第一の実施形態）
図１～図４は第一の実施形態に係る光電変換装置の概略図である。

図１に示す光電変換装置は、画素１０、画素アレイ２０、信号線３０、信号線３１、電流源４０、電流源４１、ランプ信号生成回路５０、ランプ信号生成回路５１、比較器６０、比較器６１を含む。さらに第一のメモリ７０、第一のメモリ７１、第二のメモリ８０、第二のメモリ８１、カウンタ９０、カウンタ９１、出力回路１００、出力回路１０１を有する。

画素アレイ２０には複数行及び複数列にわたって複数の画素１０がアレイ状に配されている。画素１０のＲはレッド画素、Ｇはグリーン画素、Ｂはブルー画素である。各画素は、例えばその光入射側に、１画素毎にレッド、グリーン、ブルーの特定の一色の可視光の波長域に対応するカラーフィルタを配されることで色と対応付けられている。言い換えれば、同一の色に対応する画素同士はそのカラーフィルタのピーク波長が重複する。ここではカラーフィルタによる色分離を例に挙げたが、色分離の方法はカラーフィルタに限られない。

画素アレイ２０の各列には、列方向（図１において縦方向）に延在して、信号線が配されている。信号線は、列方向に並ぶ画素１０にそれぞれ接続され、これら画素１０に共通の信号線をなしている。

画素アレイ２０を構成する画素１０の数は、特に限定されるものではない。例えば、一般的なデジタルカメラのように数千行×数千列の画素１０で画素アレイ２０を構成してもよく、１行に並べた複数の画素１０で画素アレイ２０を構成してもよい。

画素１０から読み出された画素信号は、信号線３０あるいは信号線３１を介して信号処理回路に入力される。信号処理回路は画素１０から読み出された画素信号をランプ信号生成回路から出力された参照信号と比較する比較器（６０、６１）や、信号を保持するメモリ（７０、７１、８０、８１）等を含む回路群である。画素信号は信号処理回路を介して列毎に順次出力される。

（画素の構成）
本実施形態に係る画素１０の構成について説明する。

図２に画素１０の等価回路の例を示す。

画素１０のそれぞれは、フォトダイオード４００、転送トランジスタ４１０、フローティングディフュージョン４２０、ソースフォロワトランジスタ４３０を有する。さらに、選択トランジスタ４４０、ＧＮＤノード４５０、リセットトランジスタ４５５、電源ノード４６０を有する。

ＧＮＤノードは接地電位であるグラウンドに接続されている。以下グラウンドをＧＮＤとも呼ぶ。

フォトダイオード４００はＧＮＤノード４５０で接地している。フォトダイオード４００は転送トランジスタ４１０に接続される。転送トランジスタ４１０のゲートには制御信号線ＴＸから制御信号が入力される。転送トランジスタ４１０はリセットトランジスタ４５５及びソースフォロワトランジスタ４３０のゲートと共通のノードを有し、該共通のノードがフローティングディフュージョン４２０となる。リセットトランジスタ４５５及びソースフォロワトランジスタ４３０は共に電源ノード４６０に接続される。リセットトランジスタ４５５のゲートにはリセット信号線ＲＥＳからリセット信号が入力される。ソースフォロワトランジスタ４３０は選択トランジスタ４４０に接続され、選択トランジスタ４４０のゲートには選択信号線ＳＥＬから選択信号が入力される。選択トランジスタ４４０は信号線３０に接続される。

（各要素の機能）
本実施形態に係る光電変換装置の各要素の機能について説明する。

フォトダイオード４００は、入射した光を光電変換し、電荷を発生させる。

フォトダイオード４００で光電変換された電荷は、転送トランジスタ４１０を介してフローティングディフュージョン４２０に転送され、フローティングディフュージョン４２０に付随する容量で信号電圧に変換される。該信号電圧は、ソースフォロワトランジスタ４３０のゲートに入力され、選択トランジスタ４４０を介して信号線３０へ出力される。ソースフォロワトランジスタ４３０は、図１の電流源４０とともにソースフォロワを構成し、フローティングディフュージョン４２０上の信号電圧は、該ソースフォロワでバッファされて信号線３０に出力される。

比較器６０は、信号線３０の信号をランプ生成回路５０から出力されるランプ信号と比較する。比較器６０が反転するタイミングで第一のメモリ７０はカウンタ９０からのカウント信号を取り込む。これにより、画素１０で生成された電荷に基づく信号はＡＤ変換される。第一のメモリ７０に保持されたデジタル信号は、第二のメモリ８０へ転送された後、チップ外へ出力される。

本実施形態では複数の回路で共通のカウンタ９０、９１を用いた例を示しているが、共通のカウントクロックを各信号処理回路に供給し、各信号線に対応する回路ごとにカウンタを配する構成も一般的である。このような構成においても本発明の適用は可能である。

図３に、電流源４０の具体的な回路構成の一例を示す。

図３に示す電流源は電流源トランジスタ１４０、カスコードトランジスタ１５０、スイッチトランジスタ１６０を含む。電流源トランジスタ１４０は接地しており、カスコードトランジスタ１５０に接続されている。カスコードトランジスタ１５０はスイッチトランジスタ１６０に接続され、スイッチトランジスタは信号線３０に接続される。

電流源トランジスタ１４０は、ゲート電圧に応じた電流をカスコードトランジスタ、スイッチトランジスタを介して信号線３０に供給する。

カスコードトランジスタ１５０は、ゲート電圧に応じて、電流源トランジスタ１４０のドレインソース間電圧を定める。これにより、信号線３０の電位が変動しても、電流源トランジスタ１４０のドレインソース間電圧が変動するのを抑えることが可能になり、電流変動を低減できる。

スイッチトランジスタ１６０は、パワーセーブを行う際にオフし、電力の低減を行う。

信号線３１に電流を供給する電流源４１についても電流源４０と同様の回路を用いることができる。

図４に、電流源４０、電流源４１のレイアウト配置の一例を示す。

以下の説明では図の下側から１行目とし、左側から１列目として説明する。以後の実施形態においても同様である。また、図５にレイアウト配置の比較例を示す。

図５では、特許文献１同様、偶数列に対応する信号線３０の信号を画素アレイ２０の下方へ読み出し、奇数列に対応する信号線３１の信号を画素アレイ２０の上方へ読み出している。図５に示すようなベイヤ状のカラーフィルタ配置の場合、信号線３０からレッド画素の信号を読み出す際、信号線３１からはグリーン画素の信号を読み出す。

また、各出力線において、電流源であるスイッチトランジスタ１６０、カスコードトランジスタ１５０、電流源トランジスタ１４０を列方向に配置している。この場合、各電流源中の電流源トランジスタ１４０同士は行方向に１次元の配置となっている。

これに対し、図４に示す本実施形態に係る光電変換装置においては、信号線３０に接続された３種のトランジスタと、別の信号線３０に接続された３種のトランジスタとを、同一の機能を有するトランジスタ同士が列方向に隣接するように配置している。このとき、トランジスタ同士は行方向に１次元に並ぶ配置を保ったままである。このような配置では、素子同士の重心位置をより近づけて近接配置させることが可能となり、素子同士のプロセスばらつき、温度差、電源抵抗差等を低減することで素子同士の特性を揃え、同色内の列間差を抑制することが可能となる。

なお、ここでトランジスタの機能が同一であるとは、各トランジスタの接続関係が同じであることをいう。例えばある２つのトランジスタそれぞれのゲートが共通の制御線に繋がっていて、ソース・ドレインの一方は対応する信号線に繋がり、他方には共通のバイアスが供給されるとき、これら２つのトランジスタの機能は同一である。機能が同一のトランジスタはそのサイズも同じである。

このように、本実施形態においては、画素列毎の特性差による画質劣化を抑制することが可能となる。

本実施形態においては、スイッチトランジスタ１６０、カスコードトランジスタ１５０、電流源トランジスタ１４０の各々を列方向に隣接させる例を説明した。しかし、本発明はこれに限られず、電流源に含まれる３つのトランジスタのうち一部のみを列方向に隣接させても構わない。

図４では信号線３０に接続された３種のトランジスタと、別の信号線３０に接続された３種のトランジスタとがそれぞれ交互に配置されているが、同一の機能を有するトランジスタが隣接していれば配置はこれに限られない。たとえば信号線３０に接続されたスイッチトランジスタ１６０と、カスコードトランジスタ１５０との間に別の信号線３０に接続されたイッチトランジスタ１６０とカスコードトランジスタ１５０が配されてもよい。

また、その際より特性差に寄与しうる素子を優先的に列方向に隣接させても構わない。例えば、スイッチトランジスタ１６０は図５同様の配置とする一方、カスコードトランジスタ１５０、電流源トランジスタ１４０は列方向に隣接させても構わない。

また、電流源４０、電流源４１は図３に示した例に限られない。例えば、電流源トランジスタ１４０のゲートに電圧を保持するサンプルホールド回路を有しても構わない。

さらに、本実施形態では、電流源４０、電流源４１に含まれるトランジスタを列方向に隣接させて配置する例を示したが、このように配される回路は電流源に限られず、例えば比較器６０、６１に含まれる素子の配置において実施しても構わない。ここで、素子とは例えばトランジスタである。また、第一のメモリ７０、第一のメモリ７１、第二のメモリ８０、第二のメモリ８１を１次元状に配置する一方、電流源４０、電流源４１、比較器６０、比較器６１を複数行複数列にわたる２次元アレイ状としてもよい。

（第二の実施形態）
図６に第二の実施形態に係る光電変換装置の概略図を示す。以下では、第一の実施形態と共通する説明は省略し、主に図４との相違点について説明する。

図６に示す光電変換装置は、画素アレイ２０において、１画素列が２本の信号線を有している。信号線３０、信号線３２が偶数列に対応し、信号線３１、信号線３３が奇数列に対応する。

信号線３０は偶数列、奇数行の画素を画素アレイ２０の下方へ読み出し、信号線３１は奇数列、偶数行の画素を画素アレイ２０の下方へ読み出している。信号線３２は偶数列、偶数行の画素を画素アレイ２０の上方へ、信号線３３は奇数列、奇数行の画素を画素アレイ２０の上方の回路へと読み出している。

ベイヤ状のカラーフィルタ配置の場合、信号線３０からレッド画素の信号を読み出すとき、信号線３１からはブルー画素の信号を読み出す。このように、本実施形態においては、実施形態１と異なり、画素アレイ２０の下方へ同時に読み出される画素の信号が異なる２色に対応する。信号線３０から読み出された信号は比較器６０に入力され、信号線３１から読み出された信号は比較器６１に入力される。

この時、読み出された信号をＡＤ変換する比較器が隣接して配されていると、比較器の出力が変化する際に互いに干渉しあい、混色が発生する場合がある。

そこで、図６に示す光電変換装置においては、比較器６０と比較器６１とが隣り合わないよう、各列で比較器と電流源とが上面視で交互に並ぶよう配することで比較器同士を分離している。つまり、上面視で電流源４０と電流源４１との間に比較器６０が配され、電流源４１の後段に比較器６１が配される。このような配置により、比較器６０、比較器６１の出力が変化する際に互いに干渉しあうことによる混色の発生を抑制することが可能となっている。なお、ここで上面視とは半導体基板の光入射面を俯瞰して見ることをいう。

また、電流源４０、電流源４１の位置を列方向にずらさず近接して配置する場合と比べて、同色に対応する信号の読み出しに使用する電流源４０同士、あるいは電流源４１同士をより近接させて配置することができる。言い換えれば、奇数列に対応する電流源の領域と、偶数列に対応する電流源の領域とを分離して配置することが可能となる。比較器６０、比較器６１の配置についても同様である。このような配置により、同色の画素における列毎の特性差による画質劣化を抑制することが可能となる。

このように、本実施形態においては、混色の発生と、同色内での画素列毎の特性差による画質劣化を抑制することが可能となる。

（第三の実施形態）
図７に第三の実施形態に係る光電変換装置の概略図を示す。以下では、第二の実施形態までと共通する説明は省略し、主に図６との相違点について説明する。

図７に示す光電変換装置は積層型の構造をとり、画素基板２００と、回路基板２１０を有する。画素基板２００は画素アレイ２０を有し、電流源４０、４１，４２、４３及び比較器６０、６１、６２、６３を回路基板２１０に設けている。また、画素基板２００の信号線３０、３１、３２、３３と回路基板２１０の電流源４０、４１、４２、４３を、基板間接合２２０、２３０、２４０、２５０を用いて接続している。

第二の実施形態を示す図６の素子配置では、画素アレイ２０から電流源４０までの距離と、画素アレイ２０から電流源４１までの距離とが異なるため、信号線３１の長さは信号線３０の長さよりも長い。したがって、信号線３１に付随する寄生容量が信号線３０に付随する寄生容量よりも大きくなり、画質劣化や動作速度劣化を引き起こしうる。

そこで、本実施形態においては光電変換装置を積層型の構成とすることにより、電流源４０、電流源４１を分離して配置した場合の信号線の長さおよび寄生容量を各列で揃えている。

このように、本実施形態では信号線の寄生容量差に起因する画質劣化や動作速度劣化を抑制することが可能となっている。

（第四の実施形態）
図８に第四の実施形態に係る光電変換装置の概略図を示す。以下では、第三の実施形態までと共通する説明は省略し、主に図４との相違点について説明する。

図８に示す光電変換装置は、画素アレイ２０の１列に配される画素群が８本の信号線を有している。第一の実施形態と比較して、偶数列、奇数行のレッド画素を読み出す信号線３０が４本に増えている。また、奇数列、偶数行のブルー画素を読み出す信号線３１も４本に増えている。したがって、画素１列に対し４つの電流源が配される。

本実施形態では、４つの電流源４０を構成する４つのスイッチトランジスタ１６０、４つのカスコードトランジスタ１５０、４つの電流源トランジスタ１４０の各々を、複数行複数列にわたる２次元アレイ状に配置している。同様に、４つの電流源４１を構成するスイッチトランジスタ１６１、４つのカスコードトランジスタ１５１、４つの電流源トランジスタ１４１の各々を複数行複数列にわたる２次元アレイ状に配置している。

たとえば４つの信号線３０のそれぞれを信号線３０（ａ）、信号線３０（ｂ）、信号線３０（ｃ）、信号線３０（ｄ）とし、各線に配された電流源とその素子も同様に、対応する（ａ）～（ｃ）をつけて区別する。信号線３０（ａ）にはスイッチトランジスタ１６０（ａ）、カスコードトランジスタ１５０（ａ）、電流源トランジスタ１４０（ａ）が配されている。信号線３０（ａ）～（ｃ）についても同様である。

これらのトランジスタを、各列の同一の機能を有する素子が集約されるように、二次元アレイ状に配置する。

具体的な配置は以下の通りである。まず上面視で列方向にスイッチトランジスタ１６０（ａ）、スイッチトランジスタ１６０（ｃ）、カスコードトランジスタ１５０（ａ）、カスコードトランジスタ１５０（ｃ）、電流源トランジスタ１４０（ａ）、電流源トランジスタ１４０（ｃ）の順に配する。さらに信号線３０（ｂ）と信号線３０（ｄ）についても同様である。つまり上面視で列方向にスイッチトランジスタ１６０（ｂ）、スイッチトランジスタ１６０（ｄ）、カスコードトランジスタ１５０（ｂ）、カスコードトランジスタ１５０（ｄ）、電流源トランジスタ１４０（ｂ）、電流源トランジスタ１４０（ｄ）の順に配する。

このとき、スイッチトランジスタ１６０（ａ）とスイッチトランジスタ１６０（ｃ）、スイッチトランジスタ１６０（ｂ）とスイッチトランジスタ１６０（ｄ）は行方向に隣接している。カスコードトランジスタ１５０、電流源トランジスタ１４０についても同様である。

つまり、４つのスイッチトランジスタ１６０に着目した場合、スイッチトランジスタ１６０（ａ）とスイッチトランジスタ１６０（ｃ）とが列方向に隣接し、スイッチトランジスタ１６０（ａ）とスイッチトランジスタ１６０（ｄ）とが行方向に隣接する。４つのスイッチトランジスタは複数行複数列にわたる２次元アレイ状に配されている。４つのカスコードトランジスタ１５０、４つの電流源トランジスタ１４０も同様にそれぞれ複数行複数列にわたる２次元アレイ状に配されている。

これにより、同色の異なる行を読み出す素子同士を近接配置させることが可能となり、素子同士のプロセスばらつき、温度差、電源抵抗差等を低減することで素子同士の特性を揃えて、同色内の画素行間差を抑制することが可能となる。

このように、本実施形態においては、画素の行毎の特性差による画質劣化を抑制することが可能となる。

尚、本実施形態においては、スイッチトランジスタ１６０と１６１、カスコードトランジスタ１５０と１５１、電流源トランジスタ１４０と１４１を近接して配置している。しかし、第二の実施形態及び第三の実施形態に示したように、異なる色の信号を処理する回路同士を分離して配置しても構わない。これにより、更に混色の発生と、同色内の列間差を改善することが可能となる。

また、第三の実施形態に示したように積層型の構成としてもよい。これにより、更に信号線の寄生容量差に起因する画質劣化や動作速度低下を抑制することが可能となる。

さらに、本実施形態では画素１列あたりの信号線が８本の場合を例にとって説明したが、本発明はこれに限られない。例えば画素１列あたりの信号線が１２、１６、２０、２４本等、４本以上の任意の本数で構わない。

（第五の実施形態）
図９に第五の実施形態に係る光電変換装置の概略図を示す。以下では、第四の実施形態までと共通する説明は省略し、主に図７との相違点について説明する。

図９に示す光電変換装置は図７同様積層型の構造をとる。図７に図示された素子に加え、第一のメモリ７０、７１、７２、７３、第二のメモリ８０、８１、８２、８３、出力回路１００及び１０１が図示されている。第一のメモリ、第二のメモリのそれぞれはラッチ回路である。

回路基板２１０の下半分について説明する。信号線後段の素子は電流源４０、比較器６０、第一のメモリ７０、電流源４１、比較器６１、第一のメモリ７０、第二のメモリ８０、第二のメモリ８１という順番で配置されている。

つまり、第一の列回路群（電流源４０、比較器６０、第一のメモリ７０、第二のメモリ８０）の第一のメモリ７０と第二のメモリ８０との間に、第二の列回路群（電流源４１、比較器６１、第一のメモリ７１、第二のメモリ８１）の一部を配置している。

比較器６０と第一のメモリ７０を近接配置することにより、比較器６０の出力の配線長及び寄生容量を低減することができる。これにより、比較器の出力が変化する際の電源変動を抑制することで比較器６０同士の干渉を抑制し、画質劣化の抑制が可能となっている。

また、第二のメモリ８０を第一のメモリ７１の下方に配置することで、第二のメモリと出力回路１００との距離を短縮し、出力回路１００へ信号を水平転送する際の転送に問題が起こることを防止できる。回路基板２１０の上半分も同様である。

このように、本実施形態においては、第一の列回路群の第一のメモリ７０と第二のメモリ８０との間に、第二の列回路群の一部を配置している。これにより、電源変動に起因する画質劣化を抑制している。

（第六の実施形態）
図１０に第六の実施形態に係る光電変換装置の概略図を示す。第五の実施形態までと共通する説明は省略し、以下では、主に図９との相違点について説明する。

図１０に示す光電変換装置は、画素基板２００、回路基板２１０に加え第二の回路基板３００を更に有する。第二のメモリ８０、８１、８２、８３、出力回路１００，１０１、フレームメモリ３１０を第二の回路基板３００に配置している。画素基板２００は図９と同様のため、省略している。

第二の回路基板３００の下半分について説明する。回路基板２１０に配された第一のメモリ７０、７１と第二の回路基板３００に配された第二のメモリ８０、８１とは基板間接合３２０、３２１によって各々接続される。第二のメモリ８０、８１に保持された信号はフレームメモリ３１０に転送された後、出力回路１００からチップ外へ出力される。

本実施形態においては、第二のメモリ８０、８１を第二の回路基板３００に設けることにより、第一のメモリ７０から第二のメモリ８０への信号転送線が電流源４１、比較器６１の中を通らない配置が可能となる。これにより、デジタル信号伝送から電流源４１、比較器６１への干渉が生じないようにすることができる。第二の回路基板３００の上半分も同様である。

このように、本実施形態においては、第一の列回路群の第一のメモリ７０と第二のメモリ８０との間に、第二の列回路群の一部を配置する構成において、３層の積層構造を採用している。これにより、アナログ信号を扱うアナログ部とデジタル信号を扱うデジタル部とを分離し、第一の列回路群のデジタル信号伝送が第二の列回路群のアナログ回路へ干渉し、画質劣化が生じることを抑制している。

尚、本実施形態においては、第二のメモリ８０、８１以降を第二の回路基板３００に設けたが、本発明はこれに限られない。例えば、第一のメモリ７０、７１も第二の回路基板３００に設け、比較器６０、６１と第一のメモリ７０、７１を基板間接合で接続しても構わない。

また、本実施形態においては、電流源４０、比較器６０、第一のメモリ７０の配置順に対して、電流源４１、比較器６１、第一のメモリ７１が上下方向に逆の配置になっている。言い方を変えると、上下方向にフリップした配置になっている。これにより、第二の回路基板において、第二のメモリ８０、８１同士を近接配置させることが可能であり、第二のメモリ８０、８１の不図示の制御回路を共通にできる、もしくは制御線を共通にできる等の効果により省面積化することが可能となっている。

（第七の実施形態）
本実施形態による光電変換システムについて、図１１を用いて説明する。図１１は、本実施形態による光電変換システムの概略構成を示すブロック図である。

上記第一の実施形態～第六の実施形態で述べた光電変換装置は、種々の光電変換システムに適用可能である。適用可能な光電変換システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、光電変換システムに含まれる。図１５には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。

図１１に例示した光電変換システムは、光電変換装置の一例である撮像装置１００４、被写体の光学像を撮像装置１００４に結像させるレンズ１００２を有する。さらに、レンズ１００２を通過する光量を可変にするための絞り１００３、レンズ１００２の保護のためのバリア１００１を有する。レンズ１００２及び絞り１００３は、撮像装置１００４に光を集光する光学系である。撮像装置１００４は、上記のいずれかの実施形態の光電変換装置であって、レンズ１００２により結像された光学像を電気信号に変換する。

光電変換システムは、また、撮像装置１００４より出力される出力信号の処理を行うことで画像を生成する画像生成部である信号処理部１００７を有する。信号処理部１００７は、必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。信号処理部１００７は、撮像装置１００４が設けられた半導体基板に形成されていてもよいし、撮像装置１００４とは別の半導体基板に形成されていてもよい。

光電変換システムは、更に、画像データを一時的に記憶するためのメモリ部１０１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１０１３を有する。更に光電変換システムは、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体１０１２、記録媒体１０１２に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１０１１を有する。なお、記録媒体１０１２は、光電変換システムに内蔵されていてもよく、着脱可能であってもよい。

更に光電変換システムは、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１００９、撮像装置１００４と信号処理部１００７に各種タイミング信号を出力するタイミング発生部１００８を有する。ここで、タイミング信号などは外部から入力されてもよく、光電変換システムは少なくとも撮像装置１００４と、撮像装置１００４から出力された出力信号を処理する信号処理部１００７とを有すればよい。

撮像装置１００４は、撮像信号を信号処理部１００７に出力する。信号処理部１００７は、撮像装置１００４から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。光電変換システムは、この画像データを用いて、画像を生成する。

このように、本実施形態によれば、上記のいずれかの実施形態の光電変換装置（撮像装置）を適用した光電変換システムを実現することができる。

（第八の実施形態）
本実施形態の光電変換システム及び移動体について、図１２を用いて説明する。図１２は、本実施形態の光電変換システム及び移動体の構成を示す図である。

図１２（ａ）は、車載カメラに関する光電変換システムの一例を示したものである。光電変換システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記のいずれかの実施形態に記載の光電変換装置（撮像装置）である。光電変換システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、光電変換システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、光電変換システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

光電変換システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、光電変換システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御部である制御ＥＣＵ３３０が接続されている。また、光電変換システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を光電変換システム３００で撮像する。図１２（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の光電変換システムを示した。車両情報取得装置３２０が、光電変換システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。

上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、光電変換システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。

例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態に含まれる。

また、上記第六の実施形態、第七の実施形態に示した光電変換システムは、光電変換装置を適用しうる光電変換システム例を示したものであって、本発明の光電変換装置を適用可能な光電変換システムは図１１及び図１２に示した構成に限定されるものではない。

なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０ 画素
３０ 信号線
４０ 電流源
６０ 比較器
７０ 第一のメモリ
８０ 第二のメモリ

本発明の一つの側面は、光電変換装置であって、同一の色に対応した複数の画素を含む画素アレイを有し、前記複数の画素は第一の信号線と、第二の信号線と、第三の信号線と、第四の信号線と、を有し、前記第一の信号線は第一の回路群に接続され、前記第二の信号線は第二の回路群に接続され、前記第三の信号線は第三の回路群に接続され、前記第四の信号線は第四の回路群に接続され、前記第一の回路群に含まれる第一の回路と、前記第二の回路群に含まれ前記第一の回路と同一の機能を有する第二の回路と、前記第三の回路群に含まれ前記第一の回路と同一の機能を有する第三の回路と、前記第四の回路群に含まれ前記第一の回路と同一の機能を有する第四の回路と、を有し、前記第一の回路と、前記第二の回路と、前記第三の回路と、前記第四の回路と、が複数行複数列に配置されることを特徴とする。

Claims (25)

1. 同一の色に対応した複数の画素を含む画素アレイを有し、
   前記複数の画素は第一の信号線と、第二の信号線と、第三の信号線と、第四の信号線と、を有し、
   前記第一の信号線は第一の回路群に接続され、
   前記第二の信号線は第二の回路群に接続され、
   前記第三の信号線は第三の回路群に接続され、
   前記第四の信号線は第四の回路群に接続され、
   前記第一の回路群に含まれる第一の回路と、前記第二の回路群に含まれ前記第一の回路と同一の機能を有する第二の回路と、前記第三の回路群に含まれ前記第一の回路と同一の機能を有する第三の回路と、前記第四の回路群に含まれ前記第一の回路と同一の機能を有する第四の回路と、を有し、
   前記第一の回路と、前記第二の回路と、前記第三の回路と、前記第四の回路と、が複数行複数列にわたって配置されることを特徴とする光電変換装置。
2. 前記複数の画素のそれぞれがカラーフィルタを有し、
   前記カラーフィルタが対応する光のピーク波長が重複することを特徴とする請求項１記載の光電変換装置。
3. 前記第三の回路群は前記第二の回路と同一の機能を持った第四の回路を有し、
   上面視において、前記第三の回路と前記第四の回路との間に前記第二の回路が配置されることを特徴とする請求項１又は請求項２記載の光電変換装置。
4. 前記第三の回路群は前記第二の回路と同一の機能を持った第四の回路を有し、
   上面視において、前記第三の回路と前記第二の回路との間に前記第四の回路が配置されることを特徴とする請求項１乃至請求項３のいずれか一項に記載の光電変換装置。
5. 前記複数の画素のうち、第一の信号線と、第二の信号線と、第三の信号線と、第四の信号線と、を有する画素群は画素アレイの第一の方向に１列に配されることを特徴とする請求項１乃至請求項４のいずれか一項に記載の光電変換装置。
6. 複数の画素を含む画素アレイを有し、
   前記複数の画素のうち第一の画素と第二の画素とは第一の方向に並んで配され、異なる色に対応し、
   前記第一の画素と第二の画素とは異なる信号線に接続され、
   前記第一の画素に接続される第一の回路群と、
   前記第二の画素に接続される第二の回路群と、を有し
   前記第一の回路群に含まれる第一の回路と、第二の回路と、前記第二の回路群に含まれ、第一の回路と同一の機能を持った第三の回路とを有し、
   上面視において、前記第一の回路と前記第三の回路との間に前記第二の回路が配置されることを特徴とする光電変換装置。
7. 前記第一の回路はトランジスタであり、
   前記第三の回路は前記第一の回路と同一の機能を持ったトランジスタであることを特徴とする請求項１乃至請求項６のいずれか一項に記載の光電変換装置。
8. 前記第二の回路はトランジスタであり、
   前記第四の回路は前記第二の回路と同一の機能を持ったトランジスタであることを特徴とする請求項１乃至請求項７のいずれか一項に記載の光電変換装置。
9. 複数の画素を含む画素アレイを有し、
   第一の画素に接続される第一の回路群と、
   第二の画素に接続される第二の回路群と、を有し
   前記第一及び第二の回路群は、比較器と、前記比較器の出力に応じた信号を保持する第一のメモリと、前記第一のメモリの出力を取り込む第二のメモリとを含み、
   前記第一の回路群の前記第一のメモリと前記第二のメモリとの間に前記第二の回路群の少なくとも一部が配されることを特徴とする光電変換装置。
10. 前記第一の回路群の前記第一のメモリと前記第二のメモリとの間に前記第二の回路群の第一のメモリが配されることを特徴とする請求項９記載の光電変換装置。
11. 第三の画素に接続される第三の回路群と、
    第四の画素に接続される第四の回路群と、を有し
    前記第三及び第四の回路群は、比較器と、前記比較器の出力に応じた信号を保持する第一のメモリと、前記第一のメモリの出力を取り込む第二のメモリとを含み、
    前記第三の回路群の前記第一のメモリと前記第二のメモリとの間に前記第四の回路群の少なくとも一部が配され、
    前記第一の回路群に含まれる第一のメモリと、前記第二の回路群に含まれる第二のメモリと、前記第三の回路群に含まれる第三のメモリと、前記第四の回路群に含まれる第四のメモリと、が複数行複数列にわたって配置されることを特徴とする請求項９又は請求項１０に記載の光電変換装置。
12. 前記第一の回路群と前記第二の回路群とは、異なる色に応じた信号を処理することを特徴とする請求項６乃至請求項１１のいずれか一項に記載の光電変換装置。
13. 前記第一の画素を覆う第一のカラーフィルタと、前記第二の画素を覆う第二のカラーフィルタとの対応する色が異なることを特徴とする請求項６乃至請求項１２のいずれか一項に記載の光電変換装置。
14. 前記第一の回路群の一部の配置は、前記第二の回路群の一部を反転させた配置であることを特徴とする請求項１乃至請求項１３のいずれか一項に記載の光電変換装置。
15. 前記複数の画素は第一の半導体基板に形成され、
    前記第一及び第二の回路群は第二の半導体基板に形成され、
    前記第一及び第二の半導体基板を含む複数の半導体基板を積層して構成されることを特徴とする請求項１乃至請求項１４のいずれか一項に記載の光電変換装置。
16. 前記第一及び第二の回路群に含まれる回路のそれぞれは、アナログ部と、デジタル部とを含み、
    前記回路の前記アナログ部を配置した半導体基板と、前記デジタル部を配置した半導体基板とが異なることを特徴とする請求項１５記載の光電変換装置。
17. 前記アナログ部は電流源もしくは比較器を含むことを特徴とする請求項１６記載の光電変換装置。
18. 前記デジタル部はラッチ回路を含むことを特徴とする請求項１６又は請求項１７記載の光電変換装置。
19. 前記第一及び第二の回路群は前記信号線の電流源を含むことを特徴とする請求項１乃至請求項１８のいずれか一項に記載の光電変換装置。
20. 前記第一及び第二の回路群は比較器を含むことを特徴とする請求項１乃至請求項１９のいずれか一項に記載の光電変換装置。
21. 請求項１乃至請求項２０のいずれか１項に記載の光電変換装置と、
    前記光電変換装置が出力する信号を用いて画像を生成する信号処理部と、を有することを特徴とする光電変換システム。
22. 請求項１乃至請求項２０のいずれか１項に記載の光電変換装置を備える移動体であって、
    前記光電変換装置が出力する信号を用いて前記移動体の移動を制御する制御部を有することを特徴とする移動体。
23. 他の半導体基板に積層される半導体基板であって、
    同一の色に対応した複数の画素を含む画素アレイを有し、
    前記複数の画素は第一の信号線と、第二の信号線と、第三の信号線と、第四の信号線と、を有し、
    前記第一の信号線は第一の回路群に接続され、
    前記第二の信号線は第二の回路群に接続され、
    前記第三の信号線は第三の回路群に接続され、
    前記第四の信号線は第四の回路群に接続され、
    前記第一の回路群に含まれる第一の回路と、前記第二の回路群に含まれ前記第一の回路と同一の機能を有する第二の回路と、前記第三の回路群に含まれ前記第一の回路と同一の機能を有する第三の回路と、前記第四の回路群に含まれ前記第一の回路と同一の機能を有する第四の回路と、を有し、
    前記第一の回路と、前記第二の回路と、前記第三の回路と、前記第四の回路と、が複数行複数列にわたって配置されることを特徴とする半導体基板。
24. 他の半導体基板に積層される半導体基板であって、
    複数の画素を含む画素アレイを有し、
    前記複数の画素のうち第一の画素と第二の画素とは第一の方向に並んで配され、異なる色に対応し、
    前記第一の画素と第二の画素とは異なる信号線に接続され、
    前記第一の画素に接続される第一の回路群と、
    前記第二の画素に接続される第二の回路群と、を有し
    前記第一の回路群に含まれる第一の回路と、第二の回路と、前記第二の回路群に含まれ、第一の回路と同一の機能を持った第三の回路とを有し、
    上面視において、前記第一の回路と前記第三の回路との間に前記第二の回路が配置されることを特徴とする半導体基板。
25. 複数の画素を含む画素アレイを有し、
    第一の画素に接続される第一の回路群と、
    第二の画素に接続される第二の回路群と、を有し
    前記第一及び第二の回路群は、比較器と、前記比較器の出力に応じた信号を保持する第一のメモリと、前記第一のメモリの出力を取り込む第二のメモリとを含み、
    前記第一の回路群の前記第一のメモリと前記第二のメモリとの間に前記第二の回路群の少なくとも一部が配されることを特徴とする半導体基板。

Images