JP2007149765A - 固体撮像素子 - Google Patents

Abstract

【課題】低消費電力で且つ設計の容易な固体撮像素子を提供する。
【解決手段】光電変換素子２と、光電変換素子２から読み出された電荷をＹ方向に転送するＶＣＣＤ３と、ＶＣＣＤ３を転送されてきた電荷をＸ方向に転送するＨＣＣＤ５とを有する固体撮像素子１００であって、ＨＣＣＤ５は、それぞれが電荷を転送可能な少なくとも３つのブロック５ｂに分割され、少なくとも３つのブロック５ｂの各々に対応して設けられ、ブロック５ｂ内を転送されてきた電荷に応じた信号を出力する出力部８を備え、ブロック５ｂ内のＨＣＣＤ５のうち、電荷転送動作時に電荷が蓄積される領域を蓄積領域５１とし、少なくとも３つのブロックのうち、Ｘ方向の両端にあるブロックを除く中間ブロックに対応する出力部８は、該中間ブロック内の最終段の蓄積領域５１のＹ方向の端部のうち、ＶＣＣＤ３側とは反対側の端部に接続される。
【選択図】図２

Description

本発明は、ＣＣＤ（charge coupled device）型の固体撮像素子に関する。

ＣＣＤ型の固体撮像素子は、近年の多画素化に伴って水平ＣＣＤの駆動周波数が増大しており、これが消費電力の増加の原因となっている。従来、消費電力を抑えるために、水平ＣＣＤをなくした構成のＣＣＤ型の固体撮像素子が提案されている（例えば特許文献１参照）。特許文献１記載の固体撮像素子によれば、水平ＣＣＤがないため、消費電力を大幅に削減することが可能である。しかし、水平ＣＣＤがないため、水平方向での画素加算等の画質向上のための柔軟な駆動を行うことができない。

そこで、水平ＣＣＤを有する固体撮像素子で、低消費電力を実現できるものとして特許文献２及び特許文献３記載のものが上げられる。特許文献２及び特許文献３記載の固体撮像素子は、水平ＣＣＤを２つに分割し、分割した２つの水平ＣＣＤにそれぞれ出力アンプを接続した構成である。

特開２００２−１５２５９７号公報 特開２００４−８０２８６号公報 特開２００４−１９４０２３号公報

しかし、特許文献２及び特許文献３記載のように、水平ＣＣＤを２つに分割しただけでは、更なる多画素化による消費電力の増大に対応することは困難である。又、特許文献２記載の構成では、水平ＣＣＤの構造を工夫する必要があると共に、多画素化による微細化が進んだ場合には、その設計が容易ではない。

本発明は、上記事情に鑑みてなされたものであり、低消費電力で且つ設計の容易な固体撮像素子を提供することを目的とする。

本発明の固体撮像素子は、多数の光電変換素子と、前記光電変換素子から読み出された電荷を列方向に転送する多数の垂直転送路と、前記垂直転送路を転送されてきた電荷を前記列方向に直交する行方向に転送する水平転送路とを有するＣＣＤ型の固体撮像素子であって、前記水平転送路は、それぞれが前記電荷を転送可能な少なくとも３つのブロックに分割され、前記少なくとも３つのブロックの各々に対応して設けられ、前記ブロック内を転送されてきた電荷に応じた信号を出力する出力部を備え、前記ブロック内の水平転送路のうち、電荷転送動作時に電荷が蓄積される領域を蓄積領域とし、前記少なくとも３つのブロックのうち、前記行方向の両端にあるブロックを除くブロックである中間ブロックに対応する前記出力部は、前記中間ブロック内の最終段の前記蓄積領域の前記列方向の端部のうち、前記垂直転送路側とは反対側の端部に接続される。

本発明の固体撮像素子は、前記両端にあるブロックに対応する前記出力部も、前記両端にあるブロック内の最終段の前記蓄積領域の前記列方向の端部のうち、前記垂直転送路側とは反対側の端部に接続される。

本発明の固体撮像素子は、前記反対側の端部に前記出力部が接続されるブロック内の最終段の前記蓄積領域が、その電圧印加時のポテンシャルが、当該蓄積領域の前記列方向の前記垂直転送路側の端部から、該端部とは反対側の端部に向かって深くなっている。

本発明の固体撮像素子は、前記反対側の端部に前記出力部が接続されるブロック内の前記蓄積領域のうち、最終段の前記蓄積領域を除く蓄積領域の前記行方向の幅が前記垂直転送路から離れるほど細く、最終段の前記蓄積領域の前記行方向の幅が前記垂直転送路から離れるほど太い。

本発明によれば、低消費電力で且つ設計の容易な固体撮像素子を提供することができる。

以下、本発明の実施形態について図面を参照して説明する。

図１は、本発明の実施形態を説明するためのＣＣＤ型の固体撮像素子の半導体基板上方の積層物を除く部分の平面模式図である。
図１に示す固体撮像素子１００は、ｎ型の半導体基板１の行方向（図中のＸ方向）と、行方向に直交する列方向（図中のＹ方向）に正方格子状に配設された多数の光電変換素子２と、各光電変換素子２から読み出された電荷を列方向に転送するための多数本の垂直転送チャネル（ＶＣＣＤ）３と、各垂直転送チャネル３に接続され、各垂直転送チャネル３を転送されてきた電荷を一時的に蓄積するラインメモリ（ＬＭ）４と、ＬＭ４に蓄積されている電荷を読み出して行方向に転送するための水平転送チャネル（ＨＣＣＤ）５とを備える。ＶＣＣＤ３は特許請求の範囲の垂直転送路に相当し、ＨＣＣＤ５は特許請求の範囲の水平転送路に相当する。

ＨＣＣＤ５は、行方向に少なくとも３つのブロックに分割されており、各ブロック５ｂには、例えば、行方向に並ぶ８本のＶＣＣＤ３が電気的に接続されている。各ブロック５ｂに接続されるＶＣＣＤ３の数は複数であれば良い。各ブロック５ｂには、各ブロック５ｂ内のＨＣＣＤ５を最後まで転送された電荷に応じた信号を出力する出力部８が接続されている。各出力部８には、出力部８から出力されたアナログ信号に対して相関二重サンプリング処理のアナログ信号処理を行い、処理後のアナログ信号をデジタル化するＣＤＳ／ＡＤ部９が接続されている。

図２は、図１に示すＨＣＣＤ５の１ブロック分の拡大図である。図２では、ブロック５ｂの半導体基板上方に積層される部分も一部図示している。
図２に示すように、ブロック５ｂ内のＨＣＣＤ５は、ＨＣＣＤ５の電荷転送動作時に電荷を蓄積する領域となるｎ型不純物からなる蓄積領域５１と、ＨＣＣＤ５の電荷転送動作時にバリアを形成する領域となるｎ−型不純物からなるバリア領域５２とを含み、蓄積領域５１とバリア領域５２は行方向に交互に配置されている。各蓄積領域５１には、図１に示したＬＭ４が接続されている。図２には図示していないが、蓄積領域５１上方には、蓄積領域５１と同じ形状の蓄積電極が形成され、バリア領域５２上方には、バリア領域５２と同じ形状のバリア電極が形成されている。

ブロック５ｂの行方向の両端のＨＣＣＤ５には、各ブロック５ｂ同士を分離するバリアを形成するためのｎ−−型不純物からなるブロック間バリア領域５３が形成されている。図２には図示していないが、ブロック間バリア領域５３上方には、ブロック間バリア領域５３と同じ形状のブロック間バリア電極が形成されている。

蓄積電極、バリア電極、及びブロック間バリア電極の上方にはタングステン等からなる配線５４が形成され、配線５４上方には図示しないアルミニウム等からなる遮光膜が形成されている。蓄積電極、バリア電極、及びブロック間バリア電極は、それぞれ、コンタクト部５５にて配線５４と接続されている。

配線５４を介して、蓄積電極、バリア電極、及びブロック間バリア電極に供給する電圧を制御することで、ＬＭ４から各蓄積領域５１に転送された電荷を、行方向に転送することができる。ここでは、図２の紙面左から右に向かって電荷が転送されるものとし、一番左端にある蓄積領域５１を初段の蓄積領域５１と定義し、一番右端にある蓄積領域５１を最終段の蓄積領域５１と定義する。バリア領域５２についても同様に、一番左端にあるバリア領域５２を初段のバリア領域５２と定義し、一番右端にあるバリア領域５２を最終段のバリア領域５２と定義する。

奇数段の蓄積領域５１上の蓄積電極及び偶数段のバリア領域５２上のバリア電極に接続された配線５４には駆動パルスφＨ１が供給される。偶数段の蓄積領域５１上の蓄積電極及び奇数段のバリア領域５２上のバリア電極に接続された配線５４には駆動パルスφＨ２が供給される。ブロック間バリア電極に接続される配線５４には、駆動パルスφＶが供給される。このように、各ブロック５ｂのＨＣＣＤ５は２相駆動される。

ＨＣＣＤ５の電荷転送開始時、駆動パルスφＨ１はハイレベル、駆動パルスφＨ２はローレベル、駆動パルスφＶはローレベルとなっている。そして、ＬＭ４から蓄積領域５１に電荷を転送した後は、駆動パルスφＨ１をローレベル，駆動パルスφＨ２をハイレベル→駆動パルスφＨ１をハイレベル，駆動パルスφＨ２をローレベルといった駆動を繰り返すことで、電荷が次段の蓄積領域５１に順次移動され、最終段の蓄積領域５１まで転送される。

最終段の蓄積領域５１の列方向の端部のうち、ＶＣＣＤ３とは反対側の端部、即ち、ＬＭ４と接続されていない端部には、出力部８が接続されている。

出力部８は、出力ゲート部６と、アンプ部７とから構成される。

出力ゲート部６は、最終段の蓄積領域５１に接続されたｎ−型不純物からなる出力ゲートバリア領域６１と、出力ゲートバリア領域６１に接続された電荷蓄積領域６２と、電荷蓄積領域６２に接続されたフローティングディフュージョン（ＦＤ）領域６３と、ＦＤ６３の電位をリセットするためのリセットゲート６４とからなる。図示していないが、出力ゲートバリア領域６１及び電荷蓄積領域６２の上方には、それぞれ、その領域に電圧を印加するための電極が形成されている。最終段の蓄積領域５１に転送された電荷は、出力ゲートバリア領域６１のポテンシャルが深くなることで電荷蓄積領域６２に移動して蓄積され、蓄積された電荷はＦＤ６３に移動して蓄積される。

アンプ部７は、ソースフォロワ回路によって構成される。このソースフォロワ回路の初段のＭＯＳトランジスタを構成するのが、ＦＤ領域６３に接続されたゲート電極７１と、ソース領域７２と、ドレイン領域７３である。ＦＤ領域６３の電位変化が初段のＭＯＳトランジスタによって信号に変換され、この信号がソースフォロワ回路によって増幅される。増幅された信号は、ＣＤＳ／ＡＤ部９に入力される。出力部８の構成は、図示したものに限らず、公知の様々なものを利用することができる。

このような構成により、最終段の蓄積領域５１まで転送された電荷を、その蓄積領域５１の列方向の端部から列方向に転送してＦＤ領域６３に蓄積し、ＦＤ領域６３に蓄積した電荷に応じた電圧信号を得ることができる。

本実施形態の固体撮像素子では、各ブロック５ｂにおいて、最終段の蓄積領域５１まで転送された電荷を列方向に転送して電荷蓄積領域６２に蓄積する構成のため、最終段の蓄積領域５１から電荷蓄積領域６２への列方向の電荷転送にかかる時間は、蓄積領域５１から次段の蓄積領域５１への行方向の電荷転送にかかる時間よりも長くなってしまう。このため、ブロック５ｂにおける電荷転送効率の低下が懸念される。

そこで、本実施形態の固体撮像素子では、各ブロック５ｂ内の最終段の蓄積領域５１の電圧印加時のポテンシャルが、その最終段の蓄積領域５１の列方向の端部のうち、ＶＣＣＤ３側の端部から、その反対側の端部に向かって深くなるようにしている。このようにすることで、最終段の蓄積領域５１から電荷蓄積領域６２への列方向の電荷転送にかかる時間を短縮することができ、ブロック５ｂ全体での電荷転送効率を向上させることが可能となる。

最終段の蓄積領域５１の電圧印加時のポテンシャルに勾配をつける方法としては、最終段の蓄積領域５１の行方向の幅を変化させる方法が製造上簡単であり、本実施形態ではこの方法を採用している。即ち、図２に示したように、各ブロック５ｂにおいて、最終段以外の蓄積領域５１の行方向の幅をＶＣＣＤ３から離れるにしたがって細くし、この細くなった分、最終段の蓄積領域５１の行方向の幅をＶＣＣＤ３から離れるにしたがって太くすることで、蓄積領域５１の電圧印加時のポテンシャルに勾配をつけている。最終段以外の蓄積領域５１の幅を変化させることは必須ではないが、最終段の蓄積領域５１を図２に示したような形状にするためには、最終段以外の蓄積領域５１の幅をＶＣＣＤ３から離れるにしたがって細くすることが、設計上有利である。尚、図２では、各蓄積領域５１にポテンシャル勾配の方向を示す矢印を付してあり、この矢印の方向に向かってポテンシャルが深くなっていることを示している。

尚、最終段の蓄積領域５１の電圧印加時のポテンシャルに勾配をつける方法としては、図２に示したような方法の他に、最終段の蓄積領域５１の行方向の幅は一定とし、最終段の蓄積領域５１の不純物濃度をＶＣＣＤ３からの距離にしたがって変化させる方法や、最終段の蓄積領域５１の行方向の幅は一定とし、最終段の蓄積電極の厚みをＶＣＣＤ３からの距離にしたがって変化させる方法等を採用することができる。

以上のように、本実施形態の固体撮像素子によれば、ＨＣＣＤ５が少なくとも３つのブロック５ｂに分割され、各ブロック５ｂに出力部８が設けられているため、ＨＣＣＤ５が分割されていない場合に比べ、ＨＣＣＤ５の駆動周波数を大幅に小さくすることができる。例えば、ＨＣＣＤ５に含まれる蓄積領域５１の数が２０４８個である場合を考える。この場合、ＨＣＣＤ５を分割せずに駆動しようとすると、あるフレームレートを実現するのに３６ＭＨｚの駆動周波数が必要であるとする。特許文献２，３のように、ＨＣＣＤ５を２つに分割した場合は、上記フレームレートを実現するのに３６／２＝１８ＭＨｚの駆動周波数があれば良い。更に、本実施形態のようにＨＣＣＤ５を３つ以上（例えば２５６とする）に分割した場合には、上記フレームレートを実現するのに２０４８／２５６＝１４０ＫＨｚの駆動周波数があれば良い。このように、ＨＣＣＤ５の分割数が増える程、駆動周波数を小さくすることができ、その分、消費電力を削減することができる。

又、本実施形態の固体撮像素子によれば、ＨＣＣＤ５の駆動周波数を小さくすることができるため、図２に示した配線５４の材料として低抵抗のものを選ぶ必要がなく、プロセスルールを緩和することができる。

尚、ＨＣＣＤ５の分割数は多い程好ましいが、分割数が多すぎると、１つのブロック５ｂ当たりに割り当てられる出力部８及びＣＳＤ／ＡＤ部９の設置面積が小さくなり、プロセスルールが厳しくなって、コストアップに繋がる。このため、分割数は、固体撮像素子の消費電力とコストとのバランスを考慮した程度の数にすることが好ましい。尚、１つのブロック５ｂ内では、電荷を行方向に転送できなければならないため、１つのブロック５ｂ内には最低でも２つの蓄積領域５１が含まれている必要がある。

本実施形態のように、ＨＣＣＤ５を３つ以上に分割した場合には、各ブロックのどこに出力部８を接続するかが重要となってくる。ＨＣＣＤを２つに分割する構成では、分割された２つのブロックの各々の行方向の一端の隣には何もないため、特許文献３の図１に示すように、この一端に出力部を接続することは容易である。
しかし、例えばＨＣＣＤを３つに分割した場合には、真ん中にあるブロックの両端の隣には他のブロックが存在する。このため、真ん中のブロックについは、出力部をどのように接続するか工夫しなくてはならない。特許文献２記載の構成のように、ＨＣＣＤを曲げてしまうことも可能であるが、これでは、分割されたブロック間の隙間が広くなるため、更なる多画素化や微細化には対応できないという問題がある。又、従来からある一般的なＨＣＣＤの構造とは大きく異なるため、大きな設計変更が必要となってしまうという問題もある。

本実施形態の固体撮像素子は、各ブロック５ｂの最終段の蓄積領域５１の列方向の端部のうち、ＬＭ４と接続されていない端部に出力部８を接続する構成となっている。このため、各ブロック５ｂ間の隙間を最小限に抑えることができ、更なる多画素化や微細化にも対応することができる。又、ＨＣＣＤ５の構造は、従来からある一般的なＨＣＣＤと大きく変わらないため、大きな設計変更を行うことなく、固体撮像素子を製造することができる。

又、本実施形態の固体撮像素子によれば、最終段の蓄積領域５１の電圧印加時のポテンシャルに勾配が設けられているため、各ブロック５ｂの最終段の蓄積領域５１の列方向の端部のうち、ＬＭ４と接続されていない端部に出力部８を接続したことで発生する電荷転送効率低下の懸念を解消することができる。

又、本実施形態の固体撮像素子によれば、ＨＣＣＤ５を有しているため、各ブロック５ｂの蓄積領域５１において、電荷混合処理を行うことができ、高感度化を実現することができる。

尚、以上の説明では、各ブロック５ｂの最終段の蓄積領域５１のポテンシャルに勾配をつけるものとしたが、電荷転送効率を重視しなければ、この勾配は不要である。

又、以上の説明では、光電変換素子２の配列を正方格子状としたが、この配列は公知の様々なものを適用することができる。例えば特開平10-136391に開示のように、VCCDが蛇行していてもよい。

又、以上の説明では、図１に示したように、全てのブロック５ｂにおいて、最終段の蓄積領域５１の列方向の端部に出力部８を接続する構成としたが、全てのブロック５ｂのうち、行方向の両端にあるブロック５ｂ（図１の一番左端にあるブロック５ｂと、図１の一番右端にあるブロック５ｂ）については、出力部８を他の位置で接続しても構わない。

例えば、図１の一番左端にあるブロック５ｂは、図中の右から左に電荷を転送するものとし、図１の一番右端にあるブロック５ｂは、図中の左から右に電荷を転送するものとする。そして、図１の一番左端にあるブロック５ｂについては、最終段の蓄積領域５１の行方向の端部に出力部８を接続し、図１の一番右端にあるブロック５ｂについては、最終段の蓄積領域５１の行方向の端部に出力部８を接続する。全てのブロック５ｂのうち、両端にあるブロック５ｂについては、行方向の端部周辺にスペースが存在するため、このような構成をとることも可能である。尚、このような構成にした場合、両端にあるブロック５ｂ内の蓄積領域５１には、その電圧印加時のポテンシャルに勾配をつける必要はない。

尚、図１に示したように、全てのブロック５ｂにおいて、最終段の蓄積領域５１の列方向の端部に出力部８を接続する構成によれば、全てのブロック５ｂの特性を簡単に一致させることができるという利点がある。

又、以上の説明では、ＨＣＣＤ５を駆動する際、ブロック間バリア領域５３に印加する駆動パルスφＶをローレベルに固定するものとしたが、バリア領域６１に印加する電圧をローレベルに固定し、ブロック間バリア領域５３に印加する駆動パルスφＶを、駆動パルスφＨ１，φＨ２と連動させてハイレベルとローレベルに切り替える制御を行っても良い。このようにすることで、ブロック５ｂの最終段の蓄積領域５１に転送された電荷を、隣のブロック５ｂに転送することができ、出力部８に含まれるアンプの校正に利用することができる。

本発明の実施形態を説明するためのＣＣＤ型の固体撮像素子の半導体基板上方の積層物を除く部分の平面模式図 図１に示すＨＣＣＤの１ブロック分の拡大図

符号の説明

１ ｎ型半導体基板
２ 光電変換素子
３ 垂直転送チャネル
４ ラインメモリ
５ 水平転送チャネル
５ｂ 分割ブロック
６ 出力ゲート部
７ アンプ部
８ 出力部
９ ＣＤＳ／ＡＤ部
５１ 蓄積領域
５２ バリア領域
５３ ブロック間バリア領域
５４ 配線
５５ コンタクト部

Claims (4)

1. 多数の光電変換素子と、前記光電変換素子から読み出された電荷を列方向に転送する多数の垂直転送路と、前記垂直転送路を転送されてきた電荷を前記列方向に直交する行方向に転送する水平転送路とを有するＣＣＤ型の固体撮像素子であって、
   前記水平転送路は、それぞれが前記電荷を転送可能な少なくとも３つのブロックに分割され、
   前記少なくとも３つのブロックの各々に対応して設けられ、前記ブロック内を転送されてきた電荷に応じた信号を出力する出力部を備え、
   前記ブロック内の水平転送路のうち、電荷転送動作時に電荷が蓄積される領域を蓄積領域とし、
   前記少なくとも３つのブロックのうち、前記行方向の両端にあるブロックを除くブロックである中間ブロックに対応する前記出力部は、前記中間ブロック内の最終段の前記蓄積領域の前記列方向の端部のうち、前記垂直転送路側とは反対側の端部に接続される固体撮像素子。
2. 請求項１記載の固体撮像素子であって、
   前記両端にあるブロックに対応する前記出力部も、前記両端にあるブロック内の最終段の前記蓄積領域の前記列方向の端部のうち、前記垂直転送路側とは反対側の端部に接続される固体撮像素子。
3. 請求項１又は２記載の固体撮像素子であって、
   前記反対側の端部に前記出力部が接続されるブロック内の最終段の前記蓄積領域は、その電圧印加時のポテンシャルが、当該蓄積領域の前記列方向の前記垂直転送路側の端部から、該端部とは反対側の端部に向かって深くなっている固体撮像素子。
4. 請求項３記載の固体撮像素子であって、
   前記反対側の端部に前記出力部が接続されるブロック内の前記蓄積領域のうち、最終段の前記蓄積領域を除く蓄積領域の前記行方向の幅が前記垂直転送路から離れるほど細く、最終段の前記蓄積領域の前記行方向の幅が前記垂直転送路から離れるほど太い固体撮像素子。

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