CN113903754A - Cmos图像传感器及其制作方法 - Google Patents
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Abstract
本申请属于半导体技术领域，涉及一种CMOS图像传感器及其制作方法，其中，CMOS图像传感器包括外围逻辑区和像素区，外围逻辑区与像素区均包括衬底及位于衬底上的多层金属层，像素区的金属层高度与外围逻辑区的金属层高度一致，且像素区的多层金属层中包括用作结构补偿的虚拟金属层。因此，本申请中的CMOS图像传感器增加了虚拟金属层使得像素区的金属层高度和外围逻辑区的金属层高度一致，从而使得CMOS图像传感器的应力分布均匀，暗电流变小，进而能够改善高温条件下得到的图像的边缘存在阴影的问题。
Description
技术领域
本申请涉及半导体技术领域，特别是涉及一种CMOS图像传感器及其制作方法。
背景技术
在摄像头模组中，图像传感器是灵魂部件，决定这摄像头的成像质量以及其他组件的结构和规格，在摄像头模组中占据52％左右的成本。图像传感器是一种能将光学图像转换成电信号的半导体器件。图像传感器大体上可以分为电荷耦合元件(CCD)和互补金属氧化物半导体图像传感器(CMOS Image Sensor，CIS)。其中，CCD图像传感器集成在单晶硅材料上，像素信号逐行逐列依次移动并在边缘出口位置依次放大，CCD图像传感器的优点是对图像敏感度较高，噪声小，但是CCD图像传感器与其他器件的集成比较困难，而且CCD图像传感器的功耗较高。其中，CMOS图像传感器集成在金属氧化物半导体材料上，每个像素点均带有信号放大器，像素信号可以直接扫描导出，相比之下，CMOS图像传感器由于具有工艺简单、易与其他器件集成、体积小、重量轻、功耗小、成本低等优点而逐渐取代CCD的地位。目前CMOS图像传感器被广泛应用于数码相机、照相手机、数码摄像机、医疗用摄像装置(例如胃镜)、车用摄像装置等领域之中。
CMOS图像传感器通常包括逻辑区和像素区，对CMOS图像传感器而言，用于感光的像素区的特性直接决定了最终图像传感器的性能。通常用于定义像素区性能的参数包括量子效率、暗电流、动态范围和信噪比等，其中暗电流指的是像素区在没有入射光条件下的输出信号，暗电流越大，像素区的信噪比越低，而且像素区的暗电流随温度呈指数上升，在高温条件下，如果暗电流太大，则暗电流信号可能完全淹没像素区的光电信号，造成图像失真，图像质量下降。
目前，某些型号的CMOS图像传感器由于其像素区的金属层高度与逻辑区的金属层高度不一致，导致这些CMOS图像传感器的应力分布不均匀，从而这些CMOS图像传感器在光电转换时，边角的光电二极管的暗电流比较大，在高温条件下(例如80度)，得到的图像的边缘容易出现阴影。
针对以上问题，本领域技术人员一直在寻求解决方法。
前面的叙述在于提供一般的背景信息，并不一定构成现有技术。
发明内容
本申请要解决的技术问题在于，针对上述现有技术的缺陷，提供了CMOS图像传感器及其制作方法，以在CMOS图像传感器中增加虚拟金属层使得像素区的金属层高度和外围逻辑区的金属层高度一致，从而使得CMOS图像传感器的应力分布均匀，暗电流变小，进而能够改善高温条件下得到的图像的边缘存在阴影的问题。
本申请是这样实现的：
本申请提供了一种CMOS图像传感器，包括外围逻辑区和像素区，外围逻辑区与像素区均包括衬底及位于衬底上的多层金属层，像素区的金属层高度与外围逻辑区的金属层高度一致，且像素区的多层金属层中包括用作结构补偿的虚拟金属层。
进一步地，像素区的金属层数大于或等于外围逻辑区的金属层数。
进一步地，外围逻辑区的每一层级的金属层的结构与像素区的相应层级的金属层的结构相同。
进一步地，外围逻辑区的每一层级的金属层的高度与像素区的相应层级的金属层的高度一致。
进一步地，像素区与外围逻辑区的多层金属层中均包括芯片内连层及金属布线层。
进一步地，像素区的底层的金属层的下方设置有电接触优化金属层。
进一步地，外围逻辑区与像素区均还包括位于衬底中的多个晶体管。其中，外围逻辑区中的多个晶体管包括由外围逻辑区的衬底中的N型掺杂层形成的晶体管。其中，像素区中的多个晶体管包括由像素区的衬底中的N型掺杂层形成的晶体管。
进一步地，还包括位于外围逻辑区和像素区的顶层的金属层上方的氧化层。
进一步地，像素区的氧化层的上表面设置有微透镜。
进一步地，微透镜下方设置有滤色片。
进一步地，外围逻辑区的氧化层的上表面设置有焊盘区，焊盘区用于与其他硬件电连接。外围逻辑区的顶层的金属层与焊盘区电连接。
进一步地，虚拟金属层的厚度为4500埃至5500埃之间。
进一步地，虚拟金属层的厚度为5000埃。
进一步地，CMOS图像传感器为前照式(FSI)CMOS图像传感器，多层金属层位于所述衬底的受光面。
本申请还提供了一种CMOS图像传感器的制作方法，包括：将半导体衬底划分为外围逻辑区的衬底和像素区的衬底。对半导体衬底的上表面进行加工，以在外围逻辑区的衬底和像素区的衬底的上表面形成多层金属层，其中，像素区的金属层高度与外围逻辑区的金属层高度一致，且像素区的多层金属层中包括用作结构补偿的虚拟金属层。
进一步地，在对半导体衬底的上表面进行加工，以在外围逻辑区的衬底和像素区的衬底的上表面形成多层金属层的步骤中，包括：通过CMP(Chemical MechanicalPolishing，化学机械抛光)工艺优化，以使得像素区的金属层的高度与外围逻辑区的金属层的高度相同。
进一步地，像素区的金属层数大于或等于外围逻辑区的金属层数。
进一步地，CMOS图像传感器的制作方法还包括步骤：在像素区的底层金属层的下方设置电接触优化金属层。
进一步地，虚拟金属层的厚度为4500埃至5500埃之间。
进一步地，虚拟金属层的厚度为5000埃。
进一步地，CMOS图像传感器为前照式(FSI)CMOS图像传感器，多层金属层位于半导体衬底的受光面。
本申请提供的CMOS图像传感器及其制作方法，其中，CMOS图像传感器包括外围逻辑区和像素区，外围逻辑区与像素区均包括衬底及位于衬底上的多层金属层，像素区的金属层高度与外围逻辑区的金属层高度一致，且像素区的多层金属层中包括用作结构补偿的虚拟金属层。因此，本申请中的CMOS图像传感器增加了虚拟金属层使得像素区的的金属层高度和外围逻辑区的金属层高度一致，从而使得CMOS图像传感器的应力分布均匀，暗电流变小，进而能够改善高温条件下得到的图像的边缘存在阴影的问题。
为让本申请的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1是CMOS图像传感器系统基本结构框图；
图2是本申请第一实施例提供的图像传感芯片的示意图；
图3是本申请第一实施例提供的CMOS图像传感器的截面示意图；
图4是本申请第一实施例提供的CMOS图像传感器的示例截面示意图；
图5是本申请第一实施例提供的晶体管的连接示意图；
图6是本申请第一实施例提供的像素电路的示意图；
图7是本申请第二实施例提供的CMOS图像传感器的截面示意图；
图8是本申请第二实施例提供的CMOS图像传感器的示例截面示意图；
图9是本申请第三实施例提供的CMOS图像传感器的制作方法的流程示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请中所使用的术语“连接”定义如下，“连接”用于描述两个电路元件之间的直接连接或者间接连接。例如，两个连接元件可以通过金属线直接连接，或者通过中间的电路元件(例如，电容、电阻或者晶体管的源极或者漏极)间接连接。
本申请中所使用的术语“上”、“下”、“左”、“右”、“行方向”、“列方向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了表达技术方案的清楚及描述方便，因此不能理解为对本申请的限制。
下面结合附图对本申请实施例做进一步详述。
图1为CMOS图像传感器系统基本结构框图。如图1所示，CMOS图像传感器100包括连接到像素阵列102的读取电路104和控制电路108，功能逻辑电路106连接到读取电路104，对像素电路的读取进行逻辑控制；读取电路104和控制电路108连接到状态寄存器112，实现对像素阵列102的读取控制。像素阵列101包括按行(R1，R2，R3…Ry)和列(C1，C2，C3…Cx)多个像素单元，像素阵列102输出的像素信号经列线输出至读取电路104。
在一实施方式中，每一像素单元获取图像数据后，图像数据采用状态寄存器112指定读出模式的读取电路104读出，然后传输到功能逻辑电路106。在具体应用中，读取电路104可包括模数转换(ADC)电路，放大电路及其他。在某些应用实施例中，状态寄存器112可包含有程序化选择系统用以确定读出系统是通过滚动曝光模式(rolling shutter)或是全局曝光模式(global shutter)读出。功能逻辑电路106可仅存储图像数据或通过图像效果应用或处理的图像数据。在一应用例中，读取电路104可沿读出列线(如图1中所示)一次读出一行图像数据，或者可采用各种其他方式读出图形数据。控制电路108的操作可通过状态寄存器112的当前设置确定。例如，控制电路108产生一快门信号用于控制图像获取。在某些应用例中，此快门信号可以是一全局曝光信号使得像素阵列102的所有像素通过单一获取窗口同时获取其图像数据。在某些其他应用例中，此快门信号可以是一滚动曝光信号，每一像素行通过获取窗口连续实现读取操作。
第一实施例：
图2是本申请第一实施例提供的图像传感芯片的示意图。图3是本申请第一实施例提供的CMOS图像传感器的截面示意图。图4是本申请第一实施例提供的CMOS图像传感器的示例截面示意图。图5是本申请第一实施例提供的晶体管的连接示意图。图6是本申请第一实施例提供的像素电路的示意图。为了清楚的描述本申请第一实施例提供的CMOS图像传感器，请参见图2、图3、图4、图5及图6。
参见图2，本申请第一实施例提供的CMOS图像传感器，包括外围逻辑区1和像素区2。
其中，外围逻辑区与像素区均包括衬底、位于衬底上的多层金属层。
在一实施方式中，参见图3，外围逻辑区的衬底和像素区的衬底是对一半导体衬底301(例如硅衬底)进行划分得到。应当理解的，将半导体衬底301划分为外围逻辑区的衬底为像素区的衬底仅仅是为了方便描述，而非实际的划分或分割。
在一实施方式中，外围逻辑区用于将像素区检测的光处理为电信号以获取光学数据。
在一实施方式中，外围逻辑区还包括位于衬底中的多个晶体管。其中，外围逻辑区中的多个晶体管包括由外围逻辑区的衬底中的N型掺杂层302(如图3中所示)形成的晶体管。具体地，N型掺杂层302可以是在P型硅衬底中掺杂N型离子材料(例如N型硅)得到。
在一实施方式中，参见图3，外围逻辑区位于衬底上的多层金属层可以包括M1、……、Mn-1、Mn，其中，M1为底层的金属层、M2至Mn-1为中间层的金属层、Mn为顶层的金属层。
其中，像素区的金属层高度与外围逻辑区的金属层高度一致，且像素区的多层金属层中包括用作结构补偿的虚拟金属层。
在一实施方式中，参见图3，像素区的金属层高度与外围逻辑区的金属层高度一致，因此，像素区的顶层金属层与外围逻辑区的顶层金属层在同一水平线上。
在一实施方式中，像素区中包括但不限于至少一层虚拟结构层。
在一实施方式中，参见图3，像素区位于衬底上的的各层金属层可以包括M1、……、Mn-1、Mn’，其中，M1为底层的金属层、M2至Mn-1为中间层的金属层、Mn’为虚拟金属层。
在一实施方式中，参见图3，像素区中包括的虚拟金属层Mn’可以无须与任何器件进行电连接，可以是仅仅用作为了使CMOS图像传感器的应力分布均匀的像素区金属层的结构补偿或像素区金属层的高度补偿。
在一实施方式中，像素区中的虚拟金属层的厚度为4500埃至5500埃之间(优选地，像素区中的虚拟金属层的厚度为5000埃)。
在一实施方式中，像素区的金属层数可以大于或等于外围逻辑区的金属层数。例如，像素区的金属层数等于外围逻辑区的金属层数，参见图4，像素区与外围逻辑区的金属层数均为3层，即像素区包括：底层的金属层M1、中间层的金属层M2及顶层的虚拟金属层M3’，外围逻辑区包括：底层的金属层M1、中间层的金属层M2及顶层的金属层M3。
在一实施方式中，在像素区的金属层数等于围逻辑区的金属层数时，外围逻辑区的每一层级的金属层的结构可以与像素区的相应层级的金属层的结构相同，因此，前述设置能够使得CMOS图像传感器的应力分布更加均匀。进一步地，外围逻辑区的每一层级的金属层的高度可以与像素区的相应层级的金属层的高度一致，因此，前述设置不能够使得CMOS图像传感器的应力分布更加均匀，还能够方便在CMOS图像传感器中各金属层之间布线。
在一实施方式中，像素区还包括位于衬底中的多个晶体管。其中，像素区中的多个晶体管包括由像素区的衬底中的N型掺杂层形成的晶体管。进一步地，像素区中的可以包括多种类型的晶体管(例如传输晶体管TX、复位晶体管RST、源极跟随晶体管SF、行选择晶体管RS、转换增益控制晶体管DCG等等)。具体地，N型掺杂层可以是在P型硅衬底中掺杂N型离子材料(例如N型硅)得到。
在一实施方式中，像素区与外围逻辑区的多个金属层中均包括芯片内连层及金属布线层。例如，参见图4，底层的金属层M1可以作为金属布线层，用于与像素区的衬底中的晶体管和/或外围逻辑的衬底中的晶体管连接，并且与上一层级的金属层M2(其中，金属层M2可以为芯片内连层)连接，此外，外围逻辑区的芯片内连层可以与上层的金属层M3和像素区的芯片内连层连接(其中，虚拟金属层M3’不与任何金属层或部件连接)。外围逻辑区的金属层M3为芯片外连层，用于与芯片顶部的焊盘区相连，以与芯片外部的其他元器件相连。
在一实施方式中，像素区中的晶体管与金属层的连接方式可以参考图5。
在一实施方式中，像素区可以包括3T或4T结构的像素电路，且像素电路中可以包括像素区的多种晶体管及光电二极管。
在一实施方式中，参见图6，每一传感器像素电路200包括一光电二极管210(例如，光传感元件)和像素支持电路211。光电二极管210可为当前CMOS图像传感器中应用的掩埋型光电二极管。在一应用例中，像素支持电路211包括复位晶体管220，源极跟随(SF)晶体管225，及行选择晶体管230，连接到如图中所示的传输晶体管215和光电二极管210。在另一应用例中，未标出，像素支持电路211包括置于一电路芯片上的复位晶体管220，源极跟随晶体管225，行选择晶体管234和传输晶体管215，连接到一光电二极管210。在操作过程中，光传感元件210产生的光电荷在曝光过程中响应于入射光。传输晶体管215连接到传输信号TX，该信号控制传输晶体管215传输光电二极管210中累积的电荷到浮动扩散区域(FD)217。当光电二极管210为传输晶体管215的源极时，浮动扩散区域217实际上为传输晶体管215的漏极。在一实施方式中，传输晶体管215可以为MOSFET(金属氧化物半导体场效应晶体管)。复位晶体管220连接到VDD和浮动扩散区域217之间，响应于复位信号RST以复位传感器像素电路200(例如，放电或充电浮动扩散区域217和光电二极管210到当前电压)。浮动扩散区域217连接到源极跟随晶体管225的源极。源极跟随晶体管225连接到VDD和行选择晶体管230之间，放大信号以响应浮动扩散FD区域217的电位。行选择晶体管230从源极跟随晶体管225连接像素电路输出到读出列，或位线235，响应于行选择控制信号RS。
在一实施方式中，在上述像素电路中，光电二极管210和浮动扩散区域217由暂时有效的复位信号RST和传输控制信号TX复位。当传输控制信号TX解除时，累积的窗口(例如，曝光阶段)开始动作，入射光使得光电二极管210内产生电荷。当光电二极管210内的光产生电子逐渐累加，它的电压增加(电子是负电荷)。光电二极管210的电压或电荷表示在曝光期间入射到光电二极管210的强度。在曝光的最后阶段，RST信号解除，关闭复位晶体管220，并将VDD与浮动扩散区域217隔离。传输控制信号TX有效，连接光电二极管210到浮动扩散区域217。电荷通过传输晶体管215从光电二极管210传输到浮动扩散区域217，使得浮动扩散区域217的电压在曝光期间通过累加在光电二极管210上的光生电子成比例地降低。
在一实施方式中，参见图3，本实施例提供的CMOS图像传感器还可以包括位于外围逻辑区和像素区的顶层的金属层(例如，顶层的虚拟金属层)上方的若干氧化层303，用以抑制暗电流以及绝缘。
在一实施方式中，参见图3，外围逻辑区的氧化层的上表面可以设置有焊盘区304，焊盘区304用于与其他硬件电连接。外围逻辑区的顶层的金属层Mn与焊盘区304电连接(图中未示出)。具体地，外围逻辑区的顶层的金属层Mn连接到焊盘区304，再与其他硬件电连接。
在一实施方式中，参见图3，像素区的氧化层的上表面可以设置有微透镜305。
在一实施方式中，像素区的微透镜下方可以设置有滤色片(图3未示出)。
在一实施方式中，本发明所述CMOS图像传感器为前照式(FSI)CMOS图像传感器，多层金属层和虚拟金属层位于所述半导体衬底的受光面。
本申请第一实施例提供的CMOS图像传感器包括外围逻辑区和像素区，外围逻辑区与像素区均包括衬底及位于衬底上的多层金属层，像素区的金属层高度与外围逻辑区的金属层高度一致，且像素区的多层金属层中包括用作结构补偿的虚拟金属层。因此，本申请第一实施例提供的CMOS图像传感器增加了虚拟金属层使得像素区的金属层高度和外围逻辑区的金属层高度一致，从而使得CMOS图像传感器的应力分布均匀，暗电流变小，进而能够改善高温条件下得到的图像的边缘存在阴影的问题。
第二实施例：
图7是本申请第二实施例提供的CMOS图像传感器的截面示意图。图8是本申请第二实施例提供的CMOS图像传感器的示例截面示意图。为了清楚的描述本申请第二实施例提供的CMOS图像传感器，请参见图7和图8。
本申请第二实施例提供的CMOS图像传感器，包括外围逻辑区和像素区，外围逻辑区与像素区均包括衬底及位于衬底上的多层金属层，像素区的金属层高度与外围逻辑区的金属层高度一致，且像素区的多层金属层中包括用作结构补偿的虚拟金属层和设置在底层的金属层的下方的电接触优化金属层(例如，图7中的电接触优化金属层M0)。
在一实施方式中，像素区的金属层数可以大于外围逻辑区的金属层数，例如参见图7，像素区的金属层可以比外围逻辑区的金属层仅多一层电接触优化金属层。
在一实施方式中，除开像素区中的电接触优化金属层，像素区的剩余的多层金属层中的每一层级的金属层的结构可以与外围逻辑区的相应的层级的金属层结构相同。进一步地，像素区的剩余的多层金属层中的每一层级的金属层的高度可以与外围逻辑区的相应的层级的金属层的高度一致。例如，参见图8，像素区的金属层数为4层，其中包括一电接触优化金属层M0、底层的金属层M1、中间层的金属层M2及顶层的虚拟金属层M3’，外围逻辑区的金属层为3层，其中包括底层的金属层M1、中间层的金属层M2及顶层的金属层M3，在CMOS图像传感器中，像素区的底层的金属层M1的结构和/或高度可以与外围逻辑区的底层的金属层M1相同、像素区的中间层的金属层M2的结构和/或高度可以与外围逻辑区的中间层的金属层M2相同、像素区的顶层的虚拟金属层M3’的结构和/或高度可以与外围逻辑区的顶层的金属层M3相同。
在一实施方式中，像素区与外围逻辑区的多个金属层中均包括芯片内连层及金属布线层。例如，参见图8，外围逻辑区的底层的金属层M1可以作为金属布线层，用于与像素区的衬底中的晶体管和/或外围逻辑的衬底中的晶体管连接，并且与外围逻辑区的上一层级的金属层M2(其中，金属层M2可以为芯片内连层)连接，此外，外围逻辑区的芯片内连层可以与上层的金属层M3和像素区的中间层的金属层M2连接；像素区的底层的金属层M1作为金属布线层，用于通过电接触优化金属层M0与像素区的衬底中的晶体管和/或外围逻辑的衬底中的晶体管连接，并且与像素区的上一层级的金属层M2(其中，金属层M2可以为芯片内连层)连接。外围逻辑区的金属层M3为芯片外连层，用于与芯片顶部的焊盘区相连，以与芯片外部的其他元器件相连。
其中，像素区还包括位于衬底中的多个晶体管。
在一实施方式中，像素区中的多个晶体管包括由像素区的衬底中的N型掺杂层形成的各种晶体管(例如传输晶体管TX、复位晶体管RST、源极跟随晶体管SF、行选择晶体管RS、转换增益控制晶体管DCG等等)。具体地，N型掺杂层可以是在P型硅衬底中掺杂N型离子材料(例如N型硅)得到。
其中，像素区的电接触优化金属层与像素区的底层的金属层(例如，图6中的像素区的底层的金属层M1)相似，实现与的晶体管之间的连接。电接触优化金属层可以保障与晶体管有更好的电接触，从而提高像素区的感度。
在一实施方式中，像素区中不一定每一个晶体管都需要与电接触优化金属层连接。
在一实施方式中，本申请第二实施例提供的CMOS图像传感器的技术特征与第一实施例提供的CMOS图像传感器的技术特征，在不矛盾的前提下，可以任意组合，在此将不再赘述。
因此，本申请第二实施例提供的CMOS图像传感器增加的虚拟金属层能够使得像素区的金属层高度和外围逻辑区的金属层高度一致，从而使得CMOS图像传感器的应力分布均匀，暗电流变小，进而能够改善高温条件下得到的图像的边缘存在阴影的问题，此外，CMOS图像传感器中的像素区增加的电接触优化金属层能够提高像素区的感度。
第三实施例：
图9是本申请第三实施例提供的CMOS图像传感器的制作方法的流程示意图。为了清楚地描述本申请第三实施例提供了一种CMOS图像传感器的制作方法，请参见图9。
本申请第三实施例提供了一种CMOS图像传感器的制作方法，包括：
S91:将半导体衬底划分为外围逻辑区的衬底和像素区的衬底。
S92:对半导体衬底的上表面进行加工，以在外围逻辑区的衬底和像素区的衬底的上表面形成多层金属层，其中，像素区的金属层高度与外围逻辑区的金属层高度一致，且像素区多层金属层中包括用作结构补偿的虚拟金属层。
在一实施方式中，在步骤S92:对半导体衬底的上表面进行加工，以在外围逻辑区的衬底和像素区的衬底的上表面形成多层金属层的步骤中，可以但不限于包括：通过化学机械抛光工艺优化，使得像素区的金属层的高度与外围逻辑区的金属层的高度相同。
在一实施方式中，虚拟金属层的厚度为4500埃至5500埃之间。优选地，虚拟金属层的厚度为5000埃。
在一实施方式中，像素区的金属层数大于或等于外围逻辑区的金属层数。
在一实施方式中，像素区的底层金属层的下方设置电接触优化金属层。
在一实施方式中，本实施例中CMOS图像传感器为前照式(FSI)CMOS图像传感器，多层金属层位于所述半导体衬底的受光面。
本申请第三实施例提供了一种CMOS图像传感器的制作方法，能够在CMOS图像传感器的像素区中增加虚拟金属层使得像素区的金属层高度和外围逻辑区的金属层高度一致，从而使得CMOS图像传感器的应力分布均匀，暗电流变小，进而能够改善高温条件下得到的图像的边缘存在阴影的问题。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素，此外，本申请不同实施例中具有同样命名的部件、特征、要素可能具有相同含义，也可能具有不同含义，其具体含义需以其在该具体实施例中的解释或者进一步结合该具体实施例中上下文进行确定。
应该理解的是，虽然本申请实施例中的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
以上仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内所作的任何修改、等同替换或改进等，均应包含在本申请的保护范围之内。
Claims (21)
1.一种CMOS图像传感器，包括外围逻辑区和像素区，所述外围逻辑区与所述像素区均包括衬底及位于所述衬底上的多层金属层，其特征在于：
所述像素区的金属层高度与所述外围逻辑区的金属层高度一致，且所述像素区的多层金属层中包括用作结构补偿的虚拟金属层。
2.如权利要求1所述的CMOS图像传感器，其特征在于，所述像素区的金属层数大于或等于所述外围逻辑区的金属层数。
3.如权利要求2所述的CMOS图像传感器，其特征在于，所述外围逻辑区的每一层级的金属层的结构与所述像素区的相应层级的金属层的结构相同。
4.如权利要求1-3中任意一项所述的CMOS图像传感器，其特征在于，所述外围逻辑区的每一层级的金属层的高度与所述像素区的相应层级的金属层的高度一致。
5.如权利要求4所述的CMOS图像传感器，其特征在于，所述像素区与所述外围逻辑区的多层金属层中均包括芯片内连层及金属布线层。
6.如权利要求5所述的CMOS图像传感器，其特征在于，所述像素区的底层的金属层的下方设置有电接触优化金属层。
7.如权利要求1所述的CMOS图像传感器，其特征在于，所述外围逻辑区与所述像素区均还包括位于衬底中的多个晶体管；
其中，所述外围逻辑区中的多个晶体管包括由所述外围逻辑区的衬底中的N型掺杂层形成的晶体管；
其中，所述像素区中的多个晶体管包括由所述像素区的衬底中的N型掺杂层形成的晶体管。
8.如权利要求1所述的CMOS图像传感器，其特征在于，还包括位于所述外围逻辑区和所述像素区的顶层的金属层上方的氧化层。
9.如权利要求8所述的CMOS图像传感器，其特征在于，所述像素区的氧化层的上表面设置有微透镜。
10.如权利要求9所述的CMOS图像传感器，其特征在于，所述微透镜下方设置有滤色片。
11.如权利要求8所述的CMOS图像传感器，其特征在于，所述外围逻辑区的氧化层的上表面设置有焊盘区，所述焊盘区用于与其他硬件电连接；
所述外围逻辑区的顶层的金属层与所述焊盘区电连接。
12.如权利要求1所述的CMOS图像传感器，其特征在于，所述虚拟金属层的厚度为4500埃至5500埃之间。
13.如权利要求1所述的CMOS图像传感器，其特征在于，所述虚拟金属层的厚度为5000埃。
14.如权利要求1所述的CMOS图像传感器，其特征在于，所述CMOS图像传感器为前照式(FSI)CMOS图像传感器，所述多层金属层位于所述衬底的受光面。
15.一种CMOS图像传感器的制作方法，其特征在于，所述CMOS图像传感器的制作方法包括：
将半导体衬底划分为外围逻辑区的衬底和像素区的衬底；
对所述半导体衬底的上表面进行加工，以在所述外围逻辑区的衬底和所述像素区的衬底的上表面形成多层金属层，其中，所述像素区的金属层高度与所述外围逻辑区的金属层高度一致，且所述像素区的多层金属层中包括用作结构补偿的虚拟金属层。
16.如权利要求15所述的CMOS图像传感器的制作方法，其特征在于，在对所述半导体衬底的上表面进行加工，以在所述外围逻辑区的衬底和所述像素区的衬底的上表面形成各层金属层的步骤中，包括：
通过化学机械抛光工艺，使得所述像素区的金属层的高度与所述外围逻辑区的金属层的高度相同。
17.如权利要求15所述的CMOS图像传感器的制作方法，其特征在于，所述像素区的金属层数大于或等于所述外围逻辑区的金属层数。
18.如权利要求15所述的CMOS图像传感器的制作方法，其特征在于，还包括步骤：在所述像素区的底层金属层的下方设置电接触优化金属层。
19.如权利要求15所述的CMOS图像传感器的制作方法，其特征在于，所述虚拟金属层的厚度为4500埃至5500埃之间。
20.如权利要求19所述的CMOS图像传感器的制作方法，其特征在于，所述虚拟金属层的厚度为5000埃。
21.如权利要求15所述的CMOS图像传感器的制作方法，其特征在于，所述CMOS图像传感器为前照式(FSI)CMOS图像传感器，所述多层金属层位于所述半导体衬底的受光面。
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