JP2023099593A - 撮像装置 - Google Patents

撮像装置 Download PDF

Info

Publication number
JP2023099593A
JP2023099593A JP2023077072A JP2023077072A JP2023099593A JP 2023099593 A JP2023099593 A JP 2023099593A JP 2023077072 A JP2023077072 A JP 2023077072A JP 2023077072 A JP2023077072 A JP 2023077072A JP 2023099593 A JP2023099593 A JP 2023099593A
Authority
JP
Japan
Prior art keywords
electrode
impurity region
pixels
imaging device
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023077072A
Other languages
English (en)
Inventor
雅之 高瀬
Masayuki Takase
優子 留河
Yuko Tomekawa
好弘 佐藤
Yoshihiro Sato
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of JP2023099593A publication Critical patent/JP2023099593A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14665—Imagers using a photoconductor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/65—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to reset noise, e.g. KTC noise related to CMOS structures by techniques other than CDS
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

【課題】ノイズをより低減し得る撮像装置を提供する。【解決手段】本開示の撮像装置は、複数の画素を含む画素領域と、前記複数の画素の中の２以上の画素にまたがって延びる信号線とを備える。複数の画素の各々は、半導体基板と、光電変換部と、第１および第２の不純物領域を含む第１トランジスタと、配線層と、容量素子とを含む。配線層は、信号線の一部を含む。容量素子は、平面視において配線層と半導体基板との間に配置され、第１電極、誘電体層、および第１電極と半導体基板との間に配置された第２電極を含む。第２電極は第１および第２の不純物領域のいずれか一方に電気的に接続され、第１および第２電極の少なくとも一方は第１の不純物領域を覆う。【選択図】図３

Description

本開示は、撮像装置に関する。本開示は、特に、半導体基板に支持された光電変換部を含む撮像装置に関する。
ＣＣＤ（Charge Coupled Device）回路またはＣＭＯＳ（Complementary ＭＯＳ）回路
が形成された半導体基板の上方に光電変換層が配置された構造を有する撮像装置が提案されている。半導体基板の上方に光電変換層を有する撮像装置は、積層型の撮像装置とも呼ばれる。例えば下記の特許文献１は、このような積層型の構造を有する固体撮像素子を開示している。
積層型の撮像装置は、光電変換によって発生した電荷を電荷蓄積領域に蓄積し、ＣＣＤ回路またはＣＭＯＳ回路を含む読み出し回路によって、その蓄積された電荷を読み出す。光電変換層は、一般に、読み出し回路が形成された半導体基板を覆う絶縁層上に配置される。絶縁層上の光電変換層は、絶縁層中に設けられた接続部を介して読み出し回路に電気的に接続される。
特開２０１２－１５１７７１号公報
撮像装置の分野においては、ノイズ低減の要求がある。
本開示の限定的ではないある例示的な実施形態に係る撮像装置は、複数の画素を含む画素領域と、前記複数の画素の中の２以上の画素にまたがって延びる信号線と、を備える。前記複数の画素の各々は、半導体基板と、光電変換部と、第１トランジスタと、配線層と、容量素子と、を含む。前記光電変換部は、入射光を光電変換する。前記第１トランジスタは、前記半導体基板内に配置され、信号電荷が蓄積される第１の不純物領域、および前記半導体基板内に配置された第２の不純物領域を含む。前記配線層は、前記信号線の一部を含む。前記容量素子は、前記半導体基板の法線方向において、前記配線層と前記半導体基板との間に配置され、第１電極、前記第１電極と前記半導体基板との間に配置された第２電極、および、前記第１電極と前記第２電極との間に配置された誘電体層を含む。前記第１の不純物領域および前記第２の不純物領域の一方は、前記第１トランジスタのソース領域として機能し、前記第１の不純物領域および前記第２の不純物領域の他方は、前記第１トランジスタのドレイン領域として機能するように構成され、前記第２電極は、前記第１の不純物領域および前記第２の不純物領域のいずれか一方に電気的に接続されており、前記第１電極および前記第２電極からなる群から選択される少なくとも一方は、前記半導体基板の法線方向に沿って見たとき、前記第１の不純物領域を覆っている。
包括的または具体的な態様は、素子、デバイス、システム、集積回路または方法で実現
されてもよい。また、包括的または具体的な態様は、素子、デバイス、装置、システム、集積回路および方法の任意の組み合わせによって実現されてもよい。
開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
本開示の一態様によれば、ノイズをより低減し得る撮像装置が提供される。
図１は、本開示のある実施形態による撮像装置の例示的な回路構成を示す図である。 図２は、画素の回路構成の一例を示す図である。 図３は、撮像装置が有する複数の画素のうちの１つの模式的な断面図である。 図４は、画素における各素子のレイアウトの一例を示す模式的な平面図である。 図５は、画素と、画素に接続された各種の信号線との間の関係を説明するための図である。 図６は、画素から光電変換部を取り除いて半導体基板の法線方向から見たときの、配線層、上部電極および不純物領域の間の配置関係の例を示す平面図である。 図７は、第１容量素子に対する接続部の配置の一例を模式的に示す平面図である。 図８は、複数の画素を含む画素領域を有するチップの一例を示す平面図である。 図９は、開口を有しないＭＩＭ構造を層間絶縁層内に含む画素の一製造工程を説明するための模式的な断面図である。 図１０は、開口を有しないＭＩＭ構造を層間絶縁層内に含む画素の他の一製造工程を説明するための模式的な断面図である。 図１１は、第１容量素子として、開口を有するＭＩＭ構造が適用された画素の一製造工程を説明するための模式的な断面図である。 図１２は、第１容量素子として、開口を有するＭＩＭ構造が適用された画素の他の一製造工程を説明するための模式的な断面図である。 図１３は、撮像装置の変形例を示す平面図である。 図１４は、撮像装置の変形例を示す模式的な断面図である。 図１５は、本開示の他のある実施形態による撮像装置の画素の模式的な断面図である。 図１６は、図１５に示す画素の例示的な回路構成を示す図である。
本開示の実施形態を詳細に説明する前に、本開示の一態様の概要を説明する。本開示の一態様の概要は以下のとおりである。
［項目１］
本開示の項目１に係る撮像装置は、複数の画素を含む画素領域と、前記複数の画素の中の２以上の画素にまたがって配置され、かつ前記画素領域の内側から前記画素領域の外側まで延びる信号線と、を備える。前記複数の画素の各々は、半導体基板と、光電変換部と、第１トランジスタと、配線層と、容量素子と、を含む。
前記光電変換部は、前記半導体基板に支持され、第１電極、前記第１電極よりも前記半導体基板の近くに配置された第２電極、および、前記第１電極と前記第２電極との間に配置された光電変換層を含む。
前記第１トランジスタは、前記半導体基板内に配置された第１の不純物領域、および前記半導体基板内に配置された第２の不純物領域を含む。
前記配線層は、前記半導体基板と前記第２電極との間に配置され、前記信号線の一部を含む。
前記容量素子は、前記半導体基板の法線方向において、前記配線層と前記半導体基板との間に配置され、第３電極、前記第３電極と前記半導体基板との間に配置された第４電極、および、前記第３電極と前記第４電極との間に配置された誘電体層を含む。
前記第１の不純物領域および前記第２の不純物領域の一方は、前記第１トランジスタのソース領域として機能し、前記第１の不純物領域および前記第２の不純物領域の他方は、前記第１トランジスタのドレイン領域として機能するように構成され、
前記第１の不純物領域は、前記第２電極に電気的に接続されており、
前記第４電極は、前記第１の不純物領域および前記第２の不純物領域のいずれか一方に電気的に接続されており、
前記第３電極および前記第４電極からなる群から選択される少なくとも一方は、前記半導体基板の法線方向に沿って見たとき、前記第１の不純物領域を覆っている。
項目１の構成によれば、第３電極および／または第４電極を遮光層として機能させることが可能である。第３電極および第４電極の少なくとも一方が第１の不純物領域を覆うことにより、第１の不純物領域への光の入射を抑制して偽の信号の発生を抑制し得る。また、項目１の構成によれば、画素領域の外側まで延びる信号線の一部を含む配線層よりも半導体基板のより近くに容量素子が配置されるので、画素に対して斜め方向から入射する光の第１の不純物領域への入射をより効果的に抑制し得る。
［項目２］
項目１に記載の撮像装置において、
前記複数の画素の各々は、前記第２電極に電気的に接続されたゲート電極を含む第２トランジスタをさらに含んでいてもよい。
［項目３］
項目１または２に記載の撮像装置において、
前記第３電極および前記第４電極からなる群から選択される前記少なくとも一方は、前記法線方向に沿って見たとき、前記第２の不純物領域の少なくとも一部を覆っていてもよい。
項目３の構成によれば、第３電極および第４電極の少なくとも一方が第２の不純物領域を覆うことにより、第２の不純物領域への光の入射を抑制することができる。第２の不純物領域への光の入射を抑制することにより、第２の不純物領域での電荷の生成に起因して電荷蓄積領域の電位が間接的に変動することを防止し得る。
［項目４］
項目２に記載の撮像装置は、
前記第２電極と前記第１の不純物領域とを電気的に接続し、かつ前記第２電極と前記第２トランジスタの前記ゲート電極とを電気的に接続する接続部をさらに備えていてもよい
。
［項目５］
項目４に記載の撮像装置において、
前記第３電極および前記第４電極からなる群から選択される少なくとも一方は、開口を含んでいてもよい。
項目５の構成によれば、光電変換部と半導体基板との間に層間絶縁層を設け、この層間絶縁層中に容量素子を配置した場合であっても、周辺領域上の部分に対する画素領域上の部分の層間絶縁層の盛り上がりを抑制し得る。すなわち、画素領域と周辺領域との間における層間絶縁層の段差を低減して、例えばシェーディングに起因する画質の低下を抑制し得る。
［項目６］
項目５に記載の撮像装置において、
前記接続部は、前記開口を貫通していてもよい。
項目６の構成によれば、容量素子に関してより大きな電極面積を確保し得る。
［項目７］
項目４から６のいずれかに記載の撮像装置において、
前記第４電極は、前記第３電極と対向する第１面および前記第１面とは反対側の第２面を有し、前記第２の不純物領域に電気的に接続されており、
前記接続部の少なくとも一部は、前記第２面に対向し、かつ前記法線方向に垂直な面内に延びていてもよい。
項目７の構成によれば、接続部の一部と第４電極の一部との間で容量を形成することができる。
［項目８］
項目７に記載の撮像装置において、
前記第４電極は、前記第２面において前記第２の不純物領域に電気的に接続されていてもよい。
項目８の構成によれば、第４電極と他の電極および／または配線との間の電気的なカップリングを抑制して、ノイズの混入をより低減し得る。
［項目９］
項目７または８に記載の撮像装置は、
前記第２トランジスタの出力を負帰還させるフィードバック回路をさらに備え、
前記フィードバック回路は、ソースおよびドレインを含む第３トランジスタを含み、
前記ソースおよび前記ドレインの一方が前記第２の不純物領域に接続されていてもよい。
項目９の構成によれば、フィードバック回路を用いてｋＴＣノイズをキャンセルし得る。
［項目１０］
項目４から６のいずれかに記載の撮像装置において、
前記第４電極は、前記第３電極と対向する第１面および前記第１面とは反対側の第２面
を有し、前記接続部に電気的に接続されていてもよい。
［項目１１］
項目１０に記載の撮像装置において、
前記第４電極は、前記第２面において前記接続部に接続されていてもよい。
項目１１の構成によれば、第４電極と他の電極および／または配線との間の電気的なカップリングを抑制して、ノイズの混入をより低減し得る。
［項目１２］
項目１０または１１に記載の撮像装置は、
前記第２トランジスタの出力を負帰還させるフィードバック回路をさらに備え、
前記第２の不純物領域は、前記フィードバック回路の出力線に電気的に接続されていてもよい。
項目１２の構成によれば、フィードバック回路を用いてｋＴＣノイズをキャンセルし得る。
［項目１３］
項目７から１２のいずれかに記載の撮像装置において、
前記誘電体層は、前記第４電極の表面のうち前記第２面以外の部分を覆っており、
前記第３電極は、前記第１面および前記第２面を結ぶ前記第４電極の側面を覆っていてもよい。
項目１３の構成によれば、第４電極と他の電極および／または配線との間の電気的なカップリングを抑制して、ノイズの混入をより低減し得る。
［項目１４］
項目１から１３のいずれかに記載の撮像装置において、
前記信号線は、前記２以上の画素を駆動する制御線、前記２以上の画素に電圧を供給する電源線、または、前記２以上の画素から信号を読み出す出力線であってもよい。
［項目１５］
項目１から１４のいずれかに記載の撮像装置において、
前記第３電極および前記第４電極からなる群から選択される前記少なくとも一方は、前記法線方向に沿って見たとき、前記第１の不純物領域の全体を覆っていてもよい。
本開示において、回路、ユニット、装置、部材もしくは部の全部もしくは一部、またはブロック図の機能ブロックの全部もしくは一部は、半導体装置、半導体集積回路（ＩＣ）、またはＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）を含む一つまたは複数の電子回路によって実現されてもよい。ＬＳＩまたはＩＣは、一つのチップに集積されてもよいし、複数のチップを組み合わせて構成されてもよい。例えば、記憶素子以外の機能ブロックは、一つのチップに集積されてもよい。ここでは、処理を実行する電子回路をＬＳＩまたはＩＣと呼んでいるが、処理を実行する電子回路の呼び方は、集積の度合いによって変わり得る。処理を実行する電子回路は、システムＬＳＩ、ＶＬＳＩ（ｖｅｒｙ
ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）、またはＵＬＳＩ（ｕｌｔｒａ ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）と呼ばれるものであってもよい。処理の具体的な内容がＬＳＩの製造後にプログラムされる、Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ（ＦＰＧＡ）、または、ＬＳＩ内部の接合関係の再構成もしくはＬＳＩ内部の回路区画のセットアップができるｒｅｃｏｎｆｉｇｕｒａｂｌｅ
ｌｏｇｉｃ ｄｅｖｉｃｅも同じ目的で使うことができる。
さらに、回路、ユニット、装置、部材もしくは部の全部もしくは一部の機能または操作は、ソフトウエア処理によって実行することが可能である。この場合、ソフトウエアは一つまたは複数のＲＯＭ、光学ディスク、ハードディスクドライブなどの非一時的記録媒体に記録され、ソフトウエアが処理装置（ｐｒｏｃｅｓｓｏｒ）によって実行されたときに、そのソフトウエアで特定された機能が処理装置（ｐｒｏｃｅｓｓｏｒ）および周辺装置によって実行される。システムまたは装置は、ソフトウエアが記録されている一つまたは複数の非一時的記録媒体、処理装置（ｐｒｏｃｅｓｓｏｒ）、および、必要とされるハードウエアデバイス、例えばインターフェース、を備えていてもよい。
以下、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
後に図面を参照して説明するように、本開示の典型的な実施形態による撮像装置は、複数の画素を有し、画素の各々は、複数の不純物領域を有する半導体基板と、半導体基板に支持された光電変換部とを含む。半導体基板と光電変換部との間には、接続部を内部に有する層間絶縁層が位置している。半導体基板の不純物領域は、接続部を介して光電変換部に電気的に接続され、リセットトランジスタのソース領域およびドレイン領域の一方として機能する第１の不純物領域と、ソース領域およびドレイン領域の他方として機能する第２の不純物領域とを含む。第１の不純物領域は、電荷蓄積領域の少なくとも一部を構成し、電荷蓄積領域に蓄積された電荷量に応じた信号、例えば電圧信号が画像信号として読み出される。
画素の各々は、半導体基板および光電変換部に挟まれた層間絶縁層中に、上面視においてその少なくとも一部が第１の不純物領域および／または第２の不純物領域に重なる電極を含む容量素子と、光電変換部および容量素子の間に位置する配線層であって、複数の画素から構成される画素領域の外側まで延びる信号線の一部を含む配線層とを有する。容量素子の電極が遮光層として機能することにより、第１または第２の不純物領域への光の入射に起因する偽の信号の発生が抑制され、ノイズの低減された画像が得られる。特に、画素領域の外側まで延びる信号線の一部を含む配線層よりも半導体基板のより近くに容量素子が配置されるので、画素に対して斜め方向から入射する光の第１の不純物領域への入射をより効果的に抑制し得る。
（実施形態１）
図１は、本開示のある実施形態による撮像装置の例示的な回路構成の概略を示す。図１に示す撮像装置１００は、複数の画素１０と周辺回路とを有する。画素１０は、例えば２次元に配列されることにより、画素領域を形成する。ここでは、４つの画素１０が２行２列のマトリクス状に配置された例を示している。言うまでもないが、画素１０の数および配置は、この例に限定されない。画素１０の配列は、１次元であってもよい。この場合、撮像装置１００をラインセンサとして用い得る。
画素１０の各々は、電源配線２２に接続されており、動作時、画素１０の各々には、電源配線２２を介して所定の電源電圧が供給される。また、画素１０の各々には、蓄積制御
線１７が接続される。後に詳しく説明するように、画素１０の各々は、入射光を光電変換する光電変換部と、光電変換部によって生成された信号を検出する信号検出回路とを含む。典型的な実施形態において、蓄積制御線１７は、各画素１０の光電変換部に共通して所定の電圧を印加する。
図１に例示する構成において、撮像装置１００の周辺回路は、垂直走査回路１６と、複数の負荷回路１９と、複数のカラム信号処理回路２０と、複数の反転増幅器２４と、水平信号読み出し回路２１と、を含む。負荷回路１９、カラム信号処理回路２０および反転増幅器２４は、２次元に配列された画素１０の列毎に配置される。なお、垂直走査回路１６は、行走査回路とも呼ばれ、カラム信号処理回路２０は、行信号蓄積回路とも呼ばれる。水平信号読み出し回路２１は、列走査回路とも呼ばれる。
垂直走査回路１６には、アドレス信号線３０およびリセット信号線２６が接続されている。垂直走査回路１６は、アドレス信号線３０に所定の電圧を印加することにより、各行に配置された複数の画素１０を行単位で選択する。複数の画素１０を行単位で選択することにより、選択された画素１０の信号電圧の読み出しと、後述する信号電荷のリセットとが実行される。
図示する例では、垂直走査回路１６に、さらに、フィードバック制御線２８および感度調整線３２が接続されている。後述する例では、垂直走査回路１６がフィードバック制御線２８に所定の電圧を印加することにより、画素１０の出力を負帰還させるフィードバックループが形成される。また、垂直走査回路１６は、感度調整線３２を介して、複数の画素１０に所定の電圧を供給することができる。
撮像装置１００は、複数の画素１０の列ごとに設けられた垂直信号線１８を有する。各垂直信号線１８には、負荷回路１９が電気的に接続される。画素１０は、対応する垂直信号線１８を介してカラム信号処理回路２０に電気的に接続される。カラム信号処理回路２０は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ－デジタル変換などを行う。画素１０の各列に対応して設けられたカラム信号処理回路２０には、水平信号読み出し回路２１が電気的に接続されている。水平信号読み出し回路２１は、複数のカラム信号処理回路２０から水平共通信号線２３に信号を順次読み出す。
図１に例示する構成では、複数の画素１０の各列に対応して反転増幅器２４が設けられている。反転増幅器２４の負側の入力端子は、対応する垂直信号線１８に接続されており、反転増幅器２４の正側の入力端子には、所定の電圧Ｖｒｅｆが供給される。Ｖｒｅｆは、例えば１Ｖまたは１Ｖ近傍の正電圧である。反転増幅器２４の出力端子は、画素１０の複数の列に対応して設けられた複数のフィードバック線２５のうちの１つを介して、その反転増幅器２４の負側の入力端子との接続を有する画素１０に接続される。反転増幅器２４は、画素１０からの出力を負帰還させるフィードバック回路の一部を構成する。反転増幅器２４をフィードバックアンプと呼んでもよい。反転増幅器２４の動作の詳細は、後述する。
図２は、画素１０の回路構成の一例を示す。図２に示す画素１０Ａは、光電変換部１５と、信号検出回路２００とを含む。図２に例示する構成において、撮像装置１００は、信号検出回路２００の出力を負帰還させるフィードバック回路２０２を含む。
光電変換部１５は、第１電極１５ａ、光電変換層１５ｂおよび画素電極としての第２電極１５ｃを有する。光電変換部１５の第１電極１５ａは、蓄積制御線１７に接続されており、光電変換部１５の第２電極１５ｃは、電荷蓄積ノード４４に接続されている。蓄積制御線１７を介して第１電極１５ａの電位を制御することにより、光電変換によって生じた
正および負の電荷、典型的には、正孔－電子の対のうち、いずれか一方の極性の電荷を第２電極１５ｃによって収集することができる。信号電荷として例えば正孔を利用する場合、第２電極１５ｃよりも第１電極１５ａの電位を高くすればよい。以下では、信号電荷として正孔を利用する場合を例示する。例えば１０Ｖ程度の電圧が、蓄積制御線１７を介して第１電極１５ａに印加される。これにより、信号電荷が電荷蓄積ノード４４に蓄積される。信号電荷として電子を利用してもよい。
信号検出回路２００は、光電変換部１５によって生成された信号を増幅して出力する信号検出トランジスタ３４と、第１容量素子４１とを含む。図示する例では、信号検出回路２００は、さらに、リセットトランジスタ３６と、フィードバックトランジスタ３８と、第１容量素子４１よりも小さな容量値を有する第２容量素子４２と、アドレストランジスタ４０とを含んでいる。リセットトランジスタ３６が本開示における第１トランジスタに相当し、信号検出トランジスタ３４が本開示における第２トランジスタに相当する。
本実施形態では、画素１０Ａの各々は、画素内に１以上の容量素子を有する。後に詳しく説明するように、第１容量素子４１が比較的大きな容量値を有すると、例えば、効果的にｋＴＣノイズを低減し得る。以下では、信号検出トランジスタ３４などのトランジスタとしてＮチャンネルの金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を用いた例を説明する。
信号検出トランジスタ３４のゲートは、電荷蓄積ノード４４に接続される。換言すれば、信号検出トランジスタ３４のゲートは、第２電極１５ｃに接続される。信号検出トランジスタ３４のドレインは、ソースフォロア電源としての電源配線２２に接続され、ソースは、垂直信号線１８に電気的に接続される。信号検出トランジスタ３４と、図２において不図示の負荷回路１９とは、ソースフォロア回路を構成する。
この例では、信号検出トランジスタ３４のソースと垂直信号線１８との間にアドレストランジスタ４０が接続されている。アドレストランジスタ４０のゲートは、アドレス信号線３０に接続される。電荷蓄積ノード４４に信号電荷が蓄積されると、蓄積された信号電荷の量に応じた電圧が信号検出トランジスタ３４のゲートに印加される。信号検出トランジスタ３４は、この電圧を増幅する。アドレストランジスタ４０がオンされることにより、信号検出トランジスタ３４によって増幅された電圧が信号電圧として選択的に読み出される。
図２に例示する構成において、第１容量素子４１の電極のうちの一方は、感度調整線３２に接続されている。典型的には、撮像装置１００の動作時、感度調整線３２の電位は、０Ｖなど、一定の電位に固定される。感度調整線３２は、電荷蓄積ノード４４の電位の制御に利用可能である。第１容量素子４１の電極のうちの他方は、第２容量素子４２の電極のうちの一方に接続されている。以下では、第１容量素子４１と第２容量素子４２との接続点を含むノードをリセットドレインノード４６と呼ぶことがある。
第２容量素子４２の電極のうちの他方は、電荷蓄積ノード４４に接続されている。つまり、第２容量素子４２の電極のうち、リセットドレインノード４６に接続されていない方の電極は、光電変換部１５の第２電極１５ｃとの電気的な接続を有する。なお、この例では、第２容量素子４２に並列にリセットトランジスタ３６が接続されている。
図２に例示する構成では、画素１０Ａは、フィードバックトランジスタ３８を含んでいる。図示するように、フィードバックトランジスタ３８のソースおよびドレインの一方は、リセットドレインノード４６に接続される。フィードバックトランジスタ３８のソースおよびドレインの他方は、フィードバック線２５に接続される。フィードバックトランジ
スタ３８のゲートは、上述のフィードバック制御線２８に接続される。
（画素１０Ａのデバイス構造）
次に、図３から図１２を参照しながら、画素１０Ａのデバイス構造の一例を説明する。
図３は、撮像装置１００が有する画素１０Ａのうちの１つの断面を模式的に示す。図４は、画素１０Ａにおける各素子のレイアウトの一例を模式的に示す。図３は、図４に示すIII－III断面図に相当する。
撮像装置１００は、半導体基板２を有する。半導体基板２としては、例えば、シリコン基板を用いることができる。半導体基板２は、その全体が半導体である基板に限定されない。半導体基板２は、表面に半導体層が設けられた絶縁基板などであってもよい。ここでは、半導体基板２としてＰ型シリコン基板を例示する。
画素１０Ａの各々は、半導体基板２の一部と、光電変換部１５とを含む。画素１０Ａの各々は、半導体基板２に形成された素子分離領域２ｔによって他の画素１０Ａから電気的に分離される。図３に示すように、半導体基板２と光電変換部１５との間には、典型的には、半導体基板２を覆う層間絶縁層４が配置される。この例では、層間絶縁層４は、絶縁層４ａ、４ｂ、４ｃ、４ｄおよび４ｅが積層された構造を有する。絶縁層４ａ、４ｂ、４ｃ、４ｄおよび４ｅの各々は、例えば二酸化シリコンから形成された絶縁層である。この例では、光電変換部１５は、半導体基板２から最も遠くに位置する絶縁層４ｅ上に位置している。
半導体基板２には、不純物領域２ａ、２ｂ、２ｃが形成されている。不純物領域２ａ、２ｂ、２ｃは、典型的には、いずれもＮ型の拡散領域である。半導体基板２上であって不純物領域２ａおよび２ｂの間の領域に、リセットトランジスタ３６のゲート絶縁層３６ｇおよびゲート電極３６ｅが設けられている。また、半導体基板２上であって不純物領域２ｂおよび２ｃの間の領域に、フィードバックトランジスタ３８のゲート絶縁層３８ｇおよびゲート電極３８ｅが設けられている。不純物領域２ａは、リセットトランジスタ３６のドレイン領域およびソース領域の一方として機能し、不純物領域２ｂは、リセットトランジスタ３６のドレイン領域およびソース領域の他方として機能する。この例では、リセットトランジスタ３６およびフィードバックトランジスタ３８は、不純物領域２ｂを共有することによって互いに電気的に接続されている。不純物領域２ａは本開示における第１の不純物領域に相当し、不純物領域２ｂは本開示における第２の不純物領域に相当する。
半導体基板２の不純物領域２ｃは、フィードバックトランジスタ３８のドレイン領域およびソース領域の一方として機能する。不純物領域２ｃは、層間絶縁層４中に配置されたプラグを介して、複数の画素１０Ａに渡るフィードバック線２５に接続される。後に図面を参照して詳しく説明するように、フィードバック線２５は、画素領域の外側まで延びる信号線である。
図３に例示する構成において、フィードバック線２５のうち、注目した画素１０Ａ内にある部分は、光電変換部１５の第２電極１５ｃと、半導体基板２との間に位置する配線層５２の一部である。なお、この例では、配線層５２は、垂直信号線１８のうち、注目した画素１０Ａ内にある部分をも含んでいる。つまり、この例では、画素１０Ａ内において、垂直信号線１８もフィードバック線２５と同じレイヤーに属している。垂直信号線１８も、フィードバック線２５と同様に画素領域の外側まで延びる信号線である。
図５は、画素１０Ａと、画素１０Ａに接続された各種の信号線との間の関係を示す。上述したように、複数の画素１０Ａは、画素領域２４０を形成する。簡単のため、図５では
複数の画素１０Ａのうちの４つを取り出して示しているが、現実には、画素領域２４０に、例えばＶＧＡ規格であれば３０万個、８Ｋであれば３６００万個程度の画素１０Ａがマトリクス状に配置され得る。ここで、画素領域２４０は、各々が信号検出トランジスタ３４を有する複数の単位の繰り返し構造を有する領域として定義可能である。上述の周辺回路は、画素領域２４０の外側の周辺領域に配置される。
図示するように、電源配線２２、フィードバック線２５および垂直信号線１８は、図５における上下方向、つまり、複数の画素１０Ａの列方向に延びている。複数の画素１０Ａの列ごとに設けられたフィードバック線２５の各々および垂直信号線１８の各々は、列方向に沿って並ぶ２つの画素１０Ａのそれぞれとの接続を有する。他方、リセット信号線２６、フィードバック制御線２８およびアドレス信号線３０は、典型的には、複数の画素１０Ａの行方向に延びる。これらの信号線は、行方向に沿って並ぶ２つの画素１０Ａのそれぞれに接続されている。同様に、感度調整線３２も、複数の画素１０Ａの列方向または行方向に延び、それらの各々は、列方向に沿って並ぶ２つの画素１０Ａのそれぞれ、または、行方向に沿って並ぶ２つの画素１０Ａのそれぞれに接続されている。
垂直信号線１８、電源配線２２、フィードバック線２５、リセット信号線２６、フィードバック制御線２８、アドレス信号線３０および感度調整線３２は、いずれも、複数の画素１０Ａを横断するように設けられる信号線である。上述の配線層５２は、これら信号線のうちの少なくとも１つの一部分を含む。配線層５２は、フィードバック線２５の一部および２以上の画素から信号を読み出すための出力線である垂直信号線１８の一部に代えて、２以上の画素を駆動するための制御線である、フィードバック制御線２８の一部またはアドレス信号線３０の一部を含んでいてもよい。フィードバック制御線２８、フィードバック線２５、リセット信号線２６、アドレス信号線３０および感度調整線３２の各々は、本開示における制御線に相当する。電源配線２２は、本開示における電源線に相当する。
再び図３を参照する。半導体基板２の主面上には、さらに、信号検出トランジスタ３４のゲート絶縁層３４ｇおよびゲート電極３４ｅが設けられる。図４を参照すればわかるように、信号検出トランジスタ３４のドレイン領域およびソース領域は、図３の紙面の手前側および奥側にそれぞれ位置する。なお、この例では、リセットトランジスタ３６およびフィードバックトランジスタ３８の組と、信号検出トランジスタ３４およびアドレストランジスタ４０の組とが、素子分離領域２ｔによって分離されている。素子分離領域２ｔは、例えば、所定の注入条件のもとでアクセプタのイオン注入を行うことによって形成することができる。
各画素１０Ａは、半導体基板２の不純物領域２ａを光電変換部１５の第２電極１５ｃに電気的に接続する接続部５０を層間絶縁層４内に有する。不純物領域２ａは、光電変換部１５によって生成される信号電荷を蓄積する電荷蓄積領域の少なくとも一部として機能する。
接続部５０は、一端が半導体基板２の不純物領域２ａに接続されたポリシリコンプラグ２１０と、一端が信号検出トランジスタ３４のゲート電極３４ｅに接続されたポリシリコンプラグ２１２と、ポリシリコンプラグ２１０および２１２を互いに接続する配線５０ａとをその一部に含んでおり、不純物領域２ａとゲート電極３４ｅとを互いに電気的に接続する。つまり、リセットトランジスタ３６のドレイン領域またはソース領域として機能する不純物領域２ａ、および、信号検出トランジスタ３４のゲート電極３４ｅは、接続部５０を介して光電変換部１５の第２電極１５ｃに電気的に接続されている。配線５０ａは、不純物のドープによって導電性が付与されたポリシリコン層の一部であり得る。
接続部５０のうち、配線５０ａと第２電極１５ｃとの間に位置する部分は、典型的には
、銅などの金属から形成される。したがって、配線層５２も、銅などの金属から形成された配線を含む層であり得る。層間絶縁層４中に配置される配線層の数および層間絶縁層４中の絶縁層の数は、図３に例示する層数に限定されず、任意に設定可能である。
半導体基板２に支持された光電変換部１５は、第１電極１５ａと、光電変換層１５ｂと、第２電極１５ｃとを含む。光電変換部１５は、典型的には、第１電極１５ａおよび第２電極１５ｃの間に光電変換層１５ｂが挟まれた構造を有する。
光電変換部１５の第１電極１５ａは、被写体からの光が到来する側、換言すれば、光電変換層１５ｂの受光面１５ｈ側に設けられる。第１電極１５ａは、典型的には、インジウムスズ酸化物（ＩＴＯ）などの透明な導電性材料から形成される。第１電極１５ａは、光電変換層１５ｂ上に直接に形成されていてもよいし、第１電極１５ａと光電変換層１５ｂとの間に他の層が配置されていてもよい。
光電変換層１５ｂは、有機材料またはアモルファスシリコンなどの無機材料から形成される。光電変換層１５ｂは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。
第２電極１５ｃは、第１電極１５ａおよび光電変換層１５ｂよりも半導体基板２の近くに位置し、隣接する他の画素１０Ａの第２電極１５ｃから空間的に分離されることにより、これらから電気的に分離されている。第２電極１５ｃは、光電変換層１５ｂにおいて光電変換によって発生した電荷を収集する。第２電極１５ｃは、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成され得る。
第１電極１５ａおよび光電変換層１５ｂは、典型的には、複数の画素１０Ａにわたって形成される。しかしながら、第１電極１５ａおよび光電変換層１５ｂの少なくとも一方が、第２電極１５ｃと同様に、複数の画素１０Ａの間で互いに空間的に分離されていてもよい。
本実施形態では、第１容量素子４１は、層間絶縁層４内に配置された配線層のうち、２以上の画素に接続された信号線の一部を少なくとも含む配線層と、半導体基板２との間に位置する。図３に例示する構成では、第１容量素子４１は、垂直信号線１８の一部およびフィードバック線２５の一部を含む配線層５２と、半導体基板２との間に位置している。換言すれば、本実施形態では、第１容量素子４１は、２以上の画素に接続された信号線の一部を含む配線層よりも半導体基板２の近くに位置している。
第１容量素子４１は、上部電極４１ａ、下部電極４１ｃ、および、上部電極４１ａと下部電極４１ｃとの間に配置された誘電体層４１ｂを有する。この例では、断面視において、上部電極４１ａは、配線層５２と半導体基板２との間に位置し、下部電極４１ｃは、上部電極４１ａと半導体基板２との間に位置する。なお、本明細書における「上部」および「下部」の用語は、部材間の相対的な配置を示すために用いられており、本開示の撮像装置の姿勢を限定する意図ではない。本明細書における「上方」および「下方」の用語についても同様である。上部電極４１ａは本開示における第３電極に相当し、下部電極４１ｃは本開示における第４電極に相当する。
第１容量素子４１の上部電極４１ａおよび／または下部電極４１ｃは、光電変換部１５の第２電極１５ｃと信号検出トランジスタ３４のゲート電極３４ｅとの間に位置する配線層の一部であり得る。図３に例示する構成において、第１容量素子４１は、例えばその中央に開口２３０を有する。
上部電極４１ａには、図３において不図示の感度調整線３２が接続される。下部電極４１ｃは、ここでは、半導体基板２の法線方向に垂直な面内に広がっており、層間絶縁層４内のビア、プラグなどを介して不純物領域２ｂに接続されている。
図３に例示する構成において、第１容量素子４１の上部電極４１ａの少なくとも一部は、不純物領域２ａの上方に位置している。このように、本実施形態では、例えば上部電極４１ａが、半導体基板２の法線方向に沿って見たときに、電荷蓄積領域の少なくとも一部を構成する不純物領域２ａの一部または全体を覆う形状を有する。上部電極４１ａおよび下部電極４１ｃは、例えば金属電極または金属窒化物電極であり得る。つまり、第１容量素子４１は、金属または金属化合物から形成された２つの電極の間に誘電体が挟まれた「ＭＩＭ（Metal-Insulator-Metal）構造」を有し得る。例えばＭＩＭ構造を採用すること
により、上部電極４１ａおよび／または下部電極４１ｃを遮光層として機能させ、画素１０Ａに入射した光の不純物領域２ａへの入射を抑制し得る。
既に説明したように、各画素１０Ａは、光電変換部１５の第１電極１５ａを介した光電変換層１５ｂへの光の入射によって生成される信号電荷を第２電極１５ｃによって収集し、収集された信号電荷を電荷蓄積領域に蓄積する。ただし、照射された光のうちの一部は、光電変換層１５ｂに吸収されずに光電変換層１５ｂを通過し得る。また、上述のように、互いに隣接する２つの第２電極１５ｃの間には、間隙が存在し得る。そのため、光電変換部１５に入射して第２電極１５ｃ間の空隙を通過した光が、光電変換部１５と半導体基板２との間で乱反射を繰り返し、例えば不純物領域２ａに到達することがある。なお、本明細書では、説明の便宜のために、光電変換部１５を通過して半導体基板２の不純物領域に到達する光を「迷光」と呼ぶことがある。
不純物領域２ａにこのような光が入射すると、光電変換により、不純物領域２ａ内に電荷が発生する。図３を参照して説明したように、信号検出トランジスタ３４のゲート電極３４ｅは、接続部５０によって不純物領域２ａに接続されており、信号検出トランジスタ３４は、不純物領域２ａに蓄積された電荷量に応じた信号を増幅して出力する。そのため、迷光に起因して不純物領域２ａ中に生成された余分な電荷は、偽の信号を生じさせる原因となる。換言すれば、不純物領域２ａへの光の入射によって本来の信号にノイズが加わる結果となり、画質が低下してしまう。
図６は、画素１０Ａから光電変換部１５を取り除いて半導体基板２の法線方向から見たときの、配線層５２、上部電極４１ａおよび不純物領域２ａの間の配置関係の例を示す。図６に例示する構成において、配線層５２は、列方向に延びる垂直信号線１８の一部およびフィードバック線２５の一部と、接続部５０に接続された配線５２ａとを含む。配線５２ａは、垂直信号線１８およびフィードバック線２５と同じ階層に位置する、配線層５２の一部分であり、接続部５０の一部を構成している。
この例では、電荷蓄積領域の一部を構成する不純物領域２ａは、上面視において配線５２ａと重なる位置にある。特に、この例では、不純物領域２ａの全体が、配線５２ａによって覆われている。図６に示す、配線５２ａ、垂直信号線１８の一部およびフィードバック線２５の一部の形状は、あくまでも例示である。垂直信号線１８の一部またはフィードバック線２５の一部が、不純物領域２ａの全体を覆うような形状を有していてもよい。このように、配線層５２が不純物領域２ａの全体を覆っていてもよい。
図６に例示するように、本実施形態によれば、第１容量素子４１の上部電極４１ａの少なくとも一部が上面視において不純物領域２ａに重なっているので、上部電極４１ａを遮光性の電極として利用でき、不純物領域２ａへの光の入射を抑制し得る。不純物領域２ａ
への光の入射が抑制されるので、偽の信号の発生を防止し得る。迷光の抑制は、撮像装置１００の信頼性の向上に貢献する。
図３に示す例では、下部電極４１ｃの少なくとも一部も不純物領域２ａの上方に位置している。すなわち、下部電極４１ｃも、半導体基板２の法線方向に沿って見たときに、不純物領域２ａの全体を覆う形状を有し得る。下部電極４１ｃが、上面視において不純物領域２ａの一部または全体を覆う形状を有することにより、下部電極４１ｃを遮光層として機能させ、不純物領域２ａへの光の入射を抑制し得る。なお、この例では、上部電極４１ａの少なくとも一部および下部電極４１ｃの少なくとも一部の両方が、上面視において不純物領域２ａを覆っている。しかしながら、上部電極４１ａおよび下部電極４１ｃの両方が上面視において不純物領域２ａを覆っていることは必須ではない。上部電極４１ａおよび下部電極４１ｃの少なくとも一方が、半導体基板２の法線方向に沿って見たとき、不純物領域２ａを覆うような形状を有していれば、偽の信号の発生を防止する効果が期待できる。
また、図３に示す例では、第１容量素子４１が、垂直信号線１８の一部を含む配線層５２と、半導体基板２との間に配置されている。換言すれば、この例では、第１容量素子４１は、２以上の画素に跨る信号線の一部を含む配線層と比較して、半導体基板２により近い位置にある。そのため、半導体基板２により近い位置での遮光の効果が得られ、半導体基板２の法線方向に対して斜めに進行するような迷光に対しても高い遮光効果が発揮され得る。したがって、迷光によって生じる寄生感度に起因した画質の低下をより効果的に防止し得る。
上部電極４１ａを形成するための材料の例は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮおよびＭｏである。同様の材料を用いて、少なくとも一部が上面視において不純物領域２ａに重なるような形状の下部電極４１ｃを形成することによって、下部電極４１ｃを遮光電極として利用してもよい。上部電極４１ａおよび下部電極４１ｃは、１０ｎｍ以上１００ｎｍ以下程度の範囲の厚さを有し得る。上部電極４１ａおよび下部電極４１ｃの厚さの範囲は、３０ｎｍ以上１００ｎｍ以下程度の範囲であってもよい。上部電極４１ａおよび下部電極４１ｃの厚さは、これらを構成する材料に応じて適宜に設定すればよい。例えば、上部電極４１ａとして厚さが１００ｎｍ程度のＴａＮ電極を形成することにより、上部電極４１ａにおいて十分な遮光性を実現し得る。下部電極４１ｃについても同様である。
さらに、図３に例示する構成では、上部電極４１ａが、半導体基板２の法線方向に沿って見たときに、不純物領域２ｂをも覆う形状を有している。このような構成によれば、光電変換部１５に入射して第２電極１５ｃ間の空隙を通過した光が不純物領域２ｂに入射することを抑制し得る。つまり、不純物領域２ｂにおける、光電変換による電荷の発生を抑制し得る。
不純物領域２ｂは、リセットドレインノード４６の一部を構成するので、光電変換によって不純物領域２ｂに電荷が生成されると、リセットドレインノード４６の電位が変動する。図２を参照すればわかるように、電荷蓄積ノード４４は、第２容量素子４２を介してリセットドレインノード４６に電気的にカップリングされている。そのため、電荷の生成によりリセットドレインノード４６の電位が変動すると、リセットドレインノード４６の電位変動に伴って電荷蓄積ノード４４の電位が変動し得る。すなわち、不純物領域２ｂへの光の入射によってノイズが混入するおそれがある。
図３に例示するように、上部電極４１ａの形状を、上面視において不純物領域２ｂを覆うような形状とすることにより、不純物領域２ｂへの光の入射に起因するノイズの混入を抑制し得る。上部電極４１ａに代えて、下部電極４１ｃの形状を、上面視において不純物
領域２ｂを覆うような形状としても同様の効果が得られる。あるいは、図３に示すように、上部電極４１ａおよび下部電極４１ｃの両方を、上面視において不純物領域２ｂを覆うような形状としてもよい。なお、図３では、上部電極４１ａが、半導体基板２の法線方向から見たとき、下部電極４１ｃよりも大きな面積を有するような構造が示されている。しかしながら、半導体基板２の法線方向から見たときの上部電極４１ａの面積が下部電極４１ｃよりも大きいことは必須ではない。上部電極４１ａの面積が、下部電極４１ｃの面積よりも小さくてもよい。
図３に例示する構成において、下部電極４１ｃの下面４１ｄに、不純物領域２ｂに電気的に接続されたビア２２０が接続されている。また、誘電体層４１ｂは、下部電極４１ｃの表面のうち、下面４１ｄ以外の面を覆っている。上部電極４１ａは、下部電極４１ｃの上面４１ｅと、上面４１ｅおよび下面４１ｄを結ぶ側面とを覆っている。
撮像装置１００の動作時、上部電極４１ａには、図３において不図示の感度調整線３２を介して所定の電圧が供給される。典型的には、所定の電圧が供給されることにより、上部電極４１ａの電位が一定に固定される。上部電極４１ａの電位を例えば一定に固定することにより、上部電極４１ａをシールド電極として機能させることができ、下部電極４１ｃに対する電気的なカップリングに起因するノイズの混入を低減する効果が得られる。なお、感度調整線３２を介して上部電極４１ａに供給される電圧を調整することにより、撮像装置１００の感度を調整することも可能である。
この例のように、第１容量素子４１における、不純物領域２ｂとの電気的接続のためのコンタクトを下部電極４１ｃの下面４１ｄ側に設け、下部電極４１ｃの上方を上部電極４１ａで覆うことにより、下部電極４１ｃと他の電極および／または配線との間の電気的なカップリングを抑制し得る。例えば、図３に例示するように、上部電極４１ａと光電変換部１５との間に配線層５２のような配線層が配置されることがある。図３に示すように下部電極４１ｃの上方を上部電極４１ａで覆い、上部電極４１ａを介在させることにより、下部電極４１ｃと、上部電極４１ａの上方の配線層、例えば配線層５２との間の電気的なカップリングを抑制することが可能である。
さらに、この例では、下部電極４１ｃの上面４１ｅだけでなく、上面４１ｅおよび下面４１ｄを結ぶ側面が上部電極４１ａによって覆われているので、下部電極４１ｃに対する静電遮蔽効果が向上し、より効果的に下部電極４１ｃと他の電極および／または配線との間の電気的なカップリングを抑制することができる。下部電極４１ｃの下面４１ｄにビア２２０を接続することにより、配線の複雑化も回避される。
なお、本明細書における「上面」および「下面」の用語は、画素中の層状または板状の部材における主面を区別するために用いられており、本開示の撮像装置の姿勢を限定する意図で用いられていない。本明細書において、「上面」は、着目する層が有する２つの主面のうち、半導体基板２よりも光電変換部１５に近い方の主面を意味する。「下面」は、着目する層が有する２つの主面のうち、光電変換部１５よりも半導体基板２に近い方の主面、すなわち、「上面」とは反対側の主面を意味する。
層間絶縁層４内に第１容量素子４１を配置することにより、リセットトランジスタ３６などのトランジスタのゲート電極との間の物理的な干渉を回避できる。したがって、半導体基板２の主面上に第１容量素子４１を配置する場合と比較して、上部電極４１ａおよび下部電極４１ｃの電極形状の設計の自由度が向上し、より大きな電極面積を確保しやすい。さらに、上部電極４１ａ、誘電体層４１ｂおよび下部電極４１ｃにおける材料の選択の幅が広がり、より大きな容量値を有する第１容量素子４１を画素内に形成しやすい。後述するように、第１容量素子４１の容量値を向上させることにより、負帰還を利用したノイ
ズキャンセルにおいて、より高いノイズ低減効果が得られる。
他方、第２容量素子４２に関しては、後述するように、負帰還を利用したノイズキャンセルにおいてより高いノイズ低減効果を得る観点からは、容量値が小さい方が有利である。図３に例示する構成において、第２容量素子４２は、下部電極４１ｃの一部、配線５０ａの一部、および、絶縁層４ｂのうちこれらの間に挟まれた部分によって構成される。接続部５０の配線５０ａは、例えば、半導体基板２の法線方向に垂直な面内において延び、かつ、第１容量素子４１の下部電極４１ｃに対向する部分を有する。このような電極および配線の形状および配置によれば、下部電極４１ｃの一部と配線５０ａの一部との間に容量を形成し、この容量を第２容量素子４２として利用することができる。
上述のように、層間絶縁層４内に第１容量素子４１が位置するような設計の採用により、誘電体層４１ｂにおける材料の選択の幅が広がる。例えば、層間絶縁層４を構成する材料とは異なる材料を用いて誘電体層４１ｂを形成し得る。例えば金属酸化物または金属窒化物から誘電体層４１ｂを形成し得る。誘電体層４１ｂを形成するための材料の例は、Ｚｒ、Ａｌ、Ｌａ、Ｂａ、Ｔａ、Ｔｉ、Ｂｉ、Ｓｒ、Ｓｉ、ＹおよびＨｆからなる群から選択された１種以上を含有する酸化物または窒化物である。誘電体層４１ｂを形成するための材料は、２元系化合物であってもよいし、３元系化合物または４元系化合物であってもよい。
誘電体層４１ｂの形成には、例えば原子層堆積法（ＡＬＤ）を適用できる。ＡＬＤによれば、互いに異なる原子を数原子ずつ積層することが可能である。具体的には、内部に基板が設置された真空容器内にプリカーサとしての原料化合物分子を導入する。導入されたプリカーサを真空容器内の基板表面に吸着させる。その後、化学反応によりプリカーサ中の所望の原子だけを残すことによって、原子一層分の成膜を行う。
ここでは、第１容量素子４１の誘電体層４１ｂとして、Ｈｆの酸化物の膜を用いる。Ｈｆの酸化物の膜の形成においては、テトラキスエチルメチルアミドハフニウムをプリカーサとして用い、プリカーサの導入後にプラズマ放電を行う。酸素雰囲気においてプラズマ放電を行うことにより、Ｈｆの酸化が促される。上述の工程を繰り返すことにより、ＨｆＯ2を一層ずつ積層する。例えば、ガス状のプリカーサの導入とプラズマ放電とを２５０
回繰り返すことにより、２２ｎｍの厚さを有する膜を誘電体層４１ｂとして形成する。誘電体層４１ｂは、互いに異なる材料から形成された２以上の膜を含んでいてもよい。誘電体層４１ｂを２層以上の積層膜として形成することにより、各層を構成する材料の長所を活かした誘電体層が得られる。
上述したように、第１容量素子４１は、例えばその中央に開口２３０を有する。つまり、この例では、上部電極４１ａ、誘電体層４１ｂおよび下部電極４１ｃには、開口が設けられている。例えば、誘電体層４１ｂに関しては、一般的な半導体プロセスで導入されているフォトリソグラフィを適用することによって、所望の領域に例えばＨｆの酸化物の膜を残し、開口を有する誘電体層４１ｂを形成することが可能である。
なお、アッシングに使われるプラズマまたはラジカルに誘電体層４１ｂが曝されることにより、レジストを除去するプロセスにおいて誘電体層４１ｂがダメージを受けることがある。また、誘電体層４１ｂが、レジスト残渣の除去のためのレジスト剥離液に曝されることもある。誘電体層４１ｂが損傷すると、上部電極４１ａと下部電極４１ｃとの間のリーク電流が増大し得る。図３に例示する構成では、第１容量素子４１の下部電極４１ｃと、接続部５０の配線５０ａとの間に電気的なカップリングが形成されるので、第１容量素子４１の上部電極４１ａと下部電極４１ｃとの間でリーク電流が生じると、リーク電流に起因するノイズが出力信号に混入するおそれがある。
例えば、誘電体層４１ｂの上面に保護層を設けておくことにより、レジストの除去に起因した誘電体層４１ｂの損傷を抑制することが可能である。保護層を形成するための材料としては、Ｃｕ、Ａｌなどの金属またはポリシリコンなど、比較的高い電気伝導率を有する材料を選択すればよい。保護層の材料として比較的高い電気伝導率を有する材料を用いることにより、上部電極４１ａと下部電極４１ｃとの間に保護層を介在させることに起因する、第１容量素子４１における容量値の低下を回避し得る。
上述したように、接続部５０は、半導体基板２中の不純物領域２ａを光電変換部１５の第２電極１５ｃに接続する構造である。ここでは、接続部５０は、層間絶縁層４内に設けられた第１容量素子４１の開口２３０の位置で第１容量素子４１を貫き、不純物領域２ａと第２電極１５ｃとを互いに電気的に接続している。
（第１容量素子４１に開口２３０を設けることの効果）
図７は、第１容量素子４１に対する接続部５０の配置の一例を示す。図７に例示する構成において、各画素１０Ａの第１容量素子４１は、接続部５０を取り囲んでいる。この例では、半導体基板２の法線方向から見たときの上部電極４１ａおよび開口２３０の外形は、いずれも矩形状である。言うまでもないが、上面視における上部電極４１ａおよび開口２３０の外形は、図７に示す形状に限定されず、任意の形状を適用し得る。また、上部電極４１ａの形状と、下部電極４１ｃの形状とが上面視において一致している必要もない。上部電極４１ａが、下部電極４１ｃの少なくとも一部と対向する部分を含んでいればよい。半導体基板２の法線方向から見たときにおける誘電体層４１ｂの形状も任意に設定可能である。各画素中の誘電体層４１ｂは、連続した単一の層であってもよいし、同層において互いに異なる箇所に配置された複数の部分を含んでいてもよい。
図７に例示するように、接続部５０は、第１容量素子４１に設けられた開口２３０の位置で第１容量素子４１を貫くような配置を有し得る。開口２３０内に接続部５０を配置することにより、互いに隣接する画素１０Ａの第１容量素子４１の間に接続部５０を配置する場合と比較して、第１容量素子４１における電極面積を拡大して、より大きな容量値を得やすい。隣接する画素１０Ａ間に接続部５０を配置して半導体基板２の不純物領域２ａを光電変換部１５に接続しようとすると、隣接する第１容量素子４１の間隔を拡大する必要があるために、第１容量素子４１における電極面積を拡大しにくいからである。
第１容量素子４１は、２以上の開口を有していてもよい。ただし、画素１０Ａが、第１容量素子４１よりも下方に位置する配線層と、第１容量素子４１よりも上方に位置する配線層とを互いに接続するビアなどの、接続部５０以外の接続部を有する場合、それらの接続部は、接続部５０が貫通する開口２３０以外の開口内に配置され得る。接続部５０以外の接続部を開口２３０とは異なる開口内に配置することにより、接続部５０と、接続部５０以外の接続部との間の電気的なカップリングを、これらの間に介在する第１容量素子４１の一部によって抑制でき、電荷蓄積領域へのノイズの混入を抑制し得る。
さらに、第１容量素子４１に開口２３０を設けることにより、歩留まり向上、シェーディングの抑制などの効果が期待できる。以下、この点を説明する。
図８は、複数の画素１０Ａを含む画素領域２４０を有するチップ１１０の一例を示す。上述したように、画素領域２４０は、３０万個から３６００万個程度の画素を含み得る。図８に示す例において、画素領域２４０は、画素１０Ａを単位とする繰り返し構造を有する領域である。図示するように、チップ１１０は、画素領域２４０の周縁かつ外側に、画素１０Ａの配置されていない周辺領域２４２をさらに有する。周辺領域２４２は、上述の半導体基板２上の領域であり得る。
図９および図１０は、開口を有しないＭＩＭ構造を層間絶縁層内に含む画素の製造工程の一部を参考例として示す。ＭＩＭ構造を有する容量素子を層間絶縁層内に配置する場合、図９に示すように、例えば絶縁層４００上にＭＩＭ構造４１ｒを形成した後、ＭＩＭ構造４１ｒを覆う絶縁層４０２を形成する。ここでは、ＭＩＭ構造４１ｒの各々には開口は設けられていない。
ＭＩＭ構造４１ｒの厚さ、すなわち、ＭＩＭ構造４１ｒにおける下部電極の下面から上部電極の上面までの距離は、例えば３０ｎｍ以上１５０ｎｍ以下程度の範囲であり得る。画素領域２４０を形成すべき領域４１０上にＭＩＭ構造４１ｒが配置されていることに対応して、周辺領域２４２となるべき領域４２０と、領域４１０との間で絶縁層４０２の上面に段差が生じる。この段差の大きさ、すなわち、絶縁層４０２の上面のうち、領域４１０上にある部分と領域４２０上にある部分との間の高さの差は、ＭＩＭ構造４１ｒの厚さに応じて３０ｎｍ以上１５０ｎｍ以下程度の範囲であり得る。
絶縁層４０２の形成後、化学機械研磨（ＣＭＰ）、エッチバックなどによって絶縁層４０２の上面を平坦化する。しかしながら、ＭＩＭ構造に開口を設けない場合、平坦化の工程によっても絶縁層４０２の上面の段差を十分に低減できないことがある。絶縁層４０２の上面の段差が比較的大きいと、絶縁層４０２上への配線パターンなどの形成時のフォトリソグラフィにおいてフォーカスずれが発生して所望のパターンを形成できなかったり、最終的に撮像装置が得られても、取得される画像にシェーディングが生じたりする。換言すれば、歩留まりが低下することがある。
図１１および図１２は、第１容量素子４１として、開口２３０を有するＭＩＭ構造４１ｑが適用された画素の製造工程の一部を示す。なお、ここでは、上面視において画素領域２４０の全体に占めるＭＩＭ構造４１ｑの合計の面積が、画素領域２４０の全体に占めるＭＩＭ構造４１ｒ（図９および図１０参照）の合計の面積に等しいと仮定している。
第１容量素子４１に開口２３０を設けた場合、図１１に模式的に示すように、絶縁層４ｂ上のＭＩＭ構造４１ｑを覆う絶縁層４ｃの上面のうち、領域４１０上の部分に、肩部４３０を有する多数の凸部４１ｐが形成される。絶縁層４ｃの上面が多数の肩部４３０を有することにより、絶縁層４ｃの平坦化の工程において、絶縁層４ｃの上面のうち、領域４１０上にある部分の除去レートが、領域４２０上の平坦な部分と比較して向上する。結果として、図１２に模式的に示すように、絶縁層４ｃの上面の段差が緩和されやすくなり、その後のフォトリソグラフィにおけるフォーカスずれ、シェーディングの発生などの不具合が抑制され得る。図１２は、平坦化の工程の実行後の状態を模式的に示しており、比較のために、図１０に示す絶縁層４０２の上面の位置を２点鎖線で図中に示している。
このように、第１容量素子４１に開口２３０を設けておくことにより、第１容量素子４１を覆う絶縁層の上面に生じる、画素領域となるべき領域と、周辺領域となるべき領域との間の段差を緩和し得る。換言すれば、第１容量素子４１への開口２３０の形成は、第１容量素子４１を覆う絶縁層の平坦性の向上に貢献する。
上面視における開口２３０の開口面積に等しい面積を有する円の半径をｄとし、第１容量素子４１の厚さ、つまり、下部電極４１ｃの下面から上部電極４１ａの上面までの距離をｈとしたとき、（ｄ／ｈ）は、１．４以上であり得る。第１容量素子４１に開口２３０を設けておくことによって、第１容量素子４１を覆う絶縁層の上面の平坦性が向上するので、その絶縁層の上方に配線パターンなどをより確実に形成し得る。したがって、歩留まりを向上させ得る。また、撮像装置の画素領域２４０と周辺領域２４２との間における層間絶縁層の段差の低減により、シェーディングに起因する画質の低下を防止し得る。
（負帰還を利用したノイズキャンセル）
ここで、図２を参照しながら、負帰還を利用したノイズキャンセルの概略を説明する。以下に概略を説明する例示的なノイズキャンセル動作は、例えば、撮影の開始前に電荷蓄積領域中の信号電荷をリセットするいわゆる電子シャッタに続けて実行される。ノイズキャンセル動作は、典型的には、露光期間の終了後に画素信号を読み出した後、露光期間に蓄積された信号電荷のリセット後にも実行される。
露光期間の終了後の信号電荷のリセットは、以下のようにして実行される。まず、リセットトランジスタ３６、フィードバックトランジスタ３８およびアドレストランジスタ４０がオフの状態で露光を実行し、露光期間の終了後、アドレストランジスタ４０をオンすることにより、露光期間に蓄積された信号電荷に対応する信号の読み出しを行う。
その後、リセット信号線２６およびフィードバック制御線２８の電位を制御することにより、リセットトランジスタ３６およびフィードバックトランジスタ３８をオンする。これにより、電荷蓄積ノード４４とフィードバック線２５とがリセットトランジスタ３６およびフィードバックトランジスタ３８を介して接続され、フィードバックループが形成される。なお、フィードバックループの形成は、フィードバック線２５を共有する複数の画素１０Ａのうちの１つごとに順次に実行される。
フィードバックループが形成されることにより、信号検出トランジスタ３４の出力が負帰還される。ここでは、フィードバック回路２０２は、信号検出トランジスタ３４、反転増幅器２４およびフィードバックトランジスタ３８を含む負帰還増幅回路であるといえる。フィードバックトランジスタ３８は、本開示における第３トランジスタに相当する。信号検出トランジスタ３４の出力が負帰還されることによって、電荷蓄積ノード４４の電位が、垂直信号線１８の電圧がＶｒｅｆに等しくなるような電位に収束する。換言すれば、電荷蓄積ノード４４の電位がリセットされる。信号電荷がリセットされるといってもよい。
この例では、反転増幅器２４の正側の入力端子に印加された電圧Ｖｒｅｆが、リセットにおける基準電圧に相当するといってよい。電圧Ｖｒｅｆの具体的な値は、例えば、電源電圧と接地すなわち０Ｖとの範囲内で任意に設定できる。電源電圧は、例えば３．３Ｖである。
次に、リセットトランジスタ３６をオフする。リセットトランジスタ３６のオフによってｋＴＣノイズが発生する。そのため、リセット後における電荷蓄積ノード４４の電圧には、リセットトランジスタ３６のオフに伴うｋＴＣノイズが加わる。リセットトランジスタ３６のオフ後、以下のようにして、このｋＴＣノイズのキャンセルを実行する。
図２を参照すればわかるように、フィードバックトランジスタ３８がオンである間は、フィードバックループが形成された状態が継続している。そのため、リセットトランジスタ３６をオフにすることによって生じたｋＴＣノイズは、フィードバック回路２０２の利得をＡとすれば、１／（１＋Ａ）の大きさまで低減される。なお、この例では、リセットトランジスタ３６をオフする直前、換言すれば、ノイズキャンセル開始の直前における垂直信号線１８の電圧は、反転増幅器２４の正側の入力端子に印加された電圧Ｖｒｅｆとほぼ等しい。ノイズキャンセル開始時における垂直信号線１８の電圧をノイズキャンセル後の目標電圧Ｖｒｅｆに近づけておくことにより、比較的短い時間でｋＴＣノイズをキャンセルし得る。
次に、フィードバックトランジスタ３８をオフする。フィードバックトランジスタ３８
のオフに伴ってｋＴＣノイズが発生する。ただし、フィードバックトランジスタ３８のオフに起因して電荷蓄積ノード４４の電圧に加わるｋＴＣノイズの大きさは、画素１０Ａ中に第１容量素子４１および第２容量素子４２を設けず、フィードバックトランジスタ３８を電荷蓄積ノード４４に直接接続した場合と比較して（Ｃｆｄ／Ｃ１）1/2×（Ｃ２／（
Ｃ２＋Ｃｆｄ））倍になる。上記の式中、Ｃｆｄ、Ｃ１およびＣ２は、それぞれ、電荷蓄積ノード４４の容量値、第１容量素子４１の容量値および第２容量素子４２の容量値を表し、式中の「×」は乗算を表す。
上述の式から、第１容量素子４１の容量値Ｃ１が大きいほど、発生するノイズ自体が小さく、第２容量素子４２の容量値Ｃ２が小さいほど、減衰率が大きいことがわかる。したがって、第１容量素子４１の容量値Ｃ１および第２容量素子４２の容量値Ｃ２を適切に設定することにより、フィードバックトランジスタ３８をオフすることによって生じるｋＴＣノイズを十分に縮小し得る。
フィードバックトランジスタ３８のオフ後、ｋＴＣノイズがキャンセルされた信号の読み出しを行う。このときに得られる信号のレベルは、暗時の信号レベルに相当する。なお、リセット電圧の読み出しに要する時間は短時間であるので、アドレストランジスタ４０のオン状態が継続したままでノイズキャンセル後の信号の読み出しが実行されてもかまわない。露光後かつリセットの開始前に読み出された信号と、このときに読み出された信号との差分をとることにより、固定ノイズを除去した信号が得られる。このようにして、ｋＴＣノイズおよび固定ノイズが除去された信号が得られる。
なお、リセットトランジスタ３６およびフィードバックトランジスタ３８がオフとされた状態において、第１容量素子４１は、第２容量素子４２を介して電荷蓄積ノード４４に接続されている。ここで、第２容量素子４２を介さずに電荷蓄積ノード４４と第１容量素子４１とを直接に接続した場合を想定する。この場合、第１容量素子４１を直接に接続したときにおける、信号電荷の蓄積領域全体の容量値は、（Ｃｆｄ＋Ｃ１）である。つまり、第１容量素子４１が比較的大きな容量値Ｃ１を有すると、信号電荷の蓄積領域全体の容量値も大きな値となるので、高い変換ゲインが得られない。つまり、高いＳＮ比を得にくい。
他方、図２に例示するように第２容量素子４２を介して第１容量素子４１を電荷蓄積ノード４４に接続すると、このような構成における、信号電荷の蓄積領域全体の容量値は、（Ｃｆｄ＋（Ｃ１Ｃ２）／（Ｃ１＋Ｃ２））と表される。ここで、第２容量素子４２が比較的小さな容量値Ｃ２を有し、かつ、第１容量素子４１が比較的大きな容量値Ｃ１を有する場合、信号電荷の蓄積領域全体の容量値は、おおよそ（Ｃｆｄ＋Ｃ２）となる。すなわち、信号電荷の蓄積領域全体の容量値の増加は小さい。このように、比較的小さな容量値を有する第２容量素子４２を介して第１容量素子４１を電荷蓄積ノード４４に接続することにより、変換ゲインの低下を抑制することが可能である。
（変形例）
図３を参照して説明したように、各画素１０Ａの第２電極１５ｃは、電気的な分離のために、典型的には、隣接する他の画素１０Ａの第２電極１５ｃから空間的に分離される。そのため、互いに隣接する第２電極１５ｃの間には、一般に、間隙が存在する。したがって、それらの間隙を通過した光が、画素１０Ａ内で乱反射を繰り返し、半導体基板２の不純物領域２ａまたは不純物領域２ｂに到達することがあり得る。
例えば、遮光性の電極を第１容量素子４１の上部電極４１ａおよび／または下部電極４１ｃとして用い、上面視における第１容量素子４１の電極面積を光電変換部１５の第２電極１５ｃの面積よりも拡大することにより、画素１０Ａ間の間隙を縮小して迷光を低減し
得る。特に、上部電極４１ａの各々は、感度調整線３２を介して所定の電圧が供給されるように構成されているので、互いに隣接する上部電極４１ａ間の距離を、互いに隣接する第２電極１５ｃ間の距離と比較して十分に小さくし得る。ただし、このような構成によっても、互いに隣接する上部電極４１ａの間に形成される間隙を光が通過可能であるので、迷光を完全に除去することは困難である。
図１３および図１４は、撮像装置１００の変形例を示す。図１４は、図１３に対応する模式的な断面図である。図１４に示すように、例えば光電変換部１５の第２電極１５ｃと同層にシールド電極１４を配置してもよい。
図１３は、画素１０Ａから光電変換層１５ｂおよび第１電極１５ａを取り除いて半導体基板２の法線方向から見たときの、上部電極４１ａ、第２電極１５ｃおよびシールド電極１４の間の配置の例を示している。図示する例では、シールド電極１４は、上面視において、画素１０Ａ間の境界に沿って延びる複数の部分を含むグリッド状に形成されており、互いに隣接する２つの上部電極４１ａ間の間隙を覆っている。互いに隣接する２つの上部電極４１ａ間の間隙をシールド電極１４によって覆うことにより、互いに隣接する２つの上部電極４１ａ間の間隙への光の入射をより低減して迷光をさらに低減し得る。
なお、シールド電極１４は、撮像装置１００の動作時、一定の電圧が供給されるように構成される。そのため、第２電極１５ｃとシールド電極１４との間には、電気的な絶縁のための間隙が設けられる。第２電極１５ｃとシールド電極１４との間の間隙を通過する光の大部分は、第１容量素子４１の上部電極４１ａまたは下部電極４１ｃによって遮ることが可能である。複数の列にわたって行方向に延びる複数の帯状の電極を上部電極４１ａとして形成してもよい。この場合、行方向に沿って隣接する画素１０Ａ間において上部電極４１ａ間の間隙が生じないので、迷光をより低減し得る。
また、一定の電位に保たれたシールド電極を画素間に設けることにより、ある画素の光電変換層１５ｂで生成された電荷が、その画素とは異なる他の画素の第２電極１５ｃによって収集されることを回避し得る。例えば画素の境界付近において生成され、本来向かうべき画素電極とは異なる他の画素電極、例えば、隣接する画素中の画素電極に向かって移動する電荷をシールド電極１４によって収集することが可能である。したがって、隣接する画素への意図しない電荷移動が抑制され、混色の発生が低減される。
（実施形態２）
図１５は、本開示の他のある実施形態による撮像装置の画素の断面を模式的に示す。上述の画素１０Ａと、図１５に示す画素１０Ｂとの間の主要な相違点は、画素１０Ｂが第２容量素子４２を有しておらず、第１容量素子４１の下部電極４１ｃが、ビア３２０によって、リセットトランジスタ３６を介さずに接続部５０に接続されている点である。
図１５に例示する構成において、ビア３２０は、下部電極４１ｃと接続部５０の配線５０ａとの間に位置し、その一端は、下部電極４１ｃの下面４１ｄに接続されている。下部電極４１ｃの下面４１ｄ側にコンタクトを設け、下部電極４１ｃの上方を上部電極４１ａで覆っている点は、上述の実施形態と共通している。接続部５０に接続されたビア３２０は、電荷蓄積領域の一部として機能し得る。すなわち、下部電極４１ｃと接続部５０との間にビア３２０を設けることにより、電荷蓄積領域の容量値を増大させる効果が得られる。
第１容量素子４１の下部電極４１ｃをビア３２０によって接続部５０に接続した構成においては、第１容量素子４１の容量値が大きいほど、電荷蓄積領域全体に蓄積可能な最大の電荷量が向上する。電荷蓄積領域全体に蓄積可能な最大の電荷量が大きいと、高照度の
もとでの撮影に有利である。
なお、上部電極４１ａを接続部５０に接続し、下部電極４１ｃを図１５において不図示の感度調整線３２に接続することによっても、リセットトランジスタ３６を介さずに第１容量素子４１を接続部５０に接続することは可能である。ただし、図１５に示す構成のように、下部電極４１ｃを接続部５０に接続して下部電極４１ｃを上部電極４１ａで覆うことにより、例えば上部電極４１ａの上方に配置された配線層５２などの配線層と下部電極４１ｃとの間の電気的なカップリングが抑制されるので、上部電極４１ａを接続部５０に接続した場合と比較してノイズの低減の効果が期待できる。上部電極４１ａの形状を、下部電極４１ｃの上面４１ｅおよび下面４１ｄを結ぶ側面を覆う形状とすることにより、カップリング低減の効果をより向上させ得る。
図１６は、図１５に示す画素１０Ｂの例示的な回路構成を示す図である。図１６に示すように、ここでは、リセットトランジスタ３６のドレインおよびソースの一方が、電荷蓄積ノード４４に接続され、他方が、実施形態１におけるフィードバックトランジスタ３８を介することなくフィードバック線２５に接続されている。また、第１容量素子４１の電極のうち、感度調整線３２に接続されていない方の電極は、電荷蓄積ノード４４に接続されている。
（負帰還を利用したノイズキャンセル）
次に、図１６に例示する回路構成におけるノイズキャンセル動作を説明する。ここでは、図１６に示すフィードバック回路３０２は、信号検出トランジスタ３４、反転増幅器２４およびリセットトランジスタ３６を含む負帰還増幅回路である。以下の説明からわかるように、ここで説明する例におけるリセットトランジスタ３６は、実施形態１におけるフィードバックトランジスタ３８の機能も兼ねているといえる。
例えば、露光期間の終了後、リセットトランジスタ３６をオンする。リセットトランジスタ３６をオンとすることにより、電荷蓄積ノード４４とフィードバック線２５とがリセットトランジスタ３６を介して接続され、光電変換部１５の信号をフィードバックさせるフィードバックループが形成される。ここでは、光電変換部１５の信号が負帰還される。
電荷蓄積ノード４４とフィードバック線２５とが電気的に接続されることにより、電荷蓄積ノード４４の電位が、垂直信号線１８の電圧がＶｒｅｆに等しくなる電位に収束する。換言すれば、電荷蓄積ノード４４の電位がリセットされる。
その後、リセットトランジスタ３６をオフし、ノイズキャンセルを実行する。このとき、リセットトランジスタ３６のしきい値電圧を跨ぐように、リセット信号線２６の電位をハイレベルからローレベルに向けて徐々に低下させる。
リセット信号線２６の電位をハイレベルからローレベルに向けて徐々に低下させると、リセットトランジスタ３６は、オン状態からオフ状態に徐々に変化する。リセットトランジスタ３６がオンである間は、フィードバックループが形成された状態が継続する。このとき、リセット信号線２６に印加されている電圧の低下に伴って、リセットトランジスタ３６の抵抗が増加する。リセットトランジスタ３６の抵抗が増加すると、リセットトランジスタ３６の動作帯域が狭くなり、帰還する信号の周波数領域が狭くなる。
リセット信号線２６に印加されている電圧がローレベルに達すると、リセットトランジスタ３６がオフとなる。つまり、フィードバックループの形成が解消される。リセットトランジスタ３６の動作帯域が信号検出トランジスタ３４の動作帯域よりも低い状態でリセットトランジスタ３６をオフすることにより、電荷蓄積ノード４４に残存するｋＴＣノイ
ズを低減することが可能である。
この例では、リセット信号線２６に印加されている電圧をローレベルに向けて変化させる直前、すなわち、ノイズキャンセル開始の直前における垂直信号線１８の電圧が、反転増幅器２４の非反転入力端子に印加された電圧Ｖｒｅｆにほぼ等しい。このように、ノイズキャンセル開始時における垂直信号線１８の電圧をノイズキャンセル後の目標電圧Ｖｒｅｆに近づけておくことにより、リセット信号線２６に印加されている電圧を徐々に低下させるような制御であっても、比較的短い時間でｋＴＣノイズのキャンセルを完了することができる。
なお、上述の信号検出トランジスタ３４、リセットトランジスタ３６、アドレストランジスタ４０およびフィードバックトランジスタ３８の各々は、ＮチャンネルＭＯＳＦＥＴであってもよいし、ＰチャンネルＭＯＳＦＥＴであってもよい。これらの全てがＮチャンネルＭＯＳＦＥＴまたはＰチャンネルＭＯＳＦＥＴのいずれかに統一されている必要もない。
本開示の実施形態によれば、不純物領域への迷光の入射に起因するノイズの混入が抑制される。本開示の撮像装置は、例えばイメージセンサ、デジタルカメラなどに有用である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。
２ 半導体基板
２ａ、２ｂ、２ｃ 不純物領域
４ 層間絶縁層
１０、１０Ａ、１０Ｂ 画素
１５ 光電変換部
１５ａ 第１電極
１５ｂ 光電変換層
１５ｃ 第２電極
２４ 反転増幅器
２５ フィードバック線
３２ 感度調整線
３４ 信号検出トランジスタ
３６ リセットトランジスタ
３８ フィードバックトランジスタ
４０ アドレストランジスタ
４１ 第１容量素子
４１ａ 上部電極
４１ｂ 誘電体層
４１ｃ 下部電極
４１ｄ 下面
４１ｅ 上面
４２ 第２容量素子
４４ 電荷蓄積ノード
５０ 接続部
５２ 配線層
１００ 撮像装置
２３０ 開口
２４０ 画素領域
２４２ 周辺領域

Claims (11)

  1. 複数の画素を含む画素領域と、
    前記複数の画素の中の２以上の画素にまたがって延びる信号線と、
    を備え、
    前記複数の画素の各々は、
    半導体基板と、
    入射光を光電変換する光電変換部と、
    前記半導体基板内に配置され、信号電荷が蓄積される第１の不純物領域、および前記半導体基板内に配置された第２の不純物領域を含む第１トランジスタと、
    前記信号線の一部を含む配線層と、
    前記半導体基板の法線方向において、前記配線層と前記半導体基板との間に配置され、
    第１電極、
    前記第１電極と前記半導体基板との間に配置された第２電極、および、
    前記第１電極と前記第２電極との間に配置された誘電体層を含む容量素子と、
    を含み、
    前記第１の不純物領域および前記第２の不純物領域の一方は、前記第１トランジスタのソース領域として機能し、前記第１の不純物領域および前記第２の不純物領域の他方は、前記第１トランジスタのドレイン領域として機能するように構成され、
    前記第２電極は、前記第１の不純物領域および前記第２の不純物領域のいずれか一方に電気的に接続されており、
    前記第１電極および前記第２電極からなる群から選択される少なくとも一方は、前記半導体基板の法線方向に沿って見たとき、前記第１の不純物領域を覆っている、
    撮像装置。
  2. 前記１電極および前記第２電極からなる群から選択される少なくとも一方は、金属または金属化合物からなる電極である、
    請求項１に記載の撮像装置。
  3. 前記第１電極および前記第２電極からなる群から選択される前記少なくとも一方は、前記法線方向に沿って見たとき、前記第２の不純物領域の少なくとも一部を覆っている、
    請求項１または２に記載の撮像装置。
  4. 前記第２電極は、前記第１電極と対向する第１面および前記第１面とは反対側の第２面を有し、前記第２の不純物領域に電気的に接続されている、
    請求項１から３のいずれかに記載の撮像装置。
  5. 前記第２電極は、前記第２面において前記第２の不純物領域に電気的に接続されている、
    請求項４に記載の撮像装置。
  6. 前記第１の不純物領域に蓄積された電荷量に応じた信号を増幅する第２トランジスタの出力を負帰還させるフィードバック回路をさらに備え、
    前記フィードバック回路は、ソースおよびドレインを含む第３トランジスタを含み、
    前記ソースおよび前記ドレインの一方が前記第２の不純物領域に接続されている、
    請求項４または５に記載の撮像装置。
  7. 前記第２電極は、前記第３電極と対向する第１面および前記第１面とは反対側の第２面を有し、前記第１の不純物領域に電気的に接続されている、
    請求項１から３のいずれかに記載の撮像装置。
  8. 前記第１の不純物領域に蓄積された電荷量に応じた信号を増幅する第２トランジスタの出力を負帰還させるフィードバック回路をさらに備え、
    前記第２の不純物領域は、前記フィードバック回路の出力線に電気的に接続されている、
    請求項７に記載の撮像装置。
  9. 前記誘電体層は、前記第２電極の表面のうち前記第２面以外の部分を覆っており、
    前記第１電極は、前記第１面および前記第２面を結ぶ前記第２電極の側面を覆っている、
    請求項４から８のいずれかに記載の撮像装置。
  10. 前記信号線は、前記２以上の画素を駆動する制御線、前記２以上の画素に電圧を供給する電源線、または、前記２以上の画素から信号を読み出す出力線である、
    請求項１から９のいずれかに記載の撮像装置。
  11. 前記第１電極および前記第２電極からなる群から選択される前記少なくとも一方は、前記法線方向に沿って見たとき、前記第１の不純物領域の全体を覆っている、
    請求項１から１０のいずれかに記載の撮像装置。
JP2023077072A 2017-12-13 2023-05-09 撮像装置 Pending JP2023099593A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017238197 2017-12-13
JP2017238197 2017-12-13
JP2018206880A JP7285459B2 (ja) 2017-12-13 2018-11-01 撮像装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2018206880A Division JP7285459B2 (ja) 2017-12-13 2018-11-01 撮像装置

Publications (1)

Publication Number Publication Date
JP2023099593A true JP2023099593A (ja) 2023-07-13

Family

ID=66696404

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2018206880A Active JP7285459B2 (ja) 2017-12-13 2018-11-01 撮像装置
JP2023077072A Pending JP2023099593A (ja) 2017-12-13 2023-05-09 撮像装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2018206880A Active JP7285459B2 (ja) 2017-12-13 2018-11-01 撮像装置

Country Status (3)

Country Link
US (1) US10497739B2 (ja)
JP (2) JP7285459B2 (ja)
CN (1) CN109920808B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105742303B (zh) * 2014-12-26 2020-08-25 松下知识产权经营株式会社 摄像装置
JP2018046039A (ja) * 2016-09-12 2018-03-22 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および固体撮像装置
WO2019107083A1 (ja) * 2017-11-30 2019-06-06 パナソニックＩｐマネジメント株式会社 撮像装置
KR20230001949U (ko) * 2018-11-16 2023-10-10 션젼 치회이 프리시젼 하드웨어 컴퍼니 리미티드 자력 흡착형 커넥터
JPWO2021044762A1 (ja) * 2019-09-04 2021-03-11
KR20220021159A (ko) 2020-08-13 2022-02-22 삼성전자주식회사 이미지 센서
KR20220033130A (ko) * 2020-09-09 2022-03-16 삼성전자주식회사 이미지 센서

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4192305B2 (ja) * 1998-08-27 2008-12-10 株式会社ニコン 固体撮像素子
JP4497366B2 (ja) * 2005-02-04 2010-07-07 国立大学法人東北大学 光センサおよび固体撮像装置
JP5677103B2 (ja) 2011-01-20 2015-02-25 富士フイルム株式会社 固体撮像素子、固体撮像素子の駆動方法、撮像装置
CN104380467B (zh) * 2012-06-27 2017-11-17 松下知识产权经营株式会社 固体摄像装置
JP6451059B2 (ja) * 2014-02-28 2019-01-16 セイコーエプソン株式会社 光電変換装置、光電変換装置の製造方法及び電子機器
JP6395482B2 (ja) * 2014-07-11 2018-09-26 キヤノン株式会社 光電変換装置、および、撮像システム
JP6682175B2 (ja) * 2014-07-31 2020-04-15 キヤノン株式会社 固体撮像素子および撮像システム
JP6390856B2 (ja) * 2014-12-26 2018-09-19 パナソニックＩｐマネジメント株式会社 撮像装置
US10212372B2 (en) * 2014-12-26 2019-02-19 Panasonic Intellectual Property Management Co., Ltd. Imaging device including signal line and unit pixel cell including charge storage region
CN105742303B (zh) * 2014-12-26 2020-08-25 松下知识产权经营株式会社 摄像装置
JP6307771B2 (ja) * 2014-12-26 2018-04-11 パナソニックＩｐマネジメント株式会社 撮像装置
JP6555468B2 (ja) 2015-04-02 2019-08-07 パナソニックＩｐマネジメント株式会社 撮像装置
JP2017135693A (ja) 2016-01-21 2017-08-03 パナソニックＩｐマネジメント株式会社 撮像装置
KR20170096956A (ko) * 2016-02-17 2017-08-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 기기
JP2017152669A (ja) * 2016-02-25 2017-08-31 パナソニックＩｐマネジメント株式会社 撮像装置
CN109478557B (zh) * 2016-08-03 2023-07-28 株式会社半导体能源研究所 摄像装置、摄像模块、电子设备及摄像系统
JP2018093263A (ja) * 2016-11-30 2018-06-14 キヤノン株式会社 光電変換装置、光電変換装置の駆動方法、および、撮像システム

Also Published As

Publication number Publication date
CN109920808A (zh) 2019-06-21
JP7285459B2 (ja) 2023-06-02
US10497739B2 (en) 2019-12-03
CN109920808B (zh) 2024-05-14
US20190181178A1 (en) 2019-06-13
JP2019106534A (ja) 2019-06-27

Similar Documents

Publication Publication Date Title
JP7285459B2 (ja) 撮像装置
US10490591B2 (en) Imaging device comprising multilayer wiring structure and capacitance element capable of having relatively large capacitance value
US9177980B2 (en) Solid-state imaging device and electronic instrument
WO2012176390A1 (ja) 固体撮像装置
JP7228849B2 (ja) 電子デバイス及びその製造方法
JP6128494B2 (ja) 固体撮像装置
WO2006048965A1 (ja) 増幅型固体撮像装置
JP7133799B2 (ja) 撮像装置、および、カメラシステム
JP2023073519A (ja) 撮像装置
JP2019165212A (ja) 撮像装置
US20230317746A1 (en) Imaging device
JP2019165211A (ja) 撮像装置
JP7411916B2 (ja) 撮像装置
JP6817605B2 (ja) 撮像装置
US20220208811A1 (en) Imaging device
JP2012089654A (ja) 固体撮像装置
CN118077052A (zh) 摄像装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230509

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240411