JPH0832065A - Ｍｉｓ素子並びに之を用いたアナログｍｉｓｆｅｔ、しきい値電圧の補正方法、チャネルポテンシャル調整方法、バイアス回路、電荷転送装置、固体撮像装置、電荷検出装置 - Google Patents
Ｍｉｓ素子並びに之を用いたアナログｍｉｓｆｅｔ、しきい値電圧の補正方法、チャネルポテンシャル調整方法、バイアス回路、電荷転送装置、固体撮像装置、電荷検出装置Info
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- JPH0832065A JPH0832065A JP6164310A JP16431094A JPH0832065A JP H0832065 A JPH0832065 A JP H0832065A JP 6164310 A JP6164310 A JP 6164310A JP 16431094 A JP16431094 A JP 16431094A JP H0832065 A JPH0832065 A JP H0832065A
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Abstract
(57)【要約】
【目的】 ＭＩＳ素子において、そのしきい値電圧ない
しチャネルポテンシャルをアナログ的に設定可能にす
る。 【構成】 ゲート絶縁膜が酸化膜、窒化膜、酸化膜の順
に積層された多層構成を有するＭＩＳ素子であって、こ
のＭＩＳ素子のしきい値電圧ないしチャネルポテンシャ
ルを窒化膜に注入した電荷量によって制御するように構
成する。
しチャネルポテンシャルをアナログ的に設定可能にす
る。 【構成】 ゲート絶縁膜が酸化膜、窒化膜、酸化膜の順
に積層された多層構成を有するＭＩＳ素子であって、こ
のＭＩＳ素子のしきい値電圧ないしチャネルポテンシャ
ルを窒化膜に注入した電荷量によって制御するように構
成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＩＳ素子（ＭＩＳＦ
ＥＴ、ＣＣＤ構造を含む）並びに、之を用いたアナログ
ＭＩＳＦＥＴ、しきい値電圧の補正方法、ポテンシャル
調整方法、バイアス回路、電荷転送装置、固体撮像装
置、電荷検出装置に関する。
ＥＴ、ＣＣＤ構造を含む）並びに、之を用いたアナログ
ＭＩＳＦＥＴ、しきい値電圧の補正方法、ポテンシャル
調整方法、バイアス回路、電荷転送装置、固体撮像装
置、電荷検出装置に関する。
【０００２】更に詳しく述べるならば、本発明は、アナ
ログ的にしきい値電圧ないしチャネルポテンシャルが制
御されたＭＩＳ素子に関する。本発明は、複数のＭＩＳ
素子よりなる半導体集積回路の各ＭＩＳ素子間のしきい
値電圧のばらつきを補正することができるしきい値電圧
の補正方法に関する。本発明は、ＭＩＳ素子のチャネル
ポテンシャルを調整できるチャネルポテンシャル調整方
法に関する。本発明は、アナログ的に出力バイアスを設
定できるバイアス回路に関する。本発明は、ＣＣＤを用
いた電荷転送装置に関する。本発明は、例えばＣＣＤ固
体撮像装置、増幅型固体撮像装置等の固体撮像装置に関
する。本発明は、固体撮像装置等に用いられる電荷検出
装置に関する。
ログ的にしきい値電圧ないしチャネルポテンシャルが制
御されたＭＩＳ素子に関する。本発明は、複数のＭＩＳ
素子よりなる半導体集積回路の各ＭＩＳ素子間のしきい
値電圧のばらつきを補正することができるしきい値電圧
の補正方法に関する。本発明は、ＭＩＳ素子のチャネル
ポテンシャルを調整できるチャネルポテンシャル調整方
法に関する。本発明は、アナログ的に出力バイアスを設
定できるバイアス回路に関する。本発明は、ＣＣＤを用
いた電荷転送装置に関する。本発明は、例えばＣＣＤ固
体撮像装置、増幅型固体撮像装置等の固体撮像装置に関
する。本発明は、固体撮像装置等に用いられる電荷検出
装置に関する。
【０００３】
【従来の技術】ＣＣＤ固体撮像素子の撮像領域は、ｎ型
半導体基板を例にとると、このｎ型半導体基板にｐ型の
ウエル領域が形成され、更にこのウエル領域の表面にｎ
型の光電変換部、即ち受光部が形成され、この受光部が
複数マトリック状に配列されて構成されている。
半導体基板を例にとると、このｎ型半導体基板にｐ型の
ウエル領域が形成され、更にこのウエル領域の表面にｎ
型の光電変換部、即ち受光部が形成され、この受光部が
複数マトリック状に配列されて構成されている。
【０００４】このようなＣＣＤ固体撮像素子において、
光の入射によって受光部に蓄積される信号電荷ｅの許容
量、いわゆる受光部の取り扱い電荷量は、図２３のポテ
ンシャル分布図に示すように、ｐ型のウエル領域で構成
されるオーバーフローバリアＯＦＢのポテンシャル障壁
φa の高さで決定される。即ち、受光部に蓄積される信
号電荷ｅが取り扱い電荷量を越えた場合、その越えた分
の電荷がオーバーフローバリアのポテンシャル障壁φa
を越えてオーバーフロードレインＯＦＤを構成するｎ型
基板に掃き捨てられる。
光の入射によって受光部に蓄積される信号電荷ｅの許容
量、いわゆる受光部の取り扱い電荷量は、図２３のポテ
ンシャル分布図に示すように、ｐ型のウエル領域で構成
されるオーバーフローバリアＯＦＢのポテンシャル障壁
φa の高さで決定される。即ち、受光部に蓄積される信
号電荷ｅが取り扱い電荷量を越えた場合、その越えた分
の電荷がオーバーフローバリアのポテンシャル障壁φa
を越えてオーバーフロードレインＯＦＤを構成するｎ型
基板に掃き捨てられる。
【０００５】この受光部の取り扱い電荷量、つまりオー
バーフローバリアＯＦＢのポテンシャル障壁φa の高さ
は、オーバーフロードレインとなる基板に印加するバイ
アス電圧、即ちいわゆる基板電圧Ｖsub によって制御し
ている。しかし、この構造は、デバイスの製造ばらつき
のために、オーバーフローバリアＯＦＢのポテンシャル
障壁φa の高さが破線で示すようにばらつきが多く、デ
バイス毎に異なる基板電圧Ｖsub Ｖsub′を設定する必
要がある。
バーフローバリアＯＦＢのポテンシャル障壁φa の高さ
は、オーバーフロードレインとなる基板に印加するバイ
アス電圧、即ちいわゆる基板電圧Ｖsub によって制御し
ている。しかし、この構造は、デバイスの製造ばらつき
のために、オーバーフローバリアＯＦＢのポテンシャル
障壁φa の高さが破線で示すようにばらつきが多く、デ
バイス毎に異なる基板電圧Ｖsub Ｖsub′を設定する必
要がある。
【０００６】また、ＣＣＤ固体撮像素子では、図２２に
示すように、水平転送レジスタ１の後段に水平出力ゲー
ト部ＨＯＧを介して電荷電圧変換するためのフローティ
ングディフージョン領域ＦＤが設けられ、更にフローテ
ィングディフージョン領域ＦＤに転送された信号電荷を
１画素毎にリセットするためのリセットゲート部２及び
リセットドレイン領域３が設けられている。
示すように、水平転送レジスタ１の後段に水平出力ゲー
ト部ＨＯＧを介して電荷電圧変換するためのフローティ
ングディフージョン領域ＦＤが設けられ、更にフローテ
ィングディフージョン領域ＦＤに転送された信号電荷を
１画素毎にリセットするためのリセットゲート部２及び
リセットドレイン領域３が設けられている。
【０００７】水平転送レジスタ１は、例えばｐ型のウエ
ル領域２の表面に形成したｎ型の転送チャネル領域５上
にゲート絶縁膜を介して複数の転送電極６〔６Ａ，６
Ｂ〕が形成され、互に接続された隣り合う２つの転送電
極６Ａ及び６Ｂを１組として、１つ置きの組の転送電極
６〔６Ａ，６Ｂ〕と、他の１つ置きの転送電極６〔６
Ａ，６Ｂ〕とに、夫々２相の水平駆動パルスφＨ1 及び
φＨ2 が印加されて構成される。なお、各第２の転送電
極６Ｂ下の転送チャネル領域５に例えばｐ型領域７がイ
オン注入で形成され、第１の転送電極６Ａをストレージ
電極とするストレージ部と、第２の転送電極６Ｂをトラ
ンスファ電極とするトランスファ部とを有する転送部が
形成される。
ル領域２の表面に形成したｎ型の転送チャネル領域５上
にゲート絶縁膜を介して複数の転送電極６〔６Ａ，６
Ｂ〕が形成され、互に接続された隣り合う２つの転送電
極６Ａ及び６Ｂを１組として、１つ置きの組の転送電極
６〔６Ａ，６Ｂ〕と、他の１つ置きの転送電極６〔６
Ａ，６Ｂ〕とに、夫々２相の水平駆動パルスφＨ1 及び
φＨ2 が印加されて構成される。なお、各第２の転送電
極６Ｂ下の転送チャネル領域５に例えばｐ型領域７がイ
オン注入で形成され、第１の転送電極６Ａをストレージ
電極とするストレージ部と、第２の転送電極６Ｂをトラ
ンスファ電極とするトランスファ部とを有する転送部が
形成される。
【０００８】水平出力ゲート部ＨＯＧは、ゲート絶縁膜
を介してゲート電極８が形成されて成り、このゲート電
極８に接地電位が印加される。フローティングディフー
ジョン領域ＦＤは、例えばｎ型半導体領域で形成され、
電荷検出回路９に接続される。ｔ1 は出力端子である。
リセットドレイン領域３は例えばｎ型半導体領域で形成
され、リセットドレイン領域３にはリセット電圧ＶRD、
例えは電源電圧ＶDDが印加される。リセットゲート部２
は、ゲート絶縁膜を介してゲート電極１０が形成されて
成り、このゲート電極にリセットパルスφRGが印加され
る。
を介してゲート電極８が形成されて成り、このゲート電
極８に接地電位が印加される。フローティングディフー
ジョン領域ＦＤは、例えばｎ型半導体領域で形成され、
電荷検出回路９に接続される。ｔ1 は出力端子である。
リセットドレイン領域３は例えばｎ型半導体領域で形成
され、リセットドレイン領域３にはリセット電圧ＶRD、
例えは電源電圧ＶDDが印加される。リセットゲート部２
は、ゲート絶縁膜を介してゲート電極１０が形成されて
成り、このゲート電極にリセットパルスφRGが印加され
る。
【０００９】近年のＣＣＤ固体撮像素子では、水平転送
レジスタ１に駆動パルスφＨ1 ，φＨ2 を印加するため
の駆動回路、リセットパルスφRGを印加するための駆動
回路は、タイミングジェネレータに内蔵されるようにな
り、且つ低消費電力化のために、パルス振幅が下げられ
ている。
レジスタ１に駆動パルスφＨ1 ，φＨ2 を印加するため
の駆動回路、リセットパルスφRGを印加するための駆動
回路は、タイミングジェネレータに内蔵されるようにな
り、且つ低消費電力化のために、パルス振幅が下げられ
ている。
【００１０】このような場合、リセットパルスφRGにお
いてはその動作点がリセット電圧Ｖ RDである電源電圧Ｖ
DDによって決まるため、図２２に示すリセットゲート部
２下のポテンシャルのばらつき（破線図示）が問題とな
る。この対策として例えばデバイス毎にリセットパルス
φRGのＤＣバイアス値を所望の値に設定する必要があ
る。このリセットパルスφRGのＤＣバイアス値の設定
は、従来、外部回路（いわゆるバイアス回路）で行われ
ていたり、内蔵型にしてもフェーズカット方式でデジタ
ル的にしか設定できていない。
いてはその動作点がリセット電圧Ｖ RDである電源電圧Ｖ
DDによって決まるため、図２２に示すリセットゲート部
２下のポテンシャルのばらつき（破線図示）が問題とな
る。この対策として例えばデバイス毎にリセットパルス
φRGのＤＣバイアス値を所望の値に設定する必要があ
る。このリセットパルスφRGのＤＣバイアス値の設定
は、従来、外部回路（いわゆるバイアス回路）で行われ
ていたり、内蔵型にしてもフェーズカット方式でデジタ
ル的にしか設定できていない。
【００１１】また、固体撮像素子として増幅型固体撮像
素子が知られている。この増幅型固体撮像素子は、光電
変換により得られたホール（信号電荷）をｎチャネルＭ
ＯＳトランジスタ（画素トランジスタ）のｐ型ウエル領
域に蓄積しておき、このｐ型ウエル領域における電位変
動（すなわち、バックゲートの電位変化）に基づくチャ
ネル電流の変化を画素信号として出力するようにしてい
る。ここでは、ｐ型基板上にｎ型ウエル領域が形成さ
れ、このｎ型ウエル領域に上述の電荷が蓄積されるｐ型
のウエル領域が形成される。この増幅固体撮像素子にお
いても、基板電圧の設定が必要となる。
素子が知られている。この増幅型固体撮像素子は、光電
変換により得られたホール（信号電荷）をｎチャネルＭ
ＯＳトランジスタ（画素トランジスタ）のｐ型ウエル領
域に蓄積しておき、このｐ型ウエル領域における電位変
動（すなわち、バックゲートの電位変化）に基づくチャ
ネル電流の変化を画素信号として出力するようにしてい
る。ここでは、ｐ型基板上にｎ型ウエル領域が形成さ
れ、このｎ型ウエル領域に上述の電荷が蓄積されるｐ型
のウエル領域が形成される。この増幅固体撮像素子にお
いても、基板電圧の設定が必要となる。
【００１２】一方、ゲート絶縁膜にＳｉＮ膜を利用し、
ポテンシャル制御して記憶するものとして紫外線消去型
のＲＯＭが知られている。このＲＯＭは、図２４に示す
ように、ｐ型領域１１の表面にｎ型のソース領域１２及
びドレイン領域１３を形成し、両領域１２及び１３間上
にシリコン酸化膜１４及びシリコン窒化膜１５からなる
ゲート絶縁膜１６を介して、例えば多結晶シリコンのゲ
ート電極１７を形成して成り、シリコン窒化膜１５中に
エレクトロンやホールを蓄積しメモリ効果を出すよう構
成されている。しかし、このＲＯＭはデジタルのオン・
オフ設定のみで、ＳｉＮとゲート電極が接すると、注入
ｅ′がゲートへリークしやすいためアナログ的なＤＣバ
イアス制御ではない。
ポテンシャル制御して記憶するものとして紫外線消去型
のＲＯＭが知られている。このＲＯＭは、図２４に示す
ように、ｐ型領域１１の表面にｎ型のソース領域１２及
びドレイン領域１３を形成し、両領域１２及び１３間上
にシリコン酸化膜１４及びシリコン窒化膜１５からなる
ゲート絶縁膜１６を介して、例えば多結晶シリコンのゲ
ート電極１７を形成して成り、シリコン窒化膜１５中に
エレクトロンやホールを蓄積しメモリ効果を出すよう構
成されている。しかし、このＲＯＭはデジタルのオン・
オフ設定のみで、ＳｉＮとゲート電極が接すると、注入
ｅ′がゲートへリークしやすいためアナログ的なＤＣバ
イアス制御ではない。
【００１３】
【発明が解決しようとする課題】ＣＣＤ固体撮像素子
は、いわゆるＭＩＳ素子のポテンシャルを利用した製品
であるが、そのポテンシャル制御は難しく、製造ばらつ
きが大きい。従来はそのポテンシャルばらつきを外部か
ら印加するバイアス値を制御して回避している。これに
対して、本発明者は、ポテンシャルのばらつきを、測定
し、選別的に、強制的に調整させることを発想した。Ｍ
ＩＳ素子で後から動作点を変えるものに、前述したＲＯ
Ｍが知られているが、しかし、これはオン／オフのデジ
タル動作であってアナログ的にポテンシャル調整するこ
とはできない。
は、いわゆるＭＩＳ素子のポテンシャルを利用した製品
であるが、そのポテンシャル制御は難しく、製造ばらつ
きが大きい。従来はそのポテンシャルばらつきを外部か
ら印加するバイアス値を制御して回避している。これに
対して、本発明者は、ポテンシャルのばらつきを、測定
し、選別的に、強制的に調整させることを発想した。Ｍ
ＩＳ素子で後から動作点を変えるものに、前述したＲＯ
Ｍが知られているが、しかし、これはオン／オフのデジ
タル動作であってアナログ的にポテンシャル調整するこ
とはできない。
【００１４】本発明は、上述の点に鑑み、新規なＭＩＳ
素子を提供すると共に、このＭＩＳ素子を用いてポテン
シャル調整、リセットのＤＣバイアス設定、基板電圧設
定等の外部無調整化を可能にした固体撮像装置を提供す
るものである。また、本発明は、上記ＭＩＳ素子を用い
て固体撮像装置等に適用可能な電荷転送装置、電荷検出
装置を提供するものである。また、本発明は、上記ＭＩ
Ｓ素子を用いて、固体撮像装置等のバイアス値の設定に
適用可能なバイアス回路を提供するものである。また、
本発明は、上記ＭＩＳ素子を用いて、アナログ回路に適
用可能なアナログＭＩＳＦＥＴを提供するものである。
更に、本発明は、上記ＭＩＳ素子を用いて、ＭＩＳ素子
間のしきい値のばらつきを補正可能にしたしきい値電圧
補正方法、ＭＩＳ素子のチャネルポテンシャルを調整可
能にしたチャネルポテンシャル調整方法を提供するもの
である。
素子を提供すると共に、このＭＩＳ素子を用いてポテン
シャル調整、リセットのＤＣバイアス設定、基板電圧設
定等の外部無調整化を可能にした固体撮像装置を提供す
るものである。また、本発明は、上記ＭＩＳ素子を用い
て固体撮像装置等に適用可能な電荷転送装置、電荷検出
装置を提供するものである。また、本発明は、上記ＭＩ
Ｓ素子を用いて、固体撮像装置等のバイアス値の設定に
適用可能なバイアス回路を提供するものである。また、
本発明は、上記ＭＩＳ素子を用いて、アナログ回路に適
用可能なアナログＭＩＳＦＥＴを提供するものである。
更に、本発明は、上記ＭＩＳ素子を用いて、ＭＩＳ素子
間のしきい値のばらつきを補正可能にしたしきい値電圧
補正方法、ＭＩＳ素子のチャネルポテンシャルを調整可
能にしたチャネルポテンシャル調整方法を提供するもの
である。
【００１５】
【課題を解決するための手段】第１の本発明に係るアナ
ログＭＩＳＦＥＴは、しきい値電圧を調整する所定量の
電荷をゲート絶縁膜に保持した構成とする。
ログＭＩＳＦＥＴは、しきい値電圧を調整する所定量の
電荷をゲート絶縁膜に保持した構成とする。
【００１６】第２の本発明は、ゲート絶縁膜が酸化膜、
窒化膜、酸化膜の順に積層された多層構造を有するＭＩ
Ｓ素子において、このＭＩＳ素子のしきい値電圧ないし
チャネルポテンシャルを窒化膜に注入された電荷量によ
って制御するようにした構成とする。
窒化膜、酸化膜の順に積層された多層構造を有するＭＩ
Ｓ素子において、このＭＩＳ素子のしきい値電圧ないし
チャネルポテンシャルを窒化膜に注入された電荷量によ
って制御するようにした構成とする。
【００１７】第３の本発明は、複数のＭＩＳ素子よりな
る半導体集積回路の各ＭＩＳ素子間のしきい値電圧のば
らつきを補正するしきい値電圧の補正方法において、Ｍ
ＩＳ素子のゲート絶縁膜に電荷を注入する工程を有す
る。
る半導体集積回路の各ＭＩＳ素子間のしきい値電圧のば
らつきを補正するしきい値電圧の補正方法において、Ｍ
ＩＳ素子のゲート絶縁膜に電荷を注入する工程を有す
る。
【００１８】第４の本発明は、第３の発明のしきい値電
圧の補正方法において、ゲート絶縁膜に窒化膜を有す
る。
圧の補正方法において、ゲート絶縁膜に窒化膜を有す
る。
【００１９】第５の本発明は、第４の発明のしきい値電
圧の補正方法において、ゲート絶縁膜が酸化膜、窒化
膜、酸化膜の順に積層した３層構造を有する。
圧の補正方法において、ゲート絶縁膜が酸化膜、窒化
膜、酸化膜の順に積層した３層構造を有する。
【００２０】第６の本発明は、第３、第４又は第５の発
明のしきい値電圧の補正方法において、ＭＩＳ素子のチ
ャネルポテンシャルを検出する工程を有する。
明のしきい値電圧の補正方法において、ＭＩＳ素子のチ
ャネルポテンシャルを検出する工程を有する。
【００２１】第７の本発明は、第６の発明のしきい値電
圧の補正方法において、ＭＩＳ素子のチャネルポテンシ
ャルを基準値と比較する工程を有する。
圧の補正方法において、ＭＩＳ素子のチャネルポテンシ
ャルを基準値と比較する工程を有する。
【００２２】第８の本発明は、第３、第４、第５、第６
又は第７の発明のしきい値電圧の補正方法において、電
荷の注入を、ＭＩＳ素子のゲート電極と半導体基板間に
電圧を印加することによって行う。
又は第７の発明のしきい値電圧の補正方法において、電
荷の注入を、ＭＩＳ素子のゲート電極と半導体基板間に
電圧を印加することによって行う。
【００２３】第９の本発明は、ＭＩＳ素子のチャネルポ
テンシャル調整方法において、チャネルポテンシャルを
基準値と比較する工程と、ＭＩＳ素子のゲート絶縁膜に
基準値とのずれを補う量の電荷を注入する工程を有す
る。ここで、ゲート絶縁膜は、酸化膜、窒化膜、酸化膜
の順に積層した３層構造として、窒化膜に電荷を注入す
るようになすを可とする。
テンシャル調整方法において、チャネルポテンシャルを
基準値と比較する工程と、ＭＩＳ素子のゲート絶縁膜に
基準値とのずれを補う量の電荷を注入する工程を有す
る。ここで、ゲート絶縁膜は、酸化膜、窒化膜、酸化膜
の順に積層した３層構造として、窒化膜に電荷を注入す
るようになすを可とする。
【００２４】第１０の本発明は、第１の電位と第２の電
位との間に直列接続された負荷及びＭＩＳＦＥＴを有
し、負荷とＭＩＳＦＥＴとの接点よりバイアス電圧を得
るようにしたバイアス回路において、ＭＩＳＦＥＴのゲ
ート絶縁膜にしきい値電圧を調整する電荷が注入されて
いる構成とする。
位との間に直列接続された負荷及びＭＩＳＦＥＴを有
し、負荷とＭＩＳＦＥＴとの接点よりバイアス電圧を得
るようにしたバイアス回路において、ＭＩＳＦＥＴのゲ
ート絶縁膜にしきい値電圧を調整する電荷が注入されて
いる構成とする。
【００２５】第１１の本発明は、第１の電位と第２の電
位との間に直列接続された負荷及びＭＩＳＦＥＴを有
し、負荷とＭＩＳＦＥＴとの接点よりバイアス電圧を得
るようにしたバイアス回路において、ゲート絶縁膜への
電荷注入によるＭＩＳＦＥＴのチャネルポテンシャル調
整後に、ＭＩＳＦＥＴがエンハンスメントに設定された
構成とする。
位との間に直列接続された負荷及びＭＩＳＦＥＴを有
し、負荷とＭＩＳＦＥＴとの接点よりバイアス電圧を得
るようにしたバイアス回路において、ゲート絶縁膜への
電荷注入によるＭＩＳＦＥＴのチャネルポテンシャル調
整後に、ＭＩＳＦＥＴがエンハンスメントに設定された
構成とする。
【００２６】第１２の本発明は、電荷転送部と、この電
荷転送部より転送された電荷を蓄積する浮遊容量と、こ
の浮遊容量の電位を所定電位にリセットするリセットト
ランジスタとを備えた電荷転送装置において、リセット
トランジスタの制御電極に供給するバイアス電圧を第１
０又は第１１の発明のバイアス回路により発生する構成
とする。
荷転送部より転送された電荷を蓄積する浮遊容量と、こ
の浮遊容量の電位を所定電位にリセットするリセットト
ランジスタとを備えた電荷転送装置において、リセット
トランジスタの制御電極に供給するバイアス電圧を第１
０又は第１１の発明のバイアス回路により発生する構成
とする。
【００２７】第１３の本発明は、複数の画素と、走査パ
ルス電圧を受けて画素より得られる信号を出力する手段
と、画素の信号を排出する手段を備え、排出手段に与え
る制御電圧によって排出動作を制御するようにした固体
撮像装置において、制御電圧を第１０又は第１１の発明
のバイアス回路により発生する構成とする。
ルス電圧を受けて画素より得られる信号を出力する手段
と、画素の信号を排出する手段を備え、排出手段に与え
る制御電圧によって排出動作を制御するようにした固体
撮像装置において、制御電圧を第１０又は第１１の発明
のバイアス回路により発生する構成とする。
【００２８】第１４の本発明は、第１３の発明の固体撮
像装置において、画素は第１導電型の半導体領域からな
る信号電荷蓄積部を有し、信号を排出する手段は信号電
荷蓄積部に隣接して形成された第２導電型の半導体領域
よりなる排出ゲート部と、排出ゲート部に隣接して形成
された第１導電型の半導体領域よりなる排出ドレイン部
とを有する構成とする。
像装置において、画素は第１導電型の半導体領域からな
る信号電荷蓄積部を有し、信号を排出する手段は信号電
荷蓄積部に隣接して形成された第２導電型の半導体領域
よりなる排出ゲート部と、排出ゲート部に隣接して形成
された第１導電型の半導体領域よりなる排出ドレイン部
とを有する構成とする。
【００２９】第１５の本発明は、第１４の発明の固体撮
像装置において、制御電圧を排出ドレイン部に供給する
構成とする。
像装置において、制御電圧を排出ドレイン部に供給する
構成とする。
【００３０】第１６の本発明は、信号電荷を蓄積する浮
遊容量と、この浮遊容量に蓄えられた電荷を検出する検
出回路と、浮遊容量の電位を所定電位にリセットするリ
セット用ＭＩＳＦＥＴとを備えた電荷検出装置におい
て、リセット用ＭＩＳＦＥＴのゲート絶縁膜に所定量の
電荷が注入されている構成とする。
遊容量と、この浮遊容量に蓄えられた電荷を検出する検
出回路と、浮遊容量の電位を所定電位にリセットするリ
セット用ＭＩＳＦＥＴとを備えた電荷検出装置におい
て、リセット用ＭＩＳＦＥＴのゲート絶縁膜に所定量の
電荷が注入されている構成とする。
【００３１】第１７の本発明は、第１６の発明の電荷検
出装置において、リセット用ＭＩＳＦＥＴのゲート絶縁
膜が酸化膜、窒化膜、酸化膜の順に積層された多層構造
を有する構成とする。
出装置において、リセット用ＭＩＳＦＥＴのゲート絶縁
膜が酸化膜、窒化膜、酸化膜の順に積層された多層構造
を有する構成とする。
【００３２】
【作用】第１の本発明に係るアナログＭＩＳＦＥＴにお
いては、所定量の電荷がゲート絶縁膜に保持されること
により、この電荷量に応じてしきい値電圧がアナログ的
に調整される。従って、ゲート絶縁膜に保持させる電荷
量を制御することで、所望のしきい値電圧を有するＭＩ
ＳＦＥＴが得られる。このＭＩＳＦＥＴは、アナログ回
路に使用可能であり、また、アナログ動作とするアナロ
グメモリ素子として使用することも可能である。
いては、所定量の電荷がゲート絶縁膜に保持されること
により、この電荷量に応じてしきい値電圧がアナログ的
に調整される。従って、ゲート絶縁膜に保持させる電荷
量を制御することで、所望のしきい値電圧を有するＭＩ
ＳＦＥＴが得られる。このＭＩＳＦＥＴは、アナログ回
路に使用可能であり、また、アナログ動作とするアナロ
グメモリ素子として使用することも可能である。
【００３３】第２の本発明に係るＭＩＳ素子において
は、ゲート絶縁膜を酸化膜、窒化膜、酸化膜の順に積層
された多層構造とし、この窒化膜に注入された電荷量を
アナログ的に制御することによって、しきい値電圧ない
しチャネルポテンシャルがアナログ的に制御される所望
の値に設定できる。窒化膜に注入された電荷は、上下の
酸化膜に挟まれており、通常の駆動電圧ではその障壁を
超えることなく、永久に保持される。このＭＳＩ素子
は、ＭＩＳＦＥＴ、ＣＣＤ構造等を含む。
は、ゲート絶縁膜を酸化膜、窒化膜、酸化膜の順に積層
された多層構造とし、この窒化膜に注入された電荷量を
アナログ的に制御することによって、しきい値電圧ない
しチャネルポテンシャルがアナログ的に制御される所望
の値に設定できる。窒化膜に注入された電荷は、上下の
酸化膜に挟まれており、通常の駆動電圧ではその障壁を
超えることなく、永久に保持される。このＭＳＩ素子
は、ＭＩＳＦＥＴ、ＣＣＤ構造等を含む。
【００３４】第３の本発明に係るしきい値電圧の補正方
法においては、ＭＩＳ素子のゲート絶縁膜に電荷を注入
する工程を有することにより、この注入電荷量でしきい
値電圧をアナログ的に設定できる。従って、半導体集積
回路の各ＭＩＳ素子間のしきい値電圧のばらつきを容易
に補正することができる。
法においては、ＭＩＳ素子のゲート絶縁膜に電荷を注入
する工程を有することにより、この注入電荷量でしきい
値電圧をアナログ的に設定できる。従って、半導体集積
回路の各ＭＩＳ素子間のしきい値電圧のばらつきを容易
に補正することができる。
【００３５】第４の本発明においては、第３の発明のし
きい値電圧の補正方法において、ゲート絶縁膜に窒化膜
を有することにより、この窒化膜に電荷が注入され、し
きい値電圧の補正が可能となる。
きい値電圧の補正方法において、ゲート絶縁膜に窒化膜
を有することにより、この窒化膜に電荷が注入され、し
きい値電圧の補正が可能となる。
【００３６】第５の本発明においては、第４の発明のし
きい値電圧の補正方法において、絶縁膜が酸化膜、窒化
膜、酸化膜の順に積層した３層構造を有することによ
り、窒化膜に注入された電荷は上下の酸化膜に挟まれ通
常の駆動電圧ではその障壁を超えることがなく、永久に
保持されることから、しきい値電圧の補正が適正に行わ
れる。
きい値電圧の補正方法において、絶縁膜が酸化膜、窒化
膜、酸化膜の順に積層した３層構造を有することによ
り、窒化膜に注入された電荷は上下の酸化膜に挟まれ通
常の駆動電圧ではその障壁を超えることがなく、永久に
保持されることから、しきい値電圧の補正が適正に行わ
れる。
【００３７】第６の本発明においては、第３、第４又は
第５の発明のしきい値電圧の補正方法において、ＭＩＳ
素子のチャネルポテンシャルを検出し、チャネルポテン
シャルのばらつきに応じた電荷量をゲート絶縁膜を構成
する窒化膜に注入することによって、各ＭＩＳ素子間の
しきい値電圧のばらつきを補正することができる。
第５の発明のしきい値電圧の補正方法において、ＭＩＳ
素子のチャネルポテンシャルを検出し、チャネルポテン
シャルのばらつきに応じた電荷量をゲート絶縁膜を構成
する窒化膜に注入することによって、各ＭＩＳ素子間の
しきい値電圧のばらつきを補正することができる。
【００３８】第７の本発明においては、第６の発明のし
きい値電圧の補正方法において、ＭＩＳ素子のチャネル
ポテンシャルを検出し、この検出したチャネルポテンシ
ャルの値を基準値と比較し、その基準値との差分を補う
量の電荷をゲート絶縁膜を構成する窒化膜に注入するこ
とによって、各ＭＩＳ素子間のしきい値電圧のばらつき
を適正に補正することができる。
きい値電圧の補正方法において、ＭＩＳ素子のチャネル
ポテンシャルを検出し、この検出したチャネルポテンシ
ャルの値を基準値と比較し、その基準値との差分を補う
量の電荷をゲート絶縁膜を構成する窒化膜に注入するこ
とによって、各ＭＩＳ素子間のしきい値電圧のばらつき
を適正に補正することができる。
【００３９】第８の本発明においては、第３、第４、第
５、第６又は第７の発明のしきい値電圧の補正方法にお
いて、電荷の注入を、ＭＩＳ素子のゲート電極と、半導
体基板間に電圧を印加して行うことにより、半導体基板
からの電荷がゲート絶縁膜を構成する窒化膜に注入され
る。この電荷量はそのゲート電極と半導体基板間に印加
する電圧、印加時間に依存し、所望の量の電荷をゲート
絶縁膜に注入することができる。これによって、各ＭＩ
Ｓ素子間のしきい値電圧のばらつきを適正に補正するこ
とができる。
５、第６又は第７の発明のしきい値電圧の補正方法にお
いて、電荷の注入を、ＭＩＳ素子のゲート電極と、半導
体基板間に電圧を印加して行うことにより、半導体基板
からの電荷がゲート絶縁膜を構成する窒化膜に注入され
る。この電荷量はそのゲート電極と半導体基板間に印加
する電圧、印加時間に依存し、所望の量の電荷をゲート
絶縁膜に注入することができる。これによって、各ＭＩ
Ｓ素子間のしきい値電圧のばらつきを適正に補正するこ
とができる。
【００４０】第９の本発明に係るＭＩＳ素子のチャネル
ポテンシャル調整方法においては、調整前のＭＩＳ素子
のチャネルポテンシャルの値を基準値と比較し、基準値
からのチャネルポテンシャルのずれ量に基づいて、ＭＩ
Ｓ素子のゲート絶縁膜に基準値とのずれを補う量の電荷
を注入することにより、ＭＩＳ素子のチャネルポテンシ
ャルを所望の値に適正に補正することができる。
ポテンシャル調整方法においては、調整前のＭＩＳ素子
のチャネルポテンシャルの値を基準値と比較し、基準値
からのチャネルポテンシャルのずれ量に基づいて、ＭＩ
Ｓ素子のゲート絶縁膜に基準値とのずれを補う量の電荷
を注入することにより、ＭＩＳ素子のチャネルポテンシ
ャルを所望の値に適正に補正することができる。
【００４１】第１０の本発明においては、第１の電位と
第２の電位との間に直列接続された負荷及びＭＩＳＦＥ
Ｔを有し、負荷とＭＩＳＦＥＴとの接点よりバイアス電
圧を得るようにしたバイアス回路において、ＭＩＳＦＥ
Ｔのゲート絶縁膜にしきい値電圧を調整する電荷が注入
された構成であるので、注入された電荷量に応じてアナ
ログ的に制御された所望値の出力バイアス電圧が出力端
子より得られる。
第２の電位との間に直列接続された負荷及びＭＩＳＦＥ
Ｔを有し、負荷とＭＩＳＦＥＴとの接点よりバイアス電
圧を得るようにしたバイアス回路において、ＭＩＳＦＥ
Ｔのゲート絶縁膜にしきい値電圧を調整する電荷が注入
された構成であるので、注入された電荷量に応じてアナ
ログ的に制御された所望値の出力バイアス電圧が出力端
子より得られる。
【００４２】第１１の本発明においては、第１の電位と
第２の電位との間に直列接続された負荷及びＭＩＳＦＥ
Ｔを有し、負荷とＭＩＳＦＥＴとの接点よりバイアス電
圧を得るようにしたバイアス回路において、ゲート絶縁
膜への電荷注入によるＭＩＳＦＥＴのチャネルポテンシ
ャル調整後に、ＭＩＳＦＥＴがエンハンスメントになる
ようにした構成であるので、負荷の電流を小さくしたと
き、等価的にダイオード特性を有するロークランプ回路
となる。従って、このバイアス回路からのバイアス電圧
をリセットゲートのＤＣバイアスＶRGとして与えた場
合、リセットパルスの振幅やデューティー比の変動があ
ってもリセットゲートのローレベルの電圧は一定となり
飽和信号量不足を生ずることがない。
第２の電位との間に直列接続された負荷及びＭＩＳＦＥ
Ｔを有し、負荷とＭＩＳＦＥＴとの接点よりバイアス電
圧を得るようにしたバイアス回路において、ゲート絶縁
膜への電荷注入によるＭＩＳＦＥＴのチャネルポテンシ
ャル調整後に、ＭＩＳＦＥＴがエンハンスメントになる
ようにした構成であるので、負荷の電流を小さくしたと
き、等価的にダイオード特性を有するロークランプ回路
となる。従って、このバイアス回路からのバイアス電圧
をリセットゲートのＤＣバイアスＶRGとして与えた場
合、リセットパルスの振幅やデューティー比の変動があ
ってもリセットゲートのローレベルの電圧は一定となり
飽和信号量不足を生ずることがない。
【００４３】第１２の本発明に係る電荷転送装置におい
ては、リセットトランジスタの制御電極に供給するバイ
アス電圧を第１０又は第１１の発明のバイアス回路より
発生させることにより、リセットトランジスタに対して
所望のチャネルポテンシャルを設定することができ、リ
セット動作を適正に行うことができる。
ては、リセットトランジスタの制御電極に供給するバイ
アス電圧を第１０又は第１１の発明のバイアス回路より
発生させることにより、リセットトランジスタに対して
所望のチャネルポテンシャルを設定することができ、リ
セット動作を適正に行うことができる。
【００４４】第１３の本発明に係る固体撮像装置におい
ては、画素の信号を排する排出手段に与える制御電圧を
第１０又は第１１の発明のバイアス回路により発生させ
ることにより、所望の値の制御電圧が設定でき、排出手
段における電圧制御あるいはポテンシャル制御を適正に
行うことができる。
ては、画素の信号を排する排出手段に与える制御電圧を
第１０又は第１１の発明のバイアス回路により発生させ
ることにより、所望の値の制御電圧が設定でき、排出手
段における電圧制御あるいはポテンシャル制御を適正に
行うことができる。
【００４５】第１４の本発明においては、第１２の発明
の固体撮像装置において、画素が第１導電型の半導体領
域からなる信号電荷蓄積部を有し、信号を排出する手段
が信号電荷蓄積部に隣接して形成された第２導電型の半
導体領域よりなる排出ゲート部と、この排出ゲート部と
隣接して形成された第１導電型の半導体領域よりなる排
出ドレイン部とを有する構成とすることにより、その排
出ドレイン部の電圧制御、排出ゲート部のポテンシャル
制御が適正に行われる。即ち、例えばＣＣＤ固体撮像装
置、増幅型固体撮像装置における基板電圧の制御、リセ
ットゲート部のチャネルポテンシャルの制御等を適正に
行うことができる。
の固体撮像装置において、画素が第１導電型の半導体領
域からなる信号電荷蓄積部を有し、信号を排出する手段
が信号電荷蓄積部に隣接して形成された第２導電型の半
導体領域よりなる排出ゲート部と、この排出ゲート部と
隣接して形成された第１導電型の半導体領域よりなる排
出ドレイン部とを有する構成とすることにより、その排
出ドレイン部の電圧制御、排出ゲート部のポテンシャル
制御が適正に行われる。即ち、例えばＣＣＤ固体撮像装
置、増幅型固体撮像装置における基板電圧の制御、リセ
ットゲート部のチャネルポテンシャルの制御等を適正に
行うことができる。
【００４６】第１５の本発明においては、第１４の発明
の固体撮像装置において、制御電圧を排出ドレイン部に
供給することにより、排出ドレイン電圧の制御、また、
この排出ドレイン部の電圧に基づく排出ゲート部のポテ
ンシャル制御を適正に行うことができる。
の固体撮像装置において、制御電圧を排出ドレイン部に
供給することにより、排出ドレイン電圧の制御、また、
この排出ドレイン部の電圧に基づく排出ゲート部のポテ
ンシャル制御を適正に行うことができる。
【００４７】第１６の本発明に係る電荷検出装置におい
ては、リセット用ＭＩＳＦＥＴのゲート絶縁膜に所定量
の電荷が注入されることにより、リセット用ＭＩＳＦＥ
Ｔのポテンシャルの調整が可能になり、ポテンシャルを
所望の値に設定することができる。この電荷検出装置は
固体撮像装置に適用して好適である。
ては、リセット用ＭＩＳＦＥＴのゲート絶縁膜に所定量
の電荷が注入されることにより、リセット用ＭＩＳＦＥ
Ｔのポテンシャルの調整が可能になり、ポテンシャルを
所望の値に設定することができる。この電荷検出装置は
固体撮像装置に適用して好適である。
【００４８】第１７の本発明においては、第１５の発明
の電荷検出装置において、リセット用ＭＩＳＦＥＴのゲ
ート絶縁膜を酸化膜、窒化膜、酸化膜の順に積層された
多層構造とすることにより、この窒化膜に注入された電
荷は上下の酸化膜に挟まれ、通常の駆動電圧ではその障
壁を超えることがなく、永久に保持されるから、リセッ
ト用ＭＩＳＦＥＴのポテンシャルを所望の値に設定で
き、リセット動作が適正に行われる。
の電荷検出装置において、リセット用ＭＩＳＦＥＴのゲ
ート絶縁膜を酸化膜、窒化膜、酸化膜の順に積層された
多層構造とすることにより、この窒化膜に注入された電
荷は上下の酸化膜に挟まれ、通常の駆動電圧ではその障
壁を超えることがなく、永久に保持されるから、リセッ
ト用ＭＩＳＦＥＴのポテンシャルを所望の値に設定で
き、リセット動作が適正に行われる。
【００４９】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００５０】先ず、本発明に係る金属（電極）−絶縁体
−半導体構造を有する素子、いわゆるＭＩＳ素子の実施
例を示す。本例のＭＩＳ素子は、ゲート絶縁膜、特に、
そのうちの窒化膜中へのエレクトロンやホール等の電荷
の蓄積量をアナログ的に制御することで、ゲート下のポ
テンシャル、ないし、しきい値電圧Ｖthを、アナログ的
に設定できるように構成するものである。
−半導体構造を有する素子、いわゆるＭＩＳ素子の実施
例を示す。本例のＭＩＳ素子は、ゲート絶縁膜、特に、
そのうちの窒化膜中へのエレクトロンやホール等の電荷
の蓄積量をアナログ的に制御することで、ゲート下のポ
テンシャル、ないし、しきい値電圧Ｖthを、アナログ的
に設定できるように構成するものである。
【００５１】図１は、本発明に係るＭＩＳ素子をＭＩＳ
ＦＥＴ（絶縁ゲート型電界効果トランジスタ）に例をと
って示す。本例のＭＩＳＦＥＴ２１は、第１導電型（例
えばｎ型又はｐ型）の半導体領域（半導体ウエル、半導
体基体等）２２の主面に第２導電型（ｐ型又はｎ型）の
ソース領域２３及びドレイン領域２４を形成し、半導体
領域２２のソース領域２３及びドレイン領域２４間に対
応する主面上に、酸化膜例えばシリコン酸化膜（ＳｉＯ
2 ）２６、窒化膜例えばシリコン窒化膜（ＳｉＮ）２７
及び酸化膜例えばシリコン酸化膜（ＳｉＯ2 ）２８をこ
の順に積層してなる３層構造のゲート絶縁膜２５を形成
し、このゲート絶縁膜２５上に例えば多結晶シリコンか
らなるゲート電極３０を、ソース領域２３及びドレイン
領域２４上に夫々ソース電極３１及びドレイン電極３２
を、夫々形成して構成する。
ＦＥＴ（絶縁ゲート型電界効果トランジスタ）に例をと
って示す。本例のＭＩＳＦＥＴ２１は、第１導電型（例
えばｎ型又はｐ型）の半導体領域（半導体ウエル、半導
体基体等）２２の主面に第２導電型（ｐ型又はｎ型）の
ソース領域２３及びドレイン領域２４を形成し、半導体
領域２２のソース領域２３及びドレイン領域２４間に対
応する主面上に、酸化膜例えばシリコン酸化膜（ＳｉＯ
2 ）２６、窒化膜例えばシリコン窒化膜（ＳｉＮ）２７
及び酸化膜例えばシリコン酸化膜（ＳｉＯ2 ）２８をこ
の順に積層してなる３層構造のゲート絶縁膜２５を形成
し、このゲート絶縁膜２５上に例えば多結晶シリコンか
らなるゲート電極３０を、ソース領域２３及びドレイン
領域２４上に夫々ソース電極３１及びドレイン電極３２
を、夫々形成して構成する。
【００５２】このいわゆるＭＯＮＯＳ（metal oxide ni
tride oxide semiconductor)構造のＭＩＳＦＥＴ２１に
おいては、ゲート絶縁膜２５のシリコン窒化膜２７中へ
エレクトロンを蓄積すれば、ゲート電圧ＶG に一定の負
電位のオフセットを加えたのと同等となり例えばｎチャ
ネル型であれば、ゲート下のポテンシャルがいわゆるエ
ンハンスメントの方向（ポテンシャルが浅くなる方向）
に、ｐチャネル型であればディプレッション（ポテンシ
ャルが深くなる方向）に動く結果となる。逆にゲート絶
縁膜２５のシリコン窒化膜２７中へホールを蓄積すれ
ば、ゲート電圧Ｖ G に一定の正電位のオフセットを加え
たのと同等となり、例えばｎチャネル型であれば、ゲー
ト下のポテンシャルがいわゆるディプレッションにの方
向に、ｐチャネル型であればエンハンスメントの方向に
動くことになる。
tride oxide semiconductor)構造のＭＩＳＦＥＴ２１に
おいては、ゲート絶縁膜２５のシリコン窒化膜２７中へ
エレクトロンを蓄積すれば、ゲート電圧ＶG に一定の負
電位のオフセットを加えたのと同等となり例えばｎチャ
ネル型であれば、ゲート下のポテンシャルがいわゆるエ
ンハンスメントの方向（ポテンシャルが浅くなる方向）
に、ｐチャネル型であればディプレッション（ポテンシ
ャルが深くなる方向）に動く結果となる。逆にゲート絶
縁膜２５のシリコン窒化膜２７中へホールを蓄積すれ
ば、ゲート電圧Ｖ G に一定の正電位のオフセットを加え
たのと同等となり、例えばｎチャネル型であれば、ゲー
ト下のポテンシャルがいわゆるディプレッションにの方
向に、ｐチャネル型であればエンハンスメントの方向に
動くことになる。
【００５３】例えば、図２に示すようにＭＯＮＯＳ構造
のｎチャネルＭＩＳＦＥＴ２１Ｎとした場合には、ゲー
ト電極３０とその直下のチャネル領域との間に高電圧を
与え、一例として、ソース電圧ＶS 及びドレイン電圧Ｖ
D を共に０Ｖとし（但し、ｐ型半導体領域２２は接地さ
れている）、ゲート電極３０に＋（正）の高いゲート電
圧（通常の駆動電圧より高い電圧）ＶG を一定時間与え
ると、或る一定量のエレクトロンｅがソース領域２３及
びドレイン領域２４を構成するｎ+ 層からシリコン窒化
膜２７中に注入される。このエレクトロンｅの注入量
は、ゲート電極３０への印加電圧ＶG や、印加時間に依
存し、これら印加電圧、印加時間を制御すれば、所望の
量のエレクトロンｅを注入することができる。即ち、ポ
テンシャルがエンハンスメントの方向に動き、所望のポ
テンシャル、或いはしきい値電圧Ｖ thが得られる。逆に
このｎチャネルＭＩＳＦＥＴ２１Ｎのゲート電極３０
に、−（負）の高いゲート電圧ＶG を印加した場合、ゲ
ート近傍にｐ型のホール供給源があれば、之からホール
ｈがシリコン窒化膜２７中に注入され、ポテンシャルは
ディプレッションの方向に動く。
のｎチャネルＭＩＳＦＥＴ２１Ｎとした場合には、ゲー
ト電極３０とその直下のチャネル領域との間に高電圧を
与え、一例として、ソース電圧ＶS 及びドレイン電圧Ｖ
D を共に０Ｖとし（但し、ｐ型半導体領域２２は接地さ
れている）、ゲート電極３０に＋（正）の高いゲート電
圧（通常の駆動電圧より高い電圧）ＶG を一定時間与え
ると、或る一定量のエレクトロンｅがソース領域２３及
びドレイン領域２４を構成するｎ+ 層からシリコン窒化
膜２７中に注入される。このエレクトロンｅの注入量
は、ゲート電極３０への印加電圧ＶG や、印加時間に依
存し、これら印加電圧、印加時間を制御すれば、所望の
量のエレクトロンｅを注入することができる。即ち、ポ
テンシャルがエンハンスメントの方向に動き、所望のポ
テンシャル、或いはしきい値電圧Ｖ thが得られる。逆に
このｎチャネルＭＩＳＦＥＴ２１Ｎのゲート電極３０
に、−（負）の高いゲート電圧ＶG を印加した場合、ゲ
ート近傍にｐ型のホール供給源があれば、之からホール
ｈがシリコン窒化膜２７中に注入され、ポテンシャルは
ディプレッションの方向に動く。
【００５４】また、例えば図３に示すように、ＭＯＮＯ
Ｓ構造のｐチャネルＭＩＳＦＥＴ２１Ｐとした場合に
は、同様にゲート電極３０とそのチャネル領域との間に
高電圧を与え、一例としてソース電圧ＶS 及びドレイン
電圧ＶD を共に０Ｖにし（但し、ｎ型半導体領域２２は
所定の正電圧が印加されている）、ゲート電極３０に−
（負）の高いゲート電圧ＶG （通常の駆動電圧より高い
電圧）を印加すれば、ソース領域２３及びドレイン領域
２４を構成するｐ+ 層からホールｈが同様にゲート絶縁
膜２５のシリコン窒化膜２７中へ注入され、ポテンシャ
ルがエンハンスメントの方向に動き、所望のポテンシャ
ル、或いはしきい値電圧Ｖthが得られる。このｐチャネ
ルＭＩＳＦＥＴ２１Ｐでも、逆に、ゲート電極３０に、
＋（正）の高いゲート電圧ＶG を印加した場合、ゲート
近傍にｎ型のエレクトロン供給源があれば、之からエレ
クトロンｅがシリコン窒化膜２７中に注入され、ポテン
シャルはディプレッションの方向に動く。
Ｓ構造のｐチャネルＭＩＳＦＥＴ２１Ｐとした場合に
は、同様にゲート電極３０とそのチャネル領域との間に
高電圧を与え、一例としてソース電圧ＶS 及びドレイン
電圧ＶD を共に０Ｖにし（但し、ｎ型半導体領域２２は
所定の正電圧が印加されている）、ゲート電極３０に−
（負）の高いゲート電圧ＶG （通常の駆動電圧より高い
電圧）を印加すれば、ソース領域２３及びドレイン領域
２４を構成するｐ+ 層からホールｈが同様にゲート絶縁
膜２５のシリコン窒化膜２７中へ注入され、ポテンシャ
ルがエンハンスメントの方向に動き、所望のポテンシャ
ル、或いはしきい値電圧Ｖthが得られる。このｐチャネ
ルＭＩＳＦＥＴ２１Ｐでも、逆に、ゲート電極３０に、
＋（正）の高いゲート電圧ＶG を印加した場合、ゲート
近傍にｎ型のエレクトロン供給源があれば、之からエレ
クトロンｅがシリコン窒化膜２７中に注入され、ポテン
シャルはディプレッションの方向に動く。
【００５５】シリコン窒化膜２７中に一度注入されたエ
レクトロンやホールの電荷は、シリコン窒化膜２７の上
下のシリコン酸化膜２６及び２８によって挟まれてお
り、逃げにくく、通常の駆動電圧では、その障壁を超え
ることなく、永久にシリコン窒化膜２７中に保持され
る。
レクトロンやホールの電荷は、シリコン窒化膜２７の上
下のシリコン酸化膜２６及び２８によって挟まれてお
り、逃げにくく、通常の駆動電圧では、その障壁を超え
ることなく、永久にシリコン窒化膜２７中に保持され
る。
【００５６】かかる構成のＭＩＳＦＥＴ２１によれば、
そのゲート絶縁膜２５のシリコン窒化膜２７に注入する
電荷量を制御することにより、チャネルポテンシャルな
いししきい値電圧Ｖthをアナログ的に設定することがで
きる。このＭＩＳＦＥＴ２１はアナログＭＩＳＦＥＴと
しアナログ回路等に用いることが可能となる。
そのゲート絶縁膜２５のシリコン窒化膜２７に注入する
電荷量を制御することにより、チャネルポテンシャルな
いししきい値電圧Ｖthをアナログ的に設定することがで
きる。このＭＩＳＦＥＴ２１はアナログＭＩＳＦＥＴと
しアナログ回路等に用いることが可能となる。
【００５７】上述したポテンシャル、或いはしきい値電
圧をアナログ的に設定できるＭＯＮＯＳ構造のＭＩＳ素
子は、ＭＩＳＦＥＴの他、アナログ用メモリ素子、所望
の値の出力バイアスを得るバイアス回路等に応用でき
る。
圧をアナログ的に設定できるＭＯＮＯＳ構造のＭＩＳ素
子は、ＭＩＳＦＥＴの他、アナログ用メモリ素子、所望
の値の出力バイアスを得るバイアス回路等に応用でき
る。
【００５８】また、上述のＭＯＮＯＳ構造のＭＩＳ素子
は、固体撮像装置、電荷転送装置又は電荷検出装置にお
けるリセットゲート部、あるいはＣＣＤ転送レジスタの
転送部に応用できる。
は、固体撮像装置、電荷転送装置又は電荷検出装置にお
けるリセットゲート部、あるいはＣＣＤ転送レジスタの
転送部に応用できる。
【００５９】更には、固体撮像装置、電荷転送装置、電
荷検出装置における基板電圧の設定、リセットゲートバ
イアスの設定等に応用できる。
荷検出装置における基板電圧の設定、リセットゲートバ
イアスの設定等に応用できる。
【００６０】図４〜図６は、本発明に係るＣＣＤ固体撮
像素子の一例を示す。本例は、特に、上記ＭＩＳ素子、
即ちＭＯＮＯＳ構造を用いてリセットゲート部のポテン
シャルを制御するようにしたものである。
像素子の一例を示す。本例は、特に、上記ＭＩＳ素子、
即ちＭＯＮＯＳ構造を用いてリセットゲート部のポテン
シャルを制御するようにしたものである。
【００６１】同図は、インターライン転送方式のＣＣＤ
固体撮像素子に適用した場合である。なお、このＣＣＤ
固体撮像素子は飽和電荷を基板方向に、即ち縦方向に掃
き捨てる所謂縦型オーバーフロー構造となっている。
固体撮像素子に適用した場合である。なお、このＣＣＤ
固体撮像素子は飽和電荷を基板方向に、即ち縦方向に掃
き捨てる所謂縦型オーバーフロー構造となっている。
【００６２】このＣＣＤ固体撮像素子４１は、画素とな
る複数の受光部４２がマトリックス状に配列され、各受
光部列の一側にＣＣＤ構造の垂直転送レジスタ４３が設
けられた撮像領域４４と、各垂直転送レジスタ４３の終
段が接続されたＣＣＤ構造の水平転送レジスタ４５と、
水平転送レジスタ４５の出力側に接続された出力回路、
即ち電荷検出回路４６とを備えて成る。
る複数の受光部４２がマトリックス状に配列され、各受
光部列の一側にＣＣＤ構造の垂直転送レジスタ４３が設
けられた撮像領域４４と、各垂直転送レジスタ４３の終
段が接続されたＣＣＤ構造の水平転送レジスタ４５と、
水平転送レジスタ４５の出力側に接続された出力回路、
即ち電荷検出回路４６とを備えて成る。
【００６３】撮像領域４４では、図５に示すように、第
１導電型例えばｎ型のシリコン半導体基板４８上の第２
導電型即ちｐ型の第１のウエル領域４９内に、受光部４
２を構成するｎ型の不純物拡散領域５０と、垂直転送レ
ジスタ４３を構成するｎ型の転送チャネル領域５１と、
ｐ型のチャネル領域５２が形成され、上記ｎ型の不純物
拡散領域５０上にｐ型の正電荷蓄積領域５３が、ｎ型の
転送チャネル領域５１の直下に第２のｐ型ウエル領域５
４が夫々形成されている。
１導電型例えばｎ型のシリコン半導体基板４８上の第２
導電型即ちｐ型の第１のウエル領域４９内に、受光部４
２を構成するｎ型の不純物拡散領域５０と、垂直転送レ
ジスタ４３を構成するｎ型の転送チャネル領域５１と、
ｐ型のチャネル領域５２が形成され、上記ｎ型の不純物
拡散領域５０上にｐ型の正電荷蓄積領域５３が、ｎ型の
転送チャネル領域５１の直下に第２のｐ型ウエル領域５
４が夫々形成されている。
【００６４】ここでｎ型の不純物拡散領域５０とｐ型ウ
エル領域４９とのｐｎ接合によるフォトダイオードＰＤ
によって受光部（光電変換部）４２が構成される。垂直
転送レジスタ４３を構成する転送チャネル領域５１、チ
ャネルストップ領域５２及び読み出しゲート部４７上に
わたって、シリコン酸化膜（ＳｉＯ2 ）５６、シリコン
窒化膜（Ｓｉ3 Ｎ4 ）５７及びシリコン酸化膜（ＳｉＯ
2 ）５８が順次積層されてなる３層構造のゲート絶縁膜
５９が形成され、このゲート絶縁膜５９上に例えば１層
目及び２層目の多結晶シリコンからなる複数の転送電極
６１が転送方向に向って配列形成され、転送チャネル領
域５１、ゲート絶縁膜５９及び転送電極６１により垂直
転送レジスタ４３が構成される。
エル領域４９とのｐｎ接合によるフォトダイオードＰＤ
によって受光部（光電変換部）４２が構成される。垂直
転送レジスタ４３を構成する転送チャネル領域５１、チ
ャネルストップ領域５２及び読み出しゲート部４７上に
わたって、シリコン酸化膜（ＳｉＯ2 ）５６、シリコン
窒化膜（Ｓｉ3 Ｎ4 ）５７及びシリコン酸化膜（ＳｉＯ
2 ）５８が順次積層されてなる３層構造のゲート絶縁膜
５９が形成され、このゲート絶縁膜５９上に例えば１層
目及び２層目の多結晶シリコンからなる複数の転送電極
６１が転送方向に向って配列形成され、転送チャネル領
域５１、ゲート絶縁膜５９及び転送電極６１により垂直
転送レジスタ４３が構成される。
【００６５】垂直転送レジスタ４３は例えば４相の垂直
駆動パルスφＶ1 ，φＶ2 ，φＶ3及びφＶ4 にて駆動
される。
駆動パルスφＶ1 ，φＶ2 ，φＶ3及びφＶ4 にて駆動
される。
【００６６】一方、水平転送レジスタ４５は、図６に示
すように、ｎ型の転送チャネル領域５１上に、上記と同
様のシリコン酸化膜（ＳｉＯ2 ）５６、シリコン窒化膜
（Ｓｉ3 Ｎ4 ）５７及びシリコン酸化膜（ＳｉＯ2 ）５
８からなる３層構造のゲート絶縁膜５９を介して、１層
目の多結晶シリコン膜からなる第１の転送電極６５Ａと
２層目の多結晶シリコン膜からなる第２の転送電極６５
Ｂが転送方向に沿って交互に複数配列して構成される。
すように、ｎ型の転送チャネル領域５１上に、上記と同
様のシリコン酸化膜（ＳｉＯ2 ）５６、シリコン窒化膜
（Ｓｉ3 Ｎ4 ）５７及びシリコン酸化膜（ＳｉＯ2 ）５
８からなる３層構造のゲート絶縁膜５９を介して、１層
目の多結晶シリコン膜からなる第１の転送電極６５Ａと
２層目の多結晶シリコン膜からなる第２の転送電極６５
Ｂが転送方向に沿って交互に複数配列して構成される。
【００６７】この水平転送レジスタ４５では、互に接続
された隣り合う２つの転送電極６５Ａ及び６５Ｂを１組
として１つ置きの組の転送電極６５〔６５Ａ，６５Ｂ〕
と、他の１つ置きの組の転送電極６５〔６５Ａ，６５
Ｂ〕とに夫々２相の水平駆動パルスφＨ1 ，φＨ2 が印
加される。各第２の転送電極６５Ｂ下の転送チャネル領
域５１には、第２導電型即ちｐ型の半導体領域６６が例
えば不純物のイオン注入で形成され、これによって、第
１の転送電極６５Ａをストレージ電極とするストレージ
部と、第２の転送電極６５Ｂをトランスファ電極とする
トランスファ部を有する転送部が形成される。ゲート絶
縁膜５９においては、通常動作中に多結晶シリコン電極
からシリコン窒化膜５７への電荷の注入がシリコン酸化
膜５８によって阻止され、ポテンシャル変動が生じな
い。
された隣り合う２つの転送電極６５Ａ及び６５Ｂを１組
として１つ置きの組の転送電極６５〔６５Ａ，６５Ｂ〕
と、他の１つ置きの組の転送電極６５〔６５Ａ，６５
Ｂ〕とに夫々２相の水平駆動パルスφＨ1 ，φＨ2 が印
加される。各第２の転送電極６５Ｂ下の転送チャネル領
域５１には、第２導電型即ちｐ型の半導体領域６６が例
えば不純物のイオン注入で形成され、これによって、第
１の転送電極６５Ａをストレージ電極とするストレージ
部と、第２の転送電極６５Ｂをトランスファ電極とする
トランスファ部を有する転送部が形成される。ゲート絶
縁膜５９においては、通常動作中に多結晶シリコン電極
からシリコン窒化膜５７への電荷の注入がシリコン酸化
膜５８によって阻止され、ポテンシャル変動が生じな
い。
【００６８】水平転送レジスタ４５の最終段の転送部の
後にはゲート絶縁膜５９を介して例えば２層目の多結晶
シリコン膜からなるゲート電極６７を形成してなる水平
出力ゲート部ＨＯＧが形成される。水平出力ゲート部Ｈ
ＯＧには固定の出力ゲート電圧、例えばグランド電位
（ＧＮＤ）が印加される。この水平出力ゲート部ＨＯＧ
の後段には、電荷検出装置８０が形成される。この電荷
検出装置８０は、水平出力ゲート部ＨＯＧに隣接して信
号電荷を蓄積するｎ型半導体領域からなるフローティン
グディフージョン領域ＦＤと、さらにこのフローティン
グディフージョン領域ＦＤに隣接してフローティングデ
ィフージョン領域ＦＤの蓄積信号電荷をリセットするた
めのリセットゲート部８２とリセットドレイン領域８１
と、フローティングディフージョン領域ＦＤに接続され
てこのフローティングディフージョン領域ＦＤに蓄積さ
れた信号電荷を検出する出力回路（検出回路）４６とを
有して構成される。ｔ2 は出力端子である。リセットド
レイン領域８１はｎ型半導体層で形成され、之にリセッ
ト電圧ＶRD（例えば電源電圧ＶDD）が印加される。リセ
ットゲート部８２にはリセットパルスφRGが印加され
る。
後にはゲート絶縁膜５９を介して例えば２層目の多結晶
シリコン膜からなるゲート電極６７を形成してなる水平
出力ゲート部ＨＯＧが形成される。水平出力ゲート部Ｈ
ＯＧには固定の出力ゲート電圧、例えばグランド電位
（ＧＮＤ）が印加される。この水平出力ゲート部ＨＯＧ
の後段には、電荷検出装置８０が形成される。この電荷
検出装置８０は、水平出力ゲート部ＨＯＧに隣接して信
号電荷を蓄積するｎ型半導体領域からなるフローティン
グディフージョン領域ＦＤと、さらにこのフローティン
グディフージョン領域ＦＤに隣接してフローティングデ
ィフージョン領域ＦＤの蓄積信号電荷をリセットするた
めのリセットゲート部８２とリセットドレイン領域８１
と、フローティングディフージョン領域ＦＤに接続され
てこのフローティングディフージョン領域ＦＤに蓄積さ
れた信号電荷を検出する出力回路（検出回路）４６とを
有して構成される。ｔ2 は出力端子である。リセットド
レイン領域８１はｎ型半導体層で形成され、之にリセッ
ト電圧ＶRD（例えば電源電圧ＶDD）が印加される。リセ
ットゲート部８２にはリセットパルスφRGが印加され
る。
【００６９】しかして、本例においては、特に、リセッ
トゲート部８２を、ｐ型ウエル４９上に垂直、水平転送
レジスタ４３，４５のゲート絶縁膜５９と同時に形成し
たシリコン酸化膜（ＳｉＯ2 ）５６、シリコン窒化膜
（Ｓｉ3 Ｎ4 ）５７及びシリコン酸化膜（ＳｉＯ2 ）５
８を順次積層してなる３層構造のゲート絶縁膜８４を介
して、例えば多結晶シリコン膜によるゲート電極８５を
形成して構成する。即ち、このリセットゲート部８２で
は、上述したＭＯＮＯＳ構造のＭＩＳ素子として構成さ
れる。ここでは、このリセットゲート部とフローティン
グディフージョン領域及びリセットドレイン領域とによ
ってＭＯＮＯＳ構造のＭＩＳ素子即ちＭＩＳＦＥＴが構
成される。
トゲート部８２を、ｐ型ウエル４９上に垂直、水平転送
レジスタ４３，４５のゲート絶縁膜５９と同時に形成し
たシリコン酸化膜（ＳｉＯ2 ）５６、シリコン窒化膜
（Ｓｉ3 Ｎ4 ）５７及びシリコン酸化膜（ＳｉＯ2 ）５
８を順次積層してなる３層構造のゲート絶縁膜８４を介
して、例えば多結晶シリコン膜によるゲート電極８５を
形成して構成する。即ち、このリセットゲート部８２で
は、上述したＭＯＮＯＳ構造のＭＩＳ素子として構成さ
れる。ここでは、このリセットゲート部とフローティン
グディフージョン領域及びリセットドレイン領域とによ
ってＭＯＮＯＳ構造のＭＩＳ素子即ちＭＩＳＦＥＴが構
成される。
【００７０】このＣＣＤ固体撮像素子４１では、各受光
部４２において受光量に応じて光電変換された信号電荷
が垂直転送レジスタ４３に読み出され、垂直転送レジス
タ４３内を転送して水平転送レジスタ４５に転送され
る。水平転送レジスタ４５に転送された信号電荷は、１
画素分毎、フローティングディフージョン領域ＦＤに転
送され、出力回路４６を通じて電荷電圧変換されて端子
ｔ2 よりＣＣＤ出力として読み出される。
部４２において受光量に応じて光電変換された信号電荷
が垂直転送レジスタ４３に読み出され、垂直転送レジス
タ４３内を転送して水平転送レジスタ４５に転送され
る。水平転送レジスタ４５に転送された信号電荷は、１
画素分毎、フローティングディフージョン領域ＦＤに転
送され、出力回路４６を通じて電荷電圧変換されて端子
ｔ2 よりＣＣＤ出力として読み出される。
【００７１】１画素の信号電荷が読み出された後、リセ
ットゲート部８２にリセットパルスφRGが印加されるこ
とにより、フローティングディフージョン領域ＦＤの信
号電荷がリセットゲート部８２を通じてリセットドレイ
ン領域８１に掃き捨てられ、フローティングディフージ
ョン領域ＦＤのポテンシャルがリセットドレイン領域８
１の電位にリセットされる。
ットゲート部８２にリセットパルスφRGが印加されるこ
とにより、フローティングディフージョン領域ＦＤの信
号電荷がリセットゲート部８２を通じてリセットドレイ
ン領域８１に掃き捨てられ、フローティングディフージ
ョン領域ＦＤのポテンシャルがリセットドレイン領域８
１の電位にリセットされる。
【００７２】しかして、本実施例のＣＣＤ固体撮像素子
４１において、図７の調整前のポテンシャル分布８９で
示すように、製造ばらつきによってリセットゲート部８
２下のポテンシャルφm が深くなった場合には、次のよ
うにしてポテンシャル調整を行う。
４１において、図７の調整前のポテンシャル分布８９で
示すように、製造ばらつきによってリセットゲート部８
２下のポテンシャルφm が深くなった場合には、次のよ
うにしてポテンシャル調整を行う。
【００７３】即ち、リセットゲート部８２下のポテンシ
ャルφm （＝φm1）を検出し、このポテンシャルφm1を
基準値φm2（即ち設定すべきポテンシャルの値）と比較
する。
ャルφm （＝φm1）を検出し、このポテンシャルφm1を
基準値φm2（即ち設定すべきポテンシャルの値）と比較
する。
【００７４】そして、基準値φm2とのずれを補う量の電
荷をゲート絶縁膜８４のシリコン窒化膜５７に注入す
る。即ち、リセットドレイン領域８１のリセット電圧Ｖ
RDを０Ｖとし、リセットゲート部８２のゲート電極８５
に、ずれ量に応じて設定された所要の＋（正）の高電圧
ＶRDを所要時間印加し、ゲート絶縁膜８４のシリコン窒
化膜５７に基準値φm2とのずれを補う量のエレクトロン
を注入し、蓄積する。
荷をゲート絶縁膜８４のシリコン窒化膜５７に注入す
る。即ち、リセットドレイン領域８１のリセット電圧Ｖ
RDを０Ｖとし、リセットゲート部８２のゲート電極８５
に、ずれ量に応じて設定された所要の＋（正）の高電圧
ＶRDを所要時間印加し、ゲート絶縁膜８４のシリコン窒
化膜５７に基準値φm2とのずれを補う量のエレクトロン
を注入し、蓄積する。
【００７５】実際は、画像出力の波形を観察しながら、
適正な波形になるまで電荷量を注入する。
適正な波形になるまで電荷量を注入する。
【００７６】このシリコン窒化膜５７に蓄積されたエレ
クトロンにより、リセットゲート部８２下のポテンシャ
ルを、製造直後（調整前）のポテンシャルφm1より調整
後のポテンシャル分布９０で示すように、エンハンスメ
ントの方向、従って浅くなる方向に動かすことができ、
正常なポテンシャルφm2に調整することができる。
クトロンにより、リセットゲート部８２下のポテンシャ
ルを、製造直後（調整前）のポテンシャルφm1より調整
後のポテンシャル分布９０で示すように、エンハンスメ
ントの方向、従って浅くなる方向に動かすことができ、
正常なポテンシャルφm2に調整することができる。
【００７７】ここで、リセットドレインの端子及びリセ
ットゲート部の端子は外部に導出されている端子である
ため、静電気で、上述のようなポテンシャル変動が発生
することは避けねばならない。通常、これらの外部端子
には、高電圧が印加されないように保護素子（例えばダ
イオード、トランジスタ等）が付加されている。この保
護素子が付加された状態ではポテンシャル調整はできな
い。
ットゲート部の端子は外部に導出されている端子である
ため、静電気で、上述のようなポテンシャル変動が発生
することは避けねばならない。通常、これらの外部端子
には、高電圧が印加されないように保護素子（例えばダ
イオード、トランジスタ等）が付加されている。この保
護素子が付加された状態ではポテンシャル調整はできな
い。
【００７８】そこで、ポテンシャル調整する時のみ、保
護素子を切り離したり、その耐圧を高くして保護素子の
動作を止め、ポテンシャル調整を可能とさせる。ポテン
シャル調整後は、再び保護素子を接続する等して保護素
子を動作させ、以後、調整値がずれないようにする。
護素子を切り離したり、その耐圧を高くして保護素子の
動作を止め、ポテンシャル調整を可能とさせる。ポテン
シャル調整後は、再び保護素子を接続する等して保護素
子を動作させ、以後、調整値がずれないようにする。
【００７９】具体例として、図７に示すように、同一半
導体ウエハ上に、撮像素子本体と共に、例えば１対の直
列接続されたダイオードＰＤからなり、１端を電源電圧
ＶDDに接続し、他端を接地し、両ダイオードＰＤの接続
中点を外部導出端子８７に接続されるようにした保護素
子８６を形成し、ウエハ状態では、リセットゲート部８
２のゲート電極８５に接続されている外部導出端子８７
と保護素子８６とを切り離した状態にして置く。ウエハ
状態での検査時にリセットゲート部８２下のポテンシャ
ルφm を調整し、組立て時に、外部導出端子８７と保護
素子８６とをワイヤボンディング８８で接続する。これ
により出荷後に、外部導出端子８５に静電気が印加され
ても、保護素子８６によってリセットゲート部８２に静
電気が印加されることはなく、出荷後の故障が防止でき
る。
導体ウエハ上に、撮像素子本体と共に、例えば１対の直
列接続されたダイオードＰＤからなり、１端を電源電圧
ＶDDに接続し、他端を接地し、両ダイオードＰＤの接続
中点を外部導出端子８７に接続されるようにした保護素
子８６を形成し、ウエハ状態では、リセットゲート部８
２のゲート電極８５に接続されている外部導出端子８７
と保護素子８６とを切り離した状態にして置く。ウエハ
状態での検査時にリセットゲート部８２下のポテンシャ
ルφm を調整し、組立て時に、外部導出端子８７と保護
素子８６とをワイヤボンディング８８で接続する。これ
により出荷後に、外部導出端子８５に静電気が印加され
ても、保護素子８６によってリセットゲート部８２に静
電気が印加されることはなく、出荷後の故障が防止でき
る。
【００８０】図４〜図７に示すＣＣＤ固体撮像素子４１
によれば、シリコン酸化膜５６、シリコン窒化膜５７及
びシリコン酸化膜５８の３層からなるゲート絶縁膜８４
を有したいわゆるＭＯＮＯＳ構造のリセットゲート部８
２を構成し、そのゲート絶縁膜８４のシリコン窒化膜５
７中へアナログ的に所望量の電荷を注入し蓄積すること
により、リセットゲート部８２下のポテンシャルφm を
アナログ的に調整することができる。従って、従来のＣ
ＣＤ固体撮像素子完成後に、外部回路等でポテンシャル
調整するのに比べて完成後のポテンシャルの無調整化が
可能となり、且つ低消費電力化のためのリセットパルス
φRGの低振幅化を図ることができる。
によれば、シリコン酸化膜５６、シリコン窒化膜５７及
びシリコン酸化膜５８の３層からなるゲート絶縁膜８４
を有したいわゆるＭＯＮＯＳ構造のリセットゲート部８
２を構成し、そのゲート絶縁膜８４のシリコン窒化膜５
７中へアナログ的に所望量の電荷を注入し蓄積すること
により、リセットゲート部８２下のポテンシャルφm を
アナログ的に調整することができる。従って、従来のＣ
ＣＤ固体撮像素子完成後に、外部回路等でポテンシャル
調整するのに比べて完成後のポテンシャルの無調整化が
可能となり、且つ低消費電力化のためのリセットパルス
φRGの低振幅化を図ることができる。
【００８１】一方、ＣＣＤ固体撮像素子において、基板
電圧Ｖsub の設定は、基板構造がｐｎ接合を有してお
り、ＭＩＳトランジスタ構造でないため、上述したリセ
ットゲート部８２の様な直接的な調整方法は採れない。
電圧Ｖsub の設定は、基板構造がｐｎ接合を有してお
り、ＭＩＳトランジスタ構造でないため、上述したリセ
ットゲート部８２の様な直接的な調整方法は採れない。
【００８２】かかる場合には、調整回路即ち調整用のバ
イアス回路を別途付加し、このバイアス回路に上述した
ＭＯＮＯＳ構造のＭＩＳ素子を用い、該ＭＩＳ素子のチ
ャネルポテンシャル調整によってバイアス回路からの出
力バイアス値を調整し、この出力バイアスをＣＣＤ固体
撮像素子の基板４８に印加すればよい。
イアス回路を別途付加し、このバイアス回路に上述した
ＭＯＮＯＳ構造のＭＩＳ素子を用い、該ＭＩＳ素子のチ
ャネルポテンシャル調整によってバイアス回路からの出
力バイアス値を調整し、この出力バイアスをＣＣＤ固体
撮像素子の基板４８に印加すればよい。
【００８３】また、上例ではリセットゲート部８２下の
ポテンシャルφm を直接的に調整するようにしたが、間
接的に調整することもできる。ポテンシャルφm のばら
つきは、ゲート電極８５にかけるＤＣバイアスＶRGのば
らつきと同じに考えることができるから、リセットゲー
ト部８２のゲート電極８５にかけるＤＣバイアスＶRGを
上記のバイアス回路によって制御すればよいことにな
る。
ポテンシャルφm を直接的に調整するようにしたが、間
接的に調整することもできる。ポテンシャルφm のばら
つきは、ゲート電極８５にかけるＤＣバイアスＶRGのば
らつきと同じに考えることができるから、リセットゲー
ト部８２のゲート電極８５にかけるＤＣバイアスＶRGを
上記のバイアス回路によって制御すればよいことにな
る。
【００８４】図８Ａは、かかるバイアス回路の一例を示
す。このバイアス回路９１は、駆動用ＭＩＳトランジス
タ９２と負荷抵抗９３とからなるソースフォロワ回路で
構成される。この駆動用ＭＩＳトランジスタ９２とし
て、図１に示すＭＯＮＯＳ構造のＭＩＳＦＥＴ例えばｎ
チャネルＭＩＳＦＥＴ２１Ｎを用いる。
す。このバイアス回路９１は、駆動用ＭＩＳトランジス
タ９２と負荷抵抗９３とからなるソースフォロワ回路で
構成される。この駆動用ＭＩＳトランジスタ９２とし
て、図１に示すＭＯＮＯＳ構造のＭＩＳＦＥＴ例えばｎ
チャネルＭＩＳＦＥＴ２１Ｎを用いる。
【００８５】駆動用ＭＩＳトランジスタ９２のドレイン
は電源電圧ＶDDが印加される電源端子９６に接続され、
負荷抵抗９３の他端はグランド（ＧＮＤ）に接続され、
ソース側より出力端子ｔ3 が導出される。そして、特定
ゲートバイアスが印加されるように、駆動用ＭＩＳトラ
ンジスタ９２のゲートが抵抗Ｒ1 を介してドレイン（電
源）に接続される。
は電源電圧ＶDDが印加される電源端子９６に接続され、
負荷抵抗９３の他端はグランド（ＧＮＤ）に接続され、
ソース側より出力端子ｔ3 が導出される。そして、特定
ゲートバイアスが印加されるように、駆動用ＭＩＳトラ
ンジスタ９２のゲートが抵抗Ｒ1 を介してドレイン（電
源）に接続される。
【００８６】また、図８Ｂのバイアス回路９１′の例で
は、特定ゲートバイアスが印加されるように、駆動用Ｍ
ＩＳＦＥＴトランジスタ９２′のゲートが抵抗Ｒ1 ′を
介してグランド（ＧＮＤ）に接続される。図８Ａと図８
Ｂは抵抗Ｒ1 ，Ｒ1 ′の接続が異なる以外は、同じ構成
である。従って、図８Ｂでは図８Ａに対応する部分に、
同一符号にダッシュを付して重複説明を省略する。
は、特定ゲートバイアスが印加されるように、駆動用Ｍ
ＩＳＦＥＴトランジスタ９２′のゲートが抵抗Ｒ1 ′を
介してグランド（ＧＮＤ）に接続される。図８Ａと図８
Ｂは抵抗Ｒ1 ，Ｒ1 ′の接続が異なる以外は、同じ構成
である。従って、図８Ｂでは図８Ａに対応する部分に、
同一符号にダッシュを付して重複説明を省略する。
【００８７】通常、オンチップ回路では、ゲートを抵抗
を介さずに直接電源やＧＮＤに接続すればよいが、高電
圧を印加するときには、後述するようにドレインを０Ｖ
とし、ゲート端子９５に高電圧を印加するため、この高
電圧を印加しても、ＭＩＳトランジスタ９２が破壊しな
いような抵抗Ｒ1 が必要となる。この抵抗Ｒ1 は、高電
圧に耐えられればよく、多結晶シリコンによる抵抗、拡
散抵抗、ＭＩＳ抵抗等を用いることができる。
を介さずに直接電源やＧＮＤに接続すればよいが、高電
圧を印加するときには、後述するようにドレインを０Ｖ
とし、ゲート端子９５に高電圧を印加するため、この高
電圧を印加しても、ＭＩＳトランジスタ９２が破壊しな
いような抵抗Ｒ1 が必要となる。この抵抗Ｒ1 は、高電
圧に耐えられればよく、多結晶シリコンによる抵抗、拡
散抵抗、ＭＩＳ抵抗等を用いることができる。
【００８８】かかるバイアス回路９１においては、駆動
用ＭＩＳトランジスタ９２の初期出力（ポテンシャル）
をゲート電圧ＶG ≒ソース電圧ＶS となる程度に設定し
て置き（即ちしきい値電圧Ｖthが０Ｖ）、またバイアス
回路９１′においては、駆動用ＭＩＳトランジスタ９
２′の初期出力をゲート電圧ＶG ＝０Ｖ時に電源電圧
（ＶDD）となる程度に設定しておき（Ｖth≒−ＶDD）、
ＶDD＝Ｖsub （又はＶRG）＝０Ｖ（即ち電源端子９６，
９６′及び出力端子ｔ3 ，ｔ3 ′を０Ｖ）とし、ゲート
端子９５，９５′に高電圧を印加し、駆動用ＭＩＳトラ
ンジスタ９２，９２′のゲート絶縁膜のシリコン窒化膜
２７に電荷を注入し、ゲート下を所望のポテンシャルに
調整する。
用ＭＩＳトランジスタ９２の初期出力（ポテンシャル）
をゲート電圧ＶG ≒ソース電圧ＶS となる程度に設定し
て置き（即ちしきい値電圧Ｖthが０Ｖ）、またバイアス
回路９１′においては、駆動用ＭＩＳトランジスタ９
２′の初期出力をゲート電圧ＶG ＝０Ｖ時に電源電圧
（ＶDD）となる程度に設定しておき（Ｖth≒−ＶDD）、
ＶDD＝Ｖsub （又はＶRG）＝０Ｖ（即ち電源端子９６，
９６′及び出力端子ｔ3 ，ｔ3 ′を０Ｖ）とし、ゲート
端子９５，９５′に高電圧を印加し、駆動用ＭＩＳトラ
ンジスタ９２，９２′のゲート絶縁膜のシリコン窒化膜
２７に電荷を注入し、ゲート下を所望のポテンシャルに
調整する。
【００８９】このバイアス回路９１′の出力端子ｔ3 ′
に与えられる出力バイアス電圧を、ＣＣＤ固体撮像素子
の基板電圧Ｖsub として基板に印加するようになす。
に与えられる出力バイアス電圧を、ＣＣＤ固体撮像素子
の基板電圧Ｖsub として基板に印加するようになす。
【００９０】この結果、例えば基板電圧Ｖsub の値とし
ては、電源電圧ＶDDから０Ｖの電圧まで可変可能にな
る。即ち、駆動用ＭＩＳトランジスタ９２′がＶth＝−
ＶDDのディプレッションでいる状態であれば、出力は電
源電圧ＶDDとなり、次いで、エンハンスメント方向にポ
テンシャル調整して行くに従い出力は下がり、完全に駆
動用ＭＩＳトランジスタ９２′がオフすれば出力は０Ｖ
付近となり、ＶDD〜０Ｖ付近の範囲で可変できる。
ては、電源電圧ＶDDから０Ｖの電圧まで可変可能にな
る。即ち、駆動用ＭＩＳトランジスタ９２′がＶth＝−
ＶDDのディプレッションでいる状態であれば、出力は電
源電圧ＶDDとなり、次いで、エンハンスメント方向にポ
テンシャル調整して行くに従い出力は下がり、完全に駆
動用ＭＩＳトランジスタ９２′がオフすれば出力は０Ｖ
付近となり、ＶDD〜０Ｖ付近の範囲で可変できる。
【００９１】また、バイアス回路９１の出力端子ｔ3 に
与えられる出力バイアス電圧を、ＣＣＤ固体撮像素子の
リセットゲート部のＤＣバイアスＶRGとしてリセットゲ
ート電極に印加するようになす。この結果、例えばリセ
ットゲート部のＤＣバイアスＶRGの値としては、電源電
圧ＶDDから０Ｖの電圧まで可変可能になる。即ち、駆動
用ＭＩＳトランジスタ９２がディプレッションでオンし
ている状態であれば、出力は電源電圧ＶDDとなり、次い
で、エンハンスメント方向にポテンシャル調整して行く
に従い出力は下がり、完全に駆動用ＭＩＳトランジスタ
９２がオフすれば、出力は０Ｖとなり、Ｖ DD〜０Ｖの範
囲で可変できる。
与えられる出力バイアス電圧を、ＣＣＤ固体撮像素子の
リセットゲート部のＤＣバイアスＶRGとしてリセットゲ
ート電極に印加するようになす。この結果、例えばリセ
ットゲート部のＤＣバイアスＶRGの値としては、電源電
圧ＶDDから０Ｖの電圧まで可変可能になる。即ち、駆動
用ＭＩＳトランジスタ９２がディプレッションでオンし
ている状態であれば、出力は電源電圧ＶDDとなり、次い
で、エンハンスメント方向にポテンシャル調整して行く
に従い出力は下がり、完全に駆動用ＭＩＳトランジスタ
９２がオフすれば、出力は０Ｖとなり、Ｖ DD〜０Ｖの範
囲で可変できる。
【００９２】なお、ソースフォロワ回路を構成する負荷
９３，９３′としては、抵抗以外にも、例えば定電流源
９７，９７′を用いても良い。定電流源の方が、より入
出力特性のリニアリティが良くなる。
９３，９３′としては、抵抗以外にも、例えば定電流源
９７，９７′を用いても良い。定電流源の方が、より入
出力特性のリニアリティが良くなる。
【００９３】このような調整回路即ちバイアス回路９
１，９１′をＣＣＤ固体撮像素子のチップに内蔵する
と、ポテンシャル調整すべき駆動用ＭＩＳトランジスタ
９２のゲート端子９５，９５′を外部に導出する必要が
ないため、ウエハ検査時に駆動用ＭＩＳトランジスタ９
２，９２′のゲート下のポテンシャルを調整すれば、組
立時あるいは組立後に保護素子をゲート端子９５，９
６′に付加する必要がなくなる。但し電源端子９６，９
６′には保護素子が必要となる。
１，９１′をＣＣＤ固体撮像素子のチップに内蔵する
と、ポテンシャル調整すべき駆動用ＭＩＳトランジスタ
９２のゲート端子９５，９５′を外部に導出する必要が
ないため、ウエハ検査時に駆動用ＭＩＳトランジスタ９
２，９２′のゲート下のポテンシャルを調整すれば、組
立時あるいは組立後に保護素子をゲート端子９５，９
６′に付加する必要がなくなる。但し電源端子９６，９
６′には保護素子が必要となる。
【００９４】バイアス回路９１′では、入力ゲートが接
地されるため、電源電圧が変動しても、出力が変動しに
くく、Ｖsub のバイアス回路に適する。
地されるため、電源電圧が変動しても、出力が変動しに
くく、Ｖsub のバイアス回路に適する。
【００９５】上述のバイアス回路９１においては、電源
電圧ＶDDが変動すれば出力バイアスもほぼ同様に変動す
る。基板電位Ｖsub の供給に、このバイアス回路９１を
利用した場合、電源電圧ＶDDが変動したときには、基板
電圧Ｖsub が変動し、これによってオーバーフローばり
あの高さが変動し受光部での取り扱い電荷量が大きく変
化する懼れがある。
電圧ＶDDが変動すれば出力バイアスもほぼ同様に変動す
る。基板電位Ｖsub の供給に、このバイアス回路９１を
利用した場合、電源電圧ＶDDが変動したときには、基板
電圧Ｖsub が変動し、これによってオーバーフローばり
あの高さが変動し受光部での取り扱い電荷量が大きく変
化する懼れがある。
【００９６】之に対し、リセットゲート部８２のＤＣバ
イアスＶRGの調整に、このバイアス回路９１を利用した
場合には、リセットドレイン電圧ＶRDとなる電源電圧Ｖ
DDが変動したときに、バイアス回路９１の駆動用ＭＩＳ
トランジスタ９２のゲート電圧ＶG も変動し、ＶDDの変
動と同じ変化量で出力バイアス値、従ってリセットゲー
トのＤＣバイアス値が変動することになり、逆に利点と
なる。即ち、電源追従性が良くなり、リセットゲート部
にポテンシャル調整用のＤＣバイアスを与えるためのバ
イアス回路としては、このソースフォロワ方式のバイア
ス回路９１は最適となる。
イアスＶRGの調整に、このバイアス回路９１を利用した
場合には、リセットドレイン電圧ＶRDとなる電源電圧Ｖ
DDが変動したときに、バイアス回路９１の駆動用ＭＩＳ
トランジスタ９２のゲート電圧ＶG も変動し、ＶDDの変
動と同じ変化量で出力バイアス値、従ってリセットゲー
トのＤＣバイアス値が変動することになり、逆に利点と
なる。即ち、電源追従性が良くなり、リセットゲート部
にポテンシャル調整用のＤＣバイアスを与えるためのバ
イアス回路としては、このソースフォロワ方式のバイア
ス回路９１は最適となる。
【００９７】図９は、上記バイアス回路９１をＣＣＤ固
体撮像素子のリセットゲート部８２のポテンシャル調整
（即ちＤＣバイアス調整）に適用した実施例である。な
お、同図において、図４〜図６に対応する部分に同一符
号を付して重複説明を省略する。
体撮像素子のリセットゲート部８２のポテンシャル調整
（即ちＤＣバイアス調整）に適用した実施例である。な
お、同図において、図４〜図６に対応する部分に同一符
号を付して重複説明を省略する。
【００９８】本例のＣＣＤ固体撮像素子１０１では、図
９に示すように、ＣＣＤ固体撮像素子を構成するチップ
９７に上記ソースフォロワ方式のバイアス回路９１を内
蔵し、その駆動用ＭＩＳトランジスタ９２のドレイン側
をリセットドレイン領域８１に接続された電源端子９６
に接続する。この電源端子９６を通じてリセットドレイ
ン領域８１にはリセットドレイン電圧ＶRDとなる電源電
圧ＶDDが印加される。
９に示すように、ＣＣＤ固体撮像素子を構成するチップ
９７に上記ソースフォロワ方式のバイアス回路９１を内
蔵し、その駆動用ＭＩＳトランジスタ９２のドレイン側
をリセットドレイン領域８１に接続された電源端子９６
に接続する。この電源端子９６を通じてリセットドレイ
ン領域８１にはリセットドレイン電圧ＶRDとなる電源電
圧ＶDDが印加される。
【００９９】また、駆動用ＭＩＳトランジスタ９２のソ
ース側が、リセットゲート部８２のゲート電極８５に接
続されると共に、チップ９７外の外部容量９９を介して
リセットパルス発生手段１００に接続される。９８は外
部端子である。なお、リセットゲート部８２では、その
ゲート絶縁膜としては、ここに電荷を注入する必要はな
いので特別の構成とする必要はなく、上記３層構造、或
は他の構成のゲート絶縁膜とすることができる。
ース側が、リセットゲート部８２のゲート電極８５に接
続されると共に、チップ９７外の外部容量９９を介して
リセットパルス発生手段１００に接続される。９８は外
部端子である。なお、リセットゲート部８２では、その
ゲート絶縁膜としては、ここに電荷を注入する必要はな
いので特別の構成とする必要はなく、上記３層構造、或
は他の構成のゲート絶縁膜とすることができる。
【０１００】この図９の実施例においては、ウエハ検査
時にリセットゲート部８２下のポテンシャルφm を測定
し、基準値φm2よりずれていれば、バイアス回路９１に
おける駆動用ＭＩＳトランジスタ９２のゲート絶縁膜に
そのずれを補う量の電荷を上述の方法で注入し、駆動用
ＭＩＳトランジスタのチャネルポテンシャルを調整する
ことによって、バイアス回路９１から所望の値の出力バ
イアス電圧が得られ、リセットゲート部にＤＣバイアス
ＶRGとして印加される。これによってリセットゲート部
８２下のポテンシャルφm が調整される。
時にリセットゲート部８２下のポテンシャルφm を測定
し、基準値φm2よりずれていれば、バイアス回路９１に
おける駆動用ＭＩＳトランジスタ９２のゲート絶縁膜に
そのずれを補う量の電荷を上述の方法で注入し、駆動用
ＭＩＳトランジスタのチャネルポテンシャルを調整する
ことによって、バイアス回路９１から所望の値の出力バ
イアス電圧が得られ、リセットゲート部にＤＣバイアス
ＶRGとして印加される。これによってリセットゲート部
８２下のポテンシャルφm が調整される。
【０１０１】リセットゲート電極８５には、このＤＣバ
イアスＶRGにリセットパルス発生手段１００からのリセ
ットパルスの高周波成分が重量されたリセットパルスφ
RGが印加される。ポテンシャルφm の調整後は、駆動用
ＭＩＳトランジスタ９２がエンハンスメントになるた
め、負荷電流ｉを極小にした場合、端子ｔ3 からバイア
ス回路９１を見て、等価的にツェナーダイオードＺＤを
使ったロークランプ回路９８となる（図１０参照）。図
１１は、この等価回路のＶ−Ｉ特性図である。もし、駆
動用ＭＩＳトランジスタ９２がディプレッションだと、
ダイオードにならず抵抗特性をもつため、平均値クラン
プ回路となってしまい、リセットパルスの振幅やデュー
ティー比の変動によって、リセットゲート電圧が変動し
てしまい、フローティングディフージョンＦＤの飽和信
号量不足や、リセット不良を発生する。しかし、ローク
ランプ回路９８であれば、パルス振幅、デューティー比
の変動があっても、リセットゲートパルスのローレベル
の電圧は一定となり、飽和信号量不足を生ずることがな
い。
イアスＶRGにリセットパルス発生手段１００からのリセ
ットパルスの高周波成分が重量されたリセットパルスφ
RGが印加される。ポテンシャルφm の調整後は、駆動用
ＭＩＳトランジスタ９２がエンハンスメントになるた
め、負荷電流ｉを極小にした場合、端子ｔ3 からバイア
ス回路９１を見て、等価的にツェナーダイオードＺＤを
使ったロークランプ回路９８となる（図１０参照）。図
１１は、この等価回路のＶ−Ｉ特性図である。もし、駆
動用ＭＩＳトランジスタ９２がディプレッションだと、
ダイオードにならず抵抗特性をもつため、平均値クラン
プ回路となってしまい、リセットパルスの振幅やデュー
ティー比の変動によって、リセットゲート電圧が変動し
てしまい、フローティングディフージョンＦＤの飽和信
号量不足や、リセット不良を発生する。しかし、ローク
ランプ回路９８であれば、パルス振幅、デューティー比
の変動があっても、リセットゲートパルスのローレベル
の電圧は一定となり、飽和信号量不足を生ずることがな
い。
【０１０２】従って、このＣＣＤ固体撮像素子１０１に
よれば、電源電圧ＶDDが変動すれば、これと同じ変化量
でリセットゲート部８２のポテンシャルも変動するの
で、電源電圧ＶDDの変動によってリセットゲート部８２
下のポテンシャルとリセットドレイン領域８１との間の
ポテンシャル差は変動することがない。
よれば、電源電圧ＶDDが変動すれば、これと同じ変化量
でリセットゲート部８２のポテンシャルも変動するの
で、電源電圧ＶDDの変動によってリセットゲート部８２
下のポテンシャルとリセットドレイン領域８１との間の
ポテンシャル差は変動することがない。
【０１０３】上例のバイアス回路９１では、ポテンシャ
ルのシフト量が大きい場合、ＶG ≫ＶS となり、ゲート
・ソース間電位差が大きくなり、実動作状態での耐圧が
問題となってくる。また、バイアス回路９１′では、初
期でＶG ≪ＶD となり、ゲート−ドレイン間電位差が大
きく、同様に耐圧が問題となってくる。例えば基板電圧
Ｖsub のばらつきは大きく、数Ｖのばらつきがあり調整
範囲としては１０Ｖ近い値となる。
ルのシフト量が大きい場合、ＶG ≫ＶS となり、ゲート
・ソース間電位差が大きくなり、実動作状態での耐圧が
問題となってくる。また、バイアス回路９１′では、初
期でＶG ≪ＶD となり、ゲート−ドレイン間電位差が大
きく、同様に耐圧が問題となってくる。例えば基板電圧
Ｖsub のばらつきは大きく、数Ｖのばらつきがあり調整
範囲としては１０Ｖ近い値となる。
【０１０４】この解決策の一例を図１２に示す。本例に
係るバイアス回路１０２は、上述したＭＯＮＯＳ構造の
駆動用ＭＩＳトランジスタ９２を直列に多数接続し（本
例では３段）、最終段の駆動用ＭＩＳトランジスタのソ
ース側に負荷抵抗９３を接続してソースフォロワ方式に
構成するｔ3 は出力端子である。各段の駆動用ＭＩＳト
ランジスタ９２のゲート・ドレイン間には抵抗Ｒ1 が接
続され、各ゲート端子９５〔９５Ａ，９５Ｂ，９５Ｃ〕
が設けられる。
係るバイアス回路１０２は、上述したＭＯＮＯＳ構造の
駆動用ＭＩＳトランジスタ９２を直列に多数接続し（本
例では３段）、最終段の駆動用ＭＩＳトランジスタのソ
ース側に負荷抵抗９３を接続してソースフォロワ方式に
構成するｔ3 は出力端子である。各段の駆動用ＭＩＳト
ランジスタ９２のゲート・ドレイン間には抵抗Ｒ1 が接
続され、各ゲート端子９５〔９５Ａ，９５Ｂ，９５Ｃ〕
が設けられる。
【０１０５】調整時には、各段の駆動用ＭＩＳトランジ
スタ９２のドレイン側とＶDDと端子ｔ3 を破線で示すよ
うに接地して、各ゲート端子９５〔９５Ａ，９５Ｂ，９
５Ｃ〕に所望の高電圧を印加して、夫々の駆動用ＭＩＳ
トランジスタ９２のチャネルポテンシャルを調整する。
スタ９２のドレイン側とＶDDと端子ｔ3 を破線で示すよ
うに接地して、各ゲート端子９５〔９５Ａ，９５Ｂ，９
５Ｃ〕に所望の高電圧を印加して、夫々の駆動用ＭＩＳ
トランジスタ９２のチャネルポテンシャルを調整する。
【０１０６】かかる構成のバイアス回路１０２によれ
ば、１段当りの駆動用ＭＩＳトランジスタ９２のポテン
シャルシフト量を減らし、即ち調整範囲を小さくし、合
計のポテンシャルシフト量従って調整範囲を大きくする
ことができると同時に、実動作状態での駆動用ＭＩＳト
ランジスタ９２のゲート・ソース及びドレイン間の耐圧
劣下を回避することができる。
ば、１段当りの駆動用ＭＩＳトランジスタ９２のポテン
シャルシフト量を減らし、即ち調整範囲を小さくし、合
計のポテンシャルシフト量従って調整範囲を大きくする
ことができると同時に、実動作状態での駆動用ＭＩＳト
ランジスタ９２のゲート・ソース及びドレイン間の耐圧
劣下を回避することができる。
【０１０７】即ち、総ての駆動用ＭＩＳトランジスタが
ディプレッションでオンしている状態であれば、出力端
子ｔ3 からの初めの出力は電源電圧ＶDDとなり、之より
エンハンスメント方向（ポテンシャルが浅くなる方向）
にポテンシャル調整するに従い出力が下がり、完全に各
駆動用ＭＩＳトランジスタ９２がオフすれば出力が０Ｖ
となる。従ってＶDD〜０Ｖまで広範囲の調整が可能で且
つ駆動用ＭＩＳトランジスタの耐圧問題が解決される。
ディプレッションでオンしている状態であれば、出力端
子ｔ3 からの初めの出力は電源電圧ＶDDとなり、之より
エンハンスメント方向（ポテンシャルが浅くなる方向）
にポテンシャル調整するに従い出力が下がり、完全に各
駆動用ＭＩＳトランジスタ９２がオフすれば出力が０Ｖ
となる。従ってＶDD〜０Ｖまで広範囲の調整が可能で且
つ駆動用ＭＩＳトランジスタの耐圧問題が解決される。
【０１０８】図８に示す駆動用ＭＩＳトランジスタ９２
の１段のバイアス回路９１は、リセットゲート部のよう
な、もともとポテンシャルのばらつきが少なく、シフト
量の少ない場所に対する調整に適している。基板電圧Ｖ
sub のようにばらつきが大きい場所に対する調整には、
図１２の駆動用ＭＩＳトランジスタ９２を多段接続した
バイアス回路１０２が適する。但し、電源変動の問題は
やはり回避できない。
の１段のバイアス回路９１は、リセットゲート部のよう
な、もともとポテンシャルのばらつきが少なく、シフト
量の少ない場所に対する調整に適している。基板電圧Ｖ
sub のようにばらつきが大きい場所に対する調整には、
図１２の駆動用ＭＩＳトランジスタ９２を多段接続した
バイアス回路１０２が適する。但し、電源変動の問題は
やはり回避できない。
【０１０９】図１３はバイアス回路の他の例を示す。本
例は、広範囲に調整可能なバイアス回路である。特に、
少ないシフト量で大きな出力変化が得られる増幅型に構
成している。
例は、広範囲に調整可能なバイアス回路である。特に、
少ないシフト量で大きな出力変化が得られる増幅型に構
成している。
【０１１０】本例のバイアス回路１０５は、駆動用ＭＩ
Ｓトランジスタ１０６と負荷抵抗１０７を有し、駆動用
ＭＩＳトランジスタ１０６のドレインＤが負荷抵抗１０
７を介して電源電圧ＶDDが印加される電源端子１０９に
接続され、そのソースＳが接地され、ゲートＧを入力と
してドレインＤ側に出力端子ｔ4 を導出したインバータ
回路をもって構成される。この駆動用ＭＩＳトランジス
タ１０６には、図１で示すＭＯＮＯＳ構造のＭＩＳＦＥ
Ｔ、例えばｎチャネルＭＩＳＦＥＴ２１Ｎが用いられ
る。駆動用ＭＩＳトランジスタ１０６のゲート及びソー
ス間には図８で示したＲ1と同様の抵抗１２２が接続さ
れる。
Ｓトランジスタ１０６と負荷抵抗１０７を有し、駆動用
ＭＩＳトランジスタ１０６のドレインＤが負荷抵抗１０
７を介して電源電圧ＶDDが印加される電源端子１０９に
接続され、そのソースＳが接地され、ゲートＧを入力と
してドレインＤ側に出力端子ｔ4 を導出したインバータ
回路をもって構成される。この駆動用ＭＩＳトランジス
タ１０６には、図１で示すＭＯＮＯＳ構造のＭＩＳＦＥ
Ｔ、例えばｎチャネルＭＩＳＦＥＴ２１Ｎが用いられ
る。駆動用ＭＩＳトランジスタ１０６のゲート及びソー
ス間には図８で示したＲ1と同様の抵抗１２２が接続さ
れる。
【０１１１】このインバータ方式のバイアス回路１０５
では、初期状態で駆動用ＭＩＳトランジスタ１０６をオ
ン状態にしておき、次いで、上例に従って、駆動用ＭＩ
Ｓトランジスタ１０６に対するポテンシャルシフトを利
用して、駆動用ＭＩＳトランジスタ１０６をエンハンス
メント方向にし、完全にオフ状態になるまでコントロー
ルすれば、出力端子ｔ4 からの出力バイアスは０Ｖから
電源電圧ＶDDの範囲まで変化する。従って、このバイア
ス回路１０５は、インバータ方式であるため、少ないポ
テンシャルシフト量で大きな調整範囲が得られる。但
し、このバイアス回路１０５は、電源変動の影響はやは
り受ける。
では、初期状態で駆動用ＭＩＳトランジスタ１０６をオ
ン状態にしておき、次いで、上例に従って、駆動用ＭＩ
Ｓトランジスタ１０６に対するポテンシャルシフトを利
用して、駆動用ＭＩＳトランジスタ１０６をエンハンス
メント方向にし、完全にオフ状態になるまでコントロー
ルすれば、出力端子ｔ4 からの出力バイアスは０Ｖから
電源電圧ＶDDの範囲まで変化する。従って、このバイア
ス回路１０５は、インバータ方式であるため、少ないポ
テンシャルシフト量で大きな調整範囲が得られる。但
し、このバイアス回路１０５は、電源変動の影響はやは
り受ける。
【０１１２】図１４は、更に電源変動に影響されないよ
うにしたインバータ方式のバイアス回路の他の例を示
す。
うにしたインバータ方式のバイアス回路の他の例を示
す。
【０１１３】本例のバイアス回路１１０は、前述のイン
バータ方式によるバイアス回路、即ち駆動用ＭＩＳトラ
ンジスタ１０６と負荷抵抗１０７を有し、駆動用ＭＩＳ
トランジスタ１０６のドレインＤが負荷抵抗１０７を介
して電源電圧ＶDDに接続され、そのソースＳが接地さ
れ、ゲートＧを入力とし、ドレインＤ側に出力端子ｔ4
を導出した構成に加えて、更にゲートＧに通常の印加電
圧を電源電圧ＶDDからの抵抗Ｒa とＲb による抵抗分割
で印加し、その分割比をインバータの利得と同等となる
ように構成する。駆動用ＭＩＳトランジスタ１０６は、
図１で示すＭＯＮＯＳ構造のＭＩＳＦＥＴ、例えばｎチ
ャネルＭＩＳＦＥＴ２１Ｎが用いられる。
バータ方式によるバイアス回路、即ち駆動用ＭＩＳトラ
ンジスタ１０６と負荷抵抗１０７を有し、駆動用ＭＩＳ
トランジスタ１０６のドレインＤが負荷抵抗１０７を介
して電源電圧ＶDDに接続され、そのソースＳが接地さ
れ、ゲートＧを入力とし、ドレインＤ側に出力端子ｔ4
を導出した構成に加えて、更にゲートＧに通常の印加電
圧を電源電圧ＶDDからの抵抗Ｒa とＲb による抵抗分割
で印加し、その分割比をインバータの利得と同等となる
ように構成する。駆動用ＭＩＳトランジスタ１０６は、
図１で示すＭＯＮＯＳ構造のＭＩＳＦＥＴ、例えばｎチ
ャネルＭＩＳＦＥＴ２１Ｎが用いられる。
【０１１４】インバータのソースは直接ＧＮＤでなくと
も、図１３、図１４の枠１１１内に示すようにフィード
バック抵抗Ｒを通して接地してもよく、必要なゲインに
応じて入れることが望ましい。適度にゲインを下げた方
がポテンシャルφm 調整がしやすくなる。また、フィー
ドバック抵抗は、多結晶シリコンによる抵抗、ＭＩＳ抵
抗、拡散抵抗のどれでも良い。負荷抵抗１０７は、ソー
スフォロワのときと同等、定電流源であってもよく、ま
た、抵抗１２２，Ｒa ，Ｒb は、多結晶シリコンによる
抵抗、ＭＩＳ抵抗、拡散抵抗のどれでも高電圧に耐えら
れればよい。
も、図１３、図１４の枠１１１内に示すようにフィード
バック抵抗Ｒを通して接地してもよく、必要なゲインに
応じて入れることが望ましい。適度にゲインを下げた方
がポテンシャルφm 調整がしやすくなる。また、フィー
ドバック抵抗は、多結晶シリコンによる抵抗、ＭＩＳ抵
抗、拡散抵抗のどれでも良い。負荷抵抗１０７は、ソー
スフォロワのときと同等、定電流源であってもよく、ま
た、抵抗１２２，Ｒa ，Ｒb は、多結晶シリコンによる
抵抗、ＭＩＳ抵抗、拡散抵抗のどれでも高電圧に耐えら
れればよい。
【０１１５】このバイアス回路１１０によれば、電源電
圧ＶDDが変動すると、ゲートに印加されたゲートバイア
ス（点ａのゲートバイアス）が電源の（１／利得）分だ
け変動する。このゲートバイアスの変動分は、出力側に
利得分増幅されて反転されて出てくるため、ドレイン側
に加わる電源変動分が吸収されて変動分０となる。
圧ＶDDが変動すると、ゲートに印加されたゲートバイア
ス（点ａのゲートバイアス）が電源の（１／利得）分だ
け変動する。このゲートバイアスの変動分は、出力側に
利得分増幅されて反転されて出てくるため、ドレイン側
に加わる電源変動分が吸収されて変動分０となる。
【０１１６】このバイアス回路１１０では、駆動用ＭＩ
Ｓトランジスタ１０６のゲートに与えられるゲートバイ
アスでトランジスタ１０６がオンされていれば、出力は
初期段階で０Ｖとなり、そこからエレクトロン注入でエ
ンハンスメント方向にもっていくことになり、電源電圧
ＶDDまで出力を変化させることができる。
Ｓトランジスタ１０６のゲートに与えられるゲートバイ
アスでトランジスタ１０６がオンされていれば、出力は
初期段階で０Ｖとなり、そこからエレクトロン注入でエ
ンハンスメント方向にもっていくことになり、電源電圧
ＶDDまで出力を変化させることができる。
【０１１７】このようにすれば、少ないシフト量で大き
な出力変化が得られ、且つ電源変動の影響を受けること
がない。従って、このバイアス回路１１０は、ＣＣＤ固
体撮像素子の基板電圧Ｖsub の設定に最適な調整回路と
なる。
な出力変化が得られ、且つ電源変動の影響を受けること
がない。従って、このバイアス回路１１０は、ＣＣＤ固
体撮像素子の基板電圧Ｖsub の設定に最適な調整回路と
なる。
【０１１８】図１５〜図１７はバイアス回路のさらに、
他の例を示す。図１５のバイアス回路１２５は、図１４
のインバータ式バイアス回路の出力に、駆動用ＭＩＳト
ランジスタ１２６と負荷抵抗１２７からなるソースフォ
ロワ回路を接続し、そのＭＩＳトランジスタ１２６のソ
ース側より出力端子ｔ5 を導出して出力インピーダンス
を下げるように構成したものである。
他の例を示す。図１５のバイアス回路１２５は、図１４
のインバータ式バイアス回路の出力に、駆動用ＭＩＳト
ランジスタ１２６と負荷抵抗１２７からなるソースフォ
ロワ回路を接続し、そのＭＩＳトランジスタ１２６のソ
ース側より出力端子ｔ5 を導出して出力インピーダンス
を下げるように構成したものである。
【０１１９】図１６のバイアス回路１３０は、図１４の
インバータ式バイアス回路の出力に、駆動用バイポーラ
トランジスタ１３１と負荷抵抗１３２からなるエミッタ
フォロワ回路を接続し、バイポーラトランジスタ１３１
のエミッタ側より出力端子ｔ 6 を導出して構成したもの
である。このバイアス回路１３０によれば、出力インピ
ーダンスを下げると同時に、例えば固体撮像素子におけ
るシャッタパルス印加時の耐圧を向上させることができ
る。
インバータ式バイアス回路の出力に、駆動用バイポーラ
トランジスタ１３１と負荷抵抗１３２からなるエミッタ
フォロワ回路を接続し、バイポーラトランジスタ１３１
のエミッタ側より出力端子ｔ 6 を導出して構成したもの
である。このバイアス回路１３０によれば、出力インピ
ーダンスを下げると同時に、例えば固体撮像素子におけ
るシャッタパルス印加時の耐圧を向上させることができ
る。
【０１２０】図１７のバイアス回路１４０は、図１５の
バイアス回路の出力に、更に図１６で示す駆動用バイポ
ーラトランジスタ１３１と負荷抵抗１３２からなるエミ
ッタフォロワ回路を接続し、そのバイポーラトランジス
タ１３１のエミッタ側より出力端子ｔ7 を導出して構成
したものである。このバイアス回路においても最終出力
段にエミッタフォロワ回路が追加されているので、出力
インピーダンスを下げると同時に、シャッタパルス印加
時の耐圧を向上させることができる。
バイアス回路の出力に、更に図１６で示す駆動用バイポ
ーラトランジスタ１３１と負荷抵抗１３２からなるエミ
ッタフォロワ回路を接続し、そのバイポーラトランジス
タ１３１のエミッタ側より出力端子ｔ7 を導出して構成
したものである。このバイアス回路においても最終出力
段にエミッタフォロワ回路が追加されているので、出力
インピーダンスを下げると同時に、シャッタパルス印加
時の耐圧を向上させることができる。
【０１２１】ここで前述したＭＩＳ素子のポテンシャル
シフトを行う際の具体的な工程を説明する。例えばｎチ
ャネルＭＩＳ素子でポテンシャルシフトさせる場合につ
いて述べる。前述の図２で説明したように、ソース領域
２３及びドレイン領域２４の両者もしくは、いずれか一
方を０Ｖにすることでチャネル表面にエレクトロンｅを
充満させ、チャネル電位を０Ｖとする。この状態でゲー
ト電極に（＋）正の高電圧Ｖ G を印加すると、ゲート絶
縁膜２５に強い電界がかかり、シリコン表面のエレクト
ロンｅがシリコン酸化膜２６の障壁を超えてシリコン窒
化膜２７中に入る。すなわち、シリコン酸化膜２６に加
えられる電界と時間によってシリコン窒化膜２７中に入
るエレクトロンｅの総量が決まる。電圧はゲート絶縁膜
２５の膜厚ｄ1の厚さに比例した量を印加する必要があ
る。従って、所望のポテンシャルを得るには、印加電圧
もしくは印加時間を制御する。ポテンシャル値≒ソース
フォロワ（又はインバータ）回路の出力電圧であるた
め、ゲートにパルス電圧を印加して出力値を読み、判断
し、くり返すことになる。
シフトを行う際の具体的な工程を説明する。例えばｎチ
ャネルＭＩＳ素子でポテンシャルシフトさせる場合につ
いて述べる。前述の図２で説明したように、ソース領域
２３及びドレイン領域２４の両者もしくは、いずれか一
方を０Ｖにすることでチャネル表面にエレクトロンｅを
充満させ、チャネル電位を０Ｖとする。この状態でゲー
ト電極に（＋）正の高電圧Ｖ G を印加すると、ゲート絶
縁膜２５に強い電界がかかり、シリコン表面のエレクト
ロンｅがシリコン酸化膜２６の障壁を超えてシリコン窒
化膜２７中に入る。すなわち、シリコン酸化膜２６に加
えられる電界と時間によってシリコン窒化膜２７中に入
るエレクトロンｅの総量が決まる。電圧はゲート絶縁膜
２５の膜厚ｄ1の厚さに比例した量を印加する必要があ
る。従って、所望のポテンシャルを得るには、印加電圧
もしくは印加時間を制御する。ポテンシャル値≒ソース
フォロワ（又はインバータ）回路の出力電圧であるた
め、ゲートにパルス電圧を印加して出力値を読み、判断
し、くり返すことになる。
【０１２２】ＭＯＮＯＳ構造におけるＭＩＳ素子のポテ
ンシャルを調整する方式としては、パルス振幅変調と、
パルス幅変調の２方式がある。図１８はパルス振幅変調
方式を用いた場合である。前述した図８と同様に、ＭＯ
ＮＯＳ構造のＭＩＳ素子を駆動用ＭＩＳトランジスタ９
２として、この駆動用ＭＩＳトランジスタ９２と負荷抵
抗９３とからなるソースフォロワ回路を構成する。
ンシャルを調整する方式としては、パルス振幅変調と、
パルス幅変調の２方式がある。図１８はパルス振幅変調
方式を用いた場合である。前述した図８と同様に、ＭＯ
ＮＯＳ構造のＭＩＳ素子を駆動用ＭＩＳトランジスタ９
２として、この駆動用ＭＩＳトランジスタ９２と負荷抵
抗９３とからなるソースフォロワ回路を構成する。
【０１２３】先ず、図１８のステップ〔Ｉ〕でソースフ
ォロワ回路の出力電圧Ｖout を検出する。次に、ステッ
プ〔II〕でこの出力電圧Ｖout を基準値（所望電圧値）
と比較し、一致（即ちＶout ≦基準値）すれば、所望の
ポテンシャルに設定されていることになり、調整工程を
停止させる。ステップ〔II〕の比較工程で出力電圧Ｖ
out と基準値が不一致（即ちＶout ＞基準値）であれ
ば、次のステップ〔III 〕でドレイン側の電源端子９６
を０Ｖとし、基準値と出力電圧Ｖout の差分に比例した
高電圧（即ち一定のパルス幅で振幅を変調したパルス電
圧）φVGを駆動用ＭＩＳトランジスタ９２のゲートに印
加し、所定量のエレクトロンをゲート絶縁膜中に注入す
る。次いでステップ〔Ｉ〕に戻って再びソースフォロワ
回路の出力電圧Ｖout を検出し、ステップ〔II〕でその
出力電圧Ｖout と基準値とを比較する。一致するまで、
この工程を繰返す。
ォロワ回路の出力電圧Ｖout を検出する。次に、ステッ
プ〔II〕でこの出力電圧Ｖout を基準値（所望電圧値）
と比較し、一致（即ちＶout ≦基準値）すれば、所望の
ポテンシャルに設定されていることになり、調整工程を
停止させる。ステップ〔II〕の比較工程で出力電圧Ｖ
out と基準値が不一致（即ちＶout ＞基準値）であれ
ば、次のステップ〔III 〕でドレイン側の電源端子９６
を０Ｖとし、基準値と出力電圧Ｖout の差分に比例した
高電圧（即ち一定のパルス幅で振幅を変調したパルス電
圧）φVGを駆動用ＭＩＳトランジスタ９２のゲートに印
加し、所定量のエレクトロンをゲート絶縁膜中に注入す
る。次いでステップ〔Ｉ〕に戻って再びソースフォロワ
回路の出力電圧Ｖout を検出し、ステップ〔II〕でその
出力電圧Ｖout と基準値とを比較する。一致するまで、
この工程を繰返す。
【０１２４】図１９は、パルス幅変調方式を用いた場合
である。図１８と同様にＭＯＮＯＳ構造のＭＩＳ素子を
駆動用ＭＩＳトランジスタ９２として之と負荷抵抗９３
とでソースフォロワ回路を構成する。先ず、ステップ
〔Ｉ〕でソースフォロワ回路の出力電圧Ｖout を検出す
る。次に、ステップ〔II〕でこの出力電圧Ｖout を基準
値（所望電圧値）と比較し、一致（即ちＶout ≦基準値
の状態）すれば所望のポテンシャルに設定されているこ
とになり、調整工程を停止させる。ステップ〔II〕の比
較工程で出力電圧Ｖout と基準値が不一致（即ちＶout
＞基準値）であれば、次のステップ〔III 〕でドレイン
側の電源端子９６を０Ｖとし、ゲートに高電圧を基準値
と出力電圧Ｖout の差分に比例した時間だけ、即ち一定
の電圧（振幅）でパルス幅を調整したパルス電圧φVGを
印加し、所定量のエレクトロンをゲート絶縁膜中に注入
する。そして、ステップ〔Ｉ〕に戻って、再びソースフ
ォロワ回路の出力電圧Ｖoutを検出し、ステップ〔II〕
でその出力電圧Ｖout と基準値とを比較する。一致する
までこの工程を繰返す。
である。図１８と同様にＭＯＮＯＳ構造のＭＩＳ素子を
駆動用ＭＩＳトランジスタ９２として之と負荷抵抗９３
とでソースフォロワ回路を構成する。先ず、ステップ
〔Ｉ〕でソースフォロワ回路の出力電圧Ｖout を検出す
る。次に、ステップ〔II〕でこの出力電圧Ｖout を基準
値（所望電圧値）と比較し、一致（即ちＶout ≦基準値
の状態）すれば所望のポテンシャルに設定されているこ
とになり、調整工程を停止させる。ステップ〔II〕の比
較工程で出力電圧Ｖout と基準値が不一致（即ちＶout
＞基準値）であれば、次のステップ〔III 〕でドレイン
側の電源端子９６を０Ｖとし、ゲートに高電圧を基準値
と出力電圧Ｖout の差分に比例した時間だけ、即ち一定
の電圧（振幅）でパルス幅を調整したパルス電圧φVGを
印加し、所定量のエレクトロンをゲート絶縁膜中に注入
する。そして、ステップ〔Ｉ〕に戻って、再びソースフ
ォロワ回路の出力電圧Ｖoutを検出し、ステップ〔II〕
でその出力電圧Ｖout と基準値とを比較する。一致する
までこの工程を繰返す。
【０１２５】このようにして、ＭＯＮＯＳ構造のＭＩＳ
素子のポテンシャルを所望の値に設定することができ
る。インバータ回路を用いた場合もその出力電圧を検出
して同様の工程を繰返すことにより、所望のポテンシャ
ルを設定できる。
素子のポテンシャルを所望の値に設定することができ
る。インバータ回路を用いた場合もその出力電圧を検出
して同様の工程を繰返すことにより、所望のポテンシャ
ルを設定できる。
【０１２６】なお、上例はインターライン転送方式のＣ
ＣＤ固体撮像素子に適用したが、フレームインターライ
ン転送方式のＣＣＤ固体撮像素子にも適用できることは
勿論である。
ＣＤ固体撮像素子に適用したが、フレームインターライ
ン転送方式のＣＣＤ固体撮像素子にも適用できることは
勿論である。
【０１２７】上例ではバイアス回路をＣＣＤ固体撮像素
子の基板電圧の設定、リセットゲートバイアスの設定に
適用したが、その他増幅型固体撮像素子においてその基
板に印加する制御電圧の設定を上記バイアス回路により
行うこともできる。
子の基板電圧の設定、リセットゲートバイアスの設定に
適用したが、その他増幅型固体撮像素子においてその基
板に印加する制御電圧の設定を上記バイアス回路により
行うこともできる。
【０１２８】増幅型固体撮像素子は、光電変換により得
られたホール（信号電荷）をｎチャネルＭＯＳトランジ
スタのｐ型ポテンシャル井戸に蓄積しておき、このｐ型
ポテンシャル井戸における電位変動（いわゆるバックゲ
ートの電位変化）によるチャネル電流の変化を画素信号
として出力するようにしている。
られたホール（信号電荷）をｎチャネルＭＯＳトランジ
スタのｐ型ポテンシャル井戸に蓄積しておき、このｐ型
ポテンシャル井戸における電位変動（いわゆるバックゲ
ートの電位変化）によるチャネル電流の変化を画素信号
として出力するようにしている。
【０１２９】図２０は、増幅型固体撮像素子の単位画素
の半導体構造を示す。この図において、１２０はｐ型基
板、１２１はｎ型ウエル領域、１２２は光電変換された
ホール（信号電荷）１２３を蓄積するｐ型ウエル領域で
ある。このｐ型ウエル領域１２３にｎ型のソース領域１
２４及びドレイン領域１２５が形成され、両領域１２４
及び１２５間上にゲート絶縁膜を介してゲート電極１２
６が形成される。この単位画素が複数マトリックス状に
配され、図示せざるも、例えば単位画素のゲートが垂直
走査回路よりの垂直選択線に接続され、ソースが信号線
に接続される。信号線の一端部は負荷ＭＯＳトランジス
タが接続され、信号線の他端は画素信号をサンプルホー
ルドするサンプルホールド回路及びスイッチング用ＭＯ
Ｓトランジスタを介して水平信号線に接続され、各スイ
ッチング用ＭＯＳトランジスタのゲートが水平走査回路
に接続される。各単位画素のドレインが電源に接続さ
れ、電源と信号線間にリセット時のスイッチング用ＭＯ
Ｓトランジスタが接続される。
の半導体構造を示す。この図において、１２０はｐ型基
板、１２１はｎ型ウエル領域、１２２は光電変換された
ホール（信号電荷）１２３を蓄積するｐ型ウエル領域で
ある。このｐ型ウエル領域１２３にｎ型のソース領域１
２４及びドレイン領域１２５が形成され、両領域１２４
及び１２５間上にゲート絶縁膜を介してゲート電極１２
６が形成される。この単位画素が複数マトリックス状に
配され、図示せざるも、例えば単位画素のゲートが垂直
走査回路よりの垂直選択線に接続され、ソースが信号線
に接続される。信号線の一端部は負荷ＭＯＳトランジス
タが接続され、信号線の他端は画素信号をサンプルホー
ルドするサンプルホールド回路及びスイッチング用ＭＯ
Ｓトランジスタを介して水平信号線に接続され、各スイ
ッチング用ＭＯＳトランジスタのゲートが水平走査回路
に接続される。各単位画素のドレインが電源に接続さ
れ、電源と信号線間にリセット時のスイッチング用ＭＯ
Ｓトランジスタが接続される。
【０１３０】単位画素のｐ型ウエル領域１２２に蓄積さ
れたホールは、読み出し時におけるチャネル領域を制御
し、これにより単位画素と負荷ＭＳトランジスタとで構
成されるソースフォロワ回路におけるソース端子の電位
が変化し、この電位変化が画素信号としてサンプルホー
ルド回路を通じて水平信号線に出力される。
れたホールは、読み出し時におけるチャネル領域を制御
し、これにより単位画素と負荷ＭＳトランジスタとで構
成されるソースフォロワ回路におけるソース端子の電位
が変化し、この電位変化が画素信号としてサンプルホー
ルド回路を通じて水平信号線に出力される。
【０１３１】この増幅型固体撮像素子では、図２１のポ
テンシャル図の実線で示すように、画素の読み出し時
に、基板端子Ｓｕｂに基板電圧Ｖsub （例えば０Ｖ）が
印加される。リセット時（又は電子シャッタ時）には、
破線で示すように例えばゲートに読み出し時と同じゲー
ト電圧が印加されると共に、基板端子Ｓubに所望の基板
電圧Ｖsub Ｒ（例えば−６Ｖ〜−１０Ｖ程度）が印加さ
れる。ホール（信号電荷）１２３が基板１２０に排出さ
れる。このリセット時（又は電子シャッタ時）の基板電
圧Ｖsub Ｒの設定にも上述したバイアス回路９１，１０
２，１０５又は１１０を用いることができる。
テンシャル図の実線で示すように、画素の読み出し時
に、基板端子Ｓｕｂに基板電圧Ｖsub （例えば０Ｖ）が
印加される。リセット時（又は電子シャッタ時）には、
破線で示すように例えばゲートに読み出し時と同じゲー
ト電圧が印加されると共に、基板端子Ｓubに所望の基板
電圧Ｖsub Ｒ（例えば−６Ｖ〜−１０Ｖ程度）が印加さ
れる。ホール（信号電荷）１２３が基板１２０に排出さ
れる。このリセット時（又は電子シャッタ時）の基板電
圧Ｖsub Ｒの設定にも上述したバイアス回路９１，１０
２，１０５又は１１０を用いることができる。
【０１３２】また、本発明は、複数のＭＩＳ素子よりな
る半導体集積回路の各ＭＩＳ素子間のしきい値電圧のば
らつきを補正する方法に適用できる。この例では、各Ｍ
ＩＳ素子を、シリコン酸化膜、シリコン窒化膜及びシリ
コン酸化膜の順に積層された３層構造のゲート絶縁膜を
有するいわゆるＭＯＮＯＳ構造に構成する。そして、各
ＭＩＳ素子のチャネルポテンシャルを検出し、チャネル
ポテンシャルを基準値と比較する。そして、ソース及び
ドレインを０Ｖとし、ゲートに高電圧を印加して、その
チャネルポテンシャルと基準値とのずれを補う量の電荷
を、上述と同様の電荷注入方法によってゲート絶縁膜の
シリコン窒化膜中に注入し蓄積する。これによって、各
ＭＩＳ素子のしきい値電圧のばらつきを補正することが
できる。
る半導体集積回路の各ＭＩＳ素子間のしきい値電圧のば
らつきを補正する方法に適用できる。この例では、各Ｍ
ＩＳ素子を、シリコン酸化膜、シリコン窒化膜及びシリ
コン酸化膜の順に積層された３層構造のゲート絶縁膜を
有するいわゆるＭＯＮＯＳ構造に構成する。そして、各
ＭＩＳ素子のチャネルポテンシャルを検出し、チャネル
ポテンシャルを基準値と比較する。そして、ソース及び
ドレインを０Ｖとし、ゲートに高電圧を印加して、その
チャネルポテンシャルと基準値とのずれを補う量の電荷
を、上述と同様の電荷注入方法によってゲート絶縁膜の
シリコン窒化膜中に注入し蓄積する。これによって、各
ＭＩＳ素子のしきい値電圧のばらつきを補正することが
できる。
【０１３３】本発明は、ＭＩＳ素子のチャネルポテンシ
ャル調整方法に適用できる。この例においても、ＭＩＳ
素子を、シリコン酸化膜、シリコン窒化膜及びシリコン
酸化膜の順に積層された３層構造のゲート絶縁膜を有す
るＭＯＮＯＳ構造に構成する。そして、このＭＩＳ素子
のチャネルポテンシャルを基準値と比較し、この基準値
とのずれを補う量の電荷を上記と同様の方法でＭＩＳ素
子のゲート絶縁膜のシリコン窒化膜に注入する。これに
よって、ＭＩＳ素子のチャネルポテンシャルを調整する
ことができる。
ャル調整方法に適用できる。この例においても、ＭＩＳ
素子を、シリコン酸化膜、シリコン窒化膜及びシリコン
酸化膜の順に積層された３層構造のゲート絶縁膜を有す
るＭＯＮＯＳ構造に構成する。そして、このＭＩＳ素子
のチャネルポテンシャルを基準値と比較し、この基準値
とのずれを補う量の電荷を上記と同様の方法でＭＩＳ素
子のゲート絶縁膜のシリコン窒化膜に注入する。これに
よって、ＭＩＳ素子のチャネルポテンシャルを調整する
ことができる。
【０１３４】本発明は他の実施例として、固体撮像装
置、その他、等に適用されるＣＣＤ構造の電荷転送装置
に適用できる。本例の電荷転送装置は、半導体基板上に
ゲート絶縁膜を介して転送方向に複数の転送電極を配列
してなる電荷転送部と、この電荷転送部より転送された
電荷を蓄積する浮遊容量即ち、１の導電型の半導体領域
からなる、いわゆるフローティングディフージョン領域
と、この浮遊容量の電位を所定電位にリセットするリセ
ットトランジスタを備えている。リセットトランジスタ
は、所定電位が与えられる１の導電型の半導体領域から
なるいわゆるリセットドレイン領域と浮遊容量間にＭＩ
Ｓ構造のリセットゲート部を形成して構成される。そし
て、このリセットトランジスタ、即ちそのリセットゲー
ト部のゲート電極（制御電極）に供給するバイアス電圧
を前述したバイアス回路９１，１０２，１０５又は１１
０によって得るようになす。
置、その他、等に適用されるＣＣＤ構造の電荷転送装置
に適用できる。本例の電荷転送装置は、半導体基板上に
ゲート絶縁膜を介して転送方向に複数の転送電極を配列
してなる電荷転送部と、この電荷転送部より転送された
電荷を蓄積する浮遊容量即ち、１の導電型の半導体領域
からなる、いわゆるフローティングディフージョン領域
と、この浮遊容量の電位を所定電位にリセットするリセ
ットトランジスタを備えている。リセットトランジスタ
は、所定電位が与えられる１の導電型の半導体領域から
なるいわゆるリセットドレイン領域と浮遊容量間にＭＩ
Ｓ構造のリセットゲート部を形成して構成される。そし
て、このリセットトランジスタ、即ちそのリセットゲー
ト部のゲート電極（制御電極）に供給するバイアス電圧
を前述したバイアス回路９１，１０２，１０５又は１１
０によって得るようになす。
【０１３５】また、本発明に係るＭＩＳ素子は、ＣＣＤ
構造、ＣＣＤ転送レジスタ、ＭＩＳＦＥＴ等を総称して
指す。例えばＣＣＤ転送レジスタのゲート絶縁膜をシリ
コン酸化膜、シリコン窒化膜及びシリコン酸化膜の３層
構造とし、そのシリコン窒化膜に電荷を蓄積して転送部
下のチャネルポテンシャルを設定することもできる。
構造、ＣＣＤ転送レジスタ、ＭＩＳＦＥＴ等を総称して
指す。例えばＣＣＤ転送レジスタのゲート絶縁膜をシリ
コン酸化膜、シリコン窒化膜及びシリコン酸化膜の３層
構造とし、そのシリコン窒化膜に電荷を蓄積して転送部
下のチャネルポテンシャルを設定することもできる。
【０１３６】上述したように、本発明の実施例によれ
ば、ＭＩＳ素子におけるポテンシャル或はゲートバイア
の値をアナログ的に細かく設定することができる。従っ
て、例えばＣＣＤ固体撮像素子に例をとるならば、その
ＣＣＤ固体撮像素子の特にリセットゲート部、基板電圧
の無調整化が図られ、またリセットパルスの低振幅化が
図られて低消費電力化が図られる。
ば、ＭＩＳ素子におけるポテンシャル或はゲートバイア
の値をアナログ的に細かく設定することができる。従っ
て、例えばＣＣＤ固体撮像素子に例をとるならば、その
ＣＣＤ固体撮像素子の特にリセットゲート部、基板電圧
の無調整化が図られ、またリセットパルスの低振幅化が
図られて低消費電力化が図られる。
【０１３７】また、バイアス回路を用いる場合は、一部
保護素子の省略も可能となる等、保護素子面で有利とな
る。さらに、ソースフォロワ式のバイアス回路はＣＣＤ
固体撮像素子のリセットゲート部のＤＣバイアスＶRGを
得るバイアス回路に適し、インバータ式のバイアス回路
は固体撮像素子の基板電圧を得るバイアス回路に適すも
のである。
保護素子の省略も可能となる等、保護素子面で有利とな
る。さらに、ソースフォロワ式のバイアス回路はＣＣＤ
固体撮像素子のリセットゲート部のＤＣバイアスＶRGを
得るバイアス回路に適し、インバータ式のバイアス回路
は固体撮像素子の基板電圧を得るバイアス回路に適すも
のである。
【０１３８】
【発明の効果】本発明に係るアナログＭＩＳＦＥＴによ
れば、しきい値電圧をアナログ的に細かく設定すること
ができ、アナログ回路等に使用して好適ならしめるもの
である。
れば、しきい値電圧をアナログ的に細かく設定すること
ができ、アナログ回路等に使用して好適ならしめるもの
である。
【０１３９】本発明に係るＭＩＳ素子によれば、しきい
値電圧ないしチャネルポテンシャルをアナログ的に細か
く設定することができ、ＭＩＳＦＥＴ、ＣＣＤ構造（固
体撮像素子等を含む）等に適用して好適ならしめる。例
えばＣＣＤ固体撮像素子に適用した場合には、リセット
ゲート部のポテンシャルの外部無調整化ができる。
値電圧ないしチャネルポテンシャルをアナログ的に細か
く設定することができ、ＭＩＳＦＥＴ、ＣＣＤ構造（固
体撮像素子等を含む）等に適用して好適ならしめる。例
えばＣＣＤ固体撮像素子に適用した場合には、リセット
ゲート部のポテンシャルの外部無調整化ができる。
【０１４０】本発明に係るしきい値電圧の補正方法によ
れば、各ＭＩＳ素子に対してしきい値電圧のばらつきの
差分に応じた電荷量をゲート絶縁膜に注入することによ
り、半導体集積回路における各ＭＩＳ素子間のしきい値
電圧のばらつきを補正することができる。そして、ゲー
ト絶縁膜として酸化膜、窒化膜、酸化膜の３層構造と
し、補正に際しては、ＭＩＳ素子のチャネルポテンシャ
ルを検出し、その検出したチャネルポテンシャルを基準
値と比較し、その差分に応じた電荷をゲート絶縁膜の窒
化膜に注入することにより、ＭＩＳ素子間のしきい値電
圧のばらつきを、容易かつ高精度に補正することができ
る。
れば、各ＭＩＳ素子に対してしきい値電圧のばらつきの
差分に応じた電荷量をゲート絶縁膜に注入することによ
り、半導体集積回路における各ＭＩＳ素子間のしきい値
電圧のばらつきを補正することができる。そして、ゲー
ト絶縁膜として酸化膜、窒化膜、酸化膜の３層構造と
し、補正に際しては、ＭＩＳ素子のチャネルポテンシャ
ルを検出し、その検出したチャネルポテンシャルを基準
値と比較し、その差分に応じた電荷をゲート絶縁膜の窒
化膜に注入することにより、ＭＩＳ素子間のしきい値電
圧のばらつきを、容易かつ高精度に補正することができ
る。
【０１４１】本発明に係るＭＩＳ素子のチャネルポテン
シャル調整方法によれば、ＭＩＳ素子のチャネルポテン
シャルを基準値と比較し、その基準値とのずれを補う量
の電荷をＭＩＳ素子のゲート絶縁膜に注入することで、
アナログ的に細かくチャネルポテンシャルの調整を行う
ことができる。
シャル調整方法によれば、ＭＩＳ素子のチャネルポテン
シャルを基準値と比較し、その基準値とのずれを補う量
の電荷をＭＩＳ素子のゲート絶縁膜に注入することで、
アナログ的に細かくチャネルポテンシャルの調整を行う
ことができる。
【０１４２】本発明に係るバイアス回路によれば、第１
の電位と第２の電位との間に負荷及びＭＩＳＦＥＴが直
列接続された回路構成を有し、そのＭＩＳＦＥＴとし
て、そのゲート絶縁膜に注入した電荷でしきい値電圧が
制御されるＭＩＳＦＥＴを用いることにより、出力バイ
アスをアナログ的に細かに設定することができる。
の電位と第２の電位との間に負荷及びＭＩＳＦＥＴが直
列接続された回路構成を有し、そのＭＩＳＦＥＴとし
て、そのゲート絶縁膜に注入した電荷でしきい値電圧が
制御されるＭＩＳＦＥＴを用いることにより、出力バイ
アスをアナログ的に細かに設定することができる。
【０１４３】本発明に係るバイアス回路によれば、その
ＭＩＳＦＥＴのゲート絶縁膜への電荷注入によるチャネ
ルポテンシャル調整後に、該ＭＩＳＦＥＴがエンハンス
メントになるようにしたことにより、負荷の電流を小さ
くしたときダイオード特性をもつロークランプ回路とな
り、このバイアス回路からのバイアス電圧をリセットゲ
ートのＤＣバイアスＶRGとした場合に、リセットパルス
の振幅やデューティー比の変動があってもリセットゲー
トのローレベルの電圧を一定とすることができ、飽和信
号不足を生じさせることがない。
ＭＩＳＦＥＴのゲート絶縁膜への電荷注入によるチャネ
ルポテンシャル調整後に、該ＭＩＳＦＥＴがエンハンス
メントになるようにしたことにより、負荷の電流を小さ
くしたときダイオード特性をもつロークランプ回路とな
り、このバイアス回路からのバイアス電圧をリセットゲ
ートのＤＣバイアスＶRGとした場合に、リセットパルス
の振幅やデューティー比の変動があってもリセットゲー
トのローレベルの電圧を一定とすることができ、飽和信
号不足を生じさせることがない。
【０１４４】本発明に係る電荷転送装置によれば、その
浮遊容量の電位をリセットするリセットトランジスタの
制御電極に供給するバイアス電圧を、上記バイアス回路
により発生させることにより、所望のバイアス電圧を供
給することができ、適正なリセット動作を行わせること
ができる。
浮遊容量の電位をリセットするリセットトランジスタの
制御電極に供給するバイアス電圧を、上記バイアス回路
により発生させることにより、所望のバイアス電圧を供
給することができ、適正なリセット動作を行わせること
ができる。
【０１４５】本発明に係る固体撮像装置によれば、画素
の信号を排出する手段に与える制御電圧を、上記のバイ
アス回路により発生することにより、所望の制御電圧を
与えることができ、適正な排出動作ができる。例えばＣ
ＣＤ固体撮像素子のリセットゲート部へのＤＣバイアス
電圧、基板電圧等の外部無調整化が可能となり、また、
リセットパルスの低振幅化による低消費電力化が可能と
なる。増幅型固体撮像素子における基板電圧の設定の外
部無調整化も可能となる。また、上記バイアス回路を固
体撮像装置のチップ内に組込むことで、保護素子の一部
削減が可能となる。
の信号を排出する手段に与える制御電圧を、上記のバイ
アス回路により発生することにより、所望の制御電圧を
与えることができ、適正な排出動作ができる。例えばＣ
ＣＤ固体撮像素子のリセットゲート部へのＤＣバイアス
電圧、基板電圧等の外部無調整化が可能となり、また、
リセットパルスの低振幅化による低消費電力化が可能と
なる。増幅型固体撮像素子における基板電圧の設定の外
部無調整化も可能となる。また、上記バイアス回路を固
体撮像装置のチップ内に組込むことで、保護素子の一部
削減が可能となる。
【０１４６】本発明に係る電荷検出装置によれば、信号
電荷を蓄積する浮遊容量の電位をリセットするリセット
用ＭＩＳＦＥＴに対してそのゲート絶縁膜、特に酸化
膜、窒化膜、酸化膜の多層構造のゲート絶縁膜に電荷を
注入することにより、ゲート下のポテンシャルをアナロ
グ的に適正な値に設定することができる。従って、固体
撮像素子等の電荷検出装置に適用して好適ならしめる。
電荷を蓄積する浮遊容量の電位をリセットするリセット
用ＭＩＳＦＥＴに対してそのゲート絶縁膜、特に酸化
膜、窒化膜、酸化膜の多層構造のゲート絶縁膜に電荷を
注入することにより、ゲート下のポテンシャルをアナロ
グ的に適正な値に設定することができる。従って、固体
撮像素子等の電荷検出装置に適用して好適ならしめる。
【図１】本発明に係るＭＩＳ素子の実施例を示す構成図
である。
である。
【図２】本発明に係るｎチャネルＭＩＳ素子の場合のポ
テンシャルシフト動作の説明図である。
テンシャルシフト動作の説明図である。
【図３】本発明に係るｐチャネルＭＩＳ素子の場合のポ
テンシャルシフト動作の説明図である。
テンシャルシフト動作の説明図である。
【図４】本発明に係るＣＣＤ固体撮像素子の一例を示す
概略的構成図である。
概略的構成図である。
【図５】図４のＡ−Ａ線上の断面図である。
【図６】図４のＢ−Ｂ線上の断面図である。
【図７】リセットゲート部でのポテンシャル調整の説明
に供するポテンシャル分布を含む説明図である。
に供するポテンシャル分布を含む説明図である。
【図８】Ａ 本発明に係るソースフォロワ方式のバイア
ス回路の一例を示す回路図である。 Ｂ 本発明に係るソースフォロワ方式のバイアス回路の
他の例を示す回路図である。
ス回路の一例を示す回路図である。 Ｂ 本発明に係るソースフォロワ方式のバイアス回路の
他の例を示す回路図である。
【図９】図８のバイアス回路を用いた本発明に係るＣＣ
Ｄ固体撮像素子の要部の構成図である。
Ｄ固体撮像素子の要部の構成図である。
【図１０】本発明の説明に供する回路説明図である。
【図１１】図１０の等価回路におけるＶ−Ｉ特性図であ
る。
る。
【図１２】本発明に係る多段構成のバイアス回路の一例
を示す回路図である。
を示す回路図である。
【図１３】本発明に係るインバータ方式のバイアス回路
の一例を示す回路図である。
の一例を示す回路図である。
【図１４】本発明に係るインバータ方式のバイアス回路
の他の例を示す回路図である。
の他の例を示す回路図である。
【図１５】本発明に係るバイアス回路の他の例を示す回
路図である。
路図である。
【図１６】本発明に係るバイアス回路の他の例を示す回
路図である。
路図である。
【図１７】本発明に係るバイアス回路の他の例を示す回
路図である。
路図である。
【図１８】本発明に係るＭＩＳ素子のポテンシャルシフ
トを行う方法の一例を示すフローチャートである。
トを行う方法の一例を示すフローチャートである。
【図１９】本発明に係るＭＩＳ素子のポテンシャルシフ
トを行う方法の他の例を示すフローチャートである。
トを行う方法の他の例を示すフローチャートである。
【図２０】増幅型固体撮像素子の画素ＭＯＳトランジス
タの例を示す断面図である。
タの例を示す断面図である。
【図２１】増幅型固体撮像素子の読み出し時及びリセッ
ト時のポテンシャル分布図である。
ト時のポテンシャル分布図である。
【図２２】従来のＣＣＤ固体撮像素子の説明に供する要
部の構成図である。
部の構成図である。
【図２３】Ａ 従来のＣＣＤ固体撮像素子の説明に供す
る受光を含む基板方向のポテンシャル図である。Ｂ 調
整後のポテンシャル図である。
る受光を含む基板方向のポテンシャル図である。Ｂ 調
整後のポテンシャル図である。
【図２４】従来の紫外線消去型ＲＯＭの断面図である。
２１ ＭＩＳ素子 ２２ 第１導電型領域 ２３ 第２導電型ソース領域 ２４ 第２導電型ドレイン領域 ２５ ゲート絶縁膜 ２６ シリコン酸化膜 ２７ シリコン窒化膜 ２８ シリコン酸化膜 ３０ ゲート電極 ４１ ＣＣＤ固体撮像素子 ４２ 受光部 ４３ 垂直転送レジスタ ４４ 撮像領域 ４５ 水平転送レジスタ ４６ 出力回路（電荷検出回路） ５６ シリコン酸化膜 ５７ シリコン窒化膜 ５８ シリコン酸化膜 ５９，８４ ゲート絶縁膜 ６７ 水平出力ゲート部 ＦＤ フローティングディフージョン領域 ８２ リセットゲート部 ８１ リセットドレイン領域 ８６ 保護素子 ９１，１０２ ソースフォロワ方式のバイアス回路 ９２ 駆動用ＭＩＳトランジスタ ９３ 負荷抵抗器 ９６ 電源端子 ９５ ゲート端子 ９７ チップ １０５，１１０ インバータ方式のバイアス回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年４月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００９０
【補正方法】変更
【補正内容】
【００９０】この結果、例えば基板電圧Ｖsub の値とし
ては、電源電圧ＶDDから＋αＶの電圧まで可変可能にな
る。即ち、駆動用ＭＩＳトランジスタ９２′がＶth＝−
ＶDDのディプレッションでいる状態であれば、出力は電
源電圧ＶDDとなり、次いで、エンハンスメント方向にポ
テンシャル調整して行くに従い出力は下がり、完全に駆
動用ＭＩＳトランジスタ９２′のＳｉ表面ポテンシャル
がピンニングすれば出力は＋αＶ付近となり、ＶDD〜＋
αＶ付近の範囲で可変できる。
ては、電源電圧ＶDDから＋αＶの電圧まで可変可能にな
る。即ち、駆動用ＭＩＳトランジスタ９２′がＶth＝−
ＶDDのディプレッションでいる状態であれば、出力は電
源電圧ＶDDとなり、次いで、エンハンスメント方向にポ
テンシャル調整して行くに従い出力は下がり、完全に駆
動用ＭＩＳトランジスタ９２′のＳｉ表面ポテンシャル
がピンニングすれば出力は＋αＶ付近となり、ＶDD〜＋
αＶ付近の範囲で可変できる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００９５
【補正方法】変更
【補正内容】
【００９５】上述のバイアス回路９１においては、電源
電圧ＶDDが変動すれば出力バイアスもほぼ同様に変動す
る。基板電位Ｖsub の供給に、このバイアス回路９１を
利用した場合、電源電圧ＶDDが変動したときには、基板
電圧Ｖsub が変動し、これによってオーバーフローバリ
アの高さが変動し受光部での取り扱い電荷量が大きく変
化する懼れがある。
電圧ＶDDが変動すれば出力バイアスもほぼ同様に変動す
る。基板電位Ｖsub の供給に、このバイアス回路９１を
利用した場合、電源電圧ＶDDが変動したときには、基板
電圧Ｖsub が変動し、これによってオーバーフローバリ
アの高さが変動し受光部での取り扱い電荷量が大きく変
化する懼れがある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１０１
【補正方法】変更
【補正内容】
【０１０１】リセットゲート電極８５には、このＤＣバ
イアスＶRGにリセットパルス発生手段１００からのリセ
ットパルスの高周波成分が重畳されたリセットパルスφ
RGが印加される。ポテンシャルφm の調整後は、駆動用
ＭＩＳトランジスタ９２がエンハンスメントになるた
め、負荷電流ｉを極小にした場合、端子ｔ3 からバイア
ス回路９１を見て、等価的にダイオードＤを使ったロー
クランプ回路９８となる（図１０参照）。図１１は、こ
の等価回路のＶ−Ｉ特性図である。もし、駆動用ＭＩＳ
トランジスタ９２がディプレッションだと、ダイオード
にならず抵抗特性をもつため、平均値クランプ回路とな
ってしまい、リセットパルスの振幅やデューティー比の
変動によって、リセットゲート電圧が変動してしまい、
フローティングディフージョンＦＤの飽和信号量不足
や、リセット不良を発生する。しかし、ロークランプ回
路９８であれば、パルス振幅、デューティー比の変動が
あっても、リセットゲートパルスのローレベルの電圧は
一定となり、飽和信号量不足を生ずることがない。
イアスＶRGにリセットパルス発生手段１００からのリセ
ットパルスの高周波成分が重畳されたリセットパルスφ
RGが印加される。ポテンシャルφm の調整後は、駆動用
ＭＩＳトランジスタ９２がエンハンスメントになるた
め、負荷電流ｉを極小にした場合、端子ｔ3 からバイア
ス回路９１を見て、等価的にダイオードＤを使ったロー
クランプ回路９８となる（図１０参照）。図１１は、こ
の等価回路のＶ−Ｉ特性図である。もし、駆動用ＭＩＳ
トランジスタ９２がディプレッションだと、ダイオード
にならず抵抗特性をもつため、平均値クランプ回路とな
ってしまい、リセットパルスの振幅やデューティー比の
変動によって、リセットゲート電圧が変動してしまい、
フローティングディフージョンＦＤの飽和信号量不足
や、リセット不良を発生する。しかし、ロークランプ回
路９８であれば、パルス振幅、デューティー比の変動が
あっても、リセットゲートパルスのローレベルの電圧は
一定となり、飽和信号量不足を生ずることがない。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792 Ｈ０４Ｎ 5/335 Ｆ Ｈ０１Ｌ 29/78 ３７１
Claims (17)
- 【請求項１】 しきい値電圧を調整する所定量の電荷を
ゲート絶縁膜に保持して成ることを特徴とするアナログ
ＭＩＳＦＥＴ。 - 【請求項２】 ゲート絶縁膜が酸化膜、窒化膜、酸化膜
の順に積層された多層構造を有するＭＩＳ素子におい
て、該ＭＩＳ素子のしきい値電圧ないしチャネルポテン
シャルを前記窒化膜に注入された電荷量によって制御す
るようにしたことを特徴とするＭＩＳ素子。 - 【請求項３】 複数のＭＩＳ素子よりなる半導体集積回
路の各ＭＩＳ素子間のしきい値電圧のばらつきを補正す
る方法において、前記ＭＩＳ素子のゲート絶縁膜に電荷
を注入する工程を有することを特徴とするしきい値電圧
の補正方法。 - 【請求項４】 前記ゲート絶縁膜は窒化膜を有すること
を特徴とする請求項３に記載のしきい値電圧の補正方
法。 - 【請求項５】 前記ゲート絶縁膜は、酸化膜、窒化膜、
酸化膜の順に積層した３層構造を有することを特徴とす
る請求項４に記載のしきい値電圧の補正方法。 - 【請求項６】 前記ＭＩＳ素子のチャネルポテンシャル
を検出する工程を有することを特徴とする請求項３，４
又は５に記載のしきい値電圧の補正方法。 - 【請求項７】 前記チャネルポテンシャルを基準値と比
較する工程を有することを特徴とする請求項６に記載の
しきい値電圧の補正方法。 - 【請求項８】 前記電荷の注入は、前記ＭＩＳ素子のゲ
ート電極と半導体基板間に電圧を印加することによって
行うことを特徴とする請求項３，４，５，６又は７に記
載のしきい値電圧の補正方法。 - 【請求項９】 ＭＩＳ素子のチャネルポテンシャル調整
方法において、チャネルポテンシャルを基準値と比較す
る工程と、前記ＭＩＳ素子のゲート絶縁膜に前記基準値
とのずれを補う量の電荷を注入する工程とを有すること
を特徴とするチャネルポテンシャル調整方法。 - 【請求項１０】 第１の電位と第２の電位との間に直列
接続された負荷及びＭＩＳＦＥＴを有し、該負荷とＭＩ
ＳＦＥＴとの接点よりバイアス電圧を得るようにしたバ
イアス回路において、前記ＭＩＳＦＥＴのゲート絶縁膜
にはしきい値電圧を調整する電荷が注入されていること
を特徴とするバイアス回路。 - 【請求項１１】 第１の電位と第２の電位との間に直列
接続された負荷及びＭＩＳＦＥＴを有し、該負荷とＭＩ
ＳＦＥＴとの接点よりバイアス電圧を得るようにしたバ
イアス回路において、ゲート絶縁膜への電荷注入による
前記ＭＩＳＦＥＴのチャネルポテンシャル調整後に、前
記ＭＩＳＦＥＴがエンハンスメンスに設定されることを
特徴とするバイアス回路。 - 【請求項１２】 電荷転送部と、該電荷転送部より転送
された電荷を蓄積する浮遊容量と、該浮遊容量の電位を
所定電位にリセットするリセットトランジスタとを備え
た電荷転送装置において、前記リセットトランジスタの
制御電極に供給するバイアス電圧を請求項１０又は１１
に記載のバイアス回路により発生することを特徴とする
電荷転送装置。 - 【請求項１３】 複数の画素と、走査パルス電圧を受け
て該画素より得られる信号を出力する手段と、前記画素
の不要信号を排出する手段を備え、前記排出手段に与え
る制御電圧によって排出動作を制御するようにした固体
撮像装置において、前記制御電圧を請求項１０又は１１
に記載のバイアス回路により発生することを特徴とする
固体撮像装置。 - 【請求項１４】 前記画素は第１導電型の半導体領域か
らなる信号電荷蓄積部を有し、 前記信号を排出する手段は前記信号電荷蓄積部に隣接し
て形成された第２導電型の半導体領域よりなる排出ゲー
ト部と、該排出ゲート部に隣接して形成された第１導電
型の半導体領域よりなる排出ドレイン部とを有すること
を特徴とする請求項１３に記載の固体撮像装置。 - 【請求項１５】 前記制御電圧を前記排出ドレイン部に
供給してなることを特徴とする請求項１４に記載の固体
撮像装置。 - 【請求項１６】 信号電荷を蓄積する浮遊容量と、該浮
遊容量に蓄えられた電荷を検出する検出回路と、前記浮
遊容量の電位を所定電位にリセットするリセット用ＭＩ
ＳＦＥＴとを備えた電荷検出装置において、前記リセッ
ト用ＭＩＳＦＥＴのゲート絶縁膜に所定量の電荷が注入
されていることを特徴とする電荷検出装置。 - 【請求項１７】 前記リセット用ＭＩＳＦＥＴのゲート
絶縁膜は、酸化膜、窒化膜、酸化膜の順に積層された多
層構造を有することを特徴とする請求項１６に記載の電
荷検出装置。
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|---|---|---|---|
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6018170A (en) * | 1996-06-28 | 2000-01-25 | Nec Corporation | Single-layer-electrode type two-phase charge coupled device having smooth charge transfer |
| JP2002084461A (ja) * | 2000-09-07 | 2002-03-22 | Advantest Corp | 撮像素子駆動回路、撮像素子試験装置 |
| JP2003101005A (ja) * | 2001-09-27 | 2003-04-04 | Citizen Watch Co Ltd | 固体撮像装置 |
| JP2005217607A (ja) * | 2004-01-28 | 2005-08-11 | Sharp Corp | 増幅型固体撮像装置およびその駆動方法 |
| JP2005260940A (ja) * | 2004-03-05 | 2005-09-22 | Samsung Electronics Co Ltd | バイアス回路、それを備えた固体撮像素子及びその製造方法 |
| JP2008270258A (ja) * | 2007-04-16 | 2008-11-06 | Denso Corp | 半導体装置の製造方法 |
| JP2010117996A (ja) * | 2008-11-14 | 2010-05-27 | Sharp Corp | 定電流回路および半導体装置、電子機器 |
| US7817200B2 (en) | 2006-02-15 | 2010-10-19 | Sony Corporation | Solid-state image-capturing device, driving method thereof, camera, electric charge transfer device, driving method and driving device for driving load, and electronic equipment |
| JP2011174918A (ja) * | 2010-01-26 | 2011-09-08 | Seiko Epson Corp | 検出装置、センサーデバイス及び電子機器 |
| JP2014042198A (ja) * | 2012-08-23 | 2014-03-06 | Toshiba Corp | ミキサ回路 |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3635681B2 (ja) * | 1994-07-15 | 2005-04-06 | ソニー株式会社 | バイアス回路の調整方法、電荷転送装置、及び電荷検出装置とその調整方法 |
| JP2000515327A (ja) * | 1996-08-01 | 2000-11-14 | シーメンス アクチエンゲゼルシヤフト | メモリセル装置の作動方法 |
| KR100450544B1 (ko) * | 1996-11-27 | 2004-10-01 | 가부시키가이샤 히타치세이사쿠쇼 | 액티브 매트릭스형 액정 표시 장치 |
| DE19903598A1 (de) * | 1999-01-29 | 2000-08-10 | Siemens Ag | Halbleitervorrichtung mit Mehrfachdielektrikum |
| JP4834897B2 (ja) * | 2000-05-02 | 2011-12-14 | ソニー株式会社 | 不揮発性半導体記憶装置およびその動作方法 |
| KR100332949B1 (ko) | 2000-05-23 | 2002-04-20 | 윤종용 | 전자 줌 기능에 적합한 고체 촬상 소자 |
| US6762463B2 (en) * | 2001-06-09 | 2004-07-13 | Advanced Micro Devices, Inc. | MOSFET with SiGe source/drain regions and epitaxial gate dielectric |
| JP3980302B2 (ja) * | 2001-08-21 | 2007-09-26 | 富士フイルム株式会社 | 固体撮像装置およびその駆動方法 |
| US6925007B2 (en) | 2001-10-31 | 2005-08-02 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
| US6897522B2 (en) | 2001-10-31 | 2005-05-24 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
| US7154719B2 (en) * | 2002-03-22 | 2006-12-26 | Freescale Semiconductor, Inc. | Circuit for electrostatic discharge protection |
| US7094707B1 (en) * | 2002-05-13 | 2006-08-22 | Cypress Semiconductor Corporation | Method of forming nitrided oxide in a hot wall single wafer furnace |
| JP2004014911A (ja) * | 2002-06-10 | 2004-01-15 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP4208559B2 (ja) * | 2002-12-03 | 2009-01-14 | キヤノン株式会社 | 光電変換装置 |
| US7209332B2 (en) * | 2002-12-10 | 2007-04-24 | Freescale Semiconductor, Inc. | Transient detection circuit |
| US20050251617A1 (en) * | 2004-05-07 | 2005-11-10 | Sinclair Alan W | Hybrid non-volatile memory system |
| JP2005277398A (ja) * | 2004-02-25 | 2005-10-06 | Sony Corp | Ｃｃｄリニアセンサ |
| JP4739703B2 (ja) * | 2004-07-14 | 2011-08-03 | 富士フイルム株式会社 | 固体撮像素子の製造方法 |
| JP4739706B2 (ja) * | 2004-07-23 | 2011-08-03 | 富士フイルム株式会社 | 固体撮像素子及びその製造方法 |
| US20060087297A1 (en) * | 2004-10-25 | 2006-04-27 | Qi Deng | Multi-mode multi-phase inductor-less DC/DC regulator |
| US7446990B2 (en) * | 2005-02-11 | 2008-11-04 | Freescale Semiconductor, Inc. | I/O cell ESD system |
| JP4827422B2 (ja) * | 2005-03-10 | 2011-11-30 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の設計方法と装置並びにプログラム |
| JP4506684B2 (ja) * | 2006-02-15 | 2010-07-21 | ソニー株式会社 | 負荷を駆動する駆動方法および駆動装置、並びに電子機器 |
| US20070267748A1 (en) * | 2006-05-16 | 2007-11-22 | Tran Tu-Anh N | Integrated circuit having pads and input/output (i/o) cells |
| US7808117B2 (en) * | 2006-05-16 | 2010-10-05 | Freescale Semiconductor, Inc. | Integrated circuit having pads and input/output (I/O) cells |
| KR100796654B1 (ko) * | 2006-06-02 | 2008-01-22 | 삼성에스디아이 주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
| US7508432B2 (en) * | 2006-07-19 | 2009-03-24 | Eastman Kodak Company | CCD with improved substrate voltage setting circuit |
| US7777998B2 (en) | 2007-09-10 | 2010-08-17 | Freescale Semiconductor, Inc. | Electrostatic discharge circuit and method therefor |
| JP2013008801A (ja) * | 2011-06-23 | 2013-01-10 | Toshiba Corp | 半導体装置 |
| KR20160132405A (ko) * | 2014-03-12 | 2016-11-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| EA027679B1 (ru) * | 2014-12-23 | 2017-08-31 | Открытое акционерное общество "ИНТЕГРАЛ"-управляющая компания холдинга "ИНТЕГРАЛ" | Способ проведения испытаний на термополевую стабильность интегральных микросхем |
| US9905608B1 (en) * | 2017-01-11 | 2018-02-27 | Semiconductor Components Industries, Llc | EMCCD image sensor with stable charge multiplication gain |
| EP3664111B1 (en) * | 2018-12-03 | 2023-06-07 | Hitachi Energy Switzerland AG | Film capacitor with balancing path |
| TWI715344B (zh) * | 2019-12-10 | 2021-01-01 | 友達光電股份有限公司 | 主動元件基板及其製造方法 |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3609414A (en) * | 1968-08-20 | 1971-09-28 | Ibm | Apparatus for stabilizing field effect transistor thresholds |
| US3591852A (en) * | 1969-01-21 | 1971-07-06 | Gen Electric | Nonvolatile field effect transistor counter |
| JPS5255987Y2 (ja) * | 1971-09-15 | 1977-12-17 | ||
| US3956025A (en) * | 1973-06-01 | 1976-05-11 | Raytheon Company | Semiconductor devices having surface state control and method of manufacture |
| US3945031A (en) * | 1973-12-10 | 1976-03-16 | Bell Telephone Laboratories, Incorporated | Charge effects in doped silicon dioxide |
| JPS5346621B2 (ja) * | 1974-10-21 | 1978-12-15 | ||
| DE2620973A1 (de) * | 1975-06-30 | 1977-01-27 | Ibm | Halbleiterschaltungsanordnung zur fet-substratvorspannungserzeugung |
| JPS54143267A (en) * | 1978-04-28 | 1979-11-08 | Citizen Watch Co Ltd | Electronic watch |
| US4232221A (en) * | 1979-01-22 | 1980-11-04 | The United States Of America As Represented By The Secretary Of The Air Force | Method and apparatus for trimming IR/CCD mosaic sensors |
| EP0078318A4 (en) * | 1981-05-11 | 1983-06-24 | Ncr Corp | SEMICONDUCTOR MEMORY ARRANGEMENT WITH VARIABLE THRESHOLD. |
| EP0213972A1 (en) * | 1985-08-30 | 1987-03-11 | SILICONIX Incorporated | Method for shifting the threshold voltage of DMOS transistors |
| US4797856A (en) * | 1987-04-16 | 1989-01-10 | Intel Corporation | Self-limiting erase scheme for EEPROM |
| US4890144A (en) * | 1987-09-14 | 1989-12-26 | Motorola, Inc. | Integrated circuit trench cell |
| JPH0782760B2 (ja) * | 1988-09-02 | 1995-09-06 | 三菱電機株式会社 | 画像メモリ素子 |
| JP2638654B2 (ja) * | 1990-02-06 | 1997-08-06 | 三菱電機株式会社 | 半導体不揮発性記憶装置 |
| JPH04206967A (ja) * | 1990-11-30 | 1992-07-28 | Mitsubishi Electric Corp | 画像メモリを内蔵する増幅型固体撮像素子 |
| JP2976585B2 (ja) * | 1991-05-10 | 1999-11-10 | ソニー株式会社 | 半導体装置の製造方法 |
| EP0522552B1 (en) * | 1991-07-12 | 1998-01-07 | Sony Corporation | Charge transfer device |
| US5481129A (en) * | 1991-10-30 | 1996-01-02 | Harris Corporation | Analog-to-digital converter |
| US5467305A (en) * | 1992-03-12 | 1995-11-14 | International Business Machines Corporation | Three-dimensional direct-write EEPROM arrays and fabrication methods |
| JP3167457B2 (ja) * | 1992-10-22 | 2001-05-21 | 株式会社東芝 | 半導体装置 |
| JP2832136B2 (ja) * | 1992-12-28 | 1998-12-02 | シャープ株式会社 | 固体撮像装置及びその製造方法 |
| US5436481A (en) * | 1993-01-21 | 1995-07-25 | Nippon Steel Corporation | MOS-type semiconductor device and method of making the same |
| EP0621603B1 (en) * | 1993-04-22 | 1999-02-10 | STMicroelectronics S.r.l. | Method and circuit for tunnel-effect programming of floating-gate MOSFETS |
| JP3635681B2 (ja) * | 1994-07-15 | 2005-04-06 | ソニー株式会社 | バイアス回路の調整方法、電荷転送装置、及び電荷検出装置とその調整方法 |
-
1994
- 1994-07-15 JP JP16431094A patent/JP3635681B2/ja not_active Expired - Lifetime
-
1995
- 1995-07-05 MY MYPI95001866A patent/MY118479A/en unknown
- 1995-07-08 SG SG1995000825A patent/SG64843A1/en unknown
- 1995-07-13 EP EP98114675A patent/EP0886321B1/en not_active Expired - Lifetime
- 1995-07-13 EP EP95111024A patent/EP0692825B1/en not_active Expired - Lifetime
- 1995-07-13 DE DE69528298T patent/DE69528298T2/de not_active Expired - Lifetime
- 1995-07-13 DE DE69533523T patent/DE69533523T2/de not_active Expired - Lifetime
- 1995-07-13 KR KR1019950020573A patent/KR100423916B1/ko not_active IP Right Cessation
- 1995-07-13 US US08/502,257 patent/US6104072A/en not_active Expired - Lifetime
- 1995-07-13 DE DE69519001T patent/DE69519001T2/de not_active Expired - Lifetime
- 1995-07-13 EP EP99126218A patent/EP1003224B1/en not_active Expired - Lifetime
-
1997
- 1997-06-30 US US08/885,651 patent/US6084273A/en not_active Expired - Lifetime
- 1997-06-30 US US08/885,286 patent/US6198138B1/en not_active Expired - Lifetime
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6018170A (en) * | 1996-06-28 | 2000-01-25 | Nec Corporation | Single-layer-electrode type two-phase charge coupled device having smooth charge transfer |
| JP2002084461A (ja) * | 2000-09-07 | 2002-03-22 | Advantest Corp | 撮像素子駆動回路、撮像素子試験装置 |
| JP2003101005A (ja) * | 2001-09-27 | 2003-04-04 | Citizen Watch Co Ltd | 固体撮像装置 |
| JP2005217607A (ja) * | 2004-01-28 | 2005-08-11 | Sharp Corp | 増幅型固体撮像装置およびその駆動方法 |
| US7705899B2 (en) | 2004-01-28 | 2010-04-27 | Sharp Kabushiki Kaisha | Amplification type solid-state image pickup device driving method |
| CN100466284C (zh) * | 2004-03-05 | 2009-03-04 | 三星电子株式会社 | 偏置电路、固态成像装置及其制造方法 |
| DE102005011300B4 (de) * | 2004-03-05 | 2009-06-04 | Samsung Electronics Co., Ltd., Suwon | Vorspannungsschaltung, Festkörper-Abbildungssystem und zugehöriges Herstellungsverfahren |
| JP2005260940A (ja) * | 2004-03-05 | 2005-09-22 | Samsung Electronics Co Ltd | バイアス回路、それを備えた固体撮像素子及びその製造方法 |
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