CN100466284C - 偏置电路、固态成像装置及其制造方法 - Google Patents

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Abstract

一种用于电荷耦合器件(CCD)的偏置电路，包括：一个或多个晶体管和一个非易失性存储单元，它们串联连接在第一电势节点和第二电势节点之间，并且被配置为在所述非易失性存储单元和所述一个或多个晶体管之一之间的一个节点上产生偏压。所述一个或多个晶体管可以包括：在所述非易失性存储单元的第一端和所述第一电势节点之间串联耦合的一个或多个晶体管；在所述非易失性存储单元的第二端和所述第二电势节点之间串联耦合的一个或多个晶体管。所述非易失性存储单元可以包括快闪存储单元，例如叠层栅型快闪存储单元和/或分割栅型快闪存储单元。

Description

偏置电路、固态成像装置及其制造方法
本申请要求2004年3月5日在韩国知识产权局提交的韩国专利申请第2004-14955号的优先权，其公开以引用方式被整体包含在此。
技术领域
本发明涉及成像器件及其制造方法，具体涉及电荷耦合器件(CCD)的偏置电路、包括这样的偏置电路的成像电路及其制造方法。
背景技术
典型的CCD包括多个光电转换区域、多个垂直电荷传输区域、一个水平电荷传输区域和一个浮动扩散区域。所述光电转换区域(例如光电二极管区域)通常以具有规则的间隔的矩阵来布置，并且将光信号转换为电信号以产生电荷。所述垂直电荷传输区域通常被形成在多个光电转换区域之间，并且通过门的时钟控制在垂直(列)方向上传送在光电转换区域中产生的电荷。所述水平电荷传输区域通常在水平(行)方向上传送垂直传送的电荷。所述浮动扩散区域感测所传送的电荷，并且向外围电路输出所述电荷。
CCD已经被广泛地应用到照像机、摄像机、多媒体和闭路电视(CCTV)中。具体上，随着CCD的尺寸减小和在CCD中的像素数量增加，具有微透镜的CCD的使用增加了。
图1是利用微透镜的传统CCD的横截面图。p型阱2形成在n型半导体基底1中，垂直电荷传输区域4形成在多个光电二极管区域3之间的p型阱2中。沟道截断层5作为在光电二极管区域3和垂直电荷传输区域4之间的电势壁垒，多晶硅栅极7形成为在垂直电荷传输区域4之上，并且通过绝缘层6与垂直电荷传输区域4绝缘。除了叠加在光电二极管区域3上的区域之外，金属光阻挡层8形成在多晶硅栅电极7上。滤色器层(未示出)和微透镜9形成在光电二极管区域3之上。
入射在CCD上的光通过微透镜9，并且聚焦在光电二极管区域3上。微透镜9被提供用来增强聚光效率。入射光能量被转换为电荷，所述电荷通过电荷传输器件被传送到输出节点，所述电荷传输器件诸如是垂直电荷传输区域4和水平电荷传输区域(未示出)。所述图像信号电荷被作为电子信号输出
用于向半导体基底1施加偏压的偏置电路10被布置在CCD阵列的外部，并且连接到半导体基底1的n+型区域。当响应于落在光电二极管区域3上的大量的光而产生过量的电荷时，偏置电路10调整基底偏压，并且降低光电二极管区域3的势阱，以便在已经累积了一定量的电荷后，过量的电荷被排出到半导体基底1。但是，因为各个CCD可能由于制造加工而不同，因此可能需要对于由给定的加工生产的每个CCD施加不同的基底偏压。
图2和3图解了用于施加偏压的传统偏置电路。图2是偏置电路的电路图，其中使用由被施加到焊点(pad)的电压切断的保险丝来控制基底偏压。参见图2，通过位于电源电压VDD节点和地电压GND节点之间的多晶硅电阻器13来分配电源电压VDD，并且多晶硅电阻器13的连接节点连接到保险丝12。焊点11用于断开保险丝。可以通过选择性地切断连接到多晶硅电阻器13的保险丝12来获得期望的输出电压。
图2的偏置电路会大大地增加由芯片占用的面积，因为所述电路包括相当大量的电阻器和保险丝。图2的电路也会具有相当大的功耗。而且，错误地断开的保险丝的恢复可能是困难的。
图3是使用如在日本专利公开出版物第8-32065号中提出的、金属-绝缘体-半导体场效应晶体管(MISFET)的偏置电路的电路图。参见图3，电源电压VDD被多个MOS晶体管14和一个MISFET 15分隔，所述多个MOS晶体管14和一个MISFET15串联连接在电源电压VDD节点和地电压GND节点之间。在这个偏置电路中，通过控制在MISFET 15上的电压来调整输出电压。通过经由焊点16向MISFET 15的绝缘层施加控制偏压来控制在MISFET15上的电压，所述焊点16由氧化氮化氧(ONO)或一氧化氮(NO)形成。偏置电路使用作为有源器件的MOS晶体管14和MISFET 15来取代作为无源器件的电阻器。因此，可以降低功耗，并且与使用电阻器和保险丝的偏置电路相比较可以降低芯片占用的面积。但是，在这个电路上的程序操作可能由于下述原因而不准确：在制造加工(例如使用等离子体的加工)期间注入的电荷和/或可能被截留和不良地消除的、在绝缘层中注入的电荷。因此，MISFET15可能不具有稳定的特性。
图4是图1所示的浮动扩散区域的横截面视图。CCD包括浮动扩散区域FD、复位栅极RG和复位漏极RD。浮动扩散区域FD位于水平电荷传输区域(未示出)的后端，用于将电荷转换为电压，所述复位栅极RG和复位漏极RD被提供用来对于每个像素复位被传送到浮动扩散区域FD的电荷。例如，可以在n型半导体基底1中形成p型阱2，并且可以在所述p型阱2的预定部分中形成所述水平电荷传输区域的电荷传输通道区域17。可以在电荷传输通道区域17的一部分上形成栅极绝缘层18，并且可以在栅极绝缘层18上形成复位栅极RG。可以通过向电荷传输通道区域17中注入n型离子杂质而在复位栅极RG的相应侧上形成浮动扩散区域FD和复位漏极RD。浮动扩散区域FD累积从水平电荷传输区域传输的电荷，并且当接通复位栅极RG时，在浮动扩散区域FD中的电荷被传送到复位漏极RD。
在这种偏置电路中，通过RG焊点19向复位栅极RG施加偏压，并且使用与浮动扩散区域FD连接的感测放大器20来检测被传输到浮动扩散区域FD的电荷。期望所检测的信号应当将在浮动扩散区域FD的累积电荷完全地复位(放电)到复位漏极RD以准备下一次检测。但是，由于复位晶体管的操作特性，复位操作可能不充分。具体上，可能在扩散区域中剩余电荷，导致电荷混合和产生图像噪音。当照度低时，图像噪音可能变得显著。
为了便利复位操作，一般期望提高所施加的复位电压。而且，当在复位栅极RG的时钟控制中的操作点按照复位电压而改变时，通常期望将在每个器件中的复位栅极RG的直流(DC)偏置设置为考虑到复位栅极RG的势能不规则性的值。
发明内容
在本发明的一些实施例中，一种用于电荷耦合器件(CCD)的偏置电路，包括:一个或多个晶体管和一个具有浮动栅和控制栅的非易失性存储单元，它们串联连接在第一电势节点和第二电势节点之间，并且被配置为在所述非易失性存储单元和所述一个或多个晶体管之一之间的一个节点上产生偏压。所述一个或多个晶体管可以包括：在所述非易失性存储单元的第一端和所述第一电势节点之间串联耦合的一个或多个晶体管；在所述非易失性存储单元的第二端和所述第二电势节点之间串联耦合的一个或多个晶体管。
在一些实施例中，所述非易失性存储单元包括快闪存储单元。例如，所述非易失性存储单元可以包括叠层栅型快闪存储单元和/或分割栅型快闪存储单元。
在本发明的其他实施例中，所述偏置电路还包括与非易失性存储单元的栅极耦合的输入焊点。第一和第二电阻器可以耦合在所述输入焊点与第一和第二电势节点的相应的一个之间。
按照本发明的附加实施例，一种固态成像装置包括一个半导体基底和在所述半导体基底上和/或所述半导体基底内形成的多个装置区域。所述装置还包括偏置电路，它耦合到所述基底和/或耦合到所述多个装置区域之一，并且用于向其施加偏压，该偏置电路包括一个或多个晶体管和一个具有浮动栅和控制栅的非易失性存储单元，它们串联连接在第一电势节点和第二电势节点之间，并且被配置为在所述非易失性存储单元和所述一个或多个晶体管之一之间的一个节点上产生偏压。
在本发明的其他实施例中，固态成像装置包括:光电转换区域；电荷传输区域，被配置为从所述光电转换区域传送电荷；浮动扩散区域，被配置为向外围电路传送由电荷传输区域传送的电荷；复位栅极和复位漏极，被配置为从浮动扩散区域传送电荷。所述装置还包括偏置电路，它被配置为向复位栅极或复位漏极施加偏压，所述偏置电路包括一个或多个晶体管和一个非易失性存储单元，它们串联耦合在第一电势节点和第二电势节点之间，并且被配置为在所述非易失性存储单元和所述一个或多个晶体管之一之间的一个节点上产生偏压。
在本发明的一些方法实施例中，制造了固态成像装置。在半导体基底上形成栅极绝缘层。在栅极绝缘层上形成第一多晶硅层。所述第一多晶硅层被设计为在装置区域中形成第一多晶硅栅极和在偏置电路区域中形成浮动栅极。在第一多晶硅栅极和浮动栅极上形成栅极间绝缘层。在所述栅极间绝缘层上形成第二多晶硅层，并且设计为在所述装置区域中形成第二多晶硅栅极并且在偏置电路区域中形成控制栅极和一个或多个晶体管栅极，其中，第二多晶硅栅极部分地覆盖在第一多晶硅栅极上，并且所述控制栅极部分地覆盖在所述浮动栅极上。在基底中、在所述偏置电路的控制栅极和所述一个或多个晶体管栅极的相应侧上形成源极/漏极区域，以形成与具有浮动栅和控制栅的非易失性存储单元串联的一个或多个晶体管。所述控制栅极和浮动栅极可以具有叠层栅配置和/或分割栅配置。
附图说明
图1是传统的CCD类型的固态成像装置的横截面视图；
图2是在图1的偏置电路中使用的传统偏置电路的电路图；
图3是在图1的偏置电路中使用的另一种传统的偏置电路的电路图；
图4是在图1的器件中包括的浮动扩散区域的横截面视图；
图5是按照本发明的一些实施例的偏置电路的电路图；
图6是按照本发明的另一些实施例的非易失性存储(NVM)单元的横截面视图；
图7是按照本发明的附加实施例的NVM单元的横截面视图；
图8图解了包括按照本发明的一些实施例的偏置电路的固态成像装置；
图9图解了包括按照本发明的另一些实施例的偏置电路的固态成像装置；
图10图解了包括按照本发明的又一些实施例的偏置电路的固态成像装置；
图11-17是制造产品的横截面视图，用于图解制造包括按照本发明的一些实施例的偏置电路的固态成像装置的示范操作。
具体实施方式
现在参照附图来更全面地说明本发明，在附图中示出了本发明的实施例。但是，本发明可以具体化为不同的形式，并且不应当被理解为限于在此给出的实施例。而且，提供这些实施例以便本公开彻底和完整，并且将向本领域内的技术人员全面地传达本发明的范围。相同的编号表示相同的元件。在此使用的术语“和/或”包括一个或多个相关联地列出的项目的任何一个或所有组合。
在此使用的术语仅仅用于描述特定的实施例，并且并非意欲限定本发明。在此使用的单数形式“一个”和“所述那个”意欲也包括复数形式，除非上下文另外地明确指示出。还应当明白，术语“包括”当在说明书中使用时，指定所声明的特征、整数、步骤、操作、元件和/或部件的存在，但是不排除存在或增加一个或多个其他特征、整数、步骤、操作、元件、部件和/或其组合。
可以明白，当一个元件被称为“连接”或“耦合”到另一个元件时，它可以直接地连接或耦合到其他的元件或者可以存在插入的元件。相反，当一个元件被称为“直接连接到”或“直接耦合到”另一个元件时，不存在插入的元件。
除非另外限定，在此使用的所有术语(包括科技术语)具有由本发明所属领域的普通技术人员通常理解的相同含义。还应当明白，诸如在通常使用的词典中所限定的那些术语应当被理解为具有与它们在相关领域的环境中的含义一致的含义，并且将不被理解为理想化的或过度形式的含义，除非在此明确地如此定义。
图5是按照本发明的一些实施例的偏置电路500的电路图。所述偏置电路500包括多个晶体管30和一个非易失性存储(NVM)单元40，它们串联连接在诸如电源电压VDD节点的第一电势节点和诸如地电压GND节点的第二电势节点之间。电源电压VDD由晶体管30和NVM单元40分配，并且偏置电路500在晶体管30和NVM单元40之间的触点产生偏压，并且向输出节点60输出所述偏压。NVM单元40可以例如是闪速存储器。如所公知的，即使其电源突然中断，闪速存储器也可以在ONO层或浮动栅极中存储电荷，以便可以按照输入到单元的栅极的电压(门限电压)来控制输出电压。如将参照图6和7来全面地说明的，NVM单元40优选地包括具有浮动栅极和控制栅极的快闪存储单元。
优选的是，所述偏置电路还包括输入焊点50以及第一和第二电阻器R1和R2。从输入焊点50输入控制偏置信号，并且第一和第二电阻器R1和R2连接到输入焊点50，并且可以稳定来自输入焊点50的控制偏置信号。在NVM单元40中，通过响应于由第一和第二电阻器R1和R2稳定的输入信号而向浮动栅极注入电荷或从其释放电荷来控制输出电压，以便获得期望的偏压。晶体管30是缓冲晶体管，并且连接到NVM单元40的源极和漏极，其中每个缓冲晶体管30的栅极连接到其漏极。
一般，具有包括多个选通晶体管的结构的NVM单元(例如快闪存储单元)可以使用外部偏压来控制和固定沟道电势。通过向浮动栅极注入电荷来实现规划，并且通过隧道效应机制来消除(放电)在浮动栅极上的电荷。在本发明的一些实施例中，具有这种结构的NVM单元被插入到偏置电路中，以便可以使用NVM单元的电荷存储能力来控制门限电压。特别是，已经证明，具有多个选通晶体管的NVM单元可以在大范围的条件下显示稳定的特征。因此，本发明的偏置电路可以输出稳定的偏压。
图6是按照本发明的一些实施例的NVM单元600的横截面视图，它可以被包括在图5的偏置电路中。所图解的NVM单元600是分割栅(split-gatc)型快闪存储单元，其中控制栅极125覆盖浮动栅极110的上表面的一部分和一个侧壁。源极区域130位于半导体基底100中并与浮动栅极110相邻。椭圆形氧化层115覆盖浮动栅极110的上表面。与源极区域130相对的浮动栅极110的侧壁被控制栅极125覆盖。控制栅极125从浮动栅极110的侧壁延伸，在一个方向上覆盖椭圆氧化层115的上表面，并且覆盖与浮动栅极110的源极区域130相对的半导体基底100的一部分。漏极区域135位于半导体基底100中并与控制栅极125相邻，并且控制栅极125部分地与漏极区域135重叠。栅极绝缘层105位于浮动栅极110和半导体基底100之间。隧道绝缘层120与椭圆形氧化层115的一部分重叠，并且从在控制栅极125和半导体基底100之间的浮动栅极110的侧壁延伸。以下，将椭圆形氧化层115和隧道绝缘层120的组合称为栅极间(intergate)绝缘层。
在分割栅型快闪存储单元600中，浮动栅极110与控制栅极125分离，并且具有电隔离的结构。在本发明的一些实施例中，通过向浮动栅极110注入电子或从其发出电子、即通过写入和消除操作来控制偏置电路的输出电压。在写入操作中，大约12V的高压被施加到控制栅极125，大约7V的高压被施加到源极130，并且0V的电压被施加到漏极135，使得热电子穿过在浮动栅极110之下半导体基底100之上、靠近控制栅极125的栅极绝缘层105并且进入浮动栅极110。这增大了门限电压，因此降低了偏置电路的输出电压如果15V或更高的电压被施加到控制栅极125，则高电场被施加到浮动栅极110的尖端，并且在浮动栅极110中的电子被传送到控制栅极125。这减小了门限电压，并且提高了偏置电路的输出电压。通过通道热电子注入(CHEI)来实现向浮动栅极110的电子的注入，并且由Fowler-Nordheim(F-N)隧道效应发出电子穿过在浮动栅极110和控制栅极125之间的隧道绝缘层120。
图7是按照本发明的另一些实施例的、可以在图5的偏置电路中使用的NVM单元700的横截面视图。NVM单元700是叠层栅型快闪存储单元，其中控制栅极225被堆叠在浮动栅极210上。栅极绝缘层205位于半导体基底200上，并且在其上堆叠浮动栅极210、栅极间绝缘层220和控制栅极225。源极230和漏极235被布置在半导体基底200中位于叠层结构的相应侧。
在这个叠层栅型闪速存储器中，控制栅极225被形成在浮动栅极210上。像在分割栅型闪速存储器中那样，通过向浮动栅极210注入电子或从其发出电子、即通过写入和消除操作来控制偏置电路的输出电压。在写入操作中，大约10V的高压被施加到控制栅极225，大约5V的高压被施加到源极230，并且漏极235浮动，并且从源极230通过栅极绝缘层205向浮动栅极210注入热电子。因此，门限电压增大，这减小了在其中使用存储单元的偏置电路的输出电压。在消除操作中，如果大约-10V的电压被施加到控制栅极225，大约5V的电压被施加到漏极235，并且源极230浮动，则在浮动栅极210中的电子被传送到漏极235。这减小了门限电压，由此增大了偏置电路的输出电压。通过热电子注入而发生向浮动栅极210中的电子注入，并且通过F-N隧道效应经由隧道绝缘层120从浮动栅极210传送电子。
如上面参照图5-7描述的偏置电路可以与固态成像装置集成，并且用于向固态成像装置的基底、复位栅极和/或复位漏极施加偏压。图8-10图解了使用按照本发明的各个实施例的偏置电路的固态成像装置。
图8图解了包括偏置电路360的固态成像装置800，在所述偏置电路360中，向其中形成有多个装置区域350的基底300施加偏压。所述装置区域350可以例如与图1所示的在基底1上形成的元件相同，所述元件诸如p型阱2、光电二极管区域3、垂直电荷传输区域4、沟道截断层5、绝缘层6、多晶硅栅极7、金属光阻层8和微透镜9等。如上参照图5所述，偏置电路360包括一个或多个晶体管30和NVM单元40，它们串联连接在第一电势节点VDD和第二电势节点GND之间。偏置电路360在晶体管30和NVM单元40之间的一个节点上产生偏压。在所图解的实施例中，偏置电路360的输出节点连接到基底300的n+型区域，以便向基底300施加偏压。
图9和10图解了按照本发明的另一些实施例的固态成像装置。图9和10所示的实施例彼此类似，除了图9的偏置电路370向复位栅极RG施加偏压，而图10的偏置电路380向复位漏极RD施加偏压。参见图9，固态成像装置900包括光电转换区域305、电荷传输区域310、浮动扩散区域320、复位栅极330、复位漏极340，它们都位于基底300上和/或内。器件900还包括偏置电路370，它向复位栅极330施加偏压。所述电荷传输区域发送在所述光电转换区域305中产生的电荷，并且浮动扩散区域320感测由电荷传输区域310发送的电荷，并且向外围电路(未示出)输出电荷。复位栅极330和复位漏极340被提供用来对于每个像素复位向浮动扩散区域320发送的电荷。如上参照图5所述，偏置电路370包括一个或多个晶体管30和一个NVM单元40，它们串联连接在第一电势节点VDD和第二电势节点GND之间，并且在晶体管30和NVM单元40之间的一个节点上输出偏压。图10图解了固态成像装置1000的一个示例，其中偏置电路370向复位漏极340施加偏压。
按照本发明的各个实施例的偏置电路可以与固态成像装置集成。以下，将参照图11-17来说明用于制造包括偏置电路的固态成像装置的示范操作
参见图11，在n型半导体基底400中定义了装置区域C和偏置电路区域B。在基底400中形成p型阱405，并且在p型阱405中形成用于将像素彼此分离的沟道截断层410。在形成p型阱405之前，可以执行清洁处理，并且可以在基底400上形成缓冲氧化层(未示出)。可以在基底400上形成离子注入掩模(未示出)，以大约2.3E11离子/cm2的剂量和大约1.8MeV来掺杂硼离子，由此形成p型阱405。如果必要的话，则p型离子可以以较高的剂量被掺杂到除了装置区域C之外的、包括偏置电路区域的外围电路部分中。其后，通过形成电荷传输通道的离子注入处理在沟道截断层410旁边形成CCD通道区域415，该通道区域包括垂直和水平电荷传输区域。可以在形成沟道截断层410之前形成CCD通道区域415。
参见图12，在其中形成有CCD通道区域415的基底400的表面上形成栅极绝缘层420。在装置区域C中的栅极绝缘层420的一部分可以是ONO层，而在偏置电路区域B中的栅极绝缘层420的一部分可以是氧化层。例如，可以在大约900℃的温度使用热氧化来形成大约
Figure C200510053008D00141
的厚度的第一氧化层。然后可以使用例如低压化学汽相沉积(LPCVD)来将一个氮化层形成为大约
Figure C200510053008D00142
的厚度。可以通过沉积大约
Figure C200510053008D00143
的厚度的中温氧化物(MTO)和将所述MTO退火来形成第二氧化层。在基底400的整个表面上形成这个ONO层后，可以从偏置电路区域B去除所述氮化层和ONO层的第二氧化层。第一多晶硅层425被沉积在栅极绝缘层420上。例如，可以通过LPCVD来将第一多晶硅层425形成为大约的厚度。
参见图13，第一多晶硅层425形成图案为在装置区域C的CCD通道区域415的特定部分留下第一多晶硅栅极425a。与设计形成第一多晶硅栅极425a的同时，可以在偏置电路区域B中形成NVM单元的浮动栅极425b。可以使用诸如氧化层或光阻层之类的适当的蚀刻掩模来设计形成第一多晶硅层425。
参见图14，在第一多晶硅栅极425a和浮动栅极425b上形成用于将电极彼此分离的栅极间绝缘层430a和430b。第二多晶硅层440被沉积在栅极间绝缘层430a和430b上。为了形成栅极间绝缘层430a和430b，可以通过热氧化第一多晶硅栅极425a和浮动栅极425b来形成厚度大约的热氧化层，并且可以在其上沉积厚度大约
Figure C200510053008D00152
的MTO。可以形成厚度大约
Figure C200510053008D00153
的第二多晶硅层440。
参见图15，设计第二多晶硅层440以形成：第二多晶硅栅极440a，它部分地与第一多晶硅栅极425a以及装置区域C的CCD通道区域415的相邻部分重叠；控制栅极440b，它与偏置电路区域B中的浮动栅极425b重叠。所述设计也形成偏置电路区域B的一个或多个晶体管的栅极440c。
参见图16，通过向偏置电路区域B中注入杂质离子而在控制栅极440b的相应侧上形成源极区域445a和漏极区域445b，因此形成NVM单元450。漏极区域445b也作为也包括漏极区域445c的晶体管460的源极区域445b，以便NVM单元450与晶体管460串联以形成偏置电路部分465，该偏置电路部分465可以包括与NVM单元450和晶体管460串联耦合的其他晶体管(未示出)。可以在晶体管460和NVM单元450之间的触点上产生偏压。
参见图17，在包括第二多晶硅栅极440a的结构上形成绝缘层470，并且执行n型离子注入处理以形成光电二极管区域475，即光电转换区域。可以在形成源极区域445a、源极/漏极区域445b和漏极区域445c之前形成光电二极管区域475。
形成金属光阻层480，它覆盖除了覆盖在光电二极管区域475之上的部分之外的绝缘层470的其它部分。可以通过沉积厚度大约
Figure C200510053008D00154
的钨和设计其图案来形成所述金属光阻层480。形成诸如BPSG的钝化层485，然后通过使用光刻处理选择性地去除钝化层485来执行焊点打开处理。在钝化层485上形成诸如氧化层或氮层之类的用于平面化的绝缘层490。在覆盖在光电二极管区域475之上的绝缘层490的一部分上形成滤色层495。在覆盖在光电二极管区域475之上的滤色层495上形成微透镜500，由此形成固态成像装置。
如上所述，可以同时形成装置区域C的第一多晶硅栅极425a和用于偏置电路部分465中的NVM单元450的浮动栅极425b。另外，可以同时形成装置区域C的第二多晶硅栅极425a和用于偏置电路部分465中的NVM单元450的控制栅极440b。以这种方式，可以与固态成像装置集成用于产生稳定的偏压的偏置电路。可以明白，可以通过下述方式来修改用于在偏置电路区域B中形成叠层栅NVM单元的如上所述的操作以形成分割栅极NVM单元：通过形成控制栅极440b，使得它与浮动栅极425b重叠和延伸到至相邻的基底上。
虽然已经参照本发明的例证实施例而说明了本发明，但是可以明白，本发明不限于其所述细节。已经在上述的说明中提出了各种替代和修改，并且本领域内的普通技术人员可以看出其他的替代和修改。因此，所有这样的替代和修改意欲被包括在所附的权利要求所定义的本发明的范围内。

Claims (31)

1.一种用于电荷耦合器件的偏置电路，所述偏置电路包括:
一个或多个晶体管和一个具有浮动栅和控制栅的非易失性存储单元，它们串联连接在第一电势节点和第二电势节点之间，并且被配置为在所述非易失性存储单元和所述一个或多个晶体管之一之间的一个节点上产生偏压。
2.按照权利要求1的偏置电路，其中，所述一个或多个晶体管包括:
在所述非易失性存储单元的第一端和所述第一电势节点之间串联耦合的一个或多个晶体管；
在所述非易失性存储单元的第二端和所述第二电势节点之间串联耦合的一个或多个晶体管。
3.按照权利要求1的偏置电路，其中所述非易失性存储单元包括快闪存储单元。
4.按照权利要求3的偏置电路，其中，所述偏压依赖于非易失性存储单元的浮动栅极的电荷。
5.按照权利要求3的偏置电路，其中，所述非易失性存储单元包括叠层栅型快闪存储单元。
6.按照权利要求3的偏置电路，其中，所述非易失性存储单元包括分割栅型快闪存储单元。
7.按照权利要求1的偏置电路，还包括与非易失性存储单元的栅极耦合的输入焊点。
8.按照权利要求7的偏置电路，还包括耦合在所述输入焊点与第一和第二电势节点的相应的一个之间的第一和第二电阻器。
9.按照权利要求1的偏置电路，其中，所述一个或多个晶体管被配置为一个或多个缓冲晶体管。
10.一种固态成像装置，包括:
一个半导体基底；
在所述半导体基底上和/或所述半导体基底内形成的多个装置区域；
偏置电路，它耦合到所述基底和/或耦合到所述多个装置区域之一，并且用于向其施加偏压，该偏置电路包括一个或多个晶体管和一个具有浮动栅和控制栅的非易失性存储单元，它们串联连接在第一电势节点和第二电势节点之间，并且被配置为在所述非易失性存储单元和所述一个或多个晶体管之一之间的一个节点上产生偏压。
11.按照权利要求10的器件，其中，所述一个或多个晶体管包括:
在所述非易失性存储单元的第一端和所述第一电势节点之间串联耦合的一个或多个晶体管；
在所述非易失性存储单元的第二端和所述第二电势节点之间串联耦合的一个或多个晶体管。
12.按照权利要求11的器件，其中所述非易失性存储单元包括快闪存储单元。
13.按照权利要求12的器件，其中，所述偏压依赖于非易失性存储单元的浮动栅极的电荷。
14.按照权利要求12的器件，其中，所述非易失性存储单元包括叠层栅型快闪存储单元。
15.按照权利要求12的器件，其中，所述非易失性存储单元包括分割栅型快闪存储单元。
16.按照权利要求10的器件，还包括与非易失性存储单元的栅极耦合的输入焊点。
17.按照权利要求16的器件，还包括耦合在所述输入焊点与第一和第二电势节点的相应的一个之间的第一和第二电阻器。
18.按照权利要求10的器件，其中，所述一个或多个晶体管被配置为一个或多个缓冲晶体管。
19.一种固态成像装置，包括:
光电转换区域；
电荷传输区域，被配置为从所述光电转换区域传送电荷；
浮动扩散区域，被配置为向外围电路传送由电荷传输区域传送的电荷；
复位栅极和复位漏极，被配置为从浮动扩散区域传送电荷；
偏置电路，它被配置为向复位栅极或复位漏极施加偏压，所述偏置电路包括一个或多个晶体管和一个具有浮动栅和控制栅的非易失性存储单元，它们串联耦合在第一电势节点和第二电势节点之间，并且被配置为在所述非易失性存储单元和所述一个或多个晶体管之一之间的一个节点上产生偏压。
20.按照权利要求19的器件，其中所述一个或多个晶体管包括:
在所述非易失性存储单元的第一端和所述第一电势节点之间串联耦合的一个或多个晶体管；
在所述非易失性存储单元的第二端和所述第二电势节点之间串联耦合的一个或多个晶体管。
21.按照权利要求19的器件，其中，所述非易失性存储单元包括快闪存储单元。
22.按照权利要求21的器件，其中，所述偏压依赖于非易失性存储单元的浮动栅极的电荷。
23.按照权利要求21的器件，其中，所述非易失性存储单元包括叠层栅型快闪存储单元。
24.按照权利要求21的器件，其中，所述非易失性存储单元包括分割栅型快闪存储单元。
25.按照权利要求19的器件，还包括与非易失性存储单元的栅极耦合的输入焊点。
26.按照权利要求25的器件，还包括耦合在所述输入焊点与第一和第二电势节点的相应的一个之间的第一和第二电阻器。
27.按照权利要求10的器件，其中，所述一个或多个晶体管被配置为一个或多个缓冲晶体管。
28.一种制造固态成像装置的方法，所述方法包括:
在半导体基底上形成栅极绝缘层；
在栅极绝缘层上形成第一多晶硅层；
设计所述第一多晶硅层，以在装置区域中形成第一多晶硅栅极和在偏置电路区域中形成浮动栅极；
在第一多晶硅栅极和浮动栅极上形成栅极间绝缘层；
在所述栅极间绝缘层上形成第二多晶硅层；
设计第二多晶硅层，以在所述装置区域中形成第二多晶硅栅极并且在偏置电路区域中形成控制栅极和一个或多个晶体管栅极，其中，第二多晶硅栅极部分地与第一多晶硅栅极重叠，并且所述控制栅极部分地与所述浮动栅极重叠；
在基底中、在所述偏置电路的控制栅极和所述一个或多个晶体管栅极的相应侧形成源极/漏极区域，以形成与具有浮动栅和控制栅的非易失性存储单元串联的一个或多个晶体管。
29.按照权利要求28的方法，其中，所述控制栅极和浮动栅极具有叠层栅配置。
30.按照权利要求28的方法，其中，所述控制栅极和浮动栅极具有分割栅配置。
31.按照权利要求28的方法，其中，所述半导体基底是n型基底，其中所述方法还包括:
在n型基底中形成p型阱；
在p型阱中形成沟道截断层；
形成邻近沟道截断层的电荷传输区域；
在第二多晶硅栅极上形成绝缘层；
在装置区域中形成光电二极管区域；
在除了覆盖在光电二极管区域之上的部分之外的绝缘层上形成金属光阻层；
在金属光阻层上形成钝化层；
在钝化层上形成平面化的绝缘层；
在覆盖在光电二极管区域的平面化的绝缘层的一部分上形成滤色层；
在滤色层上形成微透镜，并且覆盖在光电二极管区域上。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7554854B2 (en) * 2006-03-31 2009-06-30 Semiconductor Energy Laboratory Co., Ltd. Method for deleting data from NAND type nonvolatile memory
KR100774110B1 (ko) * 2006-12-13 2007-11-06 엘지이노텍 주식회사 카메라 장치
US8199236B2 (en) * 2007-09-11 2012-06-12 Simon Fraser University/Industry Liason Office Device and pixel architecture for high resolution digital
US7756659B2 (en) * 2008-01-11 2010-07-13 Fairchild Semiconductor Corporation Delay stabilization for skew tolerance
CN102610620B (zh) * 2011-01-20 2014-09-10 中国科学院微电子研究所 一种光学传感器及其内部的成像器件
US20220302338A1 (en) * 2019-07-30 2022-09-22 Vuereal Inc. High efficiency microdevice

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5438211A (en) * 1993-03-31 1995-08-01 Kabushiki Kaisha Toshiba Charge-transfer device having an improved charge-sensing section
JPH0832065A (ja) * 1994-07-15 1996-02-02 Sony Corp Ｍｉｓ素子並びに之を用いたアナログｍｉｓｆｅｔ、しきい値電圧の補正方法、チャネルポテンシャル調整方法、バイアス回路、電荷転送装置、固体撮像装置、電荷検出装置
JPH11154735A (ja) * 1997-11-21 1999-06-08 Sony Corp 固体撮像素子の基板電圧供給回路
US5912483A (en) * 1994-07-05 1999-06-15 Sanyo Electric Company, Ltd. Output circuit provided with source follower circuit having depletion type MOS transistor
KR20010002019A (ko) * 1999-06-10 2001-01-05 김영환 고체 촬상 소자
KR20010002020A (ko) * 1999-06-10 2001-01-05 김영환 고체 촬상 소자
KR20010030546A (ko) * 1999-09-29 2001-04-16 이데이 노부유끼 임의 전압 발생 구조 및 이 구조를 사용하는 고체 촬상 소자
US20020171102A1 (en) * 2001-03-22 2002-11-21 Fuji Photo Film Co., Ltd. Non-volatile solid state image pickup device and its drive
CN1466221A (zh) * 2002-06-04 2004-01-07 ���ǵ�����ʽ���� 非易失性存储单元及其制造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5452251A (en) * 1992-12-03 1995-09-19 Fujitsu Limited Semiconductor memory device for selecting and deselecting blocks of word lines
JP3588143B2 (ja) * 1994-07-05 2004-11-10 三洋電機株式会社 電荷結合素子及びその製造方法
FR2745457B1 (fr) * 1996-02-23 1998-04-24 Suisse Electronique Microtech Reseau de cellules photosensibles et capteur d'images comportant un tel reseau
US6133954A (en) * 1996-03-14 2000-10-17 Tritech Microelectronics, Ltd. Integrated circuit color chip with cells with integral color filters including triplets of photodiodes with each having integrated therewith transistors for reading from and writing to the photodiode and methods of manufacture and operation thereof
JP3081543B2 (ja) * 1996-03-29 2000-08-28 三洋電機株式会社 スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ
JP3107199B2 (ja) * 1996-08-29 2000-11-06 日本電気株式会社 不揮発性半導体記憶装置の製造方法
KR100239412B1 (ko) * 1996-12-28 2000-01-15 김영환 고체 촬상 소자 및 그의 제조 방법
KR100242723B1 (ko) * 1997-08-12 2000-02-01 윤종용 불휘발성 반도체 메모리 장치의 셀 어레이 구조 및 그 제조방법
DE69726136T2 (de) * 1997-08-29 2004-08-26 Stmicroelectronics S.R.L., Agrate Brianza Verfahren und Schaltung zur Erzeugung einer Gatterspannung für nichtfluchtige Speicheranordnungen
US5952686A (en) * 1997-12-03 1999-09-14 Hewlett-Packard Company Salient integration mode active pixel sensor
JPH11274328A (ja) * 1998-03-26 1999-10-08 Sanyo Electric Co Ltd 不揮発性半導体記憶装置とその製造方法
KR100282424B1 (ko) * 1999-03-18 2001-02-15 김영환 수평전하 전송소자 및 그의 제조방법
US6258668B1 (en) * 1999-11-24 2001-07-10 Aplus Flash Technology, Inc. Array architecture and process flow of nonvolatile memory devices for mass storage applications
JP3922341B2 (ja) * 2001-01-11 2007-05-30 セイコーエプソン株式会社 不揮発性メモリトランジスタを有する半導体装置の製造方法
TW559814B (en) * 2001-05-31 2003-11-01 Semiconductor Energy Lab Nonvolatile memory and method of driving the same
KR100634162B1 (ko) * 2002-05-15 2006-10-17 삼성전자주식회사 스플리트 게이트 메모리 장치 및 그 제조방법
FR2844129B1 (fr) * 2002-09-03 2004-10-29 Suisse Electronique Microtech Procede et capteur pour determiner le contraste local d'une scene observee, par detection de la luminance emanant de cette scene
JP2004178782A (ja) * 2002-10-04 2004-06-24 Sharp Corp 半導体記憶装置およびその制御方法および携帯電子機器
JP4096687B2 (ja) * 2002-10-09 2008-06-04 株式会社デンソー Ｅｅｐｒｏｍおよびその製造方法
US7317484B2 (en) * 2003-02-26 2008-01-08 Digital Imaging Systems Gmbh CMOS APS readout scheme that combines reset drain current and the source follower output
JP2005268621A (ja) * 2004-03-19 2005-09-29 Toshiba Corp 半導体集積回路装置
US7450418B2 (en) * 2006-04-12 2008-11-11 Ememory Technology Inc. Non-volatile memory and operating method thereof

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5438211A (en) * 1993-03-31 1995-08-01 Kabushiki Kaisha Toshiba Charge-transfer device having an improved charge-sensing section
US5912483A (en) * 1994-07-05 1999-06-15 Sanyo Electric Company, Ltd. Output circuit provided with source follower circuit having depletion type MOS transistor
JPH0832065A (ja) * 1994-07-15 1996-02-02 Sony Corp Ｍｉｓ素子並びに之を用いたアナログｍｉｓｆｅｔ、しきい値電圧の補正方法、チャネルポテンシャル調整方法、バイアス回路、電荷転送装置、固体撮像装置、電荷検出装置
JPH11154735A (ja) * 1997-11-21 1999-06-08 Sony Corp 固体撮像素子の基板電圧供給回路
KR20010002019A (ko) * 1999-06-10 2001-01-05 김영환 고체 촬상 소자
KR20010002020A (ko) * 1999-06-10 2001-01-05 김영환 고체 촬상 소자
KR20010030546A (ko) * 1999-09-29 2001-04-16 이데이 노부유끼 임의 전압 발생 구조 및 이 구조를 사용하는 고체 촬상 소자
US20020171102A1 (en) * 2001-03-22 2002-11-21 Fuji Photo Film Co., Ltd. Non-volatile solid state image pickup device and its drive
CN1466221A (zh) * 2002-06-04 2004-01-07 ���ǵ�����ʽ���� 非易失性存储单元及其制造方法

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JP2005260940A (ja) 2005-09-22
KR100594262B1 (ko) 2006-06-30
DE102005011300A1 (de) 2005-09-22
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