KR20050089501A - 바이어스 회로, 이를 구비한 고체 촬상 소자 및 그 제조방법 - Google Patents

바이어스 회로, 이를 구비한 고체 촬상 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 안정된 특성을 보이는 바이어스 전압을 출력할 수 있는 바이어스 회로, 이를 구비한 고체 촬상 소자 및 그 제조방법에 관한 것이다. 본 발명에 따른 바이어스 회로는, 제1 전위와 제2 전위의 사이에 직렬 접속된 적어도 하나의 트랜지스터와 비휘발성 메모리 소자를 포함하고, 상기 트랜지스터와 비휘발성 메모리 소자의 접점으로부터 바이어스 전압을 얻게 한 것이다. 비휘발성 메모리 소자는 외부 바이어스에 의해 채널 퍼텐셜을 조절하여 고정할 수 있다. 특히, 멀티플 게이트 트랜지스터 타입의 비휘발성 메모리 소자는 플로팅 게이트에 전하를 주입하여 프로그래밍하고 다시 플로팅 게이트의 전하를 터널링 현상을 이용하여 삭제하는 원리에 의한다. 본 발명은 이러한 비휘발성 메모리 소자를 이용하여 문턱 전압을 조절, 고정하고 이를 바이어스를 가하는 회로에 삽입하여 사용한다.

Description

바이어스 회로, 이를 구비한 고체 촬상 소자 및 그 제조방법{Biasing circuit, solid state imaging device comprising the biasing circuit, and method for fabricating the same}
본 발명은 전하 결합 소자(CCD : charge coupled device)로 대표되는 고체 촬상 소자에 관한 것으로, 특히 임의의 바이어스 전압을 발생시키는 바이어스 회로 및 이러한 바이어스 회로를 사용하는 고체 촬상 소자에 관한 것이다.
CCD는 일반적으로 일정 간격을 가지고 매트릭스 형태로 배열되어 빛을 전기적인 신호로 변환하여 전하를 생성하는 복수개의 광전 변환 영역(예컨대 포토다이오드 영역)과, 광전 변환 영역의 사이에 형성되어 광전 변환 영역에서 생성된 전하를 게이트의 클럭킹에 의해 수직 방향으로 전송하는 복수개의 수직 전하 전송 영역과, 수직 전송된 전하를 수평으로 전송하기 위한 수평 전하 전송 영역과, 수평 방향으로 전송된 전하를 센싱(sensing)하여 주변회로부로 출력하는 플로팅 디퓨전(floating diffusion) 영역 등으로 구성된다.
이러한 CCD는 카메라, 캠코더, 멀티 미디어, 감시 카메라 등의 다양한 기기에 응용되고 있다. 특히 CCD의 소형화 및 다화소화가 진행됨에 따라, 온-칩(on-chip) 방식으로 마이크로 렌즈(micro lens)를 포함하는 CCD는 그 수요가 점차 증가되고 있다.
도 1은 일반적인 CCD의 단면도이다.
도 1에 도시한 CCD는 n형의 반도체 기판(1) 내에 p형 웰(2)이 형성되고, p형 웰(2) 내에 포토다이오드 영역(3)과 포토다이오드 영역(3)들 사이로 수직 전하 전송 영역(4)들이 형성되어 있다. 포토다이오드 영역(3)들과 수직 전하 전송 영역(4)들 사이의 전위 장벽으로 채널 스톱층(5)이 형성되고, 수직 전하 전송 영역(4) 상에 절연층(6)에 의해 절연되어 폴리 게이트 전극(7)들이 형성된다. 포토다이오드 영역(3)들을 제외한 폴리 게이트 전극(7)들 상에는 금속 차광층(8)이 형성되고, 포토다이오드 영역(3)들 상에는 칼라 필터층(미도시)과 마이크로 렌즈(9)가 형성된다.
CCD로 입사된 광은 집광 효율을 높이기 위해 설치된 마이크로 렌즈(9)를 통과한 후, 포토다이오드 영역(3)으로 집광된다. 포토다이오드 영역(3)에 집광된 광은 영상 신호 전하로 전환되고, 이 전하는 수직 전하 전송 영역(4) 및 수평 전하 전송 영역(미도시)과 같은 전하 전송 소자에 의해 출력단으로 전달된다. 출력단에 전달된 신호 전하는 그 양에 대응하는 전기적 신호로 출력된다.
그리고, 기판 바이어스 전압을 인가하기 위한 바이어스 회로(10)가 CCD 외부에 구성되어 반도체 기판(1)의 n+ 영역에 연결된다. 바이어스 회로(10)는 많은 양의 빛이 포토다이오드 영역(3)에 조사되어 전하의 생성량이 과도한 경우 기판 바이어스를 조정하여 포토다이오드 영역(3)의 퍼텐셜 웰(potential well)을 낮추어 일정량의 전하 축적 후에 남은 전하를 반도체 기판(1)으로 빼내는 역할을 한다. 그런데, CCD 제조시 소자별로 구조 상의 미세한 변동이 있을 수 있으므로, 소자마다 다른 기판 바이어스를 설정할 필요가 있다.
기존에 외부에서 바이어스 전압을 인가하기 위한 바이어스 회로에는 도 2 또는 도 3과 같은 회로가 사용된다.
도 2의 바이어스 회로는 패드에 가해지는 전압에 의해 절단되는 퓨즈에 의해 기판 바이어스가 조정되도록 한 것이다. 도 2를 참조하면, 전원 전압(VDD) 단자와 접지 전압(GND) 단자 사이에 구성되는 폴리 저항(13)에 의해 전원 전압(VDD)이 분배되고, 각각의 폴리 저항(13)들의 접속 노드는 퓨즈(12)와 퓨즈 오픈용 패드(11)가 연결 구성된다. 원하는 출력 전압을 얻기 위해서는 각 폴리 저항(13)에 연결되어 있는 퓨즈(12)를 끊어서 출력 전압을 조절하게 된다.
이러한 회로의 단점은 우선 미세한 출력 전압을 조절하기 위해 많은 수의 저항과 퓨즈를 만들어 놓아야 하기 때문에 하나의 칩에서 차지하는 영역이 넓어지게 된다는 것이다. 또한 전원 전압(VDD)이 그대로 전체 저항에 가해지므로 큰 전류가 흐르게 되어서 전력(power) 소모가 많아지게 된다. 그리고 퓨즈가 잘못 컷팅되었을 경우에는 회복시키기가 어렵다.
도 3의 바이어스 회로는 도 2 바이어스 회로의 문제점이 보완되도록 소니(sony)사에서 제안한 MISFET을 이용한 바이어스 회로이다(일본특개평8-32065). 도 3을 참조하면, 전원 전압(VDD) 단자와 접지 전압(GND) 단자 사이에 직렬로 연결된 다수의 MOS 트랜지스터(14)와 MISFET(15)에 전원 전압(VDD)이 분배되고, MISFET(15)의 산화막-질화막-산화막(ONO)이나 질화막-산화막(NO)으로 구성된 절연막에 패드(16)를 이용한 콘트롤 바이어스를 인가하여 전하를 주입시켜서 MISFET(15)의 문턱 전압을 조절함으로써 출력 전압을 조절하게 된다. 수동 소자인 저항 대신에 활성 소자인 MOS 트랜지스터(14)와 MISFET(15)을 사용함으로써 전력 소모를 줄이고 저항과 퓨즈를 이용하는 회로에 비해 차지하는 영역을 줄일 수 있다.
하지만 절연막에 전하를 주입시켜서 사용하는 MISFET(15) 구조는 제조 공정(예컨대 플라즈마를 사용하는 공정) 중에 주입된 전하들로 인하여 프로그래밍이 먼저 일어나거나, 절연막에 주입된 전하가 질화막에 트랩(trap)되면서 소거가 잘 안 되는 문제들이 있어 안정된 특성을 얻지 못한다.
한편, CCD에는 도 4에 더 나타낸 바와 같이, 수평 전하 전송 영역(미도시)의 후단에 전하를 전압으로 변환하기 위한 플로팅 디퓨전 영역(FD)이 설치되고, 또한 플로팅 디퓨전 영역(FD)에 전송되는 전하를 1 픽셀마다 리셋하기 위한 리셋 게이트(RG)와 리셋 드레인(RD)이 마련되어 있다. 예컨대, n형 반도체 기판(1)에 p형 웰(2)이 형성되며, 이 p형 웰(2) 상의 소정 부분에 수평 전하 전송 영역의 일부를 이루는 전하 전송 채널 영역(17)이 형성된다. 전하 전송 채널 영역(17) 상의 소정 부분에 게이트 절연막(18)이 형성되고, 이 게이트 절연막(18) 상에 리셋 게이트(RG)가 형성된다. 리셋 게이트(RG) 양측에 n형의 불순물이 고농도로 도핑된 플로팅 디퓨전 영역(FD)과 리셋 드레인(RD)이 형성된다. 플로팅 디퓨전 영역(FD)은 수평 전하 전송 소자로부터 전송되는 전하를 축적하며 리셋 게이트(RG)가 온(on)될 때 플로팅 확산 영역(FD)에 축적된 전하가 리셋 드레인(RD)으로 전송된다.
여기서, 리셋 게이트 바이어스 회로의 구성을 보면, 리셋 게이트(RG)에 직접적으로 RG 패드(19)를 통해 RG 클럭에 의한 바이어스가 인가되도록 하고, 플로팅 디퓨전 영역(FD)에 전송되어 오는 전하를 플로팅 디퓨전 영역(FD)에 연결된 센스 앰프(20)에 의해 검출하며, 일단 검출된 신호는 다음의 검출을 위해 플로팅 디퓨전 영역(FD) 쪽의 신호 전하를 리셋 드레인(RD)으로 완전 리셋시켜야 하는데, 리셋 트랜지스터의 동작 특성에 의해 리셋 효과가 충분하지 못한 경우가 있어 리셋이 되지 못한 잔존 전하가 다음에 전송되는 전하와 혼합되어 영상 노이즈로 작용하게 되며, 특히 이것은 전하의 양이 적은 저조도 시에 큰 노이즈 부분으로 차지할 수 있기 때문에 리셋 트랜지스터의 충분한 바이어싱으로 효과적인 리셋을 위해 인가 전압의 차를 크게 해야 한다. 또, RG 클럭에 있어서 그 동작점이 리셋 전압에 따라서 정해지므로, 리셋 게이트(RG)의 퍼텐셜 불규칙으로 인해 소자마다 RG 클럭의 DC 바이어스를 원하는 값으로 설정할 필요가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 안정된 특성을 보이는 바이어스 회로를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 안정된 특성을 보이는 바이어스 회로를 구비한 고체 촬상 소자를 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 보다 간단한 집적 공정을 이용해 안정된 특성을 보이는 바이어스 회로를 구비한 고체 촬상 소자 제조방법을 제공하는 것이다.
상기 본 발명의 기술적 과제를 달성하기 위한 본 발명에 따른 바이어스 회로는, 제1 전위와 제2 전위의 사이에 직렬 접속된 적어도 하나의 트랜지스터와 비휘발성 메모리 소자를 포함하고, 상기 트랜지스터와 비휘발성 메모리 소자의 접점으로부터 바이어스 전압을 얻게 한 것이다.
본 발명에 따른 바이어스 회로에 있어서, 상기 비휘발성 메모리 소자는 플로팅 게이트와 콘트롤 게이트를 구비한 플래시 메모리 소자인 것이 바람직하다. 상기 비휘발성 메모리 소자의 상기 플로팅 게이트에 문턱 전압을 조절하는 전하가 주입되어, 이로써 출력 전압을 조절, 상기 바이어스 전압을 얻는다. 일 실시예에서, 상기 비휘발성 메모리 소자는 상기 콘트롤 게이트가 상기 플로팅 게이트 상면에 형성된 스택 게이트 타입(stack gate type) 플래시 메모리 소자이다. 다른 실시예에서, 상기 비휘발성 메모리 소자는 상기 콘트롤 게이트가 상기 플로팅 게이트 상면 일부와 측벽을 덮어 연장하는 스플릿 게이트 타입(split gate type) 플래시 메모리 소자이다.
바람직한 실시예에 따른 바이어스 회로는 입력 패드, 상기 입력 패드와 연결되어, 입력 패드로부터 입력되는 신호를 안정화하기 위한 제1 및 제2 저항, 상기 제1 및 제2 저항에 의해 안정화된 입력 신호에 따라 특정한 신호를 출력하는 비휘발성 메모리 소자, 및 상기 비휘발성 메모리 소자의 소오스 및 드레인에 각각 연결되는 버퍼 트랜지스터들을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 고체 촬상 소자의 일 태양은, 바이어스 전압이 인가되는 반도체 기판, 상기 기판 상에 형성된 다수의 소자 영역, 상기 바이어스 전압을 출력하는 바이어스 회로를 포함하고, 상기 바이어스 회로는 제1 전위와 제2 전위의 사이에 직렬 접속된 적어도 하나의 트랜지스터와 비휘발성 메모리 소자를 포함하고, 상기 트랜지스터와 비휘발성 메모리 소자의 접점으로부터 상기 바이어스 전압을 출력하는 것이다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 고체 촬상 소자의 다른 태양은, 광전 변환 영역, 상기 광전 변환 영역에서 생성된 전하를 전송하는 전하 전송 영역, 상기 전하 전송 영역에 의해 전송된 전하를 센싱하여 주변회로부로 출력하는 플로팅 디퓨전 영역, 플로팅 디퓨전 영역에 전송되는 전하를 1 픽셀마다 리셋하기 위한 리셋 게이트와 리셋 드레인, 및 상기 리셋 게이트에 바이어스 전압을 인가하는 바이어스 회로를 포함하고, 상기 바이어스 회로는 제1 전위와 제2 전위의 사이에 직렬 접속된 적어도 하나의 트랜지스터와 비휘발성 메모리 소자를 포함하고, 상기 트랜지스터와 비휘발성 메모리 소자의 접점으로부터 상기 바이어스 전압을 출력하는 것이다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 또 다른 태양에 따른 고체 촬상 소자는, 상기 리셋 게이트에 바이어스 전압을 인가하는 바이어스 회로 대신에, 상기 리셋 드레인에 바이어스 전압을 인가하는 바이어스 회로를 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 고체 촬상 소자 제조방법에서는 반도체 기판에 소자 영역과 바이어스 회로부 영역을 정의한 다음, 상기 기판 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 제1 폴리실리콘층을 증착한 다음, 상기 제1 폴리실리콘층을 패터닝하여 상기 소자 영역에 제1 폴리 게이트를 형성하고 상기 바이어스 회로부 영역에 비휘발성 메모리 소자의 플로팅 게이트를 형성한다. 상기 제1 폴리 게이트와 상기 플로팅 게이트 상에 인터게이트 절연막을 형성한 후, 상기 인터게이트 절연막 상에 제2 폴리실리콘층을 증착한다. 상기 제2 폴리실리콘층을 패터닝하여 상기 소자 영역에 제1 폴리 게이트와 일정 부분 오버랩되는 제2 폴리 게이트를 형성하고, 상기 바이어스 회로부에 상기 플로팅 게이트와 일정 부분 이상 오버랩되는 콘트롤 게이트를 형성하며 적어도 하나의 트랜지스터의 게이트를 형성한다. 상기 바이어스 회로부에 이온주입을 실시하여 상기 게이트 양측으로 소오스/드레인을 형성하여 트랜지스터를 완성하고, 상기 콘트롤 게이트 양측으로 소오스/드레인을 형성하여 비휘발성 메모리 소자를 완성하여, 상기 비휘발성 메모리 소자가 상기 트랜지스터와 직렬 연결되게 함으로써 상기 트랜지스터와 비휘발성 메모리 소자의 접점으로부터 바이어스 전압을 얻는 바이어스 회로부를 형성한다.
상기 콘트롤 게이트는 상기 플로팅 게이트 상에 형성하여 스택 게이트 타입 플래시 메모리 소자로 구현할 수도 있고, 상기 플로팅 게이트 상면 일부와 측벽을 덮어 연장하도록 형성하여 스플릿 게이트 타입 플래시 메모리 소자로 구현할 수도 있다.
바람직한 실시예에서, 상기 기판은 n형 기판이고, 상기 n형 기판에 p형 웰을 형성한 다음, 상기 p형 웰에 채널 스톱층을 형성하고, 상기 채널 스톱층 옆으로 전하 전송 영역을 형성하여 상기 소자 영역에 상기 제1 폴리 게이트, 인터게이트 절연막, 제2 폴리 게이트를 형성하고, 상기 바이어스 회로부에 상기 바이어스 회로부를 형성한 다음, 상기 제2 폴리 게이트 상에 절연막을 형성한다. 상기 소자 영역에 포토다이오드 영역을 형성한다. 상기 포토다이오드 영역을 제외한 절연막 상에 금속 차광층을 형성한 후, 상기 금속 차광층을 포함하는 반도체 기판 전면에 층간 보호막을 형성한다. 상기 층간 보호막 상에 평탄화용 절연막을 형성하고 나서, 상기 포토다이오드 영역에 대응하는 상기 평탄화용 절연막 상에 칼라 필터층을 형성한다. 상기 평탄화용 절연막 상에 상기 칼라 필터층 및 상기 포토다이오드 영역에 대응되도록 마이크로 렌즈를 형성하여, 바이어스 회로를 구비한 고체 촬상 소자를 완성한다.
본 발명의 바이어스 회로는 플로팅 게이트와 콘트롤 게이트로 구성된 플래시 메모리 소자와 같은 멀티플 게이트 트랜지스터 타입의 비휘발성 메모리 소자를 사용하여, 플로팅 게이트에 전하를 주입시켜서 문턱 전압을 조절하고 이를 이용하여 출력 전압을 조절하고자 하는 것이다. 플로팅 게이트와 콘트롤 게이트를 포함하는 멀티플 게이트 트랜지스터 타입의 비휘발성 메모리 소자는 이미 많은 응용 분야에서 안정된 특성을 보이는 것으로 검증된 바 있다. 따라서, 본 발명에 따른 바이어스 회로는 안정적인 바이어스 전압을 출력할 수 있는 것이다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예들을 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 5는 본 발명에 따른 바이어스 회로의 회로도이다.
도 5를 참조하면, 본 발명에 따른 바이어스 회로는, 제1 전위, 즉 전원 전압(VDD) 단자와 제2 전위, 즉 접지 전압(GND) 단자 사이에 직렬 접속된 트랜지스터(30)들과 비휘발성 메모리 소자(NVM : non volatile memory)(40)를 포함하여 이들에 전원 전압(VDD)이 분배되고, 트랜지스터(30)와 비휘발성 메모리 소자(40)의 접점으로부터 바이어스 전압을 얻어 출력단(60)으로 출력하게 한 것이다. 비휘발성 메모리 소자(40)로는 예컨대 플래시 메모리 소자가 이용될 수 있다. 이러한 플래시 메모리 소자는 알려진 바와 같이 전원이 제공되지 않더라도 ONO막 또는 플로팅 게이트에 소정의 전하를 저장할 수 있으므로, 게이트에 입력되는 전압(문턱 전압)에 따라 출력 전압을 조절할 수 있는 기능이 있다. 아래에 도 6 및 도 7을 참조하여 더 설명하는 바와 같이, 비휘발성 메모리 소자(40)는 플로팅 게이트와 콘트롤 게이트를 구비한 플래시 메모리 소자인 것이 더욱 바람직하다.
바람직한 실시예에서, 바이어스 회로는 콘트롤 바이어스가 입력되는 입력 패드(50), 입력 패드(50)와 연결되어 입력 패드(50)로부터 입력되는 바이어스 신호를 안정화하기 위한 제1 및 제2 저항(R1, R2)을 더 포함한다. 비휘발성 메모리 소자(40)는 제1 및 제2 저항(R1, R2)에 의해 안정화된 입력 신호에 따라 플로팅 게이트에 문턱 전압을 조절하는 전하가 주입되어, 이로써 출력 전압을 조절, 원하는 바이어스 전압을 얻는다. 트랜지스터(30)들은 비휘발성 메모리 소자(40)의 소오스 및 드레인에 각각 연결되며, 게이트와 드레인이 공통 접속된 형태의 버퍼 트랜지스터(buffer transistor)들이다.
일반적으로 플래시 메모리 소자와 같이 멀티플 게이트 트랜지스터 구조를 갖는 비휘발성 메모리 소자는 외부 바이어스에 의해 채널 포텐셜을 조절하여 고정할 수 있다. 플로팅 게이트에 전하를 주입하여 프로그래밍하고 다시 플로팅 게이트의 전하를 터널링 현상을 이용하여 삭제하는 원리를 이용한다. 본 발명은 이러한 구조의 비휘발성 메모리 소자를 이용하여 문턱 전압을 조절, 고정하고 이를 바이어스를 가하는 회로에 삽입하여 사용한다. 특히, 멀티플 게이트 트랜지스터 타입의 비휘발성 메모리 소자는 이미 많은 응용 분야에서 안정된 특성을 보이는 것으로 검증된 바 있다. 따라서, 이를 이용하는 본 발명의 바이어스 회로는 안정된 바이어스 전압을 출력할 수 있는 것이다.
도 6은 도 5의 바이어스 회로에 포함될 수 있는 비휘발성 메모리 소자의 단면도로서, 콘트롤 게이트(125)가 플로팅 게이트(110) 상면 일부와 측벽을 덮어 연장하는 스플릿 게이트 타입(split gate type) 플래시 메모리 소자를 도시한다.
도 6을 참조하면, 본 발명 바이어스 회로에 포함될 수 있는 스플릿 게이트 타입 플래시 메모리 소자는 반도체 기판(100)의 소정 영역에 소오스(130)가 형성되고, 소오스(130)에 인접한 반도체 기판(100) 상에 플로팅 게이트(110)가 배치되어 있다. 플로팅 게이트(110)의 상부면은 타원형 산화막(115)에 의해 덮여져 있다. 플로팅 게이트(110)들의 소오스(130) 반대편 측벽은 콘트롤 게이트(125)로 덮여진다. 콘트롤 게이트(125)는 플로팅 게이트(110) 측벽으로부터 연장되어 일 방향으로는 타원형 산화막(115)의 상부면을 덮고, 다른 방향으로는 플로팅 게이트(110)의 소오스(130) 반대편에 인접한 반도체 기판(100)의 일부를 덮는다. 콘트롤 게이트(125)에 인접한 반도체 기판(100) 내에는 드레인(135)이 배치되어 있다. 드레인(135)은 콘트롤 게이트(125) 하부에 일부 중첩된다. 플로팅 게이트(110) 및 반도체 기판(100) 사이에 게이트 절연막(105)이 형성되고, 콘트롤 게이트(125)와 반도체 기판(100) 사이에는 플로팅 게이트(110)의 하부로부터 확장된 게이트 절연막(105) 및 플로팅 게이트(110)의 측벽으로부터 확장된 터널 절연막(120)이 중첩되어 있다. 본 명세서에서는 타원형 산화막(115)과 터널 절연막(120)을 합쳐 인터게이트 절연막이라고도 한다.
이와 같이, 스플릿 게이트 타입 플래시 메모리 소자에서는 플로팅 게이트(110)와 콘트롤 게이트(125)가 분리된 구조를 갖는다. 플로팅 게이트(110)는 외부와 전기적으로 완전히 절연된 고립 구조를 갖는데, 본 발명에서는 이 플로팅 게이트(110)로의 전자 주입(쓰기)과 방출(소거)에 따라 문턱 전압이 바뀌는 성질을 이용하여 바이어스 회로의 출력 전압을 조절한다. 쓰기 모드에서 콘트롤 게이트(125)에 예컨대 12V 정도의 고전압을 가하고 소오스(130)에 예컨대 7V 정도의 고전압을 인가하며 드레인(135)에 예컨대 0V를 인가하면, 콘트롤 게이트(125)에 인접한 플로팅 게이트(110) 하부의 반도체 기판(100)에서 핫 전자(hot electron)가 게이트 절연막(105)을 통과하여 플로팅 게이트(110) 내로 주입된다. 이렇게 하면 문턱 전압이 증가하므로, 바이어스 회로의 출력 전압이 상대적으로 감소된다. 소거 모드에서는 콘트롤 게이트(125)에 15V 이상의 전압을 인가하면 플로팅 게이트(110)의 가장자리 팁(tip)에 고전계가 인가되어 플로팅 게이트(110) 내의 전자가 콘트롤 게이트(125)로 빠져나온다. 이렇게 하면 문턱 전압이 감소하므로, 바이어스 회로의 출력 전압이 상대적으로 높아진다. 이와 같이, 플로팅 게이트(110)로의 전자 주입은 채널에서 핫 전자를 통한 CHEI(Channel Hot Electron Injection) 방식으로 이루어지며, 전자 방출은 플로팅 게이트(110)와 콘트롤 게이트(125) 사이의 터널 절연막(120)을 통한 F-N(Fowler-Nordheim) 터널링이 이용될 수 있다.
도 7은 도 5의 바이어스 회로에 포함될 수 있는 다른 비휘발성 메모리 소자의 단면도로서, 콘트롤 게이트(225)가 플로팅 게이트(210) 상에 적층된 스택 게이트 타입(stack gate type) 플래시 메모리 소자이다.
도 7을 참조하면, 본 발명 바이어스 회로에 포함될 수 있는 스택 게이트 타입 플래시 메모리 소자는 반도체 기판(200) 상에 게이트 절연막(205)이 형성되어 있고, 그 상부에 플로팅 게이트(210), 인터게이트 절연막(220) 및 콘트롤 게이트(225)가 적층되어 있다. 이들 적층체 양 옆의 반도체 기판(200) 내에는 소오스(230)와 드레인(235)이 각각 형성되어 있다.
이와 같이, 스택 게이트 타입 플래시 메모리 소자에서는 플로팅 게이트(210) 상에 콘트롤 게이트(225)가 형성된 구조를 갖는다. 그리고, 스플릿 게이트 타입에서와 마찬가지로, 플로팅 게이트(210)로의 전자 주입(쓰기)과 방출(소거)에 따라 문턱 전압이 바뀌는 성질을 이용하여 바이어스 회로의 출력 전압을 조절한다. 쓰기 모드에서 콘트롤 게이트(225)에 예컨대 10V 정도의 고전압을 가하고 소오스(230)에 예컨대 5V 정도의 고전압을 인가하며 드레인(235)을 플로팅 상태로 두면, 소오스(230)에서 플로팅 게이트(210)로 핫 전자가 게이트 절연막(205)을 통과하여 주입된다. 이렇게 하면 문턱 전압이 증가하므로, 바이어스 회로의 출력 전압이 상대적으로 감소된다. 소거 모드에서는 콘트롤 게이트(225)에 -10V 정도의 전압을 인가하고 드레인(235)에 5V 정도를 인가하고 소오스(230)를 플로팅 상태로 두면 플로팅 게이트(210)에서 드레인(235)으로 전자가 빠져나온다. 이렇게 하면 문턱 전압이 감소하므로, 바이어스 회로의 출력 전압이 상대적으로 높아진다. 이와 같이 여기서도, 플로팅 게이트(210)로의 전자 주입은 채널에서 핫 전자를 통한 CHEI 방식으로 이루어지며, 전자 방출은 게이트 절연막(205)을 통한 F-N 터널링이 이용될 수 있다.
이상 도 5 내지 도 7을 참조하여 설명한 본 발명 바이어스 회로는 고체 촬상 소자에 함께 집적되어, 고체 촬상 소자의 기판, 리셋 게이트 및/또는 리셋 드레인에 바이어스 전압을 인가하는 데에 사용될 수 있다. 도 8 내지 도 10은 이렇게 본 발명에 따른 바이어스 회로를 구비한 고체 촬상 소자의 도면들이다.
먼저, 도 8은 다수의 소자 영역(350)이 형성된 기판(300)에 바이어스 전압을 인가할 수 있도록, 바이어스 전압을 출력하는 바이어스 회로(360)를 구비한 고체 촬상 소자이다. 예컨대, 소자 영역(350)은 도 1에서 기판(1)에 형성된 요소들(예컨대 p형 웰(2), 포토다이오드 영역(3), 수직 전하 전송 영역(4), 채널 스톱층(5), 절연층(6), 폴리 게이트 전극(7), 금속 차광층(8), 마이크로 렌즈(9) 등)일 수 있다. 바이어스 회로(360)는 도 5를 참조하여 설명한 바와 같이, 제1 전위(VDD)와 제2 전위(GND)의 사이에 직렬 접속된 적어도 하나의 트랜지스터(30)와 비휘발성 메모리 소자(40)를 포함하고, 트랜지스터(30)와 비휘발성 메모리 소자(40)의 접점으로부터 바이어스 전압을 출력하는 것이다. 본 실시예에서 바이어스 회로(360)의 출력단은 기판(300)의 n+ 영역에 연결되어 기판(300)에 바이어스 전압을 인가하게 되어 있다. 그 밖에 바이어스 회로(360)에 대한 세부적인 내용은 도 5 내지 도 7을 참조하여 설명한 부분을 그대로 원용할 수 있다.
도 9 및 도 10은 본 발명에 따른 고체 촬상 소자의 다른 태양의 도면들이다. 도 9에서 바이어스 회로(370)는 리셋 게이트(RG)에 바이어스 전압을 인가하고, 도 10에서 바이어스 회로(380)는 리셋 드레인(RD)에 바이어스 전압을 인가한다. 그 밖에는 도 9와 도 10이 서로 동일하다.
먼저, 도 9를 참조하면, 기판(300)에 광전 변환 영역(305), 광전 변환 영역(305)에서 생성된 전하를 전송하는 전하 전송 영역(310), 전하 전송 영역(310)에 의해 전송된 전하를 센싱하여 주변회로부(미도시)로 출력하는 플로팅 디퓨전 영역(320), 플로팅 디퓨전 영역(320)에 전송되는 전하를 1 픽셀마다 리셋하기 위한 리셋 게이트(330)와 리셋 드레인(340), 및 리셋 게이트(330)에 바이어스 전압을 인가하는 바이어스 회로(370)를 포함하고, 바이어스 회로(370)는 도 5를 참조하여 설명한 바와 같이, 제1 전위(VDD)와 제2 전위(GND)의 사이에 직렬 접속된 적어도 하나의 트랜지스터(30)와 비휘발성 메모리 소자(40)를 포함하고, 트랜지스터(30)와 비휘발성 메모리 소자(40)의 접점으로부터 바이어스 전압을 출력하는 것이다. 도 10에서는 리셋 드레인(340)에 바이어스 회로(380)가 바이어스 전압을 인가하는 구조로 되어 있다. 그 밖에 바이어스 회로(370, 380)에 대한 세부적인 내용은 도 5 내지 도 7을 참조하여 설명한 부분을 그대로 원용할 수 있다.
본 발명의 바이어스 회로는 고체 촬상 소자를 제조하는 공정 동안에 함께 집적될 수 있다. 이하에서는 도 11 내지 도 17을 참조하여 바이어스 회로를 구비한 고체 촬상 소자에 관하여 설명하기로 한다.
도 11을 참조하면, n형 반도체 기판(400)에 소자 영역(C)과 바이어스 회로부 영역(B)을 정의한다. 그런 다음, 기판(400)에 p형 웰(405)을 형성하고 p형 웰(405)에 화소와 화소를 격리하기 위한 채널 스톱층(410)을 형성한다. 예컨대, p형 웰(405)을 형성하기 전 세정 실시 후 기판(400) 표면에 버퍼 산화막(미도시)을 형성한다. 기판(400)에 p형 웰(405) 형성을 위한 이온주입 마스크(미도시)를 형성한 후 p형 도펀트, 예컨대 보론을 2.3E11 ions/cm2 정도로 1.8 MeV 에너지로 주입하여 p형 웰(405)을 형성한다. 필요한 경우, 소자 영역(C) 이외에 바이어스 회로부 영역을 포함하는 주변회로부에 p형 이온주입을 더 높은 도즈로 더 실시한다. 이어, 전하 전송 채널을 형성하기 위한 이온 주입 공정을 실시하여, 채널 스톱층(410) 옆으로 수직 전하 전송 영역, 수평 전하 전송 영역의 CCD 채널 영역(415)을 형성한다. 채널 스톱층(410)을 형성하는 단계와 CCD 채널 영역(415)을 형성하는 단계는 그 순서를 달리하여도 된다.
다음 도 12에서와 같이, CCD 채널 영역(415)이 형성된 기판(400)의 전면에 게이트 절연막(420)을 형성한다. 필요한 경우, 소자 영역(C)의 게이트 절연막(420)은 ONO막으로 형성하고, 바이어스 회로부 영역(B)의 게이트 절연막(420)은 산화막으로 형성한다. 예컨대 ONO막의 첫 번째 산화막을 형성할 때에는 900℃ 정도의 온도에서 열산화 방식으로 300Å 정도를 형성한다. ONO막의 질화막은 LPCVD 등의 방법으로 예컨대 400Å 정도를 형성한다. ONO막의 두 번째 산화막은 MTO(middle temperature oxide)를 150Å 정도로 증착한 후 어닐하여 형성한다. 이러한 ONO막을 기판(400) 전면에 형성한 후, 바이어스 회로부 영역(B)에서 ONO막의 질화막과 두 번째 산화막을 제거한다. 이어서, 게이트 절연막(420) 위에 제1 폴리실리콘층(425)을 증착한다. 예컨대 LPCVD 방법으로 3000Å 정도 증착한다.
도 13을 참조하여, 제1 폴리실리콘층(425)을 소자 영역(C)의 CCD 채널 영역(415)의 특정 부분에 남도록 패터닝하여 제1 폴리 게이트(425a)를 형성한다. 제1 폴리실리콘층(425a)을 패터닝할 때에, 바이어스 회로부 영역(B)에 비휘발성 메모리 소자의 플로팅 게이트(425b)를 형성한다. 제1 폴리실리콘층(425)을 패터닝할 때에는 산화막 또는 포토레지스트와 같은 적절한 식각 마스크를 사용할 수 있다.
도 14에 도시한 바와 같이, 제1 폴리 게이트(425a)와 플로팅 게이트(425b) 상에 전극들 간의 격리를 위한 인터게이트 절연막(430a, 430b)을 형성한 후, 인터게이트 절연막(430a, 430b) 상에 제2 폴리실리콘층(440)을 증착한다. 인터게이트 절연막(430a, 430b)은 제1 폴리 게이트(425a)와 플로팅 게이트(425b)를 열산화시켜 300Å 정도의 열산화막을 형성한 후에 MTO를 100Å 정도 증착하여 형성할 수 있다. 제2 폴리실리콘층(440)은 약 3000Å 정도 두께로 형성할 수 있다.
다음 도 15를 참조하여, 제2 폴리실리콘층(440)을 패터닝하여 소자 영역(B)의 CCD 채널 영역(415) 상에 제1 폴리 게이트(425a)와 일정 부분 오버랩되어 반복적으로 남도록 패터닝하여 제2 폴리 게이트(440a)를 형성한다. 이 때, 바이어스 회로부 영역(B)에 플로팅 게이트(425b)와 일정 부분 이상 오버랩되는 콘트롤 게이트(440b)를 형성한다. 그리고, 적어도 하나의 트랜지스터의 게이트(440c)를 형성한다.
다음으로 도 16을 참조하여, 바이어스 회로부 영역(B)에 이온주입을 실시하여 콘트롤 게이트(440b) 양측으로 소오스(445a)/드레인(445b)을 형성하여 비휘발성 메모리 소자(450)를 완성한다. 그리고 게이트(440c) 양측으로 소오스(445b)/드레인(445c)을 형성하여 트랜지스터(460)를 완성한다. 비휘발성 메모리 소자(450)의 드레인(445b)과 트랜지스터(460)의 소오스(445b)를 공통으로 형성하여 비휘발성 메모리 소자(450)와 트랜지스터(460)가 직렬 연결되게 함으로써 트랜지스터(460)와 비휘발성 메모리 소자(450)의 접점으로부터 바이어스 전압을 얻는 바이어스 회로부(465)를 형성한다. 바이어스 회로부(465)의 기타 구성 요소는 도 5를 참조한다.
이어, 도 17에서와 같이 제2 폴리 게이트(440a)를 포함하는 전면에 절연막(470)을 형성하고 포토다이오드 영역을 위한 n형 불순물 이온주입 공정을 실시하고 그 표면에 다시 얇은 p형 불순물 이온 주입 공정을 실시하여 광전 변환 영역인 포토다이오드 영역(475)을 형성한다. 포토다이오드 영역(475)을 형성하는 단계와 소오스(445a)/드레인(445b), 소오스(445b)/드레인(445c)을 형성하는 단계는 그 순서를 달리하여도 된다.
다음으로, 포토다이오드 영역(475)을 제외한 절연막(470) 상에 포토다이오드 영역(475)을 제외한 부분으로 빛이 들어가는 것을 막기 위한 금속 차광층(480)을 형성한다. 예컨대 텅스텐을 2000Å 정도 두께로 증착한 다음 패터닝한다. 그런 다음, 금속 차광층(480)을 포함하는 반도체 기판 전면에 BPSG 등의 층간 보호막(485)을 형성한다. 포토리소그라피 공정을 실시하여 층간 보호막(485)을 선택적으로 제거하여 패드 오픈 공정을 실시하고, 층간 보호막(485) 상에 산화막, 질화막과 같은 평탄화용 절연막(490)을 형성하고 나서, 포토다이오드 영역(475)에 대응하는 평탄화용 절연막(490) 상에 칼라 필터층(495)을 형성한다. 평탄화용 절연막(490) 상에 칼라 필터층(495) 및 포토다이오드 영역(475)에 대응되도록 마이크로 렌즈(500)를 형성하여, 바이어스 회로를 구비한 고체 촬상 소자를 완성한다.
이와 같이, 소자 영역(C)의 제1 폴리 게이트(425a)를 형성하는 동안 바이어스 회로부(465)의 비휘발성 메모리 소자(450)의 플로팅 게이트(425b)를 형성하고, 소자 영역(C)의 제2 폴리 게이트(440a)를 형성하는 동안 바이어스 회로부(465)의 비휘발성 메모리 소자(450)의 콘트롤 게이트(440b)를 형성하는 데에 본 발명 방법의 특징이 있으며, 이러한 특징으로 인해, 고체 촬상 소자에 안정적인 특성을 보이는 바이어스 전압을 출력하는 바이어스 회로를 집적할 수 있는 장점이 있다.
한편 본 실시예에서, 콘트롤 게이트(440b)는 플로팅 게이트(425b) 상에 적층되게 형성하여 스택 게이트 타입 플래시 메모리 소자로 구현하는 예를 들었으나, 콘트롤 게이트가 플로팅 게이트 상면 일부와 측벽을 덮어 연장하도록 형성하여 스플릿 게이트 타입 플래시 메모리 소자로 구현할 수도 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면 비휘발성 메모리 소자를 사용하여 그 플로팅 게이트에 전하를 주입시켜서 문턱 전압을 조절하고 이를 이용하여 출력 전압을 조절한다. 멀티플 게이트로 구성된 트랜지스터는 안정된 특성을 보이는 소자이므로, 이 소자를 이용하는 바이어스 회로는 안정적인 바이어스 전압을 출력할 수 있게 된다. 또한, 본 발명에 따른 바이어스 회로는 고체 촬상 소자의 제조공정에 집적되어 용이하게 제조할 수 있는 장점이 있다.
도 1은 일반적인 전하 결합 소자(CCD : charge coupled device)형 고체 촬상 소자의 단면도이다.
도 2는 도 1의 바이어스 회로부에 사용되는 종래 바이어스 회로의 회로도이다.
도 3은 도 1의 바이어스 회로부에 사용되는 종래 다른 바이어스 회로의 회로도이다.
도 4는 도 1에 포함되는 플로팅 디퓨전(floating diffusion) 영역의 단면도이다.
도 5는 본 발명에 따른 바이어스 회로의 회로도이다.
도 6은 도 5의 바이어스 회로에 포함될 수 있는 비휘발성 메모리 소자의 단면도이다.
도 7은 도 5의 바이어스 회로에 포함될 수 있는 다른 비휘발성 메모리 소자의 단면도이다.
도 8은 본 발명에 따른 바이어스 회로를 구비한 고체 촬상 소자를 설명하기 위한 도면이다.
도 9는 본 발명에 따른 바이어스 회로를 구비한 다른 고체 촬상 소자를 설명하기 위한 도면이다.
도 10은 본 발명에 따른 바이어스 회로를 구비한 또 다른 고체 촬상 소자를 설명하기 위한 도면이다.
도 11 내지 도 17은 본 발명에 따른 바이어스 회로를 구비한 고체 촬상 소자 및 그 제조방법을 설명하기 위한 단면도들이다.

Claims (23)

  1. 제1 전위와 제2 전위의 사이에 직렬 접속된 적어도 하나의 트랜지스터와 비휘발성 메모리 소자를 포함하고, 상기 트랜지스터와 비휘발성 메모리 소자의 접점으로부터 바이어스 전압을 얻게 한 바이어스 회로.
  2. 제1항에 있어서, 상기 비휘발성 메모리 소자는 플로팅 게이트와 콘트롤 게이트를 구비한 플래시 메모리 소자인 것을 특징으로 하는 바이어스 회로.
  3. 제2항에 있어서, 상기 비휘발성 메모리 소자의 상기 플로팅 게이트에 문턱 전압을 조절하는 전하가 주입되어 있는 것을 특징으로 하는 바이어스 회로.
  4. 제2항에 있어서, 상기 비휘발성 메모리 소자는 상기 콘트롤 게이트가 상기 플로팅 게이트 상면에 형성된 스택 게이트 타입 플래시 메모리 소자인 것을 특징으로 하는 바이어스 회로.
  5. 제2항에 있어서, 상기 비휘발성 메모리 소자는 상기 콘트롤 게이트가 상기 플로팅 게이트 상면 일부와 측벽을 덮어 연장하는 스플릿 게이트 타입 플래시 메모리 소자인 것을 특징으로 하는 바이어스 회로.
  6. 제1항에 있어서, 상기 바이어스 회로는
    입력 패드;
    상기 입력 패드와 연결되어, 입력 패드로부터 입력되는 신호를 안정화하기 위한 제1 및 제2 저항;
    상기 제1 및 제2 저항에 의해 안정화된 입력 신호에 따라 특정한 신호를 출력하는 비휘발성 메모리 소자; 및
    상기 비휘발성 메모리 소자의 소오스 및 드레인에 각각 연결되는 버퍼 트랜지스터들을 포함하는 것을 특징으로 하는 바이어스 회로.
  7. 바이어스 전압이 인가되는 반도체 기판;
    상기 기판 상에 형성된 다수의 소자 영역;
    상기 바이어스 전압을 출력하는 바이어스 회로를 포함하고,
    상기 바이어스 회로는 제1 전위와 제2 전위의 사이에 직렬 접속된 적어도 하나의 트랜지스터와 비휘발성 메모리 소자를 포함하고, 상기 트랜지스터와 비휘발성 메모리 소자의 접점으로부터 상기 바이어스 전압을 출력하는 것을 특징으로 하는 고체 촬상 소자.
  8. 제7항에 있어서, 상기 비휘발성 메모리 소자는 플로팅 게이트와 콘트롤 게이트를 구비한 플래시 메모리 소자인 것을 특징으로 하는 고체 촬상 소자.
  9. 제8항에 있어서, 상기 비휘발성 메모리 소자의 상기 플로팅 게이트에 문턱 전압을 조절하는 전하가 주입되어 있는 것을 특징으로 하는 고체 촬상 소자.
  10. 제8항에 있어서, 상기 비휘발성 메모리 소자는 상기 콘트롤 게이트가 상기 플로팅 게이트 상면에 형성된 스택 게이트 타입 플래시 메모리 소자인 것을 특징으로 하는 고체 촬상 소자.
  11. 제8항에 있어서, 상기 비휘발성 메모리 소자는 상기 콘트롤 게이트가 상기 플로팅 게이트 상면 일부와 측벽을 덮어 연장하는 스플릿 게이트 타입 플래시 메모리 소자인 것을 특징으로 하는 고체 촬상 소자.
  12. 제7항에 있어서, 상기 바이어스 회로는
    입력 패드;
    상기 입력 패드와 연결되어, 입력 패드로부터 입력되는 신호를 안정화하기 위한 제1 및 제2 저항;
    상기 제1 및 제2 저항에 의해 안정화된 입력 신호에 따라 특정한 신호를 출력하는 비휘발성 메모리 소자; 및
    상기 비휘발성 메모리 소자의 소오스 및 드레인에 각각 연결되는 버퍼 트랜지스터들을 포함하는 것을 특징으로 하는 고체 촬상 소자.
  13. 광전 변환 영역;
    상기 광전 변환 영역에서 생성된 전하를 전송하는 전하 전송 영역;
    상기 전하 전송 영역에 의해 전송된 전하를 센싱하여 주변회로부로 출력하는 플로팅 디퓨전 영역;
    플로팅 디퓨전 영역에 전송되는 전하를 1 픽셀마다 리셋하기 위한 리셋 게이트와 리셋 드레인; 및
    상기 리셋 게이트에 바이어스 전압을 인가하는 바이어스 회로를 포함하고,
    상기 바이어스 회로는 제1 전위와 제2 전위의 사이에 직렬 접속된 적어도 하나의 트랜지스터와 비휘발성 메모리 소자를 포함하고, 상기 트랜지스터와 비휘발성 메모리 소자의 접점으로부터 상기 바이어스 전압을 출력하는 것을 특징으로 하는 고체 촬상 소자.
  14. 광전 변환 영역;
    상기 광전 변환 영역에서 생성된 전하를 전송하는 전하 전송 영역;
    상기 전하 전송 영역에 의해 전송된 전하를 센싱하여 주변회로부로 출력하는 플로팅 디퓨전 영역;
    플로팅 디퓨전 영역에 전송되는 전하를 1 픽셀마다 리셋하기 위한 리셋 게이트와 리셋 드레인; 및
    상기 리셋 드레인에 바이어스 전압을 인가하는 바이어스 회로를 포함하고,
    상기 바이어스 회로는 제1 전위와 제2 전위의 사이에 직렬 접속된 적어도 하나의 트랜지스터와 비휘발성 메모리 소자를 포함하고, 상기 트랜지스터와 비휘발성 메모리 소자의 접점으로부터 상기 바이어스 전압을 출력하는 것을 특징으로 하는 고체 촬상 소자.
  15. 제13항 또는 제14항에 있어서, 상기 비휘발성 메모리 소자는 플로팅 게이트와 콘트롤 게이트를 구비한 플래시 메모리 소자인 것을 특징으로 하는 고체 촬상 소자.
  16. 제15항에 있어서, 상기 비휘발성 메모리 소자의 상기 플로팅 게이트에 문턱 전압을 조절하는 전하가 주입되어 있는 것을 특징으로 하는 고체 촬상 소자.
  17. 제15항에 있어서, 상기 비휘발성 메모리 소자는 상기 콘트롤 게이트가 상기 플로팅 게이트 상면에 형성된 스택 게이트 타입 플래시 메모리 소자인 것을 특징으로 하는 고체 촬상 소자.
  18. 제15항에 있어서, 상기 비휘발성 메모리 소자는 상기 콘트롤 게이트가 상기 플로팅 게이트 상면 일부와 측벽을 덮어 연장하는 스플릿 게이트 타입 플래시 메모리 소자인 것을 특징으로 하는 고체 촬상 소자.
  19. 제13항 또는 제14항에 있어서, 상기 바이어스 회로는
    입력 패드;
    상기 입력 패드와 연결되어, 입력 패드로부터 입력되는 신호를 안정화하기 위한 제1 및 제2 저항;
    상기 제1 및 제2 저항에 의해 안정화된 입력 신호에 따라 특정한 신호를 출력하는 비휘발성 메모리 소자; 및
    상기 비휘발성 메모리 소자의 소오스 및 드레인에 각각 연결되는 버퍼 트랜지스터들을 포함하는 것을 특징으로 하는 고체 촬상 소자.
  20. 반도체 기판에 소자 영역과 바이어스 회로부 영역을 정의하는 단계;
    상기 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 제1 폴리실리콘층을 증착하는 단계;
    상기 제1 폴리실리콘층을 패터닝하여 상기 소자 영역에 제1 폴리 게이트를 형성하고 상기 바이어스 회로부 영역에 비휘발성 메모리 소자의 플로팅 게이트를 형성하는 단계;
    상기 제1 폴리 게이트와 상기 플로팅 게이트 상에 인터게이트 절연막을 형성하는 단계;
    상기 인터게이트 절연막 상에 제2 폴리실리콘층을 증착하는 단계;
    상기 제2 폴리실리콘층을 패터닝하여 상기 소자 영역에 제1 폴리 게이트와 일정 부분 오버랩되는 제2 폴리 게이트를 형성하고, 상기 바이어스 회로부에 상기 플로팅 게이트와 일정 부분 이상 오버랩되는 콘트롤 게이트를 형성하며 적어도 하나의 트랜지스터의 게이트를 형성하는 단계; 및
    상기 바이어스 회로부에 이온주입을 실시하여 상기 게이트 양측으로 소오스/드레인을 형성하여 트랜지스터를 완성하고, 상기 콘트롤 게이트 양측으로 소오스/드레인을 형성하여 비휘발성 메모리 소자를 완성하여, 상기 비휘발성 메모리 소자가 상기 트랜지스터와 직렬 연결되게 함으로써 상기 트랜지스터와 비휘발성 메모리 소자의 접점으로부터 바이어스 전압을 얻는 바이어스 회로부를 형성하는 단계를 포함하는 것을 특징으로 하는 고체 촬상 소자 제조방법.
  21. 제20항에 있어서, 상기 콘트롤 게이트가 상기 플로팅 게이트 상에 적층되게 형성하는 것을 특징으로 하는 고체 촬상 소자 제조방법.
  22. 제20항에 있어서, 상기 콘트롤 게이트가 상기 플로팅 게이트 상면 일부와 측벽을 덮어 연장하도록 형성하는 것을 특징으로 하는 고체 촬상 소자 제조방법.
  23. 제20항에 있어서, 상기 기판은 n형 기판이고,
    상기 n형 기판에 p형 웰을 형성하는 단계;
    상기 p형 웰에 채널 스톱층을 형성하는 단계;
    상기 채널 스톱층 옆으로 전하 전송 영역을 형성하는 단계;
    상기 제2 폴리 게이트 상에 절연막을 형성하는 단계;
    상기 소자 영역에 포토다이오드 영역을 형성하는 단계;
    상기 포토다이오드 영역을 제외한 절연막 상에 금속 차광층을 형성하는 단계;
    상기 금속 차광층을 포함하는 반도체 기판 전면에 층간 보호막을 형성하는 단계;
    상기 층간 보호막 상에 평탄화용 절연막을 형성하는 단계;
    상기 포토다이오드 영역에 대응하는 상기 평탄화용 절연막 상에 칼라 필터층을 형성하는 단계; 및
    상기 평탄화용 절연막 상에 상기 칼라 필터층 및 상기 포토다이오드 영역에 대응되도록 마이크로 렌즈를 형성하는 단계를 더 포함하는 것을 특징으로 하는 고체 촬상 소자 제조방법.
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CNB2005100530085A CN100466284C (zh) 2004-03-05 2005-03-04 偏置电路、固态成像装置及其制造方法
DE102005011300A DE102005011300B4 (de) 2004-03-05 2005-03-04 Vorspannungsschaltung, Festkörper-Abbildungssystem und zugehöriges Herstellungsverfahren
JP2005061641A JP2005260940A (ja) 2004-03-05 2005-03-04 バイアス回路、それを備えた固体撮像素子及びその製造方法

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100774110B1 (ko) * 2006-12-13 2007-11-06 엘지이노텍 주식회사 카메라 장치

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7554854B2 (en) * 2006-03-31 2009-06-30 Semiconductor Energy Laboratory Co., Ltd. Method for deleting data from NAND type nonvolatile memory
US8199236B2 (en) * 2007-09-11 2012-06-12 Simon Fraser University/Industry Liason Office Device and pixel architecture for high resolution digital
US7756659B2 (en) * 2008-01-11 2010-07-13 Fairchild Semiconductor Corporation Delay stabilization for skew tolerance
CN102610620B (zh) * 2011-01-20 2014-09-10 中国科学院微电子研究所 一种光学传感器及其内部的成像器件
CN114158286A (zh) * 2019-07-30 2022-03-08 维耶尔公司 高效率微装置

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5452251A (en) * 1992-12-03 1995-09-19 Fujitsu Limited Semiconductor memory device for selecting and deselecting blocks of word lines
US5438211A (en) * 1993-03-31 1995-08-01 Kabushiki Kaisha Toshiba Charge-transfer device having an improved charge-sensing section
JP3588143B2 (ja) * 1994-07-05 2004-11-10 三洋電機株式会社 電荷結合素子及びその製造方法
JP3397895B2 (ja) * 1994-07-05 2003-04-21 三洋電機株式会社 固体撮像素子
JP3635681B2 (ja) * 1994-07-15 2005-04-06 ソニー株式会社 バイアス回路の調整方法、電荷転送装置、及び電荷検出装置とその調整方法
FR2745457B1 (fr) * 1996-02-23 1998-04-24 Suisse Electronique Microtech Reseau de cellules photosensibles et capteur d'images comportant un tel reseau
US6133954A (en) * 1996-03-14 2000-10-17 Tritech Microelectronics, Ltd. Integrated circuit color chip with cells with integral color filters including triplets of photodiodes with each having integrated therewith transistors for reading from and writing to the photodiode and methods of manufacture and operation thereof
JP3081543B2 (ja) * 1996-03-29 2000-08-28 三洋電機株式会社 スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ
JP3107199B2 (ja) * 1996-08-29 2000-11-06 日本電気株式会社 不揮発性半導体記憶装置の製造方法
KR100239412B1 (ko) * 1996-12-28 2000-01-15 김영환 고체 촬상 소자 및 그의 제조 방법
KR100242723B1 (ko) * 1997-08-12 2000-02-01 윤종용 불휘발성 반도체 메모리 장치의 셀 어레이 구조 및 그 제조방법
EP0899742B1 (en) * 1997-08-29 2003-11-12 STMicroelectronics S.r.l. Method and circuit for generating a gate voltage in non-volatile memory devices
JPH11154735A (ja) * 1997-11-21 1999-06-08 Sony Corp 固体撮像素子の基板電圧供給回路
US5952686A (en) * 1997-12-03 1999-09-14 Hewlett-Packard Company Salient integration mode active pixel sensor
JPH11274328A (ja) * 1998-03-26 1999-10-08 Sanyo Electric Co Ltd 不揮発性半導体記憶装置とその製造方法
KR100282424B1 (ko) * 1999-03-18 2001-02-15 김영환 수평전하 전송소자 및 그의 제조방법
KR100325295B1 (ko) * 1999-06-10 2002-02-21 김영환 고체 촬상 소자
KR100304966B1 (ko) * 1999-06-10 2001-11-01 김영환 고체 촬상 소자
JP4395941B2 (ja) * 1999-09-29 2010-01-13 ソニー株式会社 任意電圧発生構造及びこれを用いた固体撮像素子
US6258668B1 (en) * 1999-11-24 2001-07-10 Aplus Flash Technology, Inc. Array architecture and process flow of nonvolatile memory devices for mass storage applications
JP3922341B2 (ja) * 2001-01-11 2007-05-30 セイコーエプソン株式会社 不揮発性メモリトランジスタを有する半導体装置の製造方法
JP4040261B2 (ja) * 2001-03-22 2008-01-30 富士フイルム株式会社 固体撮像装置とその駆動方法
TW559814B (en) * 2001-05-31 2003-11-01 Semiconductor Energy Lab Nonvolatile memory and method of driving the same
KR100634162B1 (ko) * 2002-05-15 2006-10-17 삼성전자주식회사 스플리트 게이트 메모리 장치 및 그 제조방법
US7042045B2 (en) * 2002-06-04 2006-05-09 Samsung Electronics Co., Ltd. Non-volatile memory cell having a silicon-oxide nitride-oxide-silicon gate structure
FR2844129B1 (fr) * 2002-09-03 2004-10-29 Suisse Electronique Microtech Procede et capteur pour determiner le contraste local d'une scene observee, par detection de la luminance emanant de cette scene
JP2004178782A (ja) * 2002-10-04 2004-06-24 Sharp Corp 半導体記憶装置およびその制御方法および携帯電子機器
JP4096687B2 (ja) * 2002-10-09 2008-06-04 株式会社デンソー Ｅｅｐｒｏｍおよびその製造方法
US7317484B2 (en) * 2003-02-26 2008-01-08 Digital Imaging Systems Gmbh CMOS APS readout scheme that combines reset drain current and the source follower output
JP2005268621A (ja) * 2004-03-19 2005-09-29 Toshiba Corp 半導体集積回路装置
US7450418B2 (en) * 2006-04-12 2008-11-11 Ememory Technology Inc. Non-volatile memory and operating method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100774110B1 (ko) * 2006-12-13 2007-11-06 엘지이노텍 주식회사 카메라 장치

Also Published As

Publication number Publication date
CN1665033A (zh) 2005-09-07
CN100466284C (zh) 2009-03-04
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US20050195305A1 (en) 2005-09-08

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