DE69533523T2 - Verfahren zur Schwellspannungseinstellung einer MIS Anordnung und Ladungsdetektionseinrichtung - Google Patents

Verfahren zur Schwellspannungseinstellung einer MIS Anordnung und Ladungsdetektionseinrichtung Download PDF

Info

Publication number
DE69533523T2
DE69533523T2 DE69533523T DE69533523T DE69533523T2 DE 69533523 T2 DE69533523 T2 DE 69533523T2 DE 69533523 T DE69533523 T DE 69533523T DE 69533523 T DE69533523 T DE 69533523T DE 69533523 T2 DE69533523 T2 DE 69533523T2
Authority
DE
Germany
Prior art keywords
gate
potential
voltage
threshold voltage
mis
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69533523T
Other languages
English (en)
Other versions
DE69533523D1 (de
Inventor
Asao Shinagawa-ku Hirota
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of DE69533523D1 publication Critical patent/DE69533523D1/de
Application granted granted Critical
Publication of DE69533523T2 publication Critical patent/DE69533523T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/301—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
    • H01L27/0222—Charge pumping, substrate bias generation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H01L27/1057—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components comprising charge coupled devices [CCD] or charge injection devices [CID]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/762—Charge transfer devices
    • H01L29/765—Charge-coupled devices
    • H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
    • H01L29/76833—Buried channel CCD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—Dc amplifiers in which all stages are dc-coupled
    • H03F3/343—Dc amplifiers in which all stages are dc-coupled with semiconductor devices only
    • H03F3/345—Dc amplifiers in which all stages are dc-coupled with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0021—Modifications of threshold
    • H03K19/0027—Modifications of threshold in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0018—Special modifications or use of the back gate voltage of a FET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

  • HINTERGRUND DER ERFINDUNG
  • Die Erfindung betrifft ein Spannungsschwellenwert-Einstellverfahren einer MIS-(Metall-Isolator-Halbleiter-)Vorrichtung (umfassend MISFET-(Metall-Isolator-Halbleiter-Feldeffekttransistor) und CCD-(Ladungsgekoppelte Vorrichtung)Strukturen).
  • CCD-Festkörper-Bilderzeugungsvorrichtungen (CCD-Vorrichtungen) weisen ein Bilderzeugungsgebiet, bestehend aus einem n-Halbleitersubstrat, einem auf dem n-Halbleitersubstrat gebildeten p-Vertiefungs bzw. -Wannengebiet und einer Vielzahl von n-fotoelektrischen Konvertierungsabschnitten, d. h. lichtempfangenden Abschnitten, die auf dem p-Wannengebiet matrixartig gebildet sind, auf.
  • In obiger CCD-Bilderzeugungsvorrichtung wird die Größe einer zulässigen Menge an Signalladungen e, die bei Auftreffen von Licht auf den lichtempfangenden Abschnitt in dem lichtempfangenden Abschnitt gesammelt werden, d. h. die Größe einer von dem lichtempfangenden Abschnitt behandelten Menge an Signalladungen festgelegt durch eine Höhe einer Potentialbarriere ϕa einer Überlaufbarriere OFB, die aus dem p-Wannengebiet, wie in dem Potentialverteilungsdiagramm der 1A und 1B gezeigt ist, besteht. Wenn die in dem lichtempfangenden Abschnitt gespeicherte Menge an Signalladungen e die Menge der dort behandelten Signalladungen übersteigt, so findet ein Überlauf von Überschussladungen durch die Potentialbarriere ϕa der Überlaufbarriere OFB statt, und die Überschussladungen fließen zu dem n-Substrat ab, welches einen Überlauf-Drain OFD bildet.
  • Die Menge der von dem lichtempfangenden Abschnitt behandelten Signalladungen, d. h. die Höhe der Potentialbarriere ϕa der Überlaufbarriere, wird durch eine Vorspannung, d. h. durch eine sogenannte Substrat-Spannung Vsub, geregelt, die das den Überlauf-Drain OFD bildende n-Substrat beaufschlagt. Da jedoch der Herstellungsprozess solcher Vorrichtungen Schwankungen unterliegt, fluktuiert auch die Höhe der Potentialbarriere ϕa der Überlaufbarriere OFB häufig, wie durch die in 1A gestrichelt eingezeichnete Höhe ϕa' angedeutet ist. Deshalb müssen bei der Herstellung von Vorrichtungen jeweils unterschiedliche Substrat-Spannungen Vsub, Vsub' festgesetzt werden.
  • In der in 2 gezeigten CCD-Vorrichtung wird ein potentialfreies Diffusionsgebiet FD zum Konvertieren von elektrischen Ladungen in Spannungen bei der nachfolgenden Stufe eines Horizontalschieberegisters 1 durch einen horizontalen Gate-Ausgangsabschnitt HOG gebildet. Es sind ein Rückstell-Gateabschnitt 2 und ein Rückstell-Draingebiet 3 zum Rückstellen der in das potentialfreie Diffusionsgebiet FD verschobenen Ladungen bei jedem Pixel vorgesehen.
  • Das Horizontalschieberegister 1 besteht aus einem n-Verschiebekanalgebiet 5, das beispielsweise auf der Oberfläche des p-Wannengebietes 4 gebildet ist, einem Gate-Isolierfilm und einer Vielzahl von Verschiebeelektroden 6 [6A, 6B]. Die beiden nebeneinanderliegenden Verschiebeelektroden 6A und 6B bilden ein Paar miteinander. Zwei-Phasen-Steuerimpulse ϕH1 und ϕH2 beaufschlagen jedes Paar von Verschiebeelektroden 6 [6A, 6B] und jedes weitere Paar von Verschiebeelektroden 6A, 6B. Beispielsweise wird ein p-dotiertes Gebiet 7 auf dem Verschiebekanalgebiet unter jeder zweiten Verschiebeelektrode 6B durch Implantation von Ionen gebildet, um einen Verschiebeabschnitt mit einer durch die erste Verschiebeelektrode 6A gebildeten Speicherelektrode und einen weiteren Verschiebebschnitt, der durch die zweite Verschiebeelektrode 6B gebildet wird, zu bilden.
  • Der horizontale Gate-Ausgangsabschnitt HOG besteht aus dem Gate-Isolierfilm (nicht gezeigt) und einer auf dem Gate-Isolierfilm gebildeten Gate-Elektrode 8. Ein Massepotential liegt an der Gate-Elektrode 8. Das potentialfreie Diffusionsgebiet FD ist beispielsweise aus einem n-Typ-Halbleitergebiet gebildet und mit einem Ladungsdetektor 9 verbunden, dessen detektiertes Ausgangssignal an einem Ausgangsanschluss t1 erhalten wird. Das Rückstell-Draingebiet 3 ist beispielsweise aus einem n-Typ-Halbleitergebiet gebildet, und eine Rückstellspannung VRD, beispielsweise eine Versorgungsspannung VDD, beaufschlagt das Rückstell-Draingebiet 3.
  • Der Rückstell-Gateabschnitt 2 wird gebildet aus dem Gate-Isolierfilm (nicht gezeigt) und einer auf dem Gate-Isolierfilm gebildeten Gate-Elektrode 10. Ein Rückstellimpuls ϕRG wird an die Gate-Elektrode 10 angelegt.
  • Bei neueren CCD-Vorrichtungen ist eine Ansteuerschaltung zum Anlegen der Ansteuerimpulse ϕH1, ϕH2 in das Horizontalschieberegister 1 eingebaut, und eine Ansteuerschaltung zum Anlegen des Rückstellimpulses ϕRG ist in einen Takt- bzw. Timing-Generator eingebaut. Weiterhin wird zur Reduzierung des Energieverbrauchs eine Amplitude eines Impulses abgesenkt.
  • Da ein Arbeitspunkt des Rückstellimpulses ϕRG in Abhängigkeit der Versorgungsspannung VDD, die die Rückstellspannung VRD ist, festgesetzt wird, tritt das Problem auf, dass ein Potential unter dem Rückstell-Gateabschnitt 2 Fluktuationen unterliegt (angedeutet durch eine gestrichelte Linie in 2). Um dieses Problem zu lösen, muss ein DC-Vorspannungswert des Rückstellimpulses ϕRG bei jeder Vorrichtung auf einen gewünschten Wert festgesetzt werden. Der DC-Vorspannungswert des Rückstellimpulses ϕRG wird durch eine externe Schaltung (d. h. eine sogenannte Vorspannungsschaltung) festgesetzt. Wenn die Ansteuerschaltung zum Anlegen des Rückstellimpulses ϕRG innerhalb des Timing-Generators eingebaut ist, wird der Gleichstrom-Vorspannungswert des Rückstellimpulses ϕRG in einem sogenannten Phasenschnitt digital festgesetzt.
  • Weiterhin ist eine verstärkende Festkörper-Bilderzeugungsvorrichtung als eine Festkörper-Bilderzeugungsvorrichtung bekannt. Die verstärkende Festkörper-Bilderzeugungsvorrichtung speichert fotoelektrisch konvertierte Löcher (Signalladungen) in einem p-Typ-Wannengebiet eines n-Kanal-MOS-(Metall-Oxid-Halbleiter-)Transistors und gibt einen Wechsel eines Kanal- bzw. Tunnel-Stromes, welcher auf einer Potentialfluktuation (Potentialänderung in dem Rück-Gate) in dem p-Typ-Wannengebiet basiert, in Form eines Pixelsignals aus. Ein n-Typ-Wannengebiet wird auf einem p-Typ-Substrat und dem p-Typ-Wannengebiet, in dem Signalladungen gespeichert werden, gebildet. Diese verstärkende Festkörper-Bilderzeugungsvorrichtung muss auch eine Substrat-Spannung festsetzen.
  • Weiterhin ist ein Ultraviolett-Licht-Lösch-ROM (Nur-Lese- bzw. Festspeicher) bekannt, der einen aus einem SiN-Film gebildeten Gate-Isolierfilm zur Datenspeicherung mittels Steuerung eines Potentiales aufweist. 3 zeigt ein Beispiel eines solchen Ultraviolett-Licht-Lösch-ROM. Wie in 3 gezeigt, weist ein p-Typ-Gebiet 11 ein n-Typ-Source-Gebiet 12 und ein n-Typ-Drain-Gebiet 13 auf, die auf dessen Oberfläche gebildet sind. Eine beispielsweise aus polykristallinem Silizium hergestellte Gate-Elektrode 17 wird zwischen dem n-Typ-Sourcegebiet 12 und dem n-Typ-Drain-Gebiet 13 auf einem Gate-Isolierfilm 16 gebildet, der aus einem Siliziumoxid-Film 14 und einem Siliziumnitrid-Film 15 besteht. Elektronen oder Löcher werden in dem Siliziumnitrid-Film 15 gespeichert, um einen Memory-Effekt zu erreichen. Dieses ROM kann jedoch digital an- und ausgeschaltet werden.
  • Deswegen neigen die injizierten elektrischen Ladungen e dazu, zum Gate-Abschnitt durchgelassen zu werden, falls die SiN-Schicht und die Gate-Elektrode einander kontaktieren, und eine DC-Vorspannung dieses ROM kann deshalb nicht analog gesteuert werden.
  • Obwohl CCD-Vorrichtungen Produkte sind, die ein Potential einer sogenannten MIS-Vorrichtung benutzen, ist das Potential der MIS-Vorrichtung schwierig steuerbar und deswegen sind hergestellte CCD-Vorrichtungsprodukte nicht einheitlich, was das Potential anbelangt. Die Potentialverschiebung wurde bisher durch Steuerung einer Vorspannung vermieden, die von außen angelegt wurde. Derselbe Anmelder wie der dieser Anmeldung hat kürzlich ein Verfahren vorgeschlagen, in dem eine Potentialfluktuation gemessen und selektiv zwangsweise eingestellt wird. Das erwähnte ROM ist als MIS-Vorrichtung bekannt, dessen Arbeitspunkt später verändert werden kann. Dieses ROM kann digital betrieben werden und deswegen kann ein Potential nicht analog eingestellt werden.
  • In der Druckschrift "Alteration of Threshold Voltage of Enhancement Field Effect-Transistors", IBM Technical Disclosure Bulletin, Volume 29, Nr. 7, 1. Dezember 1986, Seite 3202 XP00098859 wird ein Verfahren beschrieben, in dem in dem Gateisolator eingefangene Ladungen erzeugt werden, in dem Stromimpulse zum Ändern der Schwellenwertspannung angelegt werden. Die Schwellenwert-Spannungswerte, die von der Erzeugung der eingefangenen Ladung herrühren, werden gemessen.
  • Weiterhin ist in der Druckschrift WO82/04162 A ein änderbarer Schwellenwert-Halbleiterspeicher offenbart. In diesem Speicher bestehen Speicherzellen aus einer Floating-Gate-FET-Anordnung, in der eine Isolierschicht als Dreischichtstruktur ausgebildet ist, die aus einem Siliziumnitridfilm zwischen zwei Siliziumoxidfilmen besteht. Der Siliziumnitridfilm bildet ein isoliertes Gate, bekannt als "floatendes Gate" aus, auf das Ladung aufgebracht oder abgezogen wird mittels einer Kanalinjektion von Ladungsträgern.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die der Erfindung zugrunde liegende Aufgabe ist, ein Verfahren zum Einstellen einer Schwellenwertspannung einer MIS-Vorrichtung einer integrierten Halbleiters chaltung bereitzustellen, in dem Fluktuationen von Schwellenwerten zwischen der MIS-Vorrichtung eingestellt werden können.
  • Zur Lösung der Aufgabe stellt die Erfindung ein Verfahren gemäß Patentanspruch 1 oder 2 bereit. Vorteilhafte Ausgestaltungen bzw. Weiterbildungen des Erfindungsgedankens finden sich in den Unteransprüchen 3 und 4.
  • KURZBESCHREIBUNG DER FIGUREN
  • Es zeigen:
  • 1A ein Potentialdiagramm mit in dem Substrat gesammelten Signalladungen, wenn ein lichtempfangender Abschnitt einer CCD-Vorrichtung Licht empfängt, sowie Messergebnisse bezüglich einer Höhe einer Potentialschwelle vor dem Einstellen einer Substrat-Spannung;
  • 1B eine Potentialdiagramm mit Messergebnissen bezüglich einer Höhe einer Potentialschwelle nach dem Einstellen einer Substrat-Spannung;
  • 2 ein schematisches Schaubild eines Hauptabschnittes einer CCD-Vorrichtung, was nicht Teil der beanspruchten Erfindung ist;
  • 3 eine schematische Querschnittsdarstellung eines Beispieles eines Ultraviolett-Licht-Lösch-Nur-Lese-Speichers (ROM), was nicht Teil der beanspruchten Erfindung ist;
  • 4 eine schematische Querschnittsdarstellung einer Metall-Isolator-Halbleiter-(MIS-)Vorrichtung, was nicht Teil der beanspruchten Erfindung ist;
  • 5 eine schematische Querschnittsdarstellung zur Veranschaulichung eines Potentialverschiebeprozesses einer n-Kanal-MIS-Vorrichtung, was nicht Teil der beanspruchten Erfindung ist;
  • 6 eine schematische Querschnittsdarstellung zur Veranschaulichung eines Potentialverschiebeprozesses einer p-Kanal-MIS-Vorrichtung, was nicht Teil der beanspruchten Erfindung ist;
  • 7 eine schematische Skizze eines Beispieles einer CCD-Festkörper-Bilderzeugungsvorrichtung, was nicht Teil der beanspruchten Erfindung ist;
  • 8 eine Querschnittsdarstellung entlang der Linie VIII-VIII in 7;
  • 9 eine Querschnittsdarstellung entlang der Linie IX-IX in 7;
  • 10 ein schematisches Schaubild mit einem Potentialverteilungsdiagramm zur Veranschaulichung, wie ein Potential in einem Gate-Rückstellabschnitt der CCD-Vorrichtung eingestellt wird;
  • 11A ein Schaltungsdiagramm mit einem Beispiel einer erfindungsgemäßen Source-Folger-Vorspannungsschaltung, was nicht Teil der beanspruchten Erfindung ist;
  • 11B ein Schaltungsdiagramm mit einem weiteren Beispiel der erfindungsgemäßen Source-Folger-Vorspannungsschaltung, was nicht Teil der beanspruchten Erfindung ist;
  • 12 ein schematisches Schaubild eines erfindungsgemäßen Hauptabschnittes einer CCD-Vorrichtung, die die Vorspannungsschaltung gemäß 11A oder 11B benutzt, was nicht Teil der beanspruchten Erfindung ist;
  • 13 ein Schaltungsdiagramm zur Veranschaulichung des erfindungsgemäßen Verfahrens;
  • 14 eine Ersatzschaltung, die erhalten wird, nachdem ein Potential in der in 13 gezeigten Schaltung eingestellt worden ist;
  • 15 ein Kennliniendiagramm mit Messergebnissen von Spannungs-Stromkennlinien der in 14 gezeigten Ersatzschaltung;
  • 16 ein Beispiel einer Vorspannungsschaltung, die aus einer Anzahl an in Serie geschalteten MIS-Transistoren besteht, was nicht Teil der beanspruchten Erfindung ist;
  • 17 ein Beispiel einer Inverter-Vorspannungsschaltung, was nicht Teil der beanspruchten Erfindung ist;
  • 18 ein weiteres Beispiel einer Inverter-Vorspannungsschaltung, was nicht Teil der beanspruchten Erfindung ist;
  • 19 eine Vorspannungsschaltung gemäß einem weiteren Beispiel, was nicht Teil der beanspruchten Erfindung ist;
  • 20 eine Vorspannungsschaltung gemäß einem noch anderen Beispiel, was nicht Teil der beanspruchten Erfindung ist;
  • 21 eine Vorspannungsschaltung gemäß einem weiteren Beispiel, was nicht Teil der beanspruchten Erfindung ist;
  • 22 ein Flussdiagramm, auf das Bezug genommen wird bei der Erläuterung einer Funktionsweise eines Potential-Einstellsystems, das eine Puls-Amplitudenmodulation benutzt;
  • 23 ein Flussdiagramm auf das Bezug genommen wird bei der Erläuterung einer Funktionsweise eines Potential-Einstellsystems, das ein Pulsbreiten-Modulationssystem benutzt;
  • 24 eine Querschnittsdarstellung eines Beispiels eines Pixel-Metalloxid-Halbleiter-(MOS-)Transistors in einer Verstärker-Festkörper-Bilderzeugungsvorrichtung, was nicht Teil der beanspruchten Erfindung ist; und
  • 25 ein Potentialverteilungsdiagramm mit Potentialen, die beim Auslesen und Rückstellen der in 24 gezeigten Verstärker-Festkörper-Bilderzeugungsvorrichtung erhalten werden.
  • DETAILIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Im Folgenden werden unter Bezugnahme auf die Zeichnungen Ausführungsformen erläutert.
  • Zu Anfang soll eine Vorrichtung, die eine Metall-(Elektroden-)Isolator-Halbleiter-Struktur aufweist, d. h. eine sogenannte MIS-Vorrichtung, die in dem erfindungsgemäßen Verfahren eingesetzt werden kann, beschrieben werden. Die MIS-Vorrichtung kann ein Potential oder einen Spannungs-Schwellenwert Vth unter dem Gate analog einstellen, indem eine Menge von Elektronen, die in einem Nitrid-Gate Isolierfilm akkumuliert sind, analog gesteuert wird.
  • 4 ist eine Querschnittsdarstellung, die eine MIS-Vorrichtung, angewandt auf einen MISFET als Beispiel, zeigt.
  • Wie in 4 gezeigt, weist ein MISFET 21 gemäß diesem Beispiel ein erstes leitendes (z. B. n-Typ oder p-Typ) Halbleitergebiet (Halbleiterwanne und Halbleiterbase) 22 auf, auf dessen Haupt-Oberfläche ein zweites leitendes (p-Typ oder n-Typ) Source-Gebiet 23 und Drain-Gebiet 24 gebildet werden. Dann wird ein Gate-Isolierfilm 25 gebildet, der einen Dreischicht-Aufbau aufweist, indem ein Oxid-Film, z. B. ein Siliziumoxid-Film (SiO2) 26, ein Nitrid-Film, z. B. ein Siliziumnitrid-Film (SiN) 27, und ein Oxid-Film, z. B. ein Siliziumoxid-Film (SiO2) 28 in dieser Reihenfolge übereinandergeschichtet werden. Dieser Gate-Isolierfilm 25 wird auf dem Halbleitergebiet 22 an dessen Hauptoberfläche, die dem Halbleitergebiet zwischen dem Source-Gebiet 23 und dem Drain-Gebiet 24 entspricht, gebildet. Eine Gate-Elektrode 30, welche beispielsweise aus einem polykristallinen Silizium hergestellt ist, wird auf dem Gate-Isolierfilm 25 aufgebracht. Eine Source-Elektrode 31 und eine Drain-Elektrode 32 werden jeweils auf dem Source-Gebiet 23 und dem Drain-Gebiet 24 gebildet.
  • Wenn in dem MISFET 21, der einen sogenannten MONOS-(Metalloxid-Nitridoxid-Halbleiter-)Aufbau aufweist, Elektronen in dem Siliziumnitrid-Film 27 des Gate-Isolierfilms 25 akkumuliert werden, so ist dies gleichbedeutend mit einer Addition eines Offset eines vorbestimmten negativen Potentials zu einer Gate-Spannung VG. Deswegen werden Potentiale unter dem Gate in die sogenannte Anreicherungsrichtung (Richtung, in der das Potential flach wird) verschoben, wenn der MISFET 21 von der n-Typ-Kanal Bauart ist. Wenn andererseits der MISFET 21 von der n-Typ-Kanal Bauart ist, so werden Potentiale unter dem Gate in die sogenannte Erschöpfungsrichtung (Richtung, in der das Potential tief wird) bewegt bzw. verschoben. Umgekehrt ist die Ansammlung von Löchern im Siliziumnitrid-Film 27 im Gate-Isolierfilm 25 äquivalent dazu, dass ein Offset eines vorbestimmten positiven Potentials zu der Gate-Spannung VG addiert wird. Deswegen werden Potentiale unter dem Gate in die Erschöpfungsrichtung bewegt, wenn der MISFET 21 von der n-Typ-Kanal Bauart ist. Wenn andererseits der MISFET 21 von der p-Typ-Kanal Bauart ist, so werden Potentiale unter dem Gate in die Anreicherungsrichtung bewegt. Wenn der MISFET 21 als ein n-Typ-Kanal MISFET 21N realisiert wird, der den in 5 gezeigten MONOS-Aufbau aufweist, so werden, wenn eine Hochspannung an ein Interface zwischen der Gate-Elektrode 30 und einem neben der Gate-Elektrode gebildeten Kanalgebiet angelegt wird, beispielsweise wenn eine Source-Spannung VS und eine Drain-Spannung VD beide auf 0 V gesetzt werden (p-Typ-Halbleitergebiet 22 ist jedoch geerdet), und eine positive (+) Gate-Hochspannung (Spannung höher als eine normale Ansteuerspannung) an die Gate-Elektrode 30 für eine vorbestimmte Zeitperiode angelegt wird, Elektronen e einer bestimmten, konstanten Menge von den n+-Schichten, welche das Source-Gebiet 23 und das Drain-Gebiet 24 bilden, in den Silizium-Film 27 injiziert. Die injizierte Menge an Elektronen e hängt von der Spannung VG ab, die an die Gate-Elektrode 30 angelegt wird, und einer Zeit, während der die Spannung VG an die Gate-Elektrode 30 angelegt wird. Deswegen ist es möglich, durch Steuerung der Spannung VG, die an die Gate-Elektrode 30 angelegt wird, sowie der Zeit, während der die Spannung VG an die Gate-Elektrode 30 angelegt wird, eine bestimmte Menge an Elektronen e in den Siliziumnitrid-Film 27 zu injizieren. Genauer gesagt werden die Potentiale in die Anreicherungsrichtung bewegt, und deshalb kann das gewünschte Potential oder die Schwellenspannung Vth erhalten werden.
  • Umgekehrt werden, falls eine p-Typ-Lochversorgungsquelle nahe dem Gate bereitgestellt wird, bei Anliegen einer negativen (–) Gate-Hochspannung VG an der Gate-Elektrode 30 des n-Typ-Kanal MISFET 21N Löcher h von der p-Typ-Lochversorgungsquelle in den Siliziumnitrid-Film 27 injiziert, so dass Potentiale in die Verarmungsrichtung bewegt werden.
  • Wenn der MISFET 21 als ein p-Typ-Kanal MISFET 21P mit einem in 6 gezeigten MONOS-Aufbau realisiert ist, und wenn die Hochspannung in ähnlicher Weise an das Interface zwischen der Gate-Elektrode 30 und dem neben der Gate-Elektrode 30 gebildeten Kanalgebiet angelegt wird, beispielsweise wenn die Source-Spannung VS und die Drain-Spannung VD beide auf 0 V (an das n-Typ-Halbleitergebiet 22 ist jedoch eine vorbestimmte positive Spannung angelegt) festgesetzt werden, und eine – (negative) Gate-Hochspannung VG (Spannung ist höher als eine normale Ansteuerspannung) an die Gate-Elektrode 30 angelegt wird, dann werden Löcher h von den p+-Schichten, die das Source-Gebiet 23 und das Drain-Gebiet 24 bilden, in den Siliziumnitrid-Film 27 in dem Gate-Isolierfilm 25 injiziert, und Potentiale werden in die Anreicherungsrichtung bewegt, so dass die gewünschen Potentiale oder der Spannungs-Schwellenwert Vth erhalten werden kann. Ferner werden in diesem p-Kanal MISFET 21P, falls die + (positive) Gate-Hochspannung VG an die Gate-Typ-Elektrode 30 angelegt wird, und eine n-Typ-Elektronenversorgungsquelle nahe dem Gate angeordnet ist, Elektronen e von der p-Typ-Elektronenversorgungsquelle in den Siliziumnitrid-Film 27 injiziert, so dass Potentiale in die Verarmungsrichtung bewegt werden.
  • Signalladungen, wie beispielsweise Elektronen und Löcher, die in den Siliziumnitrid-Film 27 injiziert wurden, sind durch den unteren und oberen Siliziumoxid-Film 26 und 28 des Siliziumnitrid-Films 27 eingeschlossen und können nur schwer aus dem Siliziumnitrid-Film 27 entkommen. Wenn der MISFET 21 mit einer normalen Ansteuerspannung angesteuert wird, können die Signalladungen, welche in den Siliziumnitrid-Film 27 injiziert sind, die Potentialbarriere nicht überwinden und werden dauerhaft im Siliziumnitrid-Film 27 gehalten.
  • Ein derartiger MISFET 21 kann das Tunnel- bzw. Kanalpotential oder die Schwellenspannung Vth analog einstellen, indem die Menge an Signalladungen, die in den Siliziumnitrid-Film 27 des Gate-Isolierfilms 25 injiziert wird, kontrolliert wird. Damit wird es möglich, den MISFET 21 in einer analogen Schaltung als analogen MISFET zu benutzen.
  • Die MIS-Vorrichtung mit MONOS-Aufbau, in der das Potential oder Spannungs-Schwellenspannung Vth analog eingestellt werden kann, ist in der Anwendung nicht auf den MISFET begrenzt und kann auf eine Analogspeichervorrichtung, eine Vorspannungsschaltung zum Erzielen einer gewünschten Ausgangs-Vorspannung eines gewünschten Wertes, oder Ähnliches, angewandt werden.
  • Die MIS-Vorrichtung mit MONOS-Aufbau kann angewendet werden auf einen Rückstell-Gateabschnitt einer Festkörper-Bilderzeugungsvorrichtung, eine Ladungsverschiebevorrichtung, eine Ladungsdetektiervorichtung oder einen Verschiebeabschnitt eines CCD-Verschieberegisters.
  • Ferner kann die MIS-Vorrichtung mit MONOS-Aufbau angewandt werden auf das Einstellen einer Substrat-Spannung und einer Rückstell-Gatevorspannung in der Festkörper-Bilderzeugungsvorrichtung, der Ladungsverschiebevorrichtung und der Ladungsdetektiervorrichtung.
  • 7, 8 und 9 zeigen ein Beispiel einer CCD-Festkörper-Bilderzeugungsvorrichtung, die nicht Teil der beanspruchten Erfindung ist (im Folgenden CCD-Vorrichtung genannt). Bei diesem Beispiel wird ein Potential eines Rückstell-Gateabschnittes gesteuert speziell durch die Verwendung einer MIS-Vorrichtung, d. h. einer MIS-Vorrichtung mit MONOS-Aufbau.
  • 7, 8 und 9 zeigen den Fall der Anwendung der MIS-Vorrichtung mit dem MONOS-Aufbau auf eine CCD-Vorrichtung eines Zwischenzeilentransfersystems. Diese CCD-Vorrichtung weist einen sogenannten vertikalen Überlaufaufbau auf, bei dem gesättigte elektrische Ladungen in die Substratrichtung, d. h. in die longitudinale Richtung, entladen werden.
  • Wie in 7 gezeigt, umfasst eine CCD-Vorrichtung 41 ein Bilderzeugungsgebiet 44, bestehend aus einer Vielzahl an lichtempfangenden Abschnitten (Pixel) 42, die matrixartig angeordnet sind, und einem Vertikalverschieberegister 43, welches einen CCD-Aufbau aufweist und an einer Seite jeder Spalte des lichtempfangenden Abschnittes 42 angeordnet ist, ein Horizontalschieberegister 45, welches einen CCD-Aufbau aufweist und welches mit der jeweiligen Endstufe aller Vertikalschieberegister 43 verbunden ist, und einer mit der Ausgangsseite des Horizontalschieberegisters 45 verbundenen Ausgangsschaltung, d. h., einer Ladungsdetektorschaltung 46, deren detektiertes Ausgangssignal an einem Ausgangs-Anschluss t2 erhalten wird.
  • Wie in 8 gezeigt, werden in dem Bilderzeugungsgebiet 44 durch Eindiffundieren von Fremdatomen ein n-Typ-Gebiet 50, welches den lichtempfangenden Abschnitt 42 bildet, ein n-Typ-Verschiebekanalgebiet 51, welches das Vertikalschieberegister 43 bildet, und ein p-Typ-Kanalgebiet 52 gebildet innerhalb eines zweiten leitenden, d. h., einem p-Typ-Wannengebiet 49, das auf einem ersten leitenden, z. B. einem n-Typ-Silizium-Halbleitersubstrat 48, gebildet ist. Auf dem durch Eindiffundieren von Fremdatomen entstandenen, n-Typ-dotierten Gebiet 50 wird ein p-Typ-dotiertes Gebiet 53 zum Ansammeln positiver Ladungen gebildet, und unter dem n-Typ-dotierten Verschiebekanalgebiet 51 wird ein zweites p-Typ-dotiertes Wannengebiet 54 gebildet.
  • Der lichtempfangende Abschnitt (photoelektrischer Umwandlungsabschnitt) 42 ist aus einer Photodiode PD gebildet, die aus einem zwischen dem n-Typ-dotierten Gebiet 50 und dem p-Typ-dotierten Wannengebiet 49 gebildeten pn-Übergang besteht. Ein Gate-Isolierfilm 59 mit Dreischicht-Aufbau wird gebildet durch Übereinanderschichten eines Siliziumoxid-Films (SiO2) 56, eines Siliziumnitrid-Films (Si3N4) 57 und eines Siliziumoxid-Films (SiO2) 58 in genannter Reihenfolge. Dieser Gate-Isolierfilm 59 wird über dem das Vertikalschieberegister 43 bildende Verschiebekanalgebiet 51, über einem Channel- bzw. Kanalstoppergebiet 52 und über einem Gate-Ausleseabschnitt 47 gebildet. Eine Vielzahl von aus ersten und zweiten polykristallinen Siliziumschichten gebildeten Verschiebeelektroden 61 sind auf dem Gate-Isolierfilm 59 entlang der Verschieberichtung angeordnet. Das Verschiebekanalgebiet 51, der Gate-Isolierfilm 59 und die Verschiebeelektrode 61 bilden das Vertikalschieberegister 43.
  • Das Vertikalschieberegister 43 wird durch vierphasige, vertikale Ansteuerimpulse ϕV1, ϕV2, ϕV3, und ϕV4 angesteuert.
  • Andererseits besteht das Horizontalschieberegister 45, wie in 9 gezeigt, aus einem n-Typ-Verschiebekanalgebiet 51, dem Gate-Isolierfilm 59 mit einem Dreischicht-Aufbau, bestehend aus dem Siliziumoxid-Film (SiO2) 56, dem Siliziumnitrid-Film (Si3N4) 57 und dem Siliziumoxid-Film (SiO2), einer Vielzahl von ersten Verschiebeelektroden 65A, die jeweils aus einer ersten polykristallinen Silizium-Schicht gebildet sind, und einer Vielzahl von zweiten Verschiebeelektroden 65B, die jeweils aus einer zweiten polykristallinen Silizium-Schicht bestehen. Die ersten und die zweiten Elektroden 65A und 65B sind dabei jeweils abwechselnd auf dem n-Kanalverschiebegebiet 51 über dem Gate-Isolierfilm 59 entlang der Verschieberichtung angeordnet.
  • In diesem Horizontalschieberegister 45 bilden die beiden nebeneinanderliegenden Verschiebeelektroden 65A und 65B Paare, und Zweiphasen-Horizontalansteuerpulse ϕH1, ϕH2 werden an jedes Paar der Verschiebeelektroden 65 [65A, 65B] und an jedes weitere Paar der Verschiebeelektroden 65 [65A, 65B] angelegt. In dem Verschiebekanalgebiet 51, welches unter jeder zweiten Verschiebeelektrode 65B ausgebildet ist, werden zweite, leitende, d. h. p-Typ-dotierte Halbleitergebiete 66 durch Implantation von Ionen gebildet, wodurch ein Verschiebeabschnitt entsteht. Dieser umfasst einen Speicherabschnitt, der die erste Verschiebeelektrode 65A als Speicherelektrode verwendet, sowie einen Verschiebeabschnitt, der die zweite Verschiebeelektrode 65B als Verschiebeelektrode verwendet.
  • Der Siliziumoxid-Film 58 im Gate-Isolierfilm 59 verhindert, dass im Normalbetrieb elektrische Ladungen von der polykristallinen Silizium-Elektrode in den Siliziumnitrid-Film 57 injiziert werden, womit das Auftreten einer Potentialverschiebung vermieden wird.
  • Wie in 9 gezeigt, wird ein Horizontalausgangsgateabschnitt HOG mit einer Gate-Elektrode hinter dem Verschiebeabschnitt der Endstufe des Horizontalverschieberegisters 45 gebildet, wobei die Gate-Elektrode 67 aus einer zweiten Schicht von polykristallinem Silizium auf dem Gate-Isolierfilm 59 gebildet ist. Eine feste Ausgangsgatespannung, z. B. ein Erdungspotential (GND), wird an den Gate-Horizontalausgangsgateabschnitt HOG angelegt. Eine Ladungsdetektiervorrichtung 80 wird an der dem Horizontalausgangsgateabschnitt HOG folgenden Stufe gebildet. Die Ladungsdetektiervorrichtung 80 umfasst ein potentialfreies Diffusionsgebiet FD, das an den Horizontalausgangsgateabschnitt HOG angrenzt, und das aus einem n-Typ-Halbleitergebiet zum Ansammeln von Signalladungen gebildet ist, einen Rückstell-Gateabschnitt 82, der an das potentialfreie Diffusionsgebiet FD angrenzt, um die in dem potentialfreien Diffusionsgebiet FD angesammelten Ladungen rückzustellen, ein Rückstell-Draingebiet 81 und eine Ausgangsschaltung (Detektierschaltung) 46, die mit dem potentialfreien Diffusionsgebiet FD verbunden ist, um in dem potentialfreien Diffusionsgebiet FD gespeicherte Signalladungen zu detektieren. Ein durch die Ausgangsschaltung 46 detektiertes Ausgangssignal wird dem Ausgangs-Anschluss t2 zugeführt.
  • Das Rückstell-Draingebiet 81 ist aus einer n-Typ-dotierten Halbleiterschicht gebildet, an die eine Rückstellspannung VRD (z. B. eine Stromversorgungsspannung VDD) angelegt wird. Ein Rückstellpuls ϕRG wird an den Rückstell-Gateabschnitt 82 angelegt.
  • Bei diesem Beispiel wird der Rückstell-Gateabschnitt 82 gebildet aus dem p-Typ-Wannengebiet 49, einem Gate-Isolierfilm 84 mit Dreischicht-Aufbau, der durch Übereinanderschichten des Siliziumoxid-Films (SiO2) 56, des Siliziumnitrid-Films (Si3N4) 57 und des Siliziumoxid-Films (SiO2) 58 in dieser Reihenfolge gebildet wird, wobei der Rückstell-Gateabschnitt 82 zur gleichen Zeit wie der Gate-Isolierfilm 59 des Vertikal- und Horizontalschieberegisters 43, 45 gebildet wird, und ei ner Gate-Elektrode 85 aus polykristallinem Siliziumfilm, die auf dem p-Typ-Wannengebiet 49 auf dem Gate-Isolierfilm ausgebildet ist. Genauer gesagt wird der Rückstellgateabschnitt in Form einer MIS-Vorrichtung mit MONOS-Aufbau gebildet. In diesem Fall bilden der Rückstellgateabschnitt 82, das potentialfreie Diffusionsgebiet FD und der Rückstell-Drainabschnitt 81 die MIS-Vorrichtung mit MONOS-Aufbau, d. h. den MISFET.
  • In der CCD-Festkörper-Vorrichtung 41 wird eine Signalladung, die fotoelektrisch durch die lichtempfangenden Abschnitte 42 mittels dort auftreffenden Lichts erzeugt wird, durch das Vertikalschieberegister 43 ausgelesen und durch das Vertikalschieberegister 43 zu dem Horizontalschieberegister 45 verschoben. Die zu dem Horizontalschieberegister 45 verschobene Signalladung wird bei jedem Pixel zum potentialfreien Diffusionsgebiet FD verschoben und durch die Ausgangsschaltung 46 in eine Spannung umgewandelt, die von dem Ausgangs-Anschluss als CCD-Ausgangssignal ausgelesen wird.
  • Nachdem die Signalladung eines Pixels ausgelesen worden ist, wird die Signalladung in dem potentialfreien Diffusionsgebiet FD unter Verwendung des Rückstellpulses ϕRG durch den Rückstell-Gateabschnitt 82 zu dem Rückstell-Draingebiet 81 entladen. Dann wird das Potential des potentialfreien Diffusionsgebietes FD auf das Potential des Rückstell-Draingebietes 81 zurückgestellt.
  • In der CCD-Festkörper-Vorrichtung 41 dieses Beispiels wird das Potential, wie durch die Potentialverteilung 89 gezeigt (10), eingestellt, wobei die Potentialverteilung 89 diejenige Potentialverteilung ist, die erhalten wird, bevor eine Potentialverschiebung durchgeführt wird. Wenn ein Potential ϕm unter dem Rückstell-Gateabschnitt 82 aufgrund der Potentialverschiebung im erzeugten Produkt tief wird, kann das Potential eingestellt werden. Jedoch ist diese Einstellung, die im Folgenden beschrieben wird, nicht Teil des beanspruchten Einstellverfahrens.
  • Insbesondere wird das Potential ϕm, (ϕm1) unter dem Rückstell-Gateabschnitt 82 ermittelt, und das ermittelte Potential ϕm1 wird mit einem Referenzwert ϕm2 (d. h. dem einzustellenden Potentialwert) verglichen.
  • Dann wird eine Menge elektrischer Ladungen, die groß genug ist, um einen Unterschied zwischen dem ermittelten Potential ϕm1 und dem Referenzwert ϕm2 zu korrigieren, in den Siliziumnitrid-Film 57 des Gate-Isolierfilms 84 injiziert. Ge nauer gesagt wird die Rückstellspannung VRD des Rückstell-Draingebietes 81 auf 0 V gesetzt, eine vorbestimmte + (positive) Hochspannung VRD, welche entsprechend des Unterschiedes festgesetzt wird, an die Gate-Elektrode 85 des Rückstell-Gateabschnittes 82 für eine vorbestimmte Zeitdauer angelegt, wonach Elektronen in einer Menge, die geeignet ist, um den Unterschied zwischen dem detektierten Potential ϕm1 und dem Referenzwert ϕm2 zu korrigieren, in den Silizium-Nitridfilms 57 des Gate-Isolierfilms 84 injiziert und dort gespeichert werden.
  • In der Praxis werden unter Beobachtung einer Wellenform eines Bild-Outputs solange elektrische Ladungen in den Siliziumnitrid-Film 57 injiziert, bis die Wellenform des Bild-Outputs korrekt wird.
  • Durch Sammeln von Elektronen in dem Siliziumnitrid-Film 57 können die dadurch erhaltenen Potentiale unter dem Rückstell-Gateabschnitt 82 in die Anreicherungsrichtung bewegt werden, wie durch eine Potentialverteilung 90 (10) gezeigt ist. Diese wird erhalten nachdem das Potential ϕm1 eingestellt wurde, wobei die Anreicherungsrichtung der Richtung entspricht, indem das Potential aufgrund des Potentials ϕm1, welches unmittelbar nach Beendigung der Herstellung der CCD-Festkörper-Bilderzeugungsvorrichtung erhalten wird bevor ein Potential eingestellt wird, flach wird. Somit kann das Potential ϕm1 auf ein Normalpotential ϕm2 eingestellt werden.
  • Da der Anschluss des Rückstell-Draingebietes 81 und der Anschluss des Rückstell-Gategebietes 82 externe Anschlüsse sind, ist es notwendig, eine Verschiebung des Potentials aufgrund von Elektrostatik zu vermeiden. Es ist üblich, dass Schutzvorrichtungen (z. B. Dioden und Transistoren) zu diesen externen Anschlussklemmen hinzugefügt werden, um das Anliegen einer Hochspannung an den externen Anschlüssen zu vermeiden. Potentiale können nicht eingestellt werden, wenn die Schutzvorrichtungen zu den externen Ausgangs-Anschlüssen hinzugefügt sind.
  • Deswegen wird nur bei Einstellung des Potentiales die Schutzvorrichtung von den externen Ausgangs-Anschlüssen abgenommen bzw. wird eine Blockierungsspannung zum Entregen der Schutzvorrichtung hergestellt, womit das Einstellen des Potentials möglich ist. Nachdem das Potential eingestellt wurde, wird die Schutzvorrichtung erregt, indem die Schutzvorrichtung ein weiteres Mal mit den externen Ausgangs-Anschlüssen verbunden wird. Danach muß der eingestellte Wert in diesem Zustand gehalten werden.
  • Ein spezifisches Beispiel einer solchen Schutzschaltung, die nicht Teil der beanspruchten Erfindung ist, wird nun unter Bezugnahme auf 10 beschrieben. Wie in 10 gezeigt, wird eine Schutzvorrichtung 86 auf dem gleichen Halbleiterwafer zusammen mit einem Bilderzeugungsvorrichtungsrumpf gebildet. Die Schutzvorrichtung 86 besteht aus einem Paar von in Serie geschalteten Dioden PD. Das eine Ende der Schutzvorrichtung 86 ist mit einer Spannungsversorgung VDD verbunden, das andere Ende ist geerdet (GND). Eine Verbindung zwischen den beiden Fotodioden PD ist mit einem externen Ausgangs-Anschluss 87 verbunden. Während des Waferstadiums werden der externe Ausgangs-Anschluss 87, welcher mit einer Gate-Elektrode 85 des Rückstell-Gateabschnittes 82 verbunden ist, sowie die Schutzvorrichtung 86 voneinander getrennt. Das Potential ϕm wird während des Prüfens der CCD-Vorrichtung im Waferstadium eingestellt. Der externe Ausgangs-Anschluss 87 und die Schutzvorrichtung 86 werden während der Montage der CCD-Vorrichtung durch eine Drahtverbindung 88 verbunden. Deshalb kann die Schutzvorrichtung 86 das Anliegen einer statischen Elektrizität an dem Rückstell-Gateabschnitt 82 verhindern, selbst wenn eine statische Elektrizität an dem externen Ausgangs-Anschluss 85 nach Transport der CCD-Vorrichtung anliegt. Somit ist es möglich, die CCD-Vorrichtungen vor nach dem Transport auftretenden Problemen zu schützen.
  • Gemäß der in 7 bis 10 gezeigten CCD-Vorrichtung 41 umfasst der Rückstell-Gateabschnitt 82 mit dem MONOS-Aufbau den Gate-Isolierfilm 84 mit Dreischicht-Aufbau, bestehend aus dem Siliziumoxid-Film 56, dem Siliziumnitrid-Film 57 und dem Siliziumoxid-Film 58. Elektronen einer bestimmten Menge werden in den Siliziumnitrid-Film 57 des Gate-Isolierfilms 84 analog injiziert und dort gespeichert, wobei das Potential ϕm unter dem Rückstell-Gateabschnitt 82 analog eingestellt werden kann.
  • Deshalb muß nach Fertigstellung der CCD-Vorrichtung das Potential nicht eingestellt werden. Im Gegensatz dazu muss im Stand der Technik das Potential durch eine externe Schaltung oder Ähnliches nach Fertigstellung der CCD-Vorrichtung eingestellt werden. Des Weiteren kann die Amplitude des Rückstellimpulses ϕRG verkleinert werden, um den Energieverbrauch zu reduzieren.
  • Wenn die Substrat-Spannung Vsub der CCD-Vorrichtung festgesetzt wird, kann das Potential im Gegensatz zum Rückstell-Gateabschnitt 82 nicht direkt eingestellt werden, da das Substrat der CCD-Vorrichtung den pn-Übergang aufweist und nicht als MIS-Transistor ausgebildet ist.
  • In diesem Fall wird eine Einstellschaltung, d. h. eine Vorspannungsschaltung zum Einstellen eines Potentials, zusätzlich bereitgestellt. Diese Vorspannungsschaltung ist aus der MIS-Vorrichtung mit dem MONOS-Aufbau gebildet. Ein Ausgangs-Vorspannungswert der Vorspannungsschaltung wird durch Einstellen eines Tunnel- bzw. Kanal-Potentials der MIS-Vorrichtung eingestellt. Anschießend wird dieser Ausgangs-Vorspannungswert an das Substrat 48 der CCD-Vorrichtung angelegt.
  • Dieses Verfahren ist nicht darauf beschränkt, dass das Potential ϕm unter dem Rückstell-Gateabschnitt 82, wie oben beschrieben, direkt eingestellt wird, das Potential ϕm kann auch indirekt eingestellt werden. Da die Potentialverschiebung ϕm als gleichbedeutend mit der Verschiebung der DC-Vorspannung VRG angesehen werden kann, welche an die Gate-Elektrode 85 angelegt wird, kann die DC-Vorspannung VRG, welche an die Gate-Elektrode 85 des Rückstell-Gateabschnittes 72 angelegt ist, durch obige Vorspannungsschaltung gesteuert werden.
  • 11A zeigt ein Beispiel einer Vorspannungsschaltung 91, die von der Bauart einer Source-Folgerschaltung, gebildet aus einem Ansteuer-MIS-Transistor 92 und einem Lastwiderstand 93, ist.
  • Der Ansteuer-MIS-Transistor 92 ist aus einem MISFET mit dem in 4 gezeigten MONOS-Aufbau gebildet, z. B. der n-Kanal MISFET 21N, wie in 5 gezeigt.
  • Der Drain D des Ansteuer-MIS-Transistors 92 ist mit einem Stromversorgungsanschluss 96 verbunden, an dem die Versorgungsspannung VDD angelegt wird. Das andere Ende des Lastwiderstandes 93 ist geerdet (GND). Ein Ausgangs-Anschlusst 3 dieser Vorspannungsschaltung 91 wird von der Source S des Ansteuer-MIS-Transistors 92 herausgeführt.
  • Das Gate G des Ansteuer-MIS-Transistors 92 ist über einen Widerstand R1 mit der Drain D (Stromversorgung) derart verbunden, dass dadurch eine spezielle Gate-Vorspannung an das Gate G angelegt wird.
  • 11B zeigt ein weiteres Beispiel einer Vorspannungsschaltung 91'. Hier ist das Gate G eines Ansteuer-MISFET-Transistors 92' über einen Widerstand R1' mit der Erdung (GND) verbunden, so dass dadurch eine spezielle Gate-Vorspannung an dem Gate G angelegt wird.
  • Da die in 11A und 11B gezeigten Vorspannungsschaltungen 91 und 91' sich voneinander nur in der Verbindung der Widerstände R1 und R1' unterscheiden, sind in 11B ähnliche Teile, welche zu denen von 11A korrespondieren, mit denselben, gestrichenen Bezugszeichen gekennzeichnet und müssen deswegen nicht im Detail beschrieben werden.
  • Obwohl es üblich ist, dass das Gate G direkt mit einer Stromversorgungsquelle und der Erdung (GND) ohne einen Widerstand verbunden ist, wenn eine Schaltung auf einem Halbleiterchip gebildet wird, wird, wenn eine Hochspannung an das Gate G angelegt wird, der Drain D bei 0 V gehalten, und eine Hochspannung wird an einen Gate-Anschluss 95, wie später beschrieben, angelegt. Um den MIS-Transistor 92 vor Zerstörung zu schützen, ist deshalb, selbst wenn eine Hochspannung an den MIS-Transistor 92 angelegt wird, der Widerstand R1 erforderlich.
  • Wenn der Widerstand R1 eine Hochspannung aushalten kann, kann der Widerstand R1 aus einer Vielzahl von Widerständen gebildet sein, so wie beispielsweise ein polykristalliner Siliziumwiderstand, ein Diffusionswiderstand oder ein MIS-Widerstand.
  • In der Vorspannungsschaltung 91 wird ein Anfangs-Ausgangssignal (Potential) des Ansteuer-MIS-Transistors 92 so gesetzt, dass die Gate-Spannung VG annähernd gleich der Source-Spannung VS ist (d. h., die Schwellenspannung Vth wird bei 0 V gehalten).
  • In der Vorspannungsschaltung 91' wird ein Anfangs-Ausgangssignal des Ansteuer-MIS-Transitors 92' annähernd gleich der Versorgungsspannung (VDD)(Vth = VDD) gesetzt, wenn die Gate-Spannung VG gleich 0 V ist. Dann ist VDD = Vsub (oder VRG) = 0 V (d. h., die Stromversorgungs-Anschlüsse 96, 96' und die Ausgangs-Anschlüsse t3, t3' werden bei 0 V gehalten), und die Hochspannung wird an die Gate-Anschlüsse 95, 95' angelegt, wonach das Potential unter dem Gate auf einen gewünschten Wert eingestellt werden kann, indem elektrische Ladungen in den Siliziumnitrid-Film 27 des Gate-Isolierfilms 25 injiziert werden.
  • Eine Ausgangs-Vorspannung, die an den Ausgangs-Anschluss t3' der Vorspannungsschaltung 91' anliegt, beaufschlagt das Substrat als Substrat-Spannung Vsub der CCD-Vorrichtung. Folglich kann der Wert der Substrat-Spannung Vsub in einem Bereich von VDD (Versorgungsspannung) bis zu einer Spannung von +α V variiert werden. Insbesondere wird das Ausgangssignal des Ansteuer-MIS-Transistors 92' gleich der Versorgungsspannung VDD, wenn der Ansteuer-MIS-Transistor 92' in den Verarmungszustand versetzt wird, wo Vth = VDD gilt. Anschließend wird das Ausgangssignal schrittweise abgesenkt, indem das Potential in Anreicherungsrichtung eingestellt wird. Wenn das Potential auf der Si-(Silizium-)Oberfläche des Ansteuer-MIS-Transistors 92' festegehalten wird, dann nähert sich das Ausgangssignal +α V und kann in einem Bereich von ungefähr VDD bis +α V variiert werden.
  • Die Ausgangs-Vorspannung, die dem Ausgangs-Anschluss t3 der Vorspannungsschaltung 91 zugeführt wird, wird an die Rückstell-Gateelektrode als die DC-Vorspannung VRG des Rückstell-Gateabschnittes der CCD-Vorrichtung angelegt.
  • Daher kann der Wert der DC-Vorspannung VRG, die an dem Rückstell-Gateabschnitt angelegt wird, in einem Bereich von der Versorgungsspanung VDD bis 0 V variiert werden. Insbesondere wird das Ausgangssignal des Ansteuer-MIS-Transistors, falls dieser in den Verarmungszustand versetzt und eingeschaltet wird, gleich der Versorgungsspannung VDD. Dann wird durch Einstellen des Potentials in die Anreichungsrichtung das Ausgangssingal des Ansteuer-MIS-Transistors 92 (im Folgenden als Steuertransistor bezeichnet) abgesenkt. Falls der Steuertransistor 92 komplett ausgeschaltet wird, wird dessen Ausgangsspannung 0 V und kann in einem Bereich von der Versorgungsspannung VDD bis 0 V variiert werden.
  • Die Lastwiderstände 93, 93', die die Source-Folgerschaltung bilden, können beispielsweise auch aus Konstantspannungsquellen 97, 97' gebildet werden, wie durch die gestrichelten Linien in 11A, 11B gezeigt. Falls die Lastwiderstände 93, 93' aus Konstantspannungsquellen gebildet sind, kann eine Linearität von Ein- und Ausgangscharakteristika weiter verbessert werden.
  • Wenn die Einstellungsschaltungen, d. h. die Vorspannungsschaltungen 91, 91', in den Halbleiterchip der CCD-Vorrichtung eingebaut werden, müssen die Gate-Anschlüsse 95, 95' des Steuertransistors 92, dessen Potential eingestellt werden muss, nicht nach außen herausgeführt werden. Deswegen müssen, wenn die Potentiale unter den Gates des Steuertransistors 92, 92' bei Prüfung des Halbleiterwafers eingestellt werden, die Schutzvorrichtungen bei oder nach der Fertigung der CCD-Vorrichtung nicht zu den Gate-Anschlüssen 95, 95' hinzugefügt werden. In diesem Fall brauchen die Stromversorgungsanschlüsse 96, 96' jedoch Schutzvorrichtungen.
  • Wenn das Eingangs-Gate der Vorspannungschaltung 91' geerdet ist, so dass ein Ausgangssignal der Vorspannungsschaltung 91' kaum fluktuiert, so ist die Vorspannungsschaltung 91' dazu geeignet, die CCD-Vorrichtung mit der Substrat-Spannung Vsub zu beaufschlagen, selbst wenn die Versorgungsspannung fluktuiert.
  • In der obigen Vorspannungsschaltung 91 fluktuiert die Ausgangs-Vorspannung im Wesentlichen ähnlich wie die Fluktuation der Versorgungsspannung VDD. Somit fluktuiert, wenn die Vorspannungsschaltung 91 zur Versorgung der CCD-Vorrichtung mit dem Substrat-Potential Vsub verwendet wird, und wenn die Versorgungsspannung VDD fluktuiert, auch die Substrat-Spannung Vsub was in einer fluktuierenden Höhe einer Überlaufschranke resultiert. Dabei besteht dann die Gefahr, dass die Menge an elektrischen Ladungen, die bei dem lichtempfangenden Abschnitt behandelt werden, erheblich verändert wird.
  • Wenn andererseits die Vorspannungsschaltung 91 zum Einstellen der DC-Vorspannung VRG des Rückstell-Gateabschnittes 82 benutzt wird, und die Versorgungsspannung VDD, welche die Rückstell-Drainspannung VRD wird, fluktuiert, fluktuiert auch die Gate-Spannung VG des Steuertransistors 92 der Vorspannungsschaltung 91. Dies führt dazu, dass der Ausgangs-Vorspannungswert, folglich der DC-Vorspannungswert des Rückstell-Gates mit der gleichen Quantität fluktuiert, wie der der Versorgungsspannung VDD, was einen Vorteil mit sich bringt.
  • Insbesondere kann die Vorspannungsschaltung der Versorgungsspannung besser folgen, und die Source-Folger-Vorspannungsschaltung 91 wird die geeignetste Vorspannungsschaltung für das Beaufschlagen des Rückstell-Gateabschnittes mit einer Potentialeinstellungs-DC-Vorspannung.
  • 12 zeigt ein teilweise in Querschnittsform dargestelltes Schaltungsdiagramm, in dem die obige Vorspannungsschaltung 91 auf den Fall angewendet wird, dass ein Potential des Rückstell-Gateabschnittes 82 der CDD-Vorrichtung eingestellt wird (d. h. die CDD-Vorspannung wird eingestellt). In 12 sind Elemente und Teile, die denen von 7 bis 9 identisch sind, mit den gleichen Bezugszeichen gekenzeichnet und brauchen deshalb nicht im Detail beschrieben zu werden.
  • In eine CDD-Vorrichtung 101 gemäß dieser Ausführungsform ist, wie in 12 gezeigt, ein Halbleiterschip 97, der die CCD-Vorrichtung 101 bildet, die obige Sourcefolger-Typ-Vorspannungsschaltung 91 beinhaltet. Der Drain des Steuertransistors 92 ist mit dem Stromversorgungs-Anschluss 96 verbunden, der seinerseits mit dem Rückstell-Draingebiet 81 verbunden ist. Die Versorgungsspannung VDD, die zur Rückstell-Drainspannung VRD wird, wird mittels des Stromversorgungs-Anschlusses 96 an das Rückstell-Draingebiet 81 angelegt.
  • Die Source des Steuertransistors 92 ist mit der Gate-Elektrode 85 des Gate-Rückstellabschnittes 82 und ferner mittels eines externen Kondensators 99, welcher außerhalb des Halbleiterchips 97 angeordnet ist, mit einem Rückstellpulsgenerator 100 verbunden. Bezugszeichen 98 in 12 bezeichnet einen externen Anschluss.
  • Der Rückstell-Gateabschnitt 82 benötigt keinen speziellen Gate-Isolierfilm, da die elektrischen Ladungen nicht in den Gate-Isolierfilm injiziert werden müssen. Deshalb kann der Gate-Isolierfilm ein Isolierfilm mit dem obigen Dreischicht-Aufbau oder ein Isolierfilm mit anderem Aufbau sein.
  • Gemäß dem in 12 gezeigten Beispiel wird beim Prüfen des Wavers das Potential ϕm unter dem Gate-Rückstellabschnitt 82 gemessen. Wenn sich das gemessene Potential ϕm von dem Referenzwert ϕm2 unterscheidet, dann wird das Tunnel-Potential des Steuertransistors 92 eingestellt, indem Elektronen in den Gateisolierfilm des Steuertransistors 92 der Vorspannungsschaltung 91 injiziert werden, um eine solche Potentialdifferenz einzustellen, mittels oben erwähnter erfindungsgemäßer Methode. Somit kann eine Ausgangs-Vorspannung eines gewünschten Wertes aus der Vorspannungsschaltung 91 ausgegeben werden und an den Rückstell- Gateabschnitt 82 als die DC-Vorspannung VRG angelegt werden, was eine Einstellung des Potentials ϕm unter dem Gate-Rückstellabschnitt zur Folge hat.
  • Die Rückstell-Gateelektrode 85 wird mit einem Rückstellimpuls ϕRG beaufschlagt, wobei der Rückstellimpuls ϕRG mit einer durch den Rückstellpulsgenerator 100 erzeugten Rückstellimpuls-Hochfrequenzkomponente überlagert ist.
  • Wenn der Steuertransistor 92 nach Einstellung des Potentials ϕm im Anreicherungszustand angesteuert wird, ist, falls ein Ladungsstrom i minimiert wird, die Vorspannungsschaltung 91 äquivalent zu einer Niedrig-Blockierschaltung 98, welche aus einer Diode D von dem Anschluss t3 aus gesehen besteht (siehe 13 und 14). 15 zeigt eine Kennlinie der in 14 gezeigten Äquivalenzschaltung 98, wobei die Spannung gegenüber dem Strom aufgetragen ist. Falls der Steuertransistor 92 im Verarmungszustand betrieben wird, verhält sich dieser nicht wie die Diode D und weist eine Widerstandscharakteristik auf. Folglich verhält sich der Steuertransistor 92 wie eine Durchschnittswert-Blockierschaltung, so dass bei Fluktuation der Amplitude und der Leistungsrate des Rückstellimpulses eine Rückstell-Gatespannung fluktuiert. Dann gibt es die Probleme, dass das potentialfreie Diffusionsgebiet FD an der nicht ausreichenden Menge von Übersteuerungssignalen leidet, und dass der Rückstell-Gateimpuls unbefriedigend wird. Falls jedoch die Niedrig-Blockierschaltung 98 als Vorspannungsschaltung 91 verwendet wird, dann wird selbst bei Fluktuation der Amplitude und der Leistungsrate des Rückstell-Gateimpulses die Niedrigspannung des Rückstell-Gateimpulses konstant, wodurch vermieden wird, dass die Menge an Übersteuerungssignalen nicht ausreichend ist.
  • Da gemäß der CCD-Vorrichtung 101 das Potential unter dem Rückstell-Gateabschnitt 82 bei Fluktuation der Versorgungsspannung VDD auch verschoben wird, so kann selbst bei Fluktuation der Versorgungsspannung VDD eine Potentialdifferenz zwischen dem Potential unter dem Rückstell-Gateabschnitt 82 und dem Potential im Rückstell-Draingebiet 81 vor einer Verschiebung bewahrt werden.
  • Wenn in der Vorspannungsschaltung 91 der Betrag der Potentialverschiebung groß ist, dann ist VG > VS. Deshalb steigt eine Gate-Source-Potentialdifferenz, und es tritt das Problem auf, ob die Vorspannungsschaltung 91 bei Echtbetrieb der Hochspannung Stand hält. In der Vorspannungsschaltung 91' ist im Anfangs zustand VG < VD, eine Gate-Drain-Potentialdifferenz steigt und es gibt ein ähnliches Problem, nämlich ob die Vorspannungsschaltung 91' einer Hochspannung standhalten kann. Eine Fluktuation der Substrat-Spannung Vsub ist beispielsweise mehrere Volt groß und muss in einem Intervall von fast 10 V eingestellt werden.
  • 16 zeigt ein Beispiel einer Vorspannungsschaltung, die nicht Teil der beanspruchten Erfindung ist, die das oben erwähnte Problem lösen kann. Wie in 16 gezeigt, wird eine Vorspannungsschaltung 102 von einer Source-Folger-Bauart gebildet aus einer Anzahl an in Reihe geschalteten (drei in dieser Ausführungsform) Steuertransistoren 92 mit MONOS-Aufbau, und dem Lastwiderstand 93, welcher mit der Source des Steuertransistors 92 der Endstufe verbunden ist. Diese Vorspannungsschaltung 102 führt deren Ausgangssignal zu einem Ausgangs-Anschluss t3. Der Widerstand R1 ist zwischen dem Gate und dem Drain jedes Steuertransistors 92 geschaltet. Gate-Anschlüsse 95 [95A, 95B, 95C] werden vom jeweiligen Gate der Steuertransistoren 92 nach außen geführt.
  • Mit einer derartigen Vorspannungsschaltung kann ein Betrag einer Potentialverschiebung des Steuertransistors 92 jeder Stufe verringert werden, d. h. der Einstellungsbereich kann verringert werden. Dies hat zur Folge, dass ein Gesamtbetrag einer Potentialverschiebung, also der Einstellbereich, erweitert werden kann.
  • Gleichzeitig ist es möglich, eine Verschlechterung des Steuertransistors 92 bezüglich dem Standhaltevermögen gegenüber einer Hochspannung bei dem Gate-Source und Drain bei Betreiben des Steuertransistors 92 im Echtbetrieb zu vermeiden.
  • Insbesondere ist bei Versetzung aller Steuertransistoren 92 in den Verarmungszustand und Anschalten derselben das Anfangs-Ausgangssignal des Ausgangs-Anschlusses t3 gleich der Versorgungsspanung VDD. Dann wird die Ausgangsspannung schrittweise abgesenkt, indem das Potential in Anreicherungsrichtung eingestellt wird (Richtung, in der das Potential flach wird). Wenn jeder Steuertransistor 92 komplett ausgeschaltet ist, wird das Ausgangssignal 0 V. Deswegen kann das Potential über einem großen Bereich von der Versorgungsspannung VDD bis 0 V, eingestellt werden, und das Problem der Standfestigkeit des Steuertransistors 92 gegenüber einer Hochspannung kann gelöst werden.
  • Die in 11A gezeigte Vorspannungsschaltung 91 der ersten Stufe des Steuertransistors 92 ist dazu geeignet, ein Potential des Rückstell-Gateabschnittes, wo eine Potentialfluktuation und ein Potentialverschiebungsbetrag klein sind, einzustellen.
  • Die Vorspannungsschaltung 102, die aus zu verschiedenen Stufen verbundenen Steuertransistoren 92 besteht, ist dazu geeignet, ein Potential eines Abschnittes, in dem eine Potentialfluktuation groß ist, wie beispielsweise die Substrat-Spannung Vsub, einzustellen. Jedoch kann das Problem der Spannungsfluktuation noch nicht vermieden werden.
  • 17 zeigt ein weiteres Beispiel einer Vorspannungsschaltung, die nicht Teil der beanspruchten Erfindung ist. Diese Vorspannungsschaltung kann ein Potential über einen weiten Bereich einstellen. Insbesondere ist diese Vorspannungsschaltung eine Verstärker-Vorspannungsschaltung, die eine große Änderung eines Augangssignals mit kleinem Potentialverschiebungsbetrag erhalten kann.
  • Die Vorspannungsschaltung 105 gemäß diesem Beispiel ist eine Inverter-Typ-Vorspannungsschaltung, die einen Steuertransistor 106 und einen Lastwiderstand 107 aufweist. Ein Drain D eines Steuertransistors 106 ist über den Lastwiderstand 107 mit einem Stromversorgungs-Anschluss 109 verbunden, an die eine Versorgungsspannung VDD angelegt wird. Die Source S des Steuertransistors 106 ist geerdet. Das Gate G des Steuertransistors 106 wird als eine Eingangs- bzw. Input-Seite benutzt, und ein Ausgangs-Anschluss t4 wird von dem Drain D des Steuertransistors 106 nach außen geführt.
  • Der Steuertransistor 106 kann aus dem MISFET mit MONOS-Aufbau gebildet sein, z. B. dem n-Kanal MISFET 21N, wie in 4 gezeigt. Zwischen dem Gate G und der Source S des Steuertransistors 106 ist ein dem Widerstand R1 ähnlicher Widerstand 122 geschaltet.
  • In dieser Inverter-Typ-Vorspannungsschaltung 105 wird der Steuertransistor 106 im Anfangszustand in seinen eingeschalteten Zustand versetzt. Dann wird, wenn der Steuertransistor 106 in der Anreicherungsrichtung angesteuert wird und vollständig ausgeschaltet ist, eine Ausgangs-Vorspannung des Ausgangs-Anschlusses t4 über einen Bereich von 0 V bis zur Versorgungsspannung VDD geändert, indem die Potentialverschiebung relativ zum Steuertransistor 106 gemäß dem oben erwähnten Beispiel wirksam genutzt wird. Die Vorspannungsschaltung 105 ist von der Inverter-Bauart, womit ein großer Einstellungsbereich durch einen kleinen Potentialverschiebebetrag erhalten wird. Die Vorspannungsschaltung 105 kann jedoch nicht den Einfluss beseitigen, der bei Spannungsfluktuation auftritt.
  • 18 zeigt ein weiteres Beispiel einer Inverter-Vorspannungsschaltung, die nicht Teil der beanspruchten Erfindung ist, die vor der Auswirkung der Spannungsfluktuation geschützt werden kann.
  • Eine Vorspannungsschaltung 110 gemäß diesem Beispiel ist von der Inverter-Bauart, d. h. die Vorspannungsschaltung 110 weist den Steuertransistor 106 und den Lastwiderstand 107 auf. Der Drain D des Steuertransistors 106 ist über den Lastwiderstand 107 mit der Spannungsversorgung VDD verbunden, und die Source S des Steuertransistors 106 ist geerdet. Das Gate G des Steuertransistors wird als Eingangsseite genutzt, und der Ausgangs-Anschluss t4 wird auf der Seite des Drains D herausgeführt. In diesem Beispiel sind zusätzlich zu der oben erwähnten Schaltungsanordnung Widerstände Ra und Rb vorgesehen, die die Versorgungsspannung VDD teilen. Die sich daraus ergebenden geteilten Spannungen werden an das Gate G des Steuertransistors 106 angelegt. Eine Teilungsrate wird einem Verstärkungsfaktor des Inverters gleichgesetzt. Der Steuertransistor 106 ist beispielsweise der MISFET mit MONOS-Aufbau, z. B. der n-Kanal MISFET 21N, der in 4 gezeigt ist.
  • Die Source des Inverters muss nicht direkt mit der Erdung (GND) verbunden werden, kann aber mittels eines Rückkopplungswiderstands R geerdet werden, wie in einem Vergrößerungskreis 111 der 17 und 18 gezeigt ist. Es ist wünschenswert, dass der Rückkopplungswiderstand R als Antwort auf eine benötigte Verstärkung vorgesehen ist. Falls die Verstärkung geeignet abgesenkt wird, kann das Potential ϕm leichter eingestellt werden. Der Rückkopplungswiderstand R kann der polykristalline Siliziumwiderstand, der MIS-Widerstand und der Diffusionswiderstand sein.
  • Der Lastwiderstand 107 kann eine Konstantspannungsquelle ähnlich der Source-Folger-Vorspannungsschaltung sein. Die Widerstände 122, Ra und Rb können aus irgendeinem von dem polykristallinen Siliziumwiderstand, dem MIS-Widerstand und dem Diffusionswiderstand gebildet werden, insofern sie der Hochspannung standhalten.
  • Gemäß der Vorspannungsschaltung 110 fluktuiert die an das Gate angelegte Gate-Vorspannung (Gate-Vorspannung an einem Punkt a in 18) durch einen Verschiebebetrag von (1/Gain) der Versorgungsspannung VDD, wenn die Versorgungsspannung VDD fluktuiert. Dieser Fluktuationsbetrag der Gate-Vorspannung wird verstärkt, mit dem Verstärkungsbetrag invertiert und dann zu der Ausgangsseite zugeführt, so dass der an dem Drain angelegte Fluktuationsbetrag der Versorgungsspannung VDD absorbiert wird, um den Fluktuationsbetrag aufzuheben.
  • In der Vorspannungsschaltung 110 wird die Ausgangsspannung im Anfangszustand 0 V, und der Steuertransistor 106 wird im Anreicherungszustand durch das Injizieren von Elektronen gesteuert, wenn der Steuertransistor 106 durch die an dem Gate des Steuertransistros 106 anliegende Gate-Vorspannung angeschaltet wird. Deshalb kann die Ausgangsspannung bis hin zu der Versorgungsspannung VDD variiert werden.
  • Somit kann die Vorspannungsschaltung 110 eine große Änderung der Ausgangsspannung durch einen kleinen Verschiebebetrag erfahren und vom Einfluss der Fluktuation der Versorgungsspannung VDD geschützt werden. Deswegen ist die Vorspannungsschaltung 110 die beste Einstellschaltung zum Festsetzen der Substrat-Spannung Vsub der CCD-Vorrichtung.
  • 19, 20 und 21 zeigen weitere Beispiele von Vorspannungsschaltungen, die nicht Teil der beanspruchten Erfindung sind. Eine in 19 gezeigte Vorspannungsschaltung 125 unterscheidet sich von der in 18 gezeigten Inverter-Vorspannungsschaltung 110 dahingehend, dass eine durch einen Steuertransistor 126 und einen Lastwiderstand 127 gebildete Source-Folgerschaltung mit dem Ausgang der Inverter-Vorspannungsschaltung 110 verbunden ist, und dass ein Ausgangs-Anschluss t5 von der Source des Steuertransistors 126 herausgeführt wird, um damit die Ausgangsimpedanz herabzusetzen.
  • Die in 20 gezeigte Vorspannungsschaltung 130, die nicht Teil der beanspruchten Erfindung ist, unterscheidet sich von der in 18 gezeigten Inverter-Vorspannungsschaltung 110 dahingehend, dass eine aus einem bipolaren Ansteuertransistor 131 und einem Lastwiderstand 132 gebildete Emitter-Folgerschaltung mit dem Ausgang der in 18 gezeigten Inverter-Vorspannungsschaltung 110 verbunden ist, und dass ein Ausgangs-Anschluss t6 von dem Emitter des bipola ren Transistors 131 nach außen geführt ist. Gemäß der Vorspannungsschaltung 130 kann die Ausgangsimpedanz abgesenkt werden und die Bilderzeugungsvorrichtung kann höheren Spannungen standhalten, wenn ein Shutter-Impuls die Bilderzeugungsvorrichtung beaufschlagt, um eine Belichtung zu starten.
  • Eine in 21 gezeigte Vorspannungsschaltung 140 unterscheidet sich von der in 19 gezeigten Vorspannungsschaltung 125 dahingehend, dass eine aus einem bipolaren Ansteuertransistor 131 und einem Lastwiderstand 132 gebildete Emitter-Folgerschaltung mit dem Ausgang der in 19 gezeigten Vorspannungsschaltung 125 verbunden ist, und dass ein Ausgangs-Anschluss t7 von dem Emitter des bipolaren Ansteuertransistors 131 nach außen geführt ist. Gemäß dieser Vorspannungsschaltung 140 kann, da die Emitter-Folgerschaltung zusätzlich mit der Ausgangs-Endstufe verbunden ist, die Ausgangsimpedanz herabgesetzt werden, und die Bilderzeugungsvorrichtung kann höheren Spannung standhalten, wenn ein Shutter-Impuls die Bilderzeugungsvorrichtung beaufschlagt, um beispielsweise eine Belichtung zu starten.
  • Spezielle Verfahren zum Verschieben eines Potentials des MIS-Elementes werden später beschrieben. In diesem Fall wird ein Beispiel dafür gegeben, wie das Potential in der n-Kanal-MIS-Vorrichtung verschoben wird.
  • Wie bereits früher im Zusammenhang mit 5 erläutert wurde, werden die Elektronen e auf der Kanaloberfläche angereichert durch das Halten beider oder eines des Source-Gebietes 23 und des Drain-Gebietes 24 bei 0 V, womit das Tunnel-Potential bei 0 V gehalten wird. In diesem Zustand wird, wenn die (+) positive Hochspannung VG an die Gate-Elektrode 30 angelegt wird, ein starkes elektrisches Feld an den Gate-Isolierfilm 25 angelegt, und die Elektronen e an der Siliziumoberfläche werden durch die Barriere des Siliziumoxid-Films 26 bewegt und in den Siliziumnitrid-Film 27 eingebracht. Eine Gesamtmenge an in den Siliziumnitrid-Film 27 eingetretenen Elektronen e wird auf der Basis des an den Siliziumoxid-Film 26 angelegten elektrischen Feldes sowie der Zeitspanne, in der das elekrische Feld an den Siliziumoxid-Film 26 angelegt wird, festgelegt. Ein Spannungsbetrag, der an den Gate-Isolierfilm 25 angelegt wird, sollte in entsprechendem Verhältnis zu einer Filmdicke d1 des Gate-Isolierfilms 25 gewählt werden.
  • Demgemäß wird, um ein gewünschtes Potential zu erhalten, die an den Gate-Isolierfilm 25 angelegte Spannung, oder die Zeitspanne, während der die Spannung an den Gate-Isolierfilm 25 angelegt wird, gesteuert.
  • Da der Wert des Potentials annähernd gleich der Ausgangsspannung der Source-Folger- (oder der Inverter-) Schaltung ist, wird ein Ausgangswert durch Anlegen einer Impulsspannung an das Gate ausgelesen und dann beurteilt. Dieses Verfahren wird wiederholt.
  • Unter den Systemen zum Einstellen eines Potentials einer MIS-Vorrichtung mit einem MONOS-Aufbau sind zwei Systeme bekannt, die eine Pulsamplituden-Modulation und eine Pulsbreiten-Modulation benutzen. 22 zeigt ein teilweise in Schaltungsform dargestelltes Flussdiagramm, welches ein Beispiel eines Potentialeinstellsystems gibt, das eine Impulsamplituden-Modulation benutzt. Ähnlich wie in 11A und 11B wird das MIS-Element mit MONOS-Aufbau als Steuertransistor 92 verwendet, wobei der Steuertransistor 92 sowie der Lastwiderstand 93 die Source-Folgerschaltung bilden.
  • Wie in 22 dargestellt, wird eine Ausgangsspannung Vout der Source-Folgerschaltung im Schritt I ermittelt. Das Verfahren wird mit Schritt II, dem Vergleichsschritt, fortgesetzt, bei dem der ermittelte Ausgangsspannung Vout mit einem Referenzwert (gewünschter Spannungswert) verglichen wird. Wenn die Ausgangsspannung Vout mit dem Referenzwert (d. h. Vout ≤ dem Referenzwert) übereinstimmt, dann wird entschieden, dass das Potential der MIS-Vorrichtung bereits auf den gewünschten Potentialwert gesetzt ist. Anschließend fährt das Verfahren mit Schritt III fort, bei dem eine Potentialeinstellung gestoppt wird.
  • Wenn andererseits im Vergleichsschritt II festgestellt wird, dass die ermittelte Ausgangsspannung Vout nicht mit dem Referenzwert (d. h. Vout > Referenzwert) übereinstimmt, dann fährt das Verfahren mit Schritt IV fort, bei dem der Stromversorgungs-Anschluss 96 der Drain-Seite bei 0 V gehalten wird, und eine Hochspannung (d. h. eine Impulsspannung, dessen Amplitude mit einer konstanten Pulsbreite moduliert wird) ϕVG, die der Differenz zwischen dem Referenzwert und der ermittelten Ausgangsspannung Vout proportional ist, an das Gate des Steuertransistors 92 angelegt wird, um Elektronen einer gewünschten Menge in den Gate-Isolierfilm zu injizieren.
  • Dann kehrt das Verfahren zu Schritt I zurück, bei dem die Ausgangsspannung Vout der Source-Folgerschaltung ermittelt wird. Das Verfahren fährt mit dem nächsten Vergleichschritt II fort, bei dem die ermittelte Ausgangsspannung Vout mit dem Referenzwert verglichen wird. Schritte I und II werden solange wiederholt, bis die Ausgangsspannung Vout mit dem Referenzwert übereinstimmt.
  • 23 zeigt ein teilweise in Schaltungsform dargestelltes Flussdiagramm, das ein Beispiel eines Potential-Einstellverfahrens gemäß dem Pulsbreiten-Modulationssystem gibt.
  • Ähnlich wie in 22 ist der Steuertransistor 92 aus der MIS-Vorrichtung mit MONOS-Aufbau gebildet, wobei der Steuertransistor 92 und der Lastwiderstand 93 die Source-Folgerschaltung bilden.
  • Bezugnehmend auf 23 wird die Ausgangsspannung Vout der Source-Folgerschaltung in dem ersten Schritt I ermittelt.
  • Dann fährt das Verfahren mit dem nächsten Schritt, dem Vergleichsschritt II fort, bei dem die ermittelte Ausgangsspannung Vout mit dem Referenzwert (gewünschter Spannungswert) verglichen wird. Wenn die ermittelte Ausgangsspannung Vout mit dem Referenzwert (d. h. Vout ≤ Referenzwert) übereinstimmt, dann wird festgestellt, dass das Potential des MIS-Transistors 92 bereits korrekt auf das gewünschte Potential gesetzt ist. Das Verfahren fährt dann mit Schritt III fort, bei dem die Potentialeinstellung gestoppt wird.
  • Wenn andererseits im Vergleichsschritt II festgestellt wird, dass die ermittelte Ausgangsspannung Vout nicht mit dem Referenzwert (d. h. Vout > Referenzwert) übereinstimmt, dann fährt das Verfahren mit dem Schritt IV fort, bei dem der Stromversorgungs-Anschluss 96 der Drain-Seite bei 0 V gehalten wird, und bei dem die Impulsspannung ϕVG an das Gate für eine Zeitspanne angelegt wird, die der Differenz zwischen dem Referenzwert und der Ausgangsspannung Vout proportional ist, d. h. die Impulsspannung ϕVG, deren Impulsdicke durch eine konstante Spannung (Amplitude) eingestellt wird, wird an das Gate angelegt, um Elektronen einer bestimmten Menge in den Gate-Isolierfilm zu injizieren.
  • Dann kehrt das Verfahren zu Schritt I zurück, bei dem die Ausgangsspannung Vout der Source-Folgerschaltung ermittelt wird. Dann fährt das Verfahren mit dem nächsten Vergleichsschritt II fort, bei dem die ermittelte Ausgangsspannung Vout mit dem Referenzwert verglichen wird. Schritte I und II werden solange durchgeführt, bis die ermittelte Ausgangsspannung Vout mit dem Referenzwert übereinstimmt.
  • Auf diese Art und Weise kann das Potential der MIS-Vorrichtung mit MONOS-Aufbau auf einen gewünschten Wert festgesetzt werden.
  • Wenn die Inverter-Schaltung verwendet wird, ist es möglich, ein Potential auf ein gewünschtes Potential zu setzen, indem ähnliche Schritte durchgeführt werden, nachdem eine Ausgangsspannung der Inverter-Schaltung ermittelt worden ist.
  • Während die Vorspannungsschaltung, die nicht Teil der beanspruchten Erfindung ist, auf die CCD-Vorrichtung des obig beschriebenen Zwischenzeilen-Transfer- bzw. Verschiebesystems angewandt wird, ist es selbstverständlich, dass diese auch auf eine CCD-Vorrichtung eines Vollbild- bzw. Frame-Zwischenzeilen-Verschiebesystems angewandt werden kann.
  • Während die Vorspannungsschaltung, die nicht Teil der beanspruchten Erfindung ist, zum Festsetzen der Substrat-Spannung der CCD-Vorrichtung und der Rückstell-Gatevorspannung wie obig beschrieben verwendet wird, kann die obige Vorspannungsschaltung eine Steuerspannung festsetzen, die das Substrat einer anderen Verstärker-Typ Bilderzeugungsvorrichtung beaufschlagt. Die Verstärker-Typ Bilderzeugungsvorrichtung sammelt fotoelektrisch umgewandelte Löcher (Signalladungen) in einem p-Potentialtopf eines n-Kanal-MOS-Transistors und gibt die Änderung eines Tunnel-Stroms, die auf einer Potentialfluktuation (d. h. einer Potentialverschiebung in dem sogenannten Back-Gate) in dem p-Potentialtopf beruht, aus.
  • 24 zeigt eine schematische Querschnittsdarstellung mit einem Halbleiteraufbau eines Einheitspixels einer Verstärker-Typ-Festkörper-Bilderzeugungsvorrichtung, die nicht Teil der beanspruchten Erfindung ist. In 24 bezeichnet Bezugsziffer 120 ein p-Substrat, 121 ein n-Typ-Wannengebiet und 122 ein p-Typ-Wannengebiet, in dem fotoelektrisch umgewandelte Löcher (Signalladungen) 123 gesammelt werden. Ein n-Source-Gebiet 125 und n-Drain-Gebiet 125 sind auf dem p-Typ-Wannengebiet 122 ausgebildet. Zwischen den zwei Gebieten 124 und 125 ist eine Gate-Elektrode 126 über einem Gate-Isolierfilm (nicht gezeigt) ausge bildet. Eine Mehrzahl der obigen Einheitspixel ist in einer matrixartigen Form angeordnet. Dann werden (nicht gezeigt), die Gates der Einheitspixel mit einer Vertikal-Abtastleitung einer Vertikal-Abtastschaltung verbunden und die Sources werden mit einer Signalleitung verbunden. Ein Ende der Signalleitung wird mit einem Last-MOS-Transistor verbunden, und das andere Ende der Signalleitung wird mit einer Horizontal-Signalleitung mittels einer Abtast-Halte-Schaltung zum Abtasten und Halten eines Pixelsignals und eines MOS-Schalttransistors verbunden. Ein Gate jedes MOS-Schalttransistors ist mit einer Horizontal-Abtastschaltung verbunden. Ein Drain jedes Einheitspixels ist mit einer Stromversorgung verbunden, und ein MOS-Schalttransistor zum Rückstellen ist mit der Stromversorgung sowie der Signalleitung verbunden, was hier nicht gezeigt ist.
  • Die in dem p-Wannengebiet 122 des Einheitspixels gesammelten Löcher 123 steuern das Kanal-Gebiet, das benutzt wird, wenn ein Signal ausgelesen wird, wodurch ein Potential an dem Source-Anschluss der Source-Folgerschaltung geändert wird, die durch den Einheitspixel und den MOS-Lasttransistor gebildet wird. Diese Potentialänderung wird als das Pixelsignal mittels der Abtast- und Halteschaltung zu der Horizontal-Signalleitung ausgegeben.
  • 25 zeigt ein Potentialdiagramm. In dieser Verstärker-Biderzeugungsvorrichtung, die nicht Teil der beanspruchten Erfindung ist, wird bei Abtasten des Pixels eine Substrat-Spannung Vsub (z. B. 0 V) an einen Substrat-Anschluss Sub angelegt, wie mit der durchgezogenen Linie in 25 gezeigt ist. Wenn die Verstärker-Bilderzeugungsvorrichtung so rückgestellt wird, dass eine Belichtung gestartet werden kann (oder wenn eine Belichtung gestartet wird, die auf der Tätigkeit eines elektronischen Shutters beruht), wie mit einer gestrichelten Linie in 25 angedeutet ist, so wird dieselbe Gate-Spannung, die beim Scannen des Pixels an das Gate angelegt ist, sowie eine gewünschte Substrat-Spannung VsubR (z. B. ca. –6 V bis –10 V) an den Substrat-Anschluss Sub angelegt. Die Löcher (Signalladungen) 123 fließen zum Substrat 120 ab. Die beschriebenen Vorspannungsschaltungen 91, 102, 105 oder 110 können zum Festsetzen der Substrat-Spannung VsubR beim Rückstellen der Verstärker-Typ-Bilderzeugungsvorrichtung benutzt werden (oder bei der Erregung des elektronischen Shutters).
  • In einem Verfahren zur Korrektur fluktuierender Schwellenwerte von MIS-Vorrichtungen einer durch eine Mehrzahl von MIS-Vorrichtungen gebildeten integrierten Halbleiterschaltung weist jede MIS-Vorrichtung einen sogenannten MONOS-Auf bau mit einem Gate-Isolierfilm auf, wobei der Gate-Isolierfilm einen Dreischicht-Aufbau aufweist, in dem ein Siliziumoxid-Film, ein Siliziumnitrid-Film und ein Siliziumoxid-Film in dieser Reihenfolge übereinandergeschichtet sind. Es wird ein Tunnel-Potential jeder MIS-Vorrichtung ermittelt, und das ermittelte Tunnel-Potential wird mit einem Referenzwert verglichen. Dann werden Source und Drain bei 0 V gehalten, und die Hochspannung wird an das Gate angelegt, womit Elektronen, um eine Differenz zwischen dem Tunnel-Potential und dem Referenzwert zu korrigieren, in den Siliziumnitrid-Film des Gate-Isolierfilms injiziert und gespeichert. Somit ist es möglich, Fluktuationen der Schwellenwertspannungen der MIS-Vorrichtungen zu korrigieren.
  • Eine Ladungsverschiebevorrichtung weist einen Ladungsverschiebeabschnitt auf, in dem eine Vielzahl von Transferelektroden auf einem Halbleitersubstrat über einem Gate-Isolierfilm in der Verschieberichtung angeordnet sind, einen potentialfreien Kondensator zum Ansammeln elektrischer Ladungen, die von dem Ladungsverschiebeabschnitt dorthin verschoben werden, d. h. ein sogenanntes potentialfreies Diffusionsgebiet, das aus einem Halbleitergebiet eines ersten Leitungstyps besteht, und einen Rückstell-Transistor zum Rückstellen eines Potentials des potentialfreien Kondensators auf ein vorgegebenes Potential. Der Rückstell-Transistor wird gebildet aus einem sogenannten Drain-Gebiet, das aus einem Halbleitergebiet eines ersten Leitungstyps und einem daran anliegenden, vorgegebenen Potential gebildet wird, einem potentialfreien Kondensator und einem Rückstell-Gateabschnitt mit einem MIS-Aufbau, der zwischen dem Rückstell-Draingebiet sowie dem potentialfreien Kondensator liegt. Eine Vorspannung, die an den Rückstell-Transistor, d. h. die Gate-Elektrode (Steuerelektrode) des Gate-Rückstellabschnittes angelegt wird, kann durch die beschriebenen Vorspannungsschaltungen 91, 102, 105 oder 110 erhalten werden.
  • Die MIS-Vorrichtung betrifft im Allgemeinen einen CCD-Aufbau, ein CCD-Verschieberegister, einen MISFET oder Ähnliches.
  • Ein Gate-Isolierfilm des CCD-Verschieberegistes ist als Dreischicht-Aufbau realisiert, der aus einem Siliziumoxid-Film, einem Siliziumnitrid-Film und einem Siliziumoxid-Film besteht, und es kann ein Tunnel-Potential unter dem Verschiebeabschnitt durch Ansammeln von Elektronen in dem Siliziumnitrid-Film festgesetzt werden.
  • Wie bereits beschrieben, kann der Wert des Potentials oder der Gate-Vorspannung der MIS-Vorrichtung analog genau festgesetzt werden.
  • Insbesondere im Fall der CCD-Bilderzeugungsvorrichtung, die nicht Teil der beanspruchten Erfindung ist, müssen der Rückstell-Gateabschnitt sowie die Substrat-Spannung nicht eingestellt werden, und die Amplitude des Rückstellimpulses kann herabgesetzt werden, wodurch der Energieverbrauch reduziert wird.
  • Bei Benutzung der Vorspannungsschaltung kann ein Teil einer Schutzvorrichtung vorteilhafterweise bewegt werden.
  • Des Weiteren ist die Source-Folger-Vorspannungsschaltung dafür geeignet, die DC-Vorspannung VRG des Rückstel-Gatelabschnittes der CCD-Vorrichtung zu erzeugen. Die Inverter-Typ-Vorspannungsschaltung ist für die Vorspannungsschaltung dazu geeignet, die Substrat-Spannung der Festkörper-Bilderzeugungsvorichtung zu erzeugen.
  • In einem analogen MISFET kann ein Schwellenwert analog genau festgesetzt werden gemäß dem erfindungsgemäßen Verfahren. Deswegen ist der analoge MISFET zum Einsatz mit einer analogen Schaltung oder Ähnlichem geeignet.
  • In einer MIS-Vorrichtung kann ein Schwellenwert oder ein Tunnel-Potential analog genau festgesetzt werden gemäß dem erfindungsgemäßen Verfahren. Deswegen ist die MIS-Vorrichtung für den Einsatz mit einem MISFET und einem CCD-Aufbau (mit einer Festkörper-Bilderzeugungsvorrichtung oder Ähnlichem) oder Ähnlichem gedacht. Wenn die MIS-Vorrichtung auf eine CCD-Vorrichtung angewandt wird, muss beispielsweise ein Potential unter dem Rückstell-Gateabschnitt nicht von außen eingestellt werden.
  • Gemäß des beanspruchten Verfahrens zum Einstellen eines Schwellenwertes ist es möglich, Fluktuationen der Schwellenwerte zu korrigieren, die bei MIS-Vorrichtungen erhalten werden, wenn Elektronen einer Menge, die mit einer Differenz zwischen den Fluktuationen der Schwellenspannungen korrespondiert, in das Nitrid des Gate-Isolierfilms injiziert wird.
  • Wenn beispielsweise der Gate-Isolierfilm von der Dreischicht-Struktur eines Oxid-Films, eines Nitrid-Films und eines Oxid-Films. Wenn der Spannungsschwellen wert korrigiert wird, wird ein Tunnel-Potential der MIS-Vorrichtung ermittelt und mit einem Referenzwert verglichen. Danach kann eine Fluktuation eines Spannungswertes zwischen den MIS-Vorrichtungen mit einer hohen Genauigkeit leicht eingestellt werden, indem eine Menge von Elektronen, die der Differenz entspricht, in den Nitrid-Film des Gate-Isolierfilms injiziert werden.
  • Eine Vorspannungsschaltung, die nicht Teil der beanspruchten Erfindung ist, kann einen Schaltungsaufbau aufweisen, bei dem ein Lastwiderstand und ein MISFET zwischen ersten und zweiten Potentialen in Reihe geschaltet sind. Da der MISFET aus einem MISFET gebildet ist, dessen Spannungsschwellenwert durch in den Gate-Isoilerfilm injizierte elektrische Ladungen gesteuert wird, kann eine Ausgangs-Vorspannung analog genau festgesetzt werden.
  • Da ein MISFET im Anreicherungs-Zustand betrieben wird, nachdem sein Tunnel-Potential durch Injizieren von Elektronen in den Nitrid-Gate-Isolierfilm des MISFET eingestellt worden ist, dient eine Vorspannungsschaltung, die nicht Teil der beanspruchten Erfindung ist, als Niedrig-Blockierschaltung, die eine Dioden-Kennlinie aufweist, wenn ein Laststrom reduziert wird. Deswegen wird bei Festsetzten einer Vorspannung dieser Vorspannungsschaltung auf eine DC-Vorspannung VRG des Rückstell-Gates eine Niedrig-Spannung des Rückstell-Gates konstant gehalten, und ein Übersteuerungssignal kann vor Verschlechterung bewahrt werden, sogar wenn eine Amplitude eines Rückstellimpulses und eine Leistungsverhältnis fluktuieren.
  • Gemäß einer Ladungsverschiebevorrichtung, die nicht Teil der beanspruchten Erfindung ist, kann eine gewünschte Vorspannung an die Steuerelektrode des Rückstelltransistors angelegt werden, und der Rückstelltransistor kann eine geeeignete Rückstelloperation ausführen, da eine an eine Steuerelektrode eines Rückstelltransistors angelegte Vorspannung durch die obige Vorspannungsschaltung erzeugt wird, wobei der Transistor ein Potential eines potentialfreien Kondensators zurückstellt.
  • Weiterhin kann gemäß einer Festkörper-Bilderzeugungsvorrichtung, die nicht Teil der beanspruchten Erfindung ist, eine gewünschte Steuerspannung der Pixelsignal-Entladungsvorrichtung bereitgestellt werden, und die Pixelsignal-Entladungsvorrichtung kann ein Pixelsignal in befriedigender Weise entladen, da eine einer Vorrichtung zum Entladen eines Pixelsignales zur Verfügung gestellte Steu erspannung mittels der obigen Vorspannungsschaltung erzeugt wird. Beispielsweise muss eine DC-Vorspannung, die an den Rückstell-Gateabschnitt angelegt ist, sowie die Substrat-Spannung nicht von außen eingestellt werden. Überdies ist es möglich, den Energieverbrauch zu reduzieren, da die Amplitude des Rückstellimpulses herabgesetzt ist. Das Festsetzen einer Substrat-Spannung in einer Verstärker-Bilderzeugungsvorrichtung muss nicht eingestellt werden. Da die beschriebene Vorspannungsschaltung in einen Chip einer Festkörper-Bilderzeugungsvorrichtung integriert wird, kann ein Teil der Schutzvorrichtungen reduziert werden.
  • Weiterhin ist es gemäß einer Ladungsermittlungsvorrichtung, die nicht Teil der beanspruchten Erfindung ist, möglich, ein Potential unter dem Gate auf einen geeigneten Wert festzusetzen, indem Elektronen in einen Nitrid-Gateisolierfilm eines Rückstell-MISFET injiziert werden. Dieser stellt ein Potential eines potentialfreien Kondensators, in dem Signalladungen gespeichert sind, zurück. Insbesondere weist der Gateisolierfilm einen Mehrschichtaufbau auf, der aus einem Oxid-Film einen Nitrid-Film und einen Oxid-Film gebildet ist.

Claims (4)

  1. Verfahren zum Einstellen einer Schwellenwertspannung einer MIS-Einrichtung einer integrierten Halbleiterschaltung, mit den folgenden Schritten: Detektieren der Schwellenwertspannung der MIS-Einrichtung, Vergleichen der ermittelten Schwellenwertspannung mit einem Referenz-Schwellenspannungswert, Wenn der Schritt des Vergleichens anzeigt, dass die detektierte Schwellenwertspannung größer ist als der Referenz-Schwellenspannungswert, Injizieren von Elektronen einer gewünschten Menge in einen Gateisolierfilm (25), der gebildet ist aus einem Nitridfilm, indem die Amplitude einer Impulsspannung, die an das Gate der MIS-Einrichtung angelegt wird, so eingestellt wird, dass die Impulsbreite konstant proportional zu der Differenz zwischen dem Referenz-Schwellenspannungswert und der detektierten Ausgangsspannung gehalten wird, und Wiederholen der Schritte des Detektierens, Vergleichens und Injizierens, solange bis der detektierte Schwellenwert mit dem Referenz-Schwellenspannungswert übereinstimmt.
  2. Verfahren zum Einstellen einer Schwellenspannung einer MIS-Einrichtung einer integrierten Halbleiterschaltung, mit den folgenden Schritten: Detektieren der Schwellenwertspannung der MIS-Einrichtung, Vergleichen der detektierten Schwellenspannung mit einem Referenz-Schwellenspannungswert, Wenn der Schritt des Vergleichens anzeigt, dass die detektierte Schwellenwertspannung größer ist als der Referenz-Schwellenspannungswert, Injizieren von Elektronen einer bestimmten Menge in einen Gateisolierfilm (25), der aus einem Nitridfilm gebildet wird, indem das Zeitfenster einer Impulsspannung, die an das Gate der MIS-Einrichtung angelegt wird, so eingestellt wird, dass die Amplitude konstant proportional zu der Differenz zwischen dem Referenz-Schwellenspannungswert und der detektierten Ausgangsspannung gehalten wird, und Wiederholen der Schritte des Detektierens, Vergleichens und Injizierens, solange bis der detektierte Schwellenwert mit dem Referenz-Schwellenspannungswert übereinstimmt.
  3. Verfahren zum Einstellen einer Schwellenwertspannung einer MIS-Einrichtung gemäß Anspruch 1 oder 2, wobei der Gateisolierfilm (25) eine Multischichtstruktur aufweist, in der ein Oxidfilm (26), der Nitridfilm (27) und ein Oxidfilm (28) in dieser Reihenfolge übereinander geschichtet sind.
  4. Verfahren zum Einstellen einer Schwellenwertspannung einer MIS-Einrichtung gemäß einem der Ansprüche 1 bis 3, wobei das Injizieren der Elektronen ausgeführt wird in einem Vorgang, bei dem eine Spannung an einen Übergang zwischen einer Gateelektrode (30) und einem Halbleitersubstrat (22) der MIS-Einrichtung angelegt wird.
DE69533523T 1994-07-15 1995-07-13 Verfahren zur Schwellspannungseinstellung einer MIS Anordnung und Ladungsdetektionseinrichtung Expired - Lifetime DE69533523T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP16431094A JP3635681B2 (ja) 1994-07-15 1994-07-15 バイアス回路の調整方法、電荷転送装置、及び電荷検出装置とその調整方法
JP16431094 1994-07-15

Publications (2)

Publication Number Publication Date
DE69533523D1 DE69533523D1 (de) 2004-10-21
DE69533523T2 true DE69533523T2 (de) 2005-08-18

Family

ID=15790711

Family Applications (3)

Application Number Title Priority Date Filing Date
DE69519001T Expired - Lifetime DE69519001T2 (de) 1994-07-15 1995-07-13 Analog MISFET mit Schwellspannungsregler
DE69533523T Expired - Lifetime DE69533523T2 (de) 1994-07-15 1995-07-13 Verfahren zur Schwellspannungseinstellung einer MIS Anordnung und Ladungsdetektionseinrichtung
DE69528298T Expired - Lifetime DE69528298T2 (de) 1994-07-15 1995-07-13 Analog MISFET mit einstellbarer Schwellspannung

Family Applications Before (1)

Application Number Title Priority Date Filing Date
DE69519001T Expired - Lifetime DE69519001T2 (de) 1994-07-15 1995-07-13 Analog MISFET mit Schwellspannungsregler

Family Applications After (1)

Application Number Title Priority Date Filing Date
DE69528298T Expired - Lifetime DE69528298T2 (de) 1994-07-15 1995-07-13 Analog MISFET mit einstellbarer Schwellspannung

Country Status (7)

Country Link
US (3) US6104072A (de)
EP (3) EP1003224B1 (de)
JP (1) JP3635681B2 (de)
KR (1) KR100423916B1 (de)
DE (3) DE69519001T2 (de)
MY (1) MY118479A (de)
SG (1) SG64843A1 (de)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3635681B2 (ja) * 1994-07-15 2005-04-06 ソニー株式会社 バイアス回路の調整方法、電荷転送装置、及び電荷検出装置とその調整方法
JP3119586B2 (ja) * 1996-06-28 2000-12-25 日本電気株式会社 電荷転送装置及びその製造方法
DE59704729D1 (de) * 1996-08-01 2001-10-31 Infineon Technologies Ag Verfahren zum betrieb einer speicherzellenanordnung
DE69627393T2 (de) * 1996-11-27 2004-02-05 Hitachi, Ltd. Flüssigkristallanzeige mit aktivmatrix
DE19903598A1 (de) * 1999-01-29 2000-08-10 Siemens Ag Halbleitervorrichtung mit Mehrfachdielektrikum
JP4834897B2 (ja) * 2000-05-02 2011-12-14 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
KR100332949B1 (ko) 2000-05-23 2002-04-20 윤종용 전자 줌 기능에 적합한 고체 촬상 소자
JP4673477B2 (ja) * 2000-09-07 2011-04-20 株式会社アドバンテスト 撮像素子駆動回路、撮像素子試験装置
US6762463B2 (en) * 2001-06-09 2004-07-13 Advanced Micro Devices, Inc. MOSFET with SiGe source/drain regions and epitaxial gate dielectric
JP3980302B2 (ja) * 2001-08-21 2007-09-26 富士フイルム株式会社 固体撮像装置およびその駆動方法
JP2003101005A (ja) * 2001-09-27 2003-04-04 Citizen Watch Co Ltd 固体撮像装置
US6897522B2 (en) 2001-10-31 2005-05-24 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
US6925007B2 (en) 2001-10-31 2005-08-02 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
WO2003081742A1 (en) * 2002-03-22 2003-10-02 Freescale Semiconductor, Inc. Circuit for electrostatic discharge protection
US7094707B1 (en) * 2002-05-13 2006-08-22 Cypress Semiconductor Corporation Method of forming nitrided oxide in a hot wall single wafer furnace
JP2004014911A (ja) * 2002-06-10 2004-01-15 Renesas Technology Corp 半導体装置およびその製造方法
JP4208559B2 (ja) * 2002-12-03 2009-01-14 キヤノン株式会社 光電変換装置
US7209332B2 (en) * 2002-12-10 2007-04-24 Freescale Semiconductor, Inc. Transient detection circuit
US20050251617A1 (en) * 2004-05-07 2005-11-10 Sinclair Alan W Hybrid non-volatile memory system
JP4051034B2 (ja) * 2004-01-28 2008-02-20 シャープ株式会社 増幅型固体撮像装置およびその駆動方法
JP2005277398A (ja) * 2004-02-25 2005-10-06 Sony Corp Ｃｃｄリニアセンサ
KR100594262B1 (ko) * 2004-03-05 2006-06-30 삼성전자주식회사 바이어스 회로, 이를 구비한 고체 촬상 소자 및 그 제조방법
JP4739703B2 (ja) * 2004-07-14 2011-08-03 富士フイルム株式会社 固体撮像素子の製造方法
JP4739706B2 (ja) * 2004-07-23 2011-08-03 富士フイルム株式会社 固体撮像素子及びその製造方法
US20060087297A1 (en) * 2004-10-25 2006-04-27 Qi Deng Multi-mode multi-phase inductor-less DC/DC regulator
US7446990B2 (en) * 2005-02-11 2008-11-04 Freescale Semiconductor, Inc. I/O cell ESD system
JP4827422B2 (ja) * 2005-03-10 2011-11-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置の設計方法と装置並びにプログラム
JP4506684B2 (ja) * 2006-02-15 2010-07-21 ソニー株式会社 負荷を駆動する駆動方法および駆動装置、並びに電子機器
TWI370678B (en) 2006-02-15 2012-08-11 Sony Corp Solid-state image-capturing device, driving method thereof, camera, electric charge transfer device, driving method and driving device for driving load, and electronic equipment
US20070267748A1 (en) * 2006-05-16 2007-11-22 Tran Tu-Anh N Integrated circuit having pads and input/output (i/o) cells
US7808117B2 (en) * 2006-05-16 2010-10-05 Freescale Semiconductor, Inc. Integrated circuit having pads and input/output (I/O) cells
KR100796654B1 (ko) * 2006-06-02 2008-01-22 삼성에스디아이 주식회사 유기 발광 표시 장치 및 그 제조 방법
US7508432B2 (en) * 2006-07-19 2009-03-24 Eastman Kodak Company CCD with improved substrate voltage setting circuit
JP2008270258A (ja) * 2007-04-16 2008-11-06 Denso Corp 半導体装置の製造方法
US7777998B2 (en) 2007-09-10 2010-08-17 Freescale Semiconductor, Inc. Electrostatic discharge circuit and method therefor
JP2010117996A (ja) * 2008-11-14 2010-05-27 Sharp Corp 定電流回路および半導体装置、電子機器
JP5578045B2 (ja) * 2010-01-26 2014-08-27 セイコーエプソン株式会社 検出装置、センサーデバイス及び電子機器
JP2013008801A (ja) * 2011-06-23 2013-01-10 Toshiba Corp 半導体装置
JP5703269B2 (ja) * 2012-08-23 2015-04-15 株式会社東芝 ミキサ回路
WO2015136413A1 (en) * 2014-03-12 2015-09-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EA027679B1 (ru) * 2014-12-23 2017-08-31 Открытое акционерное общество "ИНТЕГРАЛ"-управляющая компания холдинга "ИНТЕГРАЛ" Способ проведения испытаний на термополевую стабильность интегральных микросхем
US9905608B1 (en) * 2017-01-11 2018-02-27 Semiconductor Components Industries, Llc EMCCD image sensor with stable charge multiplication gain
EP3664111B1 (de) * 2018-12-03 2023-06-07 Hitachi Energy Switzerland AG Folienkondensator mit ausgleichspfad
TWI715344B (zh) * 2019-12-10 2021-01-01 友達光電股份有限公司 主動元件基板及其製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3609414A (en) * 1968-08-20 1971-09-28 Ibm Apparatus for stabilizing field effect transistor thresholds
US3591852A (en) * 1969-01-21 1971-07-06 Gen Electric Nonvolatile field effect transistor counter
JPS5255987Y2 (de) * 1971-09-15 1977-12-17
US3956025A (en) * 1973-06-01 1976-05-11 Raytheon Company Semiconductor devices having surface state control and method of manufacture
US3945031A (en) 1973-12-10 1976-03-16 Bell Telephone Laboratories, Incorporated Charge effects in doped silicon dioxide
JPS5346621B2 (de) * 1974-10-21 1978-12-15
DE2620973A1 (de) * 1975-06-30 1977-01-27 Ibm Halbleiterschaltungsanordnung zur fet-substratvorspannungserzeugung
JPS54143267A (en) * 1978-04-28 1979-11-08 Citizen Watch Co Ltd Electronic watch
US4232221A (en) * 1979-01-22 1980-11-04 The United States Of America As Represented By The Secretary Of The Air Force Method and apparatus for trimming IR/CCD mosaic sensors
EP0078318A4 (de) * 1981-05-11 1983-06-24 Ncr Corp Halbleiterspeicheranordnung mit veränderlicher schwelle.
EP0213972A1 (de) * 1985-08-30 1987-03-11 SILICONIX Incorporated Verfahren zum Ändern der Schwellspannung eines DMOS Transistors
US4797856A (en) * 1987-04-16 1989-01-10 Intel Corporation Self-limiting erase scheme for EEPROM
US4890144A (en) * 1987-09-14 1989-12-26 Motorola, Inc. Integrated circuit trench cell
JPH0782760B2 (ja) * 1988-09-02 1995-09-06 三菱電機株式会社 画像メモリ素子
JP2638654B2 (ja) * 1990-02-06 1997-08-06 三菱電機株式会社 半導体不揮発性記憶装置
JPH04206967A (ja) * 1990-11-30 1992-07-28 Mitsubishi Electric Corp 画像メモリを内蔵する増幅型固体撮像素子
JP2976585B2 (ja) * 1991-05-10 1999-11-10 ソニー株式会社 半導体装置の製造方法
EP0522552B1 (de) * 1991-07-12 1998-01-07 Sony Corporation Ladungstransferanordnung
US5481129A (en) * 1991-10-30 1996-01-02 Harris Corporation Analog-to-digital converter
US5467305A (en) * 1992-03-12 1995-11-14 International Business Machines Corporation Three-dimensional direct-write EEPROM arrays and fabrication methods
JP3167457B2 (ja) * 1992-10-22 2001-05-21 株式会社東芝 半導体装置
JP2832136B2 (ja) * 1992-12-28 1998-12-02 シャープ株式会社 固体撮像装置及びその製造方法
US5436481A (en) * 1993-01-21 1995-07-25 Nippon Steel Corporation MOS-type semiconductor device and method of making the same
EP0621603B1 (de) * 1993-04-22 1999-02-10 STMicroelectronics S.r.l. Verfahren und Schaltung zur Tunneleffektprogrammierung eines MOSFETs mit schwebendem Gatter
JP3635681B2 (ja) * 1994-07-15 2005-04-06 ソニー株式会社 バイアス回路の調整方法、電荷転送装置、及び電荷検出装置とその調整方法

Also Published As

Publication number Publication date
EP0692825B1 (de) 2000-10-04
DE69528298D1 (de) 2002-10-24
KR960006100A (ko) 1996-02-23
SG64843A1 (en) 1999-05-25
EP0886321A1 (de) 1998-12-23
US6104072A (en) 2000-08-15
EP1003224A1 (de) 2000-05-24
JP3635681B2 (ja) 2005-04-06
JPH0832065A (ja) 1996-02-02
US6084273A (en) 2000-07-04
EP0692825A2 (de) 1996-01-17
KR100423916B1 (ko) 2004-07-19
DE69533523D1 (de) 2004-10-21
US6198138B1 (en) 2001-03-06
EP1003224B1 (de) 2002-09-18
DE69519001T2 (de) 2001-05-17
EP0886321B1 (de) 2004-09-15
DE69528298T2 (de) 2003-05-28
MY118479A (en) 2004-11-30
DE69519001D1 (de) 2000-11-09
EP0692825A3 (de) 1996-12-04

Similar Documents

Publication Publication Date Title
DE69533523T2 (de) Verfahren zur Schwellspannungseinstellung einer MIS Anordnung und Ladungsdetektionseinrichtung
DE2501934C2 (de) Verfahren zum Betrieb eines ladungsgekoppelten Halbleiter-Bauelementes und ladungsgekoppeltes Halbleiter-Bauelement zur Durchführung dieses Verfahrens
DE69836608T2 (de) MOS-Bildaufnahmevorrichtung
DE19832791B4 (de) Aktiver Pixelsensor mit einem ausgeprägten Integrationsmodus
DE69838026T2 (de) Festkörper-Bildaufnahmevorrichtung und Verfahren zum Erfassen eines optischen Signals mit Hilfe einer solchen Vorrichtung
DE3910709C2 (de) Schutzvorrichtung für integrierte Schaltkreise gegen elektrostatische Entladung
DE19641305A1 (de) Aktive Pixelsensorzelle
DE2833218C2 (de) Festkörper-Abbildungsvorrichtung
DE2802987A1 (de) Festkoerper-abbildungsvorrichtung
DE69922730T2 (de) Festkörperbildaufnahmevorrichtung
DE3120458C2 (de) Festkörper-Bildwandler
DE19631086A1 (de) Pixelbildsensorzelle
DE2833921A1 (de) Ladungsgekoppelte schaltungsanordnung
DE10310537A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE19719326A1 (de) Aktive Pixelsensorzelle
DE2933412C3 (de) Festkörper-Abbildungsvorrichtung
DE2901735C2 (de) Festkörper-Bildaufnahmevorrichtung
DE3244488A1 (de) Elektrisch programmierbarer permanenter speicher
DE60032283T2 (de) Festkörperbildaufnahmevorrichtung
DE2528316A1 (de) Von einer ladungsuebertragungsvorrichtung gebildete signalverarbeitungsanordnung
DE69634712T2 (de) Schalttransistor für eine Festkörperbildaufnahmevorrichtung
DE3244322A1 (de) Schnell arbeitender analog/digital-umsetzer
DE4133996A1 (de) Ccd-bildwandler
DE3345190A1 (de) Festkoerper-bildaufnahmewandlerelement
DE60313876T2 (de) Bildsensor, kamerasystem mit dem bildsensor

Legal Events

Date Code Title Description
8364 No opposition during term of opposition