JP4965112B2 - 白点及びオーバーフローの問題なくグローバル露出が可能なｃｍｏｓイメージセンサ及びその製造方法 - Google Patents

Description

本発明は、ＣＭＯＳイメージセンサ及びその製造方法に関するものであり、より詳しくは、白点及びオーバーフローの問題なくグローバル露出（ｇｌｏｂａｌ ｅｘｐｏｓｕｒｅ）が可能なＣＭＯＳイメージセンサ及びその製造方法に関するものである。

最近デジタル革命が急速度に進行されており、その中で代表的商品の一つがデジタルカメラであり、デジタルカメラは、光学レンズとイメージセンサとから構成される。イメージセンサは、レンズを通じて入った光を電気信号に変える電子素子であって、ピクセルアレイ（ｐｉｘｅｌ ａｒｒａｙ）、すなわち二次元マトリックス形態で配列された複数のピクセルより成り、各ピクセルは光感知素子と、伝送及び信号出力素子と、を含む。イメージセンサは、ピクセルから信号を出力する方法及びこれのための構造によって、広くＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）イメージセンサとＣＭＯＳイメージセンサ（Ｃｍｏｓ Ｉｍａｇｅ Ｓｅｎｓｏｒ；ＣＩＳ）とに大別であることができる。

ＣＣＤイメージセンサは、光感知素子に入射された光を信号電荷に蓄積し、全てのピクセルを同時に垂直ＣＣＤに出力するグローバル露出が可能である。これにより、ＣＣＤイメージセンサは、電子シャッターとの組み合わせを通じて高速に動く被写体を時間遅延によるイメージ歪まなく撮影できる。これに加えて、ＣＣＤイメージセンサは、ノイズが小さいのでより高品質のイメージを実現できる。その結果、最近までイメージング素子としてはＣＣＤイメージセンサが主に使用されてきた。

だが、ＣＣＤイメージセンサは、一般的なＣＭＯＳ素子の製造工程とは異なる製造工程を用いるので、アナログ−デジタル変換器、制御ブロック及びイメージ信号処理機などのような付加的な支援回路を同一チップに形成しにくい。また、ＣＣＤイメージセンサは、許容可能な電荷伝達効率を達成するために外部制御信号及び大きいクロックスイングが必要であるので、相当に大きい電力が消耗される短所を有する。

これに比べて、ＣＭＯＳイメージセンサは、一般的なＣＭＯＳ製造工程によって集積されることができるので高集積化でき、その構造が簡単なので電力消耗が少ない。だが、従来のＣＭＯＳイメージセンサは、前述したグローバル露出が難しい問題を有する。

図１Ａは、一般的なＣＭＯＳイメージセンサの構造を示す図面である。図１Ｂは、選択されないピクセルセルのオーバーフロー現象を説明するため、図１Ａで説明されたＣＭＯＳイメージセンサの読み取り段階での電位を示すダイアグラムである。

図１Ａ及び図１Ｂを参照すれば、従来のＣＭＯＳイメージセンサのピクセルセル１は、半導体基板１０上に形成されるフォトダイオード領域（Ｐｈｏｔｏ Ｄｉｏｄｅ；ＰＤ）と、伝送ゲート（Ｔｒａｎｓｆｅｒ Ｇａｔｅ；ＴＧ）２２及びリセットゲート（Ｒｅｓｅｔ Ｇａｔｅ；ＲＧ）２３と、を含む。伝送ゲート２２及びリセットゲート２３の上部には、フォトダイオード領域（ＰＤ）の上部に開口部を有する遮光板３０が配置される。遮光板３０の開口部を通過した光５は、フォトダイオード領域（ＰＤ）で電子−ホール対生成を通じて信号電荷９を生成する。伝送ゲート２２は、フォトダイオード領域（ＰＤ）に蓄積された信号電荷９が浮遊拡散領域（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ；ＦＤ）１２へ伝送する過程を制御し、リセットゲート２３は、浮遊拡散領域（ＦＤ）１２蓄積された信号電荷９を除去するリセット過程を制御する。これに加えて、浮遊拡散領域１２に蓄積された信号電荷の電位をセンシングすることができるように、浮遊拡散領域１２には、ソースフォロートランジスタ（Ｓｏｕｒｃｅ Ｆｏｌｌｏｗ ｔｒａｎｓｉｓｔｏｒ；ＳＦ）が接続される。

一方、浮遊拡散領域１２は、所定の配線４０を通じてソースフォロートランジスタ（ＳＦ）に接続される。この際、一般的なＣＭＯＳ工程と同様に、配線４０を形成する段階は、ゲート２２，２３を覆う層間絶縁膜を形成し、層間絶縁膜をパターニングして浮遊拡散領域１２を露出させるコンタクトホールを形成した後、コンタクトホールを充填するコンタクトプラグを形成する段階を含む。この際、パターニングは、浮遊拡散領域１２にエッチング損傷を誘発でき、コンタクトプラグを金属性物質に形成する場合、コンタクトプラグは、浮遊拡散領域１２を汚染させることができる。こうしたエッチング損傷及び汚染は、浮遊拡散領域１２の漏洩電流及び白点（ｗｈｉｔｅ ｓｐｏｔ）の原因になることができる。

これに加えて、従来のＣＭＯＳイメージセンサは、機械的シャッターを備えないので、読み取り段階でもフォトダイオード領域（ＰＤ）には、光５が入射されて、信号電荷９を持続的に生成させる。この際、光５の強度が強い場合、フォトダイオード領域（ＰＤ）から生成された信号電荷９は、浮遊拡散領域１２へオーバーフローされることができる。こうしたオーバーフローされた信号電荷５０の増加によって浮遊拡散領域１２に蓄積される信号電荷９の量が増加することによって、そのピクセルの明るさは、露出から読み取りまでの時間間隔が長くなるほど次第にさらに増加する。

図２は、白点及びオーバーフローの問題を示すため、従来技術によるイメージセンサを用いて撮影したイメージである。ＣＭＯＳイメージセンサの動作は、以前フレームで蓄積された信号電荷を除去するリセット段階、新しいフレームのための信号電荷を蓄積する露出段階及び蓄積された信号電荷による電位変化をセンシングする読み取り段階に区分できる。ＣＭＯＳイメージセンサは、読み取り段階で同時に全てのピクセルを読み取ることができないので、ピクセルに貯蔵された情報は、所定の接近方法を使用して順次に読み取られる。例えば、図２に示されたように、読み取り段階の順序は、イメージの上部ピクセルから開始して下部ピクセルで終わることができる。この場合、図２に示されたように、時間が経過することによって、白点の個数が増加し、ピクセルの明るさが増加する。

白点の問題を最小化するために、米国特許第５，９８６，２９７号は、信号電荷を浮遊拡散領域１２０ではなく、ＭＯＳキャパシタに貯蔵する方法を提案している。だが、光の強度が強い場合、米国特許第５，９８６，２９７号やはりオーバーフローされた電荷を排出できないので、やはりオーバーフロー現象によるピクセルの明るさ変化の問題を予防できない。
米国特許第５，９８６，２９７号

本発明の技術的課題は、白点及びオーバーフローの問題なくグローバル露出が可能なＣＭＯＳイメージセンサを提供するところにある。

本発明の他の技術的課題は、白点及びオーバーフローの問題なくグローバル露出が可能なＣＭＯＳイメージセンサの製造方法を提供するところにある。

前述した技術的課題を達成するために、本発明は、非選択読み取り段階から生成されるオーバーフロー電荷を排出できながら信号電荷をＭＯＳキャパシタに貯蔵するＣＭＯＳイメージセンサを提供する。このＣＭＯＳイメージセンサは、入射される光によって電荷を発生させるフォトダイオード領域と、フォトダイオード領域の一側に配置されて電荷を貯蔵する貯蔵拡散領域と、フォトダイオード領域の他の一側に配置されて電荷を排出するリセット拡散領域と、貯蔵拡散領域の一側に配置されて貯蔵拡散領域に貯蔵された電荷が伝達される読み取り拡散領域及びリセット拡散領域とフォトダイオード領域との間に配置されてリセット拡散領域へ電荷を伝送する浮遊拡散領域と、を備える。

本発明の実施形態によれば、浮遊拡散領域は、所定の配線構造体を使用して読み取り拡散領域に電気的に接続される。

また、貯蔵拡散領域上には、キャパシタ上部電極が配置され、貯蔵拡散領域とフォトダイオード領域との間の半導体基板上には、第１の伝送ゲートが配置され、浮遊拡散領域とフォトダイオード領域との間の半導体基板上には、第２の伝送ゲートが配置される。読み取り拡散領域と貯蔵拡散領域との間の半導体基板上には、読み取りゲートが配置され、リセット拡散領域と浮遊拡散領域との間の半導体基板上には、リセットゲートがさらに配置できる。

本発明の一実施形態によれば、リセットゲートには、リセットゲート下の半導体基板にチャネルを形成するため要求される電圧の最小サイズであるリセット電圧より高電圧を印加し、第２の伝送ゲートには、第２の伝送ゲート下の半導体基板にチャネルを形成するため要求される電圧の最小サイズである第２の伝送電圧より高電圧を印加できる。この場合、フォトダイオード領域、浮遊拡散領域及び読み取り拡散領域の電荷は、リセット拡散領域を経て除去される。この際、リセットゲートに印加される電圧は、第２の伝送ゲートに印加される電圧より高いことが好ましい。

本発明の他の実施形態によれば、第１の伝送ゲートには、第１の伝送ゲート下の半導体基板にチャネルを形成するため要求される電圧の最小サイズである第１の伝送電圧より高電圧を印加し、キャパシタ上部電極には、貯蔵拡散領域に電位井戸（ｅｌｅｃｔｒｉｃ ｐｏｔｅｎｔｉａｌ ｗｅｌｌ）を形成するため要求される電圧の最小サイズである貯蔵電圧より高電圧を印加できる。この場合、フォトダイオード領域に生成された信号電荷は、電荷拡散領域へ伝送される。この際、キャパシタ上部電極に印加される電圧は、第１の伝送ゲートに印加される電圧より高いことが好ましい。

本発明のさらに他の実施形態によれば、リセットゲートには、リセットゲート下の半導体基板にチャネルを形成するため要求される電圧の最小サイズであるリセット電圧より高電圧を印加し、第２の伝送ゲートには、第２の伝送ゲート下の半導体基板にチャネルを形成するため要求される電圧の最小サイズである第２の伝送電圧より高電圧を印加し、キャパシタ上部電極には、貯蔵拡散領域に電位井戸を形成するため要求される電圧の最小サイズである貯蔵電圧より高電圧を印加し、第１の伝送ゲートには、第１の伝送ゲート下の半導体基板にチャネルを形成するため要求される電圧の最小サイズである第１の伝送電圧より低電圧を印加し、読み取りゲートには、読み取りゲート下の半導体基板にチャネルを形成するため要求される電圧の最小サイズである読み取り電圧より低電圧を印加する。この場合、フォトダイオード領域に生成されるオーバーフロー電荷は、貯蔵拡散領域へ伝送されることが遮断されながら、第２の伝送ゲート下に形成されるチャネル、浮遊拡散領域、リセットゲート下に形成されるチャネル及びリセット拡散領域を通じて除去される。この際、キャパシタ上部電極に印加される電圧は、第１の伝送ゲートに印加される電圧及び読み取りゲートに印加される電圧より高いことが好ましい。

本発明のさらに他の実施形態によれば、読み取りゲートには、読み取りゲート下の半導体基板にチャネルを形成するため要求される電圧の最小サイズである読み取り電圧より高電圧を印加し、キャパシタ上部電極には、貯蔵拡散領域に電位井戸を形成するため要求される電圧の最小サイズである貯蔵電圧より高電圧を印加する。この場合、貯蔵拡散領域に貯蔵された信号電荷は、読み取り拡散領域へ伝送される。

これに加えて、フォトダイオード領域から生成された信号電荷が電荷拡散領域へ伝送されることを遮断するために、第１の伝送ゲートには、第１の伝送ゲート下の半導体基板にチャネルを形成するために要求される電圧の最小サイズである第１の伝送電圧より低電圧を印加することが好ましい。この際、キャパシタ上部電極に印加される電圧は、読み取りゲートに印加される電圧より低く、第１の伝送ゲートに印加される電圧より高いことが好ましい。また、浮遊拡散領域及び読み取り拡散領域をリセット拡散領域から電気的に分離させるため、リセットゲートにはリセットゲート下の半導体基板にチャネルを形成するため要求される電圧の最小サイズであるリセット電圧より低電圧を印加する。

本発明の変形された実施形態によれば、貯蔵拡散領域に貯蔵された信号電荷は、読み取り拡散領域へ伝送する過程間、フォトダイオード領域から生成される電荷が貯蔵拡散領域及び浮遊拡散領域へ伝送されることを遮断するために、第１の伝送ゲートには、第１の伝送ゲート下の半導体基板にチャネルを形成するために要求される電圧の最小サイズである第１の伝送電圧より低電圧を印加し、第２の伝送ゲートには、第２の伝送ゲート下の半導体基板にチャネルを形成するため要求される電圧の最小サイズである第２の伝送電圧より低電圧を印加することができる。

前述した他の技術的課題を達成するために、本発明は、電気的に接続された読み取り拡散領域及び浮遊拡散領域を有するＣＭＯＳイメージセンサの製造方法を提供する。この方法は、半導体基板の所定領域に活性領域を画定する素子分離膜パターンを形成し、活性領域に貯蔵拡散領域を形成し、活性領域を横切る第１の伝送ゲート、第２の伝送ゲート、読み取りゲート及びリセットゲートを形成し、貯蔵拡散領域上に、キャパシタ上部電極を形成した後、第１の伝送ゲートと第２の伝送ゲートとの間の活性領域内にフォトダイオード領域を形成する段階とを含む。次いで、フォトダイオード領域及び貯蔵拡散領域を覆うマスクを用いるイオン注入工程を実施して、活性領域内に読み取り拡散領域、浮遊拡散領域及びリセット拡散領域を形成した後、第１の伝送ゲート、第２の伝送ゲート、読み取りゲート、リセットゲート、読み取り拡散領域、浮遊拡散領域及びリセット拡散領域に接続する配線は電気的に接続されるように形成する。

第１の伝送ゲートは、フォトダイオード領域と貯蔵拡散領域との間に配置されるように形成され、第２の伝送ゲートは、フォトダイオード領域と浮遊拡散領域との間に配置されるように形成され、読み取りゲートは、貯蔵拡散領域と読み取り拡散領域との間に配置されるように形成され、リセットゲートは、浮遊拡散領域とリセット拡散領域との間に配置されるように形成される。また、キャパシタ上部電極は、第１の伝送ゲートと読み取りゲートとの間の半導体基板上に配置されるように形成される。

本発明によれば、信号電荷が貯蔵されるＭＯＳキャパシタとオーバーフロー電荷が排出される浮遊拡散領域との間にフォトダイオード領域が配置される。このように、ＭＯＳキャパシタと浮遊拡散領域を完全に分離して配置することによって、ＭＯＳキャパシタにオーバーフロー電荷が蓄積される問題を解決できる。また、信号電荷をＭＯＳキャパシタに貯蔵することによって、本発明に従うＣＭＯＳイメージセンサは、白点の問題なくグローバル露出が可能である。結果的に、本発明に従うＣＭＯＳイメージセンサは、白点及びオーバーフロー現象によるイメージ損傷の問題なく動く被写体の瞬間停止画像を撮影することが可能である。

本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。図面において、層及び領域の厚さは、明確性を期するために誇張されたものである。また、層が他の層又は基板上にあると言及される場合にそれは、他の層又は基板上に直接形成できるか、又はそれらの間に第３の層が介在されることもできる。

以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。

図３は、本発明の好適な実施形態によるＣＭＯＳイメージセンサのピクセルを概略的に示す断面図である。

図３を参照すると、本発明に従うＣＭＯＳイメージセンサのピクセルは、半導体基板１００の所定領域に形成されて活性領域を画定する素子分離膜パターンを備える。活性領域には、入射される光によって信号電荷を発生させるフォトダイオード領域（ＰＤ）が形成される。フォトダイオード領域（ＰＤ）は、ＰＮ接合（ｊｕｎｃｔｉｏｎ）の構造であり、単位ピクセルで占める比率は可能な限り大きいことが好ましい。

フォトダイオード領域（ＰＤ）の一側には、貯蔵拡散領域１４０が離隔されて配置され、他の一側には浮遊拡散領域１２０が離隔されて配置される。貯蔵拡散領域１４０とフォトダイオード領域（ＰＤ）との間の活性領域上には、フォトダイオード領域（ＰＤ）に生成される電荷が貯蔵拡散領域１４０へ伝送される過程を制御するための第１の伝送ゲート２１０が配置される。第１の伝送ゲート２１０に印加される電圧は、第１の伝送信号φＴＧ１によって制御される。

浮遊拡散領域１２０とフォトダイオード領域（ＰＤ）との間の活性領域上には、フォトダイオード領域（ＰＤ）から生成される電荷が浮遊拡散領域１２０へ伝送される過程を制御するための第２の伝送ゲート２２０が配置される。第２の伝送ゲート２２０に印加される電圧は、第２の伝送信号φＴＧ２によって制御される。貯蔵拡散領域１４０の上部には、貯蔵拡散領域１４０の電位を制御するためのキャパシタ上部電極３００が配置される。キャパシタ上部電極３００に印加される電圧は、上部電極信号φＵＣによって制御される。

浮遊拡散領域１２０の一側（すなわち、フォトダイオード領域（ＰＤ）の反対側）には、リセット拡散領域１３０が配置され、浮遊拡散領域１２０とリセット拡散領域１３０との間の半導体基板上には、リセットゲート２３０が配置される。リセットゲート２３０は、浮遊拡散領域１２０とリセット拡散領域１３０とを接続するリセットチャネルの生成を制御する。リセットゲート２３０に印加される電圧は、リセット信号φＲＳＧによって制御され、リセット拡散領域１３０には、電源電圧ＶＤＤが印加される。

貯蔵拡散領域１４０の一側（すなわち、フォトダイオード領域（ＰＤ）の反対側）には、読み取り拡散領域１１０が配置され、貯蔵拡散領域１４０と読み取り拡散領域１１０との間の半導体基板上には、読み取りゲート２４０が配置される。読み取りゲート２４０は、貯蔵拡散領域１４０と読み取り拡散領域１１０とを接続する読み取りチャネルの生成を制御する。読み取りゲート２４０に印加される電圧は、読み取り信号φＲＤＧによって制御される。

本発明の実施形態によれば、読み取り拡散領域１１０と浮遊拡散領域１２０は、等電位（ｅｑｕｉｐｏｔｅｎｔｉａｌ ｌｅｖｅｌ）を維持できるように所定の配線によって電気的に接続される。読み取り拡散領域１１０及び浮遊拡散領域１２０は、ソースフォロートランジスタの一つのゲート端子に接続される。これに加えて、ゲートの上部には、フォトダイオード領域（ＰＤ）を露出させる開口部を有する遮光板４００が配置される。

図４〜図９は、本発明に従うＣＭＯＳイメージセンサの動作を説明するための電位−ダイアグラムである。

図４は、本発明に従うＣＭＯＳイメージセンサのリセット動作を説明するための電位ダイアグラムである。リセット動作は、フォトダイオード領域（ＰＤ）から生成される電荷及び以前フレームで浮遊拡散領域１２０及び読み取り拡散領域１１０に残っている電荷を除去する段階である。図４を参照すれば、電荷除去のため、リセットゲート２３０及び第２の伝送ゲート２２０には、リセット電圧及び第２の伝送電圧が印加される。

リセット電圧は、リセットゲート２３０下の活性領域に浮遊拡散領域１２０とリセット拡散領域１３０を接続させるリセットチャネルを形成できるサイズの電圧である。第２の伝送電圧は、第２の伝送ゲート２２０下の活性領域に浮遊拡散領域１２０とフォトダイオード領域（ＰＤ）とを電気的に接続させる第２の伝送チャネルを形成できるサイズの電圧である。

本発明によれば、第２の伝送電圧によって第２の伝送チャネルに形成される電位レベルは、示したように、リセット電圧によってリセットチャネルに形成される電位レベルより高いことが好ましい。これに加えて、本発明の変形された実施形態によれば、読み取りゲート２４０には、読み取り拡散領域１１０と貯蔵拡散領域１４０とを電気的に接続させることができる読み取り電圧が印加されることもできる。

前述した電圧条件によって、フォトダイオード領域（ＰＤ）は浮遊拡散領域１２０に電気的に連結され、浮遊拡散領域１２０は、電源電圧ＶＤＤが印加されるリセット拡散領域１３０に電気的に接続される。また、前述したように、読み取り拡散領域１１０は、常に浮遊拡散領域１２０と常に等電位を維持する。これにより、フォトダイオード領域（ＰＤ）、浮遊拡散領域１２０及び読み取り拡散領域１１０に残存する電荷は、リセット拡散領域１３０を経て除去される（５０１）。

図５及び図６は、本発明に従うＣＭＯＳイメージセンサの露出動作を説明するための電位ダイアグラムである。露出動作は、所定の時間中フォトダイオード（ＰＤ）に入射される光ｈｖによって生成される信号電荷を集める団塊であって、本発明によれば、信号電荷は、貯蔵拡散領域１４０に蓄積される。図５を参照すると、こうした電荷蓄積のため、第１及び第２の伝送ゲート２１０，２２０には、第１の伝送遮断電圧及び第２の伝送遮断電圧が印加される。

第１の伝送遮断電圧は、第１の伝送ゲート２１０下に貯蔵拡散領域１４０とフォトダイオード領域（ＰＤ）を連結する第１の伝送チャネルが形成できる第１の伝送電圧の最小サイズより低電圧である。第２の伝送遮断電圧は、第２の伝送電圧の最小サイズより低電圧である。

これに加えて、読み取りゲート２４０には、読み取り拡散領域１１０と貯蔵拡散領域１４０とを接続する読み取りチャネルが形成できる読み取り電圧の最小サイズより低い読み取り遮断電圧が印加される。これにより、フォトダイオード領域（ＰＤ）から生成される信号電荷は、第１の伝送チャネル領域ＩＶ及び第２の伝送チャネル領域ＶＩによって取り囲む電位井戸に閉じ込める。

図６を参照すると、第１の伝送ゲート２１０に第１の伝送電圧より高電圧を印加する。これにより、第１の伝送ゲート２１０の下にはフォトダイオード領域（ＰＤ）と貯蔵拡散領域１４０とを接続する第１の伝送チャネルが形成される。同時に、キャパシタ上部電極３００には、フォトダイオード領域（ＰＤ）及び第１の伝送チャネル領域ＩＶより低い電位レベルが形成できるように、第１の伝送電圧及び第１の読み取り電圧より高い貯蔵電圧を印加する。これにより、貯蔵拡散領域１４０は、フォトダイオード領域（ＰＤ）より低い電位レベルを有し、フォトダイオード領域（ＰＤ）に生成された信号電荷は、第１の伝送チャネルを通じて貯蔵拡散領域１４０へ伝送される（５０２）。

本発明によれば、前述した信号電荷を貯蔵拡散領域１４０へ伝送するための電圧条件は、イメージセンサの全てのピクセルに同時に適用される。これにより、被写体のイメージは、時間遅延による歪み現象なしでイメージセンサに貯蔵できる。すなわち、グローバル露出が可能である。

本発明の変形された実施形態によれば、図５に示された露出動作の初期段階でも、第１の伝送ゲート２１０には、第１の伝送電圧より高電圧が印加されることもできる。この場合、フォトダイオード領域（ＰＤ）から生成された信号電荷は、時間遅延なしで貯蔵拡散領域１４０に蓄積できる。

図７及び図８は、本発明に従うＣＭＯＳイメージセンサの読み取り動作を説明するための電位ダイアグラムである。読み取り動作は、露出動作が完了された後、貯蔵拡散領域１４０に貯蔵された信号電荷の量をセンシングする段階である。複数のピクセルを有するＣＭＯＳイメージセンサの場合、従来技術で説明したように、読み取り動作は、所定の接近方法によって順次に成される。これにより、読み取り動作は、所定の選択されたピクセルを読み取る選択読み取り段階と選択されないピクセルに貯蔵された信号電荷を維持する非選択読み取り段階（維持段階）に区分できる。図７及び図８は、それぞれ本発明に従うＣＭＯＳイメージセンサの非選択読み取り段階及び読み取り段階を説明するための電位ダイアグラムである。

図７を参照すると、フォトダイオード領域（ＰＤ）に入射される光ｈνは、信号電荷を続けて生成させるので、非選択読み取り段階でも従来技術で説明したオーバーフロー問題が発生できる。これを解決するため、本発明は非選択読み取り段階間第１の伝送ゲート２１０に第１の伝送電圧の最小サイズより低電圧を印加し、第２の伝送ゲート２２０に第２の伝送電圧より高電圧を印加する。

これにより、非選択読み取り段階で、フォトダイオード領域（ＰＤ）から生成されるオーバーフロー電荷は、貯蔵拡散領域１４０へ伝送されず、第２の伝送チャネルを通じて浮遊拡散領域１２０へ伝送される。これと同時にリセットゲート２３０にリセット電圧より高電圧を印加する。これにより、浮遊拡散領域１２０へ伝送されたオーバーフロー電荷は、リセット拡散領域１３０を通じて電源電圧へ排出される（５０３）。結果的に、この段階で、第２の伝送ゲート２２０及びリセットゲート２３０に印加される電圧条件は、前述したリセット段階でと同一である。

この際、読み取りゲート２４０には、読み取り電圧の最小サイズより低電圧を印加する。これにより、貯蔵拡散領域１４０に貯蔵された信号電荷６００は維持される。このようにオーバーフロー電荷を排出するので、本発明に従うＣＭＯＳイメージセンサは、非選択読み取り段階から発生するオーバーフローの問題を解決できる。また、露出段階で蓄積された信号電荷は、ＭＯＳキャパシタを構成する貯蔵拡散領域１４０に貯蔵されるので、従来技術で説明した白点の問題やはり最小化できる。

この段階で、リセットゲート２３０に印加されるリセット電圧は、第２の伝送ゲート２２０に印加される第２の伝送電圧より高いことが好ましい。

図８を参照すれば、読み取りゲート２４０に読み取り電圧より高い電圧を印加する。これにより、読み取り拡散領域１１０は、読み取りチャネルを通じて貯蔵拡散領域１４０と電気的に接続される。その結果、貯蔵拡散領域１４０に蓄積された信号電荷は、読み取りチャネルを通じて読み取り拡散領域１１０へ伝送される（５０４）。

これと同時に、第１及び第２の伝送ゲート２１０，２２０には、第１及び第２の伝送電圧の最小サイズより低電圧をそれぞれ印加する。これにより、第１及び第２の伝送チャネルは消え、フォトダイオード領域（ＰＤ）から生成される信号電荷は貯蔵拡散領域１４０及び浮遊拡散領域１２０に伝達されない。選択読み取り段階の時間は、非常に短いので、この際生成される電荷は、第２の伝送ゲート２２０の下に形成される電位障壁を越えて行くのに十分ではない。従って、前述したオーバーフローの問題は現れない。

これと同時に、リセットゲート２３０にリセット電圧の最小サイズより低い遮断電圧を印加する。これにより、リセットチャネルは消え、浮遊拡散領域１２０は、リセット拡散領域１３０から電気的に分離される。本発明によれば、浮遊拡散領域１２０は、読み取り拡散領域１１０と等電位を維持するので、リセット遮断電圧によって浮遊拡散領域１２０及び読み取り拡散領域１１０は、電源電圧ＶＤＤから断絶され、単にソースフォロートランジスタの一ゲート端子に接続される。その結果、貯蔵拡散領域１４０から読み取り拡散領域１１０へ伝送された信号電荷は、ソースフォロートランジスタを通じてデータ出力ノードの電圧を変更させる。

この段階で、キャパシタ上部電極３００に印加される貯蔵電圧は、読み取りゲート２４０に印加される読み取り電圧より高いことが好ましい。

図９は、本発明の変形された実施形態によるＣＭＯＳイメージセンサの動作を説明するための電位−ダイアグラムである。

図９を参照すると、入射される光の強度が十分ではない場合、非選択読み取り動作でフォトダイオード領域（ＰＤ）に生成される電荷が浮遊拡散領域１２０へオーバーフローされる問題は発生しない。この場合、オーバーフローされる電荷を排出するため、第２の伝送チャネルを形成させる必要がない。すなわち、第２の伝送ゲート２２０には、示したように、第２の伝送電圧の最小サイズより低電圧が印加できる。

図１０Ａ〜図１０Ｇは、本発明の好適な実施形態によるＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。

図１０Ａを参照すると、所定のイオン注入工程を実施して、半導体基板１００の所定領域に拡散ウェルを形成する。次いで、半導体基板１００の所定領域に活性領域を画定する素子分離膜パターン（図示せず）を形成する。素子分離膜パターンは、トレンチ素子分離膜形成技術を使用して形成することが好ましい。

次いで、活性領域上にバッファ絶縁膜１０１を形成した後、所定のイオン注入工程を実施して、活性領域に貯蔵拡散領域１４０を形成する。貯蔵拡散領域１４０は、半導体基板１００と異なる導電型の不純物を含むように形成されることが好ましい。例えば、半導体基板１００がＰ型である場合、貯蔵拡散領域１４０は、Ｎ型であることが好ましい。

図１０Ｂを参照すると、バッファ絶縁膜１０１を除去した後、活性領域上にゲート絶縁膜１０２を形成する。ゲート絶縁膜１０２上にゲート導電膜を形成した後、これをパターニングして第１の伝送ゲート２１０と、第２の伝送ゲート２２０と、リセットゲート２３０及び読み取りゲート２４０と、を形成する。

読み取りゲート２４０及び第１の伝送ゲート２１０は、貯蔵拡散領域１４０の両側に配置されるように形成される。これによれば、貯蔵拡散領域１４０は、読み取りゲート２４０と第１の伝送ゲート２１０との間の活性領域内に配置される。図３に説明したように、第２の伝送ゲート２２０は、第１の伝送ゲート２１０に離隔されて配置され、リセットゲート２３０は、第２の伝送ゲート２２０に離隔されて配置される。ゲート２１０，２２０，２３０，２４０は、多結晶シリコン、タングステンシリサイド、タングステン、コバルトなどの導電性物質のうちから選択された少なくとも一つより成る。次いで、ゲートの側壁にゲートスペーサ２０１を形成する。

図１０Ｃ及び図１０Ｄを参照すると、ゲートスペーサ２０１を含む結果物上に、キャパシタ上部電極膜２９０を形成する。キャパシタ上部電極膜２９０は、多結晶シリコンを含む導電性物質で形成できる。次いで、キャパシタ上部電極膜２９０の所定領域を覆う第１のフォトマスク２９５を形成する。第１のフォトマスク２９５は、貯蔵拡散領域１４０の上部に配置されることが好ましい。

次いで、第１のフォトマスク２９５を使用して、キャパシタ上部電極膜２９０をパターニングする。これにより、貯蔵拡散領域１４０の上部にはキャパシタ上部電極３００が形成される。キャパシタ上部電極３００と貯蔵拡散領域１４０との間には、ゲート絶縁膜１０２が配置されて、ＭＯＳキャパシタの誘電膜として使用される。

図１０Ｅを参照すると、第１のフォトマスク２９５を除去した後、キャパシタ上部電極３００が形成された結果物上に、第１及び第２の伝送ゲート２１０，２２０の間に開口部を有する第２のフォトマスク３０１を形成する。第２のフォトマスク３０１を使用して、第１及び第２の伝送ゲート２１０，２２０の間の半導体基板１００内にフォトダイオード領域（ＰＤ）を形成する。

フォトダイオード領域（ＰＤ）を形成する段階は、半導体基板１００のような導電型の不純物を注入する第１のイオン注入段階と半導体基板１００と異なる導電型の不純物を注入する第２のイオン注入段階とを含む。第１のイオン注入段階は、アースニック（Ａｓ）を不純物として使用して傾斜したイオン注入技術を実施し、第２のイオン注入段階は、ＢＦ_２を不純物として使用することが好ましい。好ましくは、フォトダイオード領域（ＰＤ）をＰＮ接合構造に形成するためにアースニックは、ＢＦ_２より深い深さまで拡散されることが好ましい。

図１０Ｆを参照すると、第２のフォトマスク３０１を除去した後、フォトダイオード領域（ＰＤ）及び貯蔵拡散領域１４０の上部面を覆う第３のフォトマスク３０２を形成する。これにより、第３のフォトマスク３０２は、第２の伝送ゲート２２０から読み取りゲート２４０の上部までかけて形成される。

第３のフォトマスク３０２をイオン注入マスクとして使用して、読み取り拡散領域１１０と、浮遊拡散領域１２０及びリセット拡散領域１３０と、を形成する。読み取り拡散領域１１０は、読み取りゲート２４０の一側の活性領域内に形成され、浮遊拡散領域１２０は、第２の伝送ゲート２２０とリセットゲート２３０との間の活性領域内に形成され、リセット拡散領域１３０はリセットゲート２３０の一側の活性領域内に形成される。

図１０Ｇを参照すると、第３のフォトマスク３０２を除去した後、読み取り、浮遊及びリセット拡散領域１１０，１２０，１３０が形成された結果物上に層間絶縁膜３９９を形成する。層間絶縁膜３９９をパターニングして、ゲート２１０，２２０，２３０，２４０及び拡散領域１１０，１２０，１３０を露出させるコンタクトホールを形成する。次いで、コンタクトホールを充填するコンタクトプラグ４０１及びコンタクトプラグ４０１に接続する配線４０２を形成する。

本発明の実施形態によれば、読み取り拡散領域１１０に接続する配線は、浮遊拡散領域１２０に接続する配線と電気的に接続される。こうした配線の接続は、多様な方法（例えば、多層配線構造）を通じて実現できる。

以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。

一般的なＣＭＯＳイメージセンサの構造を示す図面である。 選択されないピクセルセルのオーバーフロー現象を説明するため、図１Ａで説明されたＣＭＯＳイメージセンサの読み取り段階での電位を示すダイアグラムである。 従来技術によるイメージセンサを用いて撮影したイメージである。 本発明に従うＣＭＯＳイメージセンサのピクセルを概略的に示す断面図である。 本発明に従うＣＭＯＳイメージセンサのリセット動作を説明するための電位ダイアグラムである。 本発明に従うＣＭＯＳイメージセンサの露出動作を説明するための電位ダイアグラムである。 本発明に従うＣＭＯＳイメージセンサの露出動作を説明するための電位ダイアグラムである。 それぞれ本発明に従うＣＭＯＳイメージセンサの非選択読み取り段階及び読み取り段階を説明するための電位ダイアグラムである。 それぞれ本発明に従うＣＭＯＳイメージセンサの非選択読み取り段階及び読み取り段階を説明するための電位ダイアグラムである。 本発明の変形された実施形態によるＣＯＭＳイメージセンサの動作を説明するための電位−ダイアグラムである。 本発明の好適な実施形態によるＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。 本発明の好適な実施形態によるＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。 本発明の好適な実施形態によるＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。 本発明の好適な実施形態によるＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。 本発明の好適な実施形態によるＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。 本発明の好適な実施形態によるＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。 本発明の好適な実施形態によるＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。

符号の説明

１００：半導体基板
１１０：読み取り拡散領域
１２０：浮遊拡散領域
１３０：リセット拡散領域
１４０：貯蔵拡散領域
２１０：第１の伝送ゲート
２２０：第２の伝送ゲート
２３０：リセットゲート
２４０：読み取りゲート
３００：キャパシタ上部電極

Claims (17)

1. 半導体基板に形成されるフォトダイオード領域と、
   前記フォトダイオード領域の一側半導体基板に形成される貯蔵拡散領域と、
   前記貯蔵拡散領域上に配置されるキャパシタ上部電極と、
   前記フォトダイオード領域の他側半導体基板に形成されるリセット拡散領域と、
   前記フォトダイオード領域について前記貯蔵拡散領域の反対側半導体基板に形成される読み取り拡散領域と、
   前記リセット拡散領域と前記フォトダイオード領域との間の半導体基板に形成される浮遊拡散領域と、
   前記フォトダイオード領域で生成した信号電荷を、コンタクトプラグに面しておらずＭＯＳキャパシタを構成する前記貯蔵拡散領域に伝送、貯蔵するとともに、前記貯蔵拡散領域への信号電荷の伝送が完了した後に前記フォトダイオード領域で生成したオーバーフロー電荷を前記貯蔵拡散領域へ伝送されることを遮断しつつ前記浮遊拡散領域及び前記リセット拡散領域を通じて排出する手段と
   を備えることを特徴とするＣＭＯＳイメージセンサ。
2. 前記浮遊拡散領域と前記読み取り拡散領域とを電気的に接続させる接続ラインをさらに備えることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
3. 前記貯蔵拡散領域と前記フォトダイオード領域との間の半導体基板上に配置される第１の伝送ゲートと、
   前記浮遊拡散領域と前記フォトダイオード領域との間の半導体基板上に配置される第２の伝送ゲートと、
   前記読み取り拡散領域と前記貯蔵拡散領域との間の半導体基板上に配置される読み取りゲートと、
   前記リセット拡散領域と前記浮遊拡散領域との間の半導体基板上に配置されるリセットゲートと、をさらに備えることを特徴とする請求項２に記載のＣＭＯＳイメージセンサ。
4. 前記フォトダイオード領域と前記浮遊拡散領域との間の半導体基板に形成される第２の伝送チャネルと、
   前記リセット拡散領域と前記浮遊拡散領域との間の半導体基板に形成されるリセットチャネルと、をさらに含み、
   前記フォトダイオード領域、前記浮遊拡散領域及び前記読み取り拡散領域に蓄積された電荷を前記ＣＭＯＳイメージセンサから除去するように、前記第２の伝送チャネルは、前記第２の伝送ゲートに印加される第２の電圧に対応してターンオンされ、前記リセットチャネルは、前記リセットゲートに印加されるリセット電圧に対応してターンオンされることを特徴とする請求項３に記載のＣＭＯＳイメージセンサ。
5. 前記リセット電圧は、前記第２の電圧より高いことを特徴とする請求項４に記載のＣＭＯＳイメージセンサ。
6. 前記フォトダイオード領域と前記貯蔵拡散領域との間の半導体基板に形成される第１の伝送チャネルをさらに備え、
   前記第１の伝送チャネルは、電荷を前記フォトダイオード領域から前記貯蔵拡散領域へ伝送できるように、前記第１の伝送ゲートに印加される第１の電圧に対応してターンオンされ、
   前記貯蔵拡散領域には、前記キャパシタ上部電極に印加される貯蔵電圧に対応して電位井戸が形成されることを特徴とする請求項３に記載のＣＭＯＳイメージセンサ。
7. 前記貯蔵電圧は、前記第１の電圧より高いことを特徴とする請求項６に記載のＣＭＯＳイメージセンサ。
8. 前記リセット拡散領域と前記浮遊拡散領域との間の半導体基板に形成されるリセットチャネルと、
   前記フォトダイオード領域と前記貯蔵拡散領域との間の半導体基板に形成される第１の伝送チャネルと、
   前記フォトダイオード領域と前記浮遊拡散領域との間の半導体基板に形成される第２の伝送チャネルと、
   前記貯蔵拡散領域と前記読み取り拡散領域との間の半導体基板に形成される読み取りチャネルと、をさらに含み、
   前記第１の伝送チャネルは、前記第１の伝送ゲートに印加される第１の電圧に対応してターンオフされ、前記第２の伝送チャネルは、前記第２の伝送ゲートに印加される第２の電圧に対応してターンオンされ、前記リセットチャネルは、前記リセットゲートに印加されるリセット電圧に対応してターンオンされ、前記読み取りチャネルは、前記読み取りゲートに印加される読み取り電圧に対応してターンオフされ、前記貯蔵拡散領域には、前記キャパシタ上部電極に印加される貯蔵電圧に対応して電位井戸が形成されることによって、前記フォトダイオード領域から生成されるオーバーフロー電荷が前記貯蔵拡散領域へ伝送されることを遮断しながら、前記第２の伝送チャネル、前記浮遊拡散領域、前記リセットチャネル及び前記リセット拡散領域より成る電気的経路を通じて排出することを特徴とする請求項３に記載のＣＭＯＳイメージセンサ。
9. 前記貯蔵電圧は、前記第１の電圧及び前記読み取り電圧より高いことを特徴とする請求項８に記載のＣＭＯＳイメージセンサ。
10. 前記貯蔵拡散領域と前記読み取り拡散領域との間の半導体基板に形成される読み取りチャネルをさらに含み、
    前記読み取りチャネルは、前記読み取りゲートに印加される読み取り電圧に対応してターンオンされ、前記貯蔵拡散領域には、前記キャパシタ上部電極に印加される貯蔵電圧に対応して電位井戸が形成されることによって、前記貯蔵拡散領域に貯蔵された電荷を前記読み取り拡散領域へ伝送することを特徴とする請求項３に記載のＣＭＯＳイメージセンサ。
11. 前記フォトダイオード領域と前記貯蔵拡散領域との間の半導体基板に形成される第１の伝送チャネルをさらに含み、
    前記第１の伝送チャネルは、前記第１の伝送ゲートに印加される第１の電圧に対応してターンオフされることによって、前記フォトダイオード領域から生成された電荷が前記貯蔵拡散領域へ伝送されることを遮断することを特徴とする請求項１０に記載のＣＭＯＳイメージセンサ。
12. 前記貯蔵電圧は、前記読み取り電圧より低く、前記第１の電圧より高いことを特徴とする請求項１１に記載のＣＭＯＳイメージセンサ。
13. 前記リセット拡散領域と前記浮遊拡散領域との間の半導体基板に形成されるリセットチャネルをさらに含み、
    前記リセットチャネルは、前記リセットゲートに印加されるリセット電圧に対応してターンオフされることによって、前記浮遊拡散領域と前記読み取り拡散流域とを前記リセット拡散領域から電気的に分離させることを特徴とする請求項１０に記載のＣＭＯＳイメージセンサ。
14. 前記フォトダイオード領域と前記貯蔵拡散領域との間の半導体基板に形成される第１の伝送チャネルと、
    前記フォトダイオード領域と前記浮遊拡散領域との間の半導体基板に形成される第２の伝送チャネルと、をさらに含み、
    前記第１の伝送チャネルは、前記第１の伝送ゲートに印加される第１の電圧に対応してターンオフされることによって、前記フォトダイオード領域から生成された電荷が前記貯蔵拡散領域へ伝送されることを遮断し、
    前記第２の伝送チャネルは、前記第２の伝送ゲートに印加される第２の電圧に対応してターンオフされることによって、前記フォトダイオード領域から生成された電荷が前記浮遊拡散領域へ伝送されることを遮断することを特徴とする請求項１０に記載のＣＭＯＳイメージセンサ。
15. 半導体基板内に形成されるフォトダイオード領域と、
    前記フォトダイオード領域の第１の側の半導体基板内に形成される貯蔵拡散領域と、
    前記フォトダイオード領域の第２の側の半導体基板内に形成される浮遊拡散領域と、
    前記フォトダイオード領域について前記貯蔵拡散領域の反対側半導体基板に形成される読み取り拡散領域と、
    前記フォトダイオード領域について前記浮遊拡散領域の反対側半導体基板に形成されるリセット拡散領域と、
    前記貯蔵拡散領域上に配置されるキャパシタ上部電極と、
    前記貯蔵拡散領域と前記フォトダイオード領域との間の半導体基板上に配置される第１の伝送ゲートと、
    前記浮遊拡散領域と前記フォトダイオード領域との間の半導体基板上に配置される第２の伝送ゲートと、
    前記読み取り拡散領域と前記貯蔵拡散領域との間の半導体基板上に配置される読み取りゲートと、
    前記リセット拡散領域と前記浮遊拡散領域との間の半導体基板上に配置されるリセットゲートと、
    前記フォトダイオード領域で生成した信号電荷を、コンタクトプラグに面しておらずＭＯＳキャパシタを構成する前記貯蔵拡散領域に伝送、貯蔵するとともに、前記貯蔵拡散領域への信号電荷の伝送が完了した後に前記フォトダイオード領域で生成したオーバーフロー電荷を前記貯蔵拡散領域へ伝送されることを遮断しつつ前記浮遊拡散領域及び前記リセット拡散領域を通じて排出する手段と
    を備えることを特徴とするＣＭＯＳイメージセンサ。
16. 前記浮遊拡散領域及び前記読み取り拡散領域を接続する接続線をさらに備えることを特徴とする請求項１５に記載のＣＭＯＳイメージセンサ。
17. 前記接続線に接続するセンシング回路をさらに備えることを特徴とする請求項１６に記載のＣＭＯＳイメージセンサ。