TW201340332A - 場效型電晶體 - Google Patents

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Shigekazu Tomai
Koki Yano
Mamoru Furuta
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Idemitsu Kosan Co
Univ Kochi Technology
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Abstract

本發明之場效型電晶體包括電子載子密度n為1.0×1018cm-3<n<1.0×1020cm-3、且膜厚t為32nm≦t≦300nm之氧化物薄膜，且於上述氧化物薄膜之表面包括於125℃以上成膜之矽化合物膜作為保護膜。

Description

場效型電晶體
本發明係關於一種場效型電晶體及其製造方法。
薄膜電晶體(TFT，Thin Film Transistor)等場效型電晶體係被廣泛用作半導體記憶體積體電路之單位電子元件、高頻信號放大元件、液晶驅動用元件等，且目前最多地得到實用之電子器件。其中，伴隨近年來顯示裝置之顯著發展，而於液晶顯示裝置(LCD，Liquid Crystal Display)、電致發光顯示裝置(EL，electroluminescence)、場發射顯示器(FED，Field Emission Display)等各種顯示裝置中，多使用TFT作為對顯示元件施加驅動電壓而驅動顯示裝置之開關元件。
作為場效型電晶體之主要構件的半導體層(通道層)之材料，最廣泛地使用有矽半導體化合物。一般而言，於需要高速動作之高頻放大元件或積體電路用元件等中使用單晶矽。
另一方面，於液晶驅動用元件等中，根據大面積化之要求而使用非晶性矽半導體(非晶矽)。非晶矽之薄膜雖可於相對低溫下形成，但由於與結晶性者相比，開關速度較慢，故而於用作驅動顯示裝置之開關元件時，有無法追隨高速之動態圖像顯示之情形。
具體而言，於解像度為VGA(Video Graphics Array，視頻圖形陣列)之液晶電視中，可使用遷移率為0.5~1 cm2/Vs之非晶矽，但若解像度為SXGA(Super Extended Graphics Array，高級擴展圖形陣列)、UXGA(Ultra Extended Graphics Array，極速擴展圖形陣列)、 QXGA(Quantum Extended Graphics Array，量子擴展圖形陣列)或其以上，則要求2 cm2/Vs以上之遷移率。又，若為使圖像質量提昇而提高驅動頻率，則需要更高之遷移率。
結晶性之矽系薄膜雖遷移率較高，但於謀求結晶化時需要例如800℃以上之高溫及使用高價設備之雷射退火，而有於製造時需要巨大之能量及步驟數之問題、及大面積化困難之問題。又，結晶性之矽系薄膜由於TFT之元件構成通常限定於頂閘極(top gate)構成，故而難以實現遮罩片數之削減等成本降低。
為解決上述問題，而需要代替矽系半導體之新半導體材料，從而研究出製作包含氧化銦、氧化鋅之n型半導體材料、或包含氧化銦、氧化鋅及氧化鎵且電子載子濃度未達1018/cm3之非晶質之氧化物半導體膜，而驅動場效型電晶體之方法(專利文獻1~4)。
然而，上述場效型電晶體雖遷移率等特性較非晶矽優異，但不及結晶矽，為應用於進行SOG(System on Glass，板上系統)等周邊電路或有機EL顯示器之電流驅動的開關元件，而需要進一步改善遷移率、△Vth偏移等特性。再者，Vth係指閾值電壓，△Vth偏移係指施加偏壓應力(bias stress)時之Vth之變化。
因此，實施有改變氧化銦、氧化鋅、氧化鎵之組成比之研究，但未獲得充分之結果(專利文獻3、4及非專利文獻1)。例如若使氧化銦之含量增加，則雖遷移率提昇，但閾值電壓較大且為負，而成為常導通(normally on)(專利文獻3)。另一方面，若削減氧化鎵之含量，則雖遷移率提昇，但可靠性降低(專利文獻3及4)。
另一方面，研究有將包含相對介電常數較大之介電材料之閘極絕緣膜及電子載子濃度為1018/cm3以上之ITO(Indium Tin Oxide，氧化銦錫)用於活性層之場效型電晶體(專利文獻5)。然而，於特性方面有遲滯(hysteresis)較為嚴重等問題，又，由於將難以實現大面積化且難 以於工業上加以採用之介電材料設為閘極電極，故而缺乏實用性。
又，實施有調整膜厚以製作性能較佳之場效型電晶體之研究，但有閾值電壓較大且為負而成為常導通、或可靠性較低等問題(非專利文獻2)。又，通道長(L)或通道寬(W)過大而不實用(非專利文獻2)。
進而，有如下報告：藉由調整氧化物半導體層之電子密度及膜厚，且使用包含相對介電常數為2~9之介電材料之閘極絕緣膜，而兼得高遷移率與高可靠性(專利文獻6)。今後，要求遍及更大面積而均一地且再現性佳地進行控制。
根據以上內容，於先前之方法中，由於存在閾值電壓較大且為負而成為常導通，可靠性降低(閾值電壓偏移變大)，若使膜厚減小則遷移率之不均變大而導致半導體特性不穩定，從而再現性變差等問題，故而認為難以獲得高遷移率且實用之場效型電晶體。
先前技術文獻 專利文獻
專利文獻1：日本專利特開2006-114928號公報
專利文獻2：國際公開第2005/088726號說明書
專利文獻3：日本專利特開2007-281409號公報
專利文獻4：國際公開第2007/120010號說明書
專利文獻5：日本專利特開2006-121029號公報
專利文獻6：日本專利特開2011-103402號公報
非專利文獻
非專利文獻1：Tatsuya Iwasaki et al., Appl. Phys. Lett. 90, 242114 (2007)
非專利文獻2：Hai Q. Chiang et al., Journal of Non-Crystalline Solids, Volume 354, Issues 19-25, 1 May 2008, Pages 2826-2830
本發明之目的在於提供一種場效遷移率及可靠性較高、遷移率之不均較小而半導體特性穩定之場效型電晶體。
本發明者等人為達成上述目的而進行努力研究，發現可提供具有較高之遷移率及可靠性、且具備穩定之半導體特性之場效型電晶體。
根據本發明，提供以下場效型電晶體等。
1.一種場效型電晶體，其包括電子載子密度n為1.0×1018 cm-3<n<1.0×1020 cm-3、且膜厚t為32 nm≦t≦300 nm之氧化物薄膜，且於上述氧化物薄膜之表面包括於125℃以上成膜之矽化合物膜作為保護膜。
2.如1之場效型電晶體，其中上述氧化物薄膜為非晶氧化物。
3.如1或2之場效型電晶體，其中上述氧化物薄膜至少包含In(銦)。
4.如1至3中任一項之場效型電晶體，其中上述氧化物薄膜包含In(銦)、Zn(鋅)、Sn(錫)及O(氧)。
5.如1至4中任一項之場效型電晶體，其中上述氧化物薄膜包含In(銦)、Zn(鋅)、Sn(錫)及O(氧)，且以下述原子比包含In、Zn及Sn：0.2≦In/(In+Sn+Zn)≦0.8 0<Sn/(In+Sn+Zn)≦0.5 0.2<Zn/(In+Sn+Zn)≦0.8
6.如1至5中任一項之場效型電晶體，其中上述矽化合物膜係於270℃以下成膜。
7.如1至5中任一項之場效型電晶體，其中上述矽化合物膜係於205℃以下成膜。
8.如1至5中任一項之場效型電晶體，其中上述矽化合物膜係於170℃以下成膜。
9.如1至8中任一項之場效型電晶體，其中上述矽化合物膜為氧化矽膜。
10.如9之場效型電晶體，其中上述氧化矽膜為藉由電漿CVD(Chemical Vapor Deposition，化學氣相沈積)或ICP-CVD(Inductively Coupled Plasma-Chemical Vapor Deposition，電感耦合電漿-化學氣相沈積)而獲得之膜。
11.如1至8中任一項之場效型電晶體，其中上述矽化合物膜為氮化矽膜。
12.如11之場效型電晶體，其中上述氮化矽膜為藉由ICP-CVD而獲得之膜。
13.一種場效型電晶體之製造方法，其係製造如1至12中任一項之場效型電晶體之方法，且使上述矽化合物膜於125℃~205℃下成膜。
14.如13之場效型電晶體之製造方法，其係使上述矽化合物膜於125℃~170℃下成膜。
15.一種顯示裝置，其包括如1至12中任一項之場效型電晶體。
根據本發明，可提供場效遷移率及可靠性較高、遷移率之不均較小而半導體特性穩定之場效型電晶體。
1‧‧‧場效型電晶體
2‧‧‧場效型電晶體
10‧‧‧玻璃基板
20‧‧‧閘極電極
30‧‧‧閘極絕緣膜
40‧‧‧通道層(半導體層)
50‧‧‧層間絕緣膜
60‧‧‧源極電極
62‧‧‧汲極電極
70‧‧‧鈍化膜
72‧‧‧接觸孔
圖1係具有實施例1~10中製作之底閘極構造之場效型電晶體之剖面模式圖。
圖2係具有實施例11中製作之底閘極構造之背通道蝕刻(back channel etched)型場效型電晶體之剖面模式圖。
圖3係表示實施例1中製作之場效型電晶體之傳輸特性之曲線。
本發明之場效型電晶體包括氧化物薄膜(通道層)、及其表面上作為保護膜之矽化合物膜。氧化物薄膜之電子載子密度n為1.0×1018 cm-3 <n<1.0×1020 cm-3，氧化物薄膜之膜厚t為32 nm≦t≦300 nm。
根據上述構成，可實現遷移率較高、且可靠性較高(△Vth較小)之氧化物電晶體之量產。
氧化物薄膜之電子載子密度n較佳為1.3×1018 cm-3<n<9×1019 cm-3，進而較佳為1.5×1018 cm-3<n<7×1019 cm-3，尤佳為2×1018 cm-3<n<5×1019 cm-3。藉由將氧化物薄膜之電子載子密度n設定為該範圍，可於步驟上易於控制之上述膜厚之範圍內，獲得量產性、再現性優異之TFT。
電子載子密度n(cm-3)可利用霍耳效應(Hall effect)進行測定。
所謂霍耳效應係指若對有電流流動者與電流垂直地施加磁場，則於與電流及磁場兩者正交之方向出現電動勢之現象，且主要應用於半導體。可藉由霍耳效應檢查電阻率、載子密度、遷移率等電氣特性。
即，可利用如下現象測定電氣特性：若對有電流(x方向)流動之半導體以與該電流垂直之方式施加磁場(z方向)，則載子受到勞侖茲力(Lorentz force)，而於y方向產生電動勢。
具體而言，由於負責導電之載子因所施加之磁場而於I×B方向上受到勞侖茲力，故而於I×B方向上載子濃度成為非平衡之狀態，因此產生電場。所產生之電場作用於載子之力正好與勞侖茲力抵消，而成為固定狀態。將該Iy=0之固定狀態下之電場稱為霍爾電場。
更具體而言，於試樣中，使電流Ix沿+x方向流動，沿+z方向施加磁場，測定y方向之電壓。霍爾係數RH係藉由霍爾電場Ey、電流密度Jx、磁場B而以下述式(1)定義。
式(1)中，Vy為霍爾電壓，t為試樣之厚度，Rxy為實際上測定之霍爾電阻。根據式(1)，可知霍爾電阻與磁場成比例。
霍爾係數RH與電子載子密度n具有下述式(2)之關係。
根據式(2)，可藉由測定霍爾電壓，而根據其符號決定載子之種類(若為正則為電洞，若為負則為電子)，且根據其絕對值可知載子密度。
電子載子密度n(cm-3)可藉由霍爾測定裝置、例如東陽技術公司製造：ResiTest8310(霍爾測定裝置)等而測定。具體而言，可利用實施例所記載之方法進行測定。如實施例中所測定般，本發明之氧化物薄膜之電子載子密度係設為薄膜單體時之退火後之值。
藉由氧化物薄膜之膜厚t為32≦t≦300 nm之範圍內，可再現性佳地獲得大面積且均一之氧化物薄膜。膜厚t較佳為35≦t≦200 nm之範圍內，更佳為35≦t≦150 nm之範圍內，尤佳為40≦t≦100 nm之範圍內。
若膜厚小於32 nm，則膜厚之不均對TFT特性造成之影響變大，而有難以再現性佳地量產出大面積且均一之氧化物薄膜之虞，且於後續步驟中進行CVD製程之情形時，變得容易受到其影響。若膜厚超過300 nm，則存在於通道部分之載子之總數之變化較大，因此，有容易產生自斷開狀態轉變為導通狀態之接通電壓之不均之虞。又，由於成膜及退火之處理時間大幅度地增加，故而就量產性之方面而言不佳。
膜厚可利用觸針式表面形狀測定器(例如Dektak 150(ULVAC股份有限公司製))進行測定。
於氧化物薄膜(通道層)之表面之一部分或全部，設置有矽化合物 膜作為通道層保護膜。
再者，於本發明中，所謂通道層保護膜(保護膜)係指直接接觸於氧化物薄膜之表面之膜，且為下述蝕刻終止層、層間絕緣膜及鈍化膜中之任一者。
構成通道層之氧化物薄膜較佳為非晶(非晶質)氧化物。若為非晶氧化物，則大面積下之均一性優異，適合進行板上系統(SOG)等周邊電路或有機EL顯示器之電流驅動之開關元件，故而較佳。
所謂非晶氧化物係指於X射線繞射下無法確認到明確之波峰者。
構成本發明之場效型電晶體之通道層的氧化物薄膜較佳為至少包含In(銦)。若包含In(銦)，則可期待較高之遷移率。
又，若除In(銦)以外亦包含Zn(鋅)，則可獲得穩定之非晶質膜，而可期待成為大面積且均一之場效型電晶體。
構成本發明之場效型電晶體之通道層之氧化物薄膜較佳為包含In(銦)、Zn(鋅)、Sn(錫)及O(氧)，且以原子比計於下述式之範圍包含In、Zn及Sn：0.2≦In/(In+Sn+Zn)≦0.8 0<Sn/(In+Sn+Zn)≦0.5 0.2<Zn/(In+Sn+Zn)≦0.8。
In/(In+Sn+Zn)若為0.2以上，則可期待較高之遷移率，又，若為0.80以下，則可期待絕對值較小之閾值(Vth)。
Sn/(In+Sn+Zn)若超過0，則可具有對源極汲極電極之蝕刻及保護膜之成膜條件之耐受性，若為0.5以下，則可利用草酸進行蝕刻。
Zn/(In+Sn+Zn)若超過0.2，則可使ITZO膜(包含In、Zn、Sn及O之氧化物薄膜)保持為穩定之非晶質結構，若為0.8以下，則可具有對源極汲極電極之蝕刻及保護膜之成膜條件之耐受性。
In之比率(原子比)較佳為 0.30≦In/(In+Sn+Zn)≦0.65，進而較佳為0.35≦In/(In+Sn+Zn)≦0.50。
Sn之比率(原子比)較佳為0.05≦Zn/(In+Sn+Zn)≦0.19，進而較佳為0.10≦Zn/(In+Sn+Zn)≦0.18。
可將Sn之比率(原子比)之下限設為0.01或0.02。
Zn之比率(原子比)較佳為0.30≦Zn/(In+Sn+Zn)≦0.65，進而較佳為0.35≦Zn/(In+Sn+Zn)≦0.50。
構成濺鍍靶之氧化物燒結體中所含有之各元素之原子比可利用電感耦合電漿發光分析裝置(ICP-AES，Inductively Coupled Plasma-Atomic Emission Spectrometry)對含有元素進行定量分析而求出。
具體而言，於使用ICP-AES之分析中，若利用噴霧器使溶液試樣成為霧狀，並導入至氬電漿(約6000~8000℃)中，則試樣中之元素吸收熱能而得到激發，從而軌道電子自基態移至較高能階之軌道。該軌道電子於10-7~10-8秒左右後移至更低能階之軌道。此時，將能量之差作為光進行放射而發光。由於該光表現元素固有之波長(光譜線)，故而可藉由光譜線之有無而確認元素之存在(定性分析)。
又，由於各光譜線之大小(發光強度)與試樣中之原子數成正比，故而可藉由與已知濃度之標準液進行比較，而求出試樣中之元素之濃度(定量分析)。
利用定性分析特定出所含有之元素後，利用定量分析求出含量，根據該結果，求出各元素之原子比。
構成通道層之氧化物薄膜中所含有之金屬元素較佳為實質上為In、Sn及Zn。藉由所含有之金屬元素實質上為上述3種，可期待防止因可動離子所致之可靠性降低。又，用以獲得再現性之管理變得容易。此處，所謂「實質上」係指構成通道層之金屬元素之95%以上、較佳為98%以上、更佳為99%以上、尤佳為99.99%係由In、Sn及Zn佔據。
作為除In、Sn及Zn以外亦可含於氧化物薄膜中之金屬元素，可列舉Ga、Ge、Si、Ti、Hf、Zr、Cu、Al、Mg等。
於包含Ga之情形時，可將其量設為例如0<Ga/(In+Sn+Zn+Ga)<0.5，較佳為0.01<Ga/(In+Sn+Zn+Ga)<0.4。
於包含Al之情形時，可將其量設為例如0<Al/(In+Sn+Zn+Al)<0.3，較佳為0.005<Al/(In+Sn+Zn+Al)<0.1。
通常，場效型電晶體設置有閘極電極、源極電極及汲極電極之3端子、絕緣體層以及通道層，且藉由對閘極電極施加電壓而控制源極-汲極間電流。
其次，對本發明之場效型電晶體之其他構件(層)進行說明。
基板之材料並無特別限制，可使用本技術領域中公知者。例如可使用鹼性矽酸鹽系玻璃、無鹼玻璃、石英玻璃等玻璃基板，矽基板，丙烯酸、聚碳酸酯、聚萘二甲酸乙二酯(PEN，Polyethylene naphthalate)等樹脂基板，聚對苯二甲酸乙二酯(PET，Polyethylene terephthalate)、聚醯胺等高分子膜基材等。
通道層(半導體層)較佳為如上所述般為非晶質膜。藉由為非晶質膜，可改善與下述層間絕緣膜或鈍化膜之密接性，且即便為大面積，亦可容易地獲得均一之電晶體特性。半導體層是否為非晶質膜可利用X射線結晶構造分析進行確認。於未觀測到明確之波峰之情形時為非晶質。
通道長(L)較佳為1~50 μm，進而較佳為3~40 μm，尤佳為5~25 μm。若超過50 μm，則有電晶體之尺寸變得過大，而集成度下降之虞。若未達1 μm，則有光微影需要較高之精度，而難以實現於大面積顯示器等中之採用之虞。
通道寬(W)較佳為1~500 μm，進而較佳為3~100 μm，尤佳為5~50 μm。若超過500 μm，則有電晶體變得過大，而集成度下降之虞。若未達1 μm，則有光微影需要較高之精度，而難以實現於大面積顯示器等中之採用之虞。
作為用於通道層保護膜之矽化合物，可列舉氧化矽、氮化矽或氮氧化矽等含矽無機化合物，例如可列舉SiO2、SiNx、SiNxOy等。又，該等矽化合物之氧或氮之數亦可不一定與化學計量比一致(例如可為SiO2，亦可為SiOx，可為Si3N4，亦可為SiNx)。保護膜亦可為積層有不同之2層以上之絕緣膜之構造。
於底閘極型場效型電晶體中，層間絕緣膜可設置亦可不設置。因此，於設置層間絕緣膜之情形時，層間絕緣膜為通道層保護膜，於未設置層間絕緣膜之情形時，鈍化膜為通道層保護膜。
矽化合物膜之成膜方法可列舉電漿CVD、熱線CVD、原子層(Atomic layer)CVD、光CVD、TEOS(Tetraethoxysilane，四乙氧基矽烷)-CVD、ICP-CVD、濺鍍等各種方法，若考慮緻密性、使用實際效果等，則較佳為電漿CVD。
於利用電漿CVD法之情形時，使用SiH4、N2O、N2作為一般之導入氣體。此時，若基板溫度過低，則有導入氣體未充分反應，無法作為保護膜充分發揮功能之虞。即，於使TFT動作時，有招致遲滯或斷開電流增加之虞。
又，於基板溫度過高之情形時，有真空加熱之效果佔優勢，招致所製作之TFT之斷開電流增加之虞。
將矽化合物膜直接形成於通道層表面之情形時之成膜溫度、即基板溫度較佳為270℃以下，更佳為205℃以下，進而較佳為190℃以下，進而更佳為170℃以下。又，基板溫度較佳為125℃以上，進而較佳為135℃以上。
具體而言，成膜溫度較佳為125℃以上且270℃以下，更佳為125℃以上且205℃以下，進而較佳為135℃以上且190℃以下。尤其於半導體層為ITZO之情形時，較佳為設為上述溫度，更佳為135℃以上且170℃以下。
上述溫度範圍於電漿CVD之情形時尤佳。
再者，關於基板溫度之測定，於300℃以上時可利用溫度記錄法(thermography)進行，於未達300℃時可利用熱敏紙(Thermo Label)進行。
通常，就使場效型電晶體之動作可靠性提昇之觀點而言，CVD製程中之保護膜之成膜溫度較佳為超過205℃之溫度。於205℃以下成膜之保護膜由於緻密性較差，故而有無法確保均一性、可靠性之虞。另一方面，就防止半導體層之導體化之觀點而言，保護膜之成膜溫度較佳為205℃以下。即，半導體層之均一性、可靠性與導體化之防止通常為折衷之關係。
然而，若使用ITZO作為半導體層，則即便CVD製程中之保護膜之成膜溫度為205℃以下，亦可確保動作可靠性。即，可藉由使用ITZO作為半導體層，而使保護膜之成膜溫度為205℃以下，藉此，氧化物薄膜不易受到保護膜形成製程之影響(導體化)，而可再現性佳地獲得特性穩定之場效型電晶體。
再者，於熱線CVD或ICP-CVD等中，利用可使原料氣體進一步有效地分解之方法，亦可獲得本發明之效果。例如若使用ICP-CVD法，則可使鍵解離能(bond dissociation energy)較高之SiF4於150℃以下之 溫度下分解，且可於無氫條件下使SiO2成膜。進而，若將SiF4及N2作為導入氣體且使用ICP-CVD法，則可使殘留氫極少之SiN膜成膜於氧化物半導體上，而可用作蝕刻終止膜或鈍化膜。該方法作為使動作可靠性進一步提高之方法較為有效。藉由經過上述成膜製程，可使半導體層較佳化，且可再現性佳地量產出具備高遷移率、高可靠性之場效型電晶體。
再者，於對大面積之TFT元件於Vg=±20 V、黑暗中、空氣中、50℃、1萬秒之條件下施加應力之情形時，於欲將其前後之閾值電壓抑制為0.5 V以下之情形時，較佳為如上所述般利用CVD法使保護膜成膜。
構成閘極絕緣膜之材料並無特別限制，可於不失去本發明之效果之範圍內任意選擇一般所使用者。例如可使用SiO2、SiNx、Al2O3、Ta2O5、TiO2、MgO、ZrO2、CeO2、K2O、Li2O、Na2O、Rb2O、Sc2O3、Y2O3、Hf2O3、CaHfO3、PbTi3、BaTa2O6、SrTiO3或AlN等氧化物或氮化物。再者，作為閘極絕緣膜所要求之項目，較為重要的是膜厚不均較小、不存在成為洩漏之原因之針孔。作為一般之閘極絕緣膜，可使用SiO2、SiNx、Al2O3等。又，SiNx亦可包含氫元素，但較佳為少量包含。
形成閘極電極、源極電極及汲極電極之各電極之材料亦無特別限制，可於不失去本發明之效果之範圍內任意選擇一般所使用者。例如可使用氧化銦錫(ITO)、氧化銦鋅、ZnO、SnO2等透明電極，Al、Ag、Cr、Ni、Mo、Au、Ti、Ta、Cu等金屬電極，或包含該等之合金之金屬電極。
本發明之場效型電晶體之各構成構件(層)可利用本技術領域中公知之方法形成。
具體而言，作為成膜方法，可使用噴霧法、浸漬法、CVD法等 化學成膜方法，或濺鍍法、真空蒸鍍法、離子電鍍法、脈衝雷射沈積法等物理成膜方法。就載子密度容易控制、且膜質提昇較為容易之方面而言，較佳為使用物理成膜方法，其中，就生產性較高之方面而言，更佳為使用濺鍍法。
所形成之膜可藉由各種蝕刻法實現圖案化。
通道層(半導體層)可利用包含特定材料之靶，藉由DC(Direct Current，直流)、AC(Alternating Current，交流)、或RF(Radio Frequency，射頻)濺鍍而成膜。
又，較佳為於基板上形成通道層及其保護膜後，於氧環境及/或惰性氣體環境中於70~450℃下進行熱處理。
若低於70℃，則有所獲得之電晶體之熱穩定性或耐熱性降低、遷移率降低、S值變大、或閾值電壓變高之虞。另一方面，若高於450℃，則無法使用不具有耐熱性之基板。又，有花費熱處理用設備費用之虞。
進而，為抑制閾值或峰值，有可於保護膜成膜之前後，藉由照射O2電漿或N2O電漿而進行改善之情形，其視需要加以應用。
於通道層之成膜中使用之靶可藉由混合原料化合物粉末之步驟、使混合物成形而製備成形體之步驟、對成形體進行燒結之步驟、研磨燒結體之步驟、及將燒結體接合於襯板(packing plate)之步驟而製造。
(1)原料粉末混合步驟
原料粉之比表面積較佳為2~16 m2/g。又，原料粉之中值粒徑較佳為0.1~3 μm。各原料粉之純度通常為99.9%(3 N)以上，較佳為99.99%(4 N)以上，進而較佳為99.995%以上，尤佳為99.999%(5 N)以上。若各原料粉之純度未達99.9%(3 N)，則有因雜質而導致半導體特性降低、產生顏色不均或斑點等外觀上之不良、或可靠性降低等擔 憂。
亦可將In-Zn氧化物、In-Ga氧化物、Ga-Zn氧化物等複合氧化物設為原料。尤其於使用In-Zn氧化物、或Ga-Zn氧化物時，可抑制Zn之昇華，故而較佳。
使用例如濕式介質攪拌磨機將上述混合粉體混合粉碎。此時，較佳為粉碎至粉碎後之比表面積較原料混合粉體之比表面積增加1.0~3.0 m2/g之程度、或粉碎後之原料混合粉體之平均中值粒徑成為0.6~1 μm之程度。藉由使用以如上方式調整之原料粉，完全無需預燒步驟便可獲得高密度之氧化物燒結體。又，亦無需還原步驟。
再者，若原料混合粉體之比表面積之增加量未達1.0 m2/g、或粉碎後之原料混合粉之平均中值粒徑超過1 μm，則有燒結密度未充分變大之情形。另一方面，於原料混合粉體之比表面積之增加量超過3.0 m2/g之情形時、或若粉碎後之平均中值粒徑未達0.6 μm，則有於粉碎時來自粉碎器具等之污染(雜質混入量)增加之情形。
各粉體之比表面積可利用BET(Brunauer-Emmett-Teller，布厄特)法進行測定。各粉體之粒度分佈之中值粒徑可利用粒度分佈計進行測定。該等值可藉由利用乾式粉碎法、濕式粉碎法等將粉體粉碎而調整。
(2)混合物之成形步驟
將粉碎步驟後之原料混合粉體利用噴霧乾燥機等乾燥後，使其成形。成形可採用公知之方法，例如加壓成形、冷均壓加壓等。
於成形前進行預燒之情形時，較佳為利用電爐等將原料混合粉體於大氣環境中或氧環境下、且於800~1050℃下保持1~24小時左右，將預燒粉與氧化鋯珠一併投入至磨碎機，且於旋轉數為50~1000 rpm、旋轉時間為1~10小時下進行微粉碎。經微粉碎之原料粉之粒徑以平均粒徑(D50)表示較佳為0.1~0.7 μm，更佳為0.2~0.6 μm，尤佳為 0.3~0.55 μm以下。
即便於經預燒之情形時，成形亦可以與上述相同之方式進行。
(3)燒結步驟
其次，對所獲得之成形體進行燒結而獲得燒結體。燒結通常係於1100~1450℃下燒製1~100小時。較佳為於1160~1380℃下燒結1~80小時，尤佳為於1200~1350℃下燒結2~50小時。若為1100℃以上，則相對密度容易提昇，電阻率容易下降。若為1450℃以下，則容易防止鋅之蒸騰，且燒結體之組成變化、或因蒸騰而於燒結體中產生空隙(void)之危險性較小。又，爐損壞之危險性亦較小。又，若燒結時間為1小時以上，則可防止因燒結不足而導致之不均，若為100小時以下，則可防止翹曲或變形。
燒結較佳為於氧存在下進行，更佳為藉由使氧於爐內流通而於氧環境中進行燒結、或於加壓下進行燒結。藉此，可抑制鋅之蒸騰，而可獲得無空隙(void)之燒結體。以如上方式製造之燒結體由於密度較高，故而使用時之結核或微粒之產生較少，因此，可製作膜特性優異之氧化物半導體膜。
(4)還原步驟
還原步驟係進行還原處理以使上述煅燒步驟中獲得之燒結體之電阻率於燒結體整體均一化的視需要設置之步驟。
作為於本步驟中可應用之還原方法，例如可列舉利用還原性氣體之方法、或者利用真空煅燒或惰性氣體之還原等。於利用還原性氣體進行還原處理之情形時，可使用氫、甲烷、一氧化碳、或該等氣體與氧之混合氣體等。於藉由惰性氣體中之煅燒進行還原處理之情形時，可使用氮、氬、或該等氣體與氧之混合氣體等。
再者，還原處理時之溫度通常為100~800℃，較佳為200~800℃。又，還原處理之時間通常為0.01~10小時，較佳為0.05~5 小時。
(5)研磨、接合步驟
以如上方式獲得之氧化物燒結體藉由實施研磨等加工而成為靶。具體而言，利用例如平面研磨盤對燒結體進行研磨，而使表面粗糙度Ra為5 μm以下。進而，亦可對靶之濺鍍面實施鏡面加工，而使平均表面粗糙度Ra為1000埃以下。該鏡面加工(研磨)可採用機械研磨、化學研磨、機械化學研磨(機械研磨與化學研磨之併用)等公知之研磨技術。例如可藉由利用固定磨粒拋光機(拋光液：水)拋光至#2000以上、或於利用游離磨粒研磨(研磨材料：SiC膏等)進行研磨後將研磨材料換為鑽石膏進行磨削而獲得。上述研磨方法並無特別限制。
藉由將所獲得之燒結體接合至襯板，而獲得靶，可安裝至各種成膜裝置中進行使用。
再者，於靶之清潔處理中可使用鼓風或流水清洗等。於利用鼓風除去異物時，若自噴嘴之對向側利用集塵機進行吸氣，則可更有效地進行除去。
除鼓風或流水清洗以外，亦可進行超音波清洗等。於超音波清洗中，於頻率為25~300 KHz之間多重振動而進行清洗之方法較為有效。例如較佳為於頻率為25~300 KHz之間每25 KHz地使12種頻率多重振動而進行超音波清洗。
實施例 實施例1 [靶之製作及評價]
調配比表面積為15 m2/g之In2O3粉、比表面積為14 m2/g之SnO2粉、及比表面積為4 m2/g之ZnO粉末，加入水作為溶劑，利用球磨機進行混合、粉碎，直至各原料粉末之粒度成為1 μm以下。取出以此方 式製作之漿料，於漿料供給速度為140 mL/min、熱風溫度為140℃、熱風量為8 Nm3/min之條件下，利用噴霧乾燥機快速進行乾燥造粒，利用冷均壓加壓使造粒物於3 ton/cm2之壓力下成形，而獲得成形體。
其次，使該成形體於大氣中以0.5℃/min之速度升溫至600℃，一面以10 L/min之流速導入氧氣，一面於600~800℃之溫度範圍內以1℃/min之速度升溫，於800~1400℃之溫度範圍內以0.5℃/min之速度升溫。其後，於1400℃下保持20小時，而獲得燒結體。
利用高頻電感耦合電漿(ICP)對所獲得之燒結體進行分析。確認出燒結體之組成以除氧以外之原子比表示為In：Sn：Zn=36.5：15.0：48.5。
自該燒結體切出靶用燒結體。利用鑽石切割器切斷靶用燒結體之側邊，利用平面研磨盤對表面進行研磨，而製成表面粗糙度Ra為5 μm以下之靶素材。其次，對表面進行鼓風，進而於頻率為25~300 kHz之間每25 kHz地使12種頻率多重振動，而進行3分鐘超音波清洗。
其後，將靶素材利用銦焊料接合於無氧銅製之襯板，而製成靶。靶之表面粗糙度(Ra)為Ra≦0.5 μm，且具有無方向性之研磨面。
[薄膜之製作及評價]
於玻璃基板(Corning 1737)上，使用上文所製造之靶，形成膜厚為45 nm之相當於通道層(半導體層)之膜，於氮中於300℃下進行1小時退火後，進行評價。
濺鍍條件係設為基板溫度：室溫、極限壓力：1×10-4 Pa、環境氣體：50%之Ar及50%之氧、濺鍍壓力(總壓)：1 Pa、輸入功率：RF100 W。
利用ICP法對所獲得之薄膜進行分析。In之比率(原子比[In/(In+Sn+Zn)])為0.365，Sn之比率(原子比[Sn/(In+Sn+Zn)])為0.15，Zn之比率(原子比[Zn/(In+Sn+Zn)])為0.485。
對所獲得之膜利用X射線繞射測定(XRD，X-ray diffraction)觀測暈樣式(Halo Pattern)，未確認到明確之波峰，因此，判斷其為非晶質。又，藉由霍耳效應測定，而知電子載子密度為3.17x1019 cm-3，遷移率為27.8 cm2/Vs。
再者，X射線繞射測定(XRD)、霍爾測定之測定條件如下所述。將結果示於表1。
[X射線繞射測定(XRD)]
‧裝置：(股)Rigaku製Ultima-III
‧X射線：Cu-Kα射線(波長為1.5406 Å，利用石墨單色器進行單色化)
‧2θ-θ反射法、連續掃描(1.0°/分鐘)
‧取樣間隔：0.02°
‧狹縫DS、SS=2/3°、RS=0.6 mm
[電子載子密度及霍爾遷移率(cm2/Vs)之測定]
‧裝置：東陽技術公司製Resi Test8310(霍爾測定裝置)
‧測定條件：室溫(25℃)、0.5[T]、AC磁場霍爾測定
[膜厚]
‧膜厚計：(股)小坂研究所製ET3000
[TFT之製作及評價]
製作具有圖1所示之底閘極構造之場效型電晶體1。
準備直徑為4英吋之無鹼玻璃基板10，利用濺鍍法使厚度為50 nm之Cr成膜後，利用光微影法將其圖案化成閘極配線狀，而製成閘極電極20。其次，將該基板設置於PE-CVD(Plasma Enhanced Chemical Vapor Deposition，電漿輔助化學氣相沈積)(電漿CVD)裝置中，導入SiH4、N2O、N2，而獲得厚度為150 nm之閘極絕緣膜(SiO2膜)30。
其次，將該附帶閘極絕緣膜30之玻璃基板10安裝於濺鍍裝置 中，於與上述「薄膜之製作」相同之條件下成膜ITZO，而成膜45 nm之通道層(半導體層)。其次，利用光微影法加工成半導體區域之形狀，而製成通道層(半導體層)40。
再次將該基板設置於PE-CVD裝置中，導入SiH4、N2O、N2，於170℃下積層厚度為200 nm之層間絕緣膜(半導體層保護膜：SiO2)50。其次，將該基板設置於乾式蝕刻裝置中，而形成閘極電極及源極-汲極電極用之接觸孔。繼而，將該積層體設置於濺鍍裝置中，成膜ITO後，再次利用光微影法進行圖案化，而製成源極電極60、汲極電極62。
繼而，將該基板設置於PE-CVD裝置中，導入SiH4、N2O、N2，於170℃下成膜厚度為200 nm之鈍化膜(SiO2)70。繼而，再次利用光微影法，形成源極-汲極-閘極電極用之接觸孔72。最後，將該基板於氮中、350℃、1小時之條件下進行退火，而獲得場效型電晶體1。
對所獲得之場效型電晶體1進行下述評價。將結果示於表1。
(1)場效遷移率(μ)、斷開電流、S值、閾值電壓(Vth)
利用半導體參數分析儀(Keithley 4200)，於大氣壓之乾燥氮環境下，且於室溫、遮光環境下，對4英吋玻璃之中央部之TFT進行測定。再者，將閘極-源極電壓(Vgs)設為-5 V，而測定斷開電流。
(2)場效遷移率(μ)之不均
測定與4英吋玻璃上之TFT元件之中央相距2 cm之部位之4點，算出合計5點之標準偏差，而設為不均之指標。
(3)閾值電壓之偏移(應力試驗)
應力條件係於空氣中、於50℃下將+20 V之電壓對閘極電極施加10000秒。比較施加應力前後之Vth，測定閾值電壓之偏移量(△Vth)。
又，以如下方式測定TFT之傳輸特性。將通道寬、通道長分別設為50 μm、20 μm，將汲極電壓設為10 V，觀測使閘極電壓自-15 V變 化至20 V時之汲極電流。其結果，汲極電流自閘極電壓0 V急遽地上升，並且隨著閘極電壓之上升，可提取遠遠超過0.1 mA之大電流。將結果示於圖3。
實施例2~10
將原料In2O3、SnO2、ZnO與Ga2O3之組成比、濺鍍條件、TFT構成、及TFT製作後之熱處理條件等如表1、2般變更，除此以外，以與實施例1相同之方式製作TFT，對TFT特性及閾值電壓之偏移(可靠性)進行評價。將結果示於表1、2。再者，使用比表面積為10 m2/g之Ga2O3粉作為Ga2O3。
實施例11
製作具有圖2所示之底閘極構造之背通道蝕刻型場效型電晶體2。
省略實施例1中之層間絕緣膜50之製作步驟，利用Mo製作源極電極6、汲極電極62，使用光微影及蝕刻液(PAN(磷酸、硝酸、乙酸之混合酸))進行源極電極60、汲極電極62之圖案化，除此以外，以與實施例1相同之方式製作場效型電晶體2，對TFT特性及可靠性進行評價。將結果示於表2。
實施例12
將原料In2O3、SnO2、ZnO及Al2O3之組成比、濺鍍條件、TFT構成、及TFT製作後之熱處理條件等如表3般變更，除此以外，以與實施例1相同之方式製作TFT，對TFT特性及閾值電壓之偏移(可靠性)進行評價。將結果示於表3。再者，使用比表面積為7 m2/g之Al2O3粉作為Al2O3。
實施例13
製作具有圖1所示之底閘極構造之場效型電晶體1。
準備直徑為4英吋之無鹼玻璃基板10，利用濺鍍法成膜厚度為50 nm之Cr後，利用光微影法將其圖案化成閘極配線狀，而製成閘極電極20。其次，將該基板設置於PE-CVD裝置中，導入SiH4、N2O、N2，而獲得厚度為150 nm之閘極絕緣膜(SiO2膜)30。
其次，將該附帶絕緣膜30之玻璃基板10安裝於濺鍍裝置中，於與實施例1之「薄膜之製作」相同之條件下成膜ITZO，而成膜45 nm之通道層(半導體層)。其次，利用光微影法加工成半導體區域之形狀，而製成通道層(半導體層)40。
將該基板設置於ICP-CVD裝置中，導入SiF4、N2，於基板溫度為170℃下積層厚度為200 nm之層間絕緣膜(半導體層保護膜；SiN)50。其次，將該基板安裝於乾式蝕刻裝置中，而形成閘極電極及源極汲極電極用之接觸孔。繼而，將該積層體設置於濺鍍裝置中，成膜ITO後，再次利用光微影法進行圖案化，而製成源極電極60、汲極電極62。
繼而，將該基板設置於PE-CVD裝置中，導入SiF4、N2，於170℃下成膜厚度為200 nm之鈍化層(SiN)70。繼而，再次利用光微影法形成源極-汲極-閘極電極用之接觸孔72。最後，將該基板於氮中、350℃、1小時之條件下進行退火，而獲得場效電晶體1。
對所製作之場效電晶體以與實施例1相同之方式進行評價。將結果示於表3。
實施例14
於進行層間絕緣膜之製膜時，導入SiH4、N2O、N2，於基板溫度為125℃下獲得厚度為200 nm之SiO2膜，且於進行鈍化層之製膜時，導入SiH4、N2O、N2，於基板溫度為125℃下獲得厚度為200 nm之SiO2膜，除此以外，以與實施例13相同之方式製作場效電晶體1，並進行評價。將結果示於表3。
比較例1~8
將原料In2O3、SnO2及ZnO之組成比、濺鍍條件、TFT之構成、 TFT製作後之熱處理條件等如表4般變更，除此以外，以與實施例1相同之方式製作氧化物半導體TFT，對TFT特性及可靠性進行評價。將結果示於表4。
再者，比較例4、7之TFT被導體化，未能獲得場效型電晶體。
[產業上之可利用性]
本發明之薄膜電晶體可用於顯示裝置、尤其是大面積之顯示器用途。
於上文對本發明之若干實施形態及/或實施例詳細地進行了說明，本領域技術人員可容易地於實質上不脫離本發明之新穎之教示及效果之範圍內對該等作為例示之實施形態及/或實施例加以多種變更。因此，該等多種變更包含於本發明之範圍內。
將本說明書中記載之文獻及成為本案之基於巴黎公約之優先權之基礎的日本申請案說明書之內容全部引用於此。

Claims (15)

  1. 一種場效型電晶體，其包括電子載子密度n為1.0×1018 cm-3<n<1.0×1020 cm-3、且膜厚t為32 nm≦t≦300 nm之氧化物薄膜，且於上述氧化物薄膜之表面包括於125℃以上成膜之矽化合物膜作為保護膜。
  2. 如請求項1之場效型電晶體，其中上述氧化物薄膜為非晶氧化物。
  3. 如請求項2之場效型電晶體，其中上述氧化物薄膜至少包含In(銦)。
  4. 如請求項3之場效型電晶體，其中上述氧化物薄膜包含In(銦)、Zn(鋅)、Sn(錫)及O(氧)。
  5. 如請求項4之場效型電晶體，其以下述原子比包含In、Zn及Sn：0.2≦In/(In+Sn+Zn)≦0.8 0<Sn/(In+Sn+Zn)≦0.5 0.2<Zn/(In+Sn+Zn)≦0.8。
  6. 如請求項1至5中任一項之場效型電晶體，其中上述矽化合物膜係於270℃以下成膜。
  7. 如請求項1至5中任一項之場效型電晶體，其中上述矽化合物膜係於205℃以下成膜。
  8. 如請求項1至5中任一項之場效型電晶體，其中上述矽化合物膜係於170℃以下成膜。
  9. 如請求項1至5中任一項之場效型電晶體，其中上述矽化合物膜為氧化矽膜。
  10. 如請求項9之場效型電晶體，其中上述氧化矽膜為藉由電漿CVD或ICP-CVD而獲得之膜。
  11. 如請求項1至5中任一項之場效型電晶體，其中上述矽化合物膜為氮化矽膜。
  12. 如請求項11之場效型電晶體，其中上述氮化矽膜為藉由ICP-CVD而獲得之膜。
  13. 一種場效型電晶體之製造方法，其係製造如請求項1至12中任一項之場效型電晶體之方法，且使上述矽化合物膜於125℃~205℃下成膜。
  14. 如請求項13之場效型電晶體之製造方法，其係使上述矽化合物膜於125℃~170℃下成膜。
  15. 一種顯示裝置，其包括如請求項1至12中任一項之場效型電晶體。
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