KR20200042161A - 디스플레이 패널 및 디스플레이 장치 - Google Patents

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Abstract

본 발명의 실시예들은, 디스플레이 패널 및 장치에 관한 것으로서, 서브픽셀에 배치된 캐패시터의 전극 사이의 절연층에 높은 유전율을 갖는 물질을 배치함으로써, 캐패시터의 면적 대비 정전용량을 증가시켜 고해상도의 디스플레이 장치를 구현할 수 있도록 한다. 또한, 높은 유전율을 갖는 물질을 배치함에 있어서, 절연층의 표면을 연마하여 평탄화시킴으로써, 캐패시터 이외의 영역에 높은 유전율을 갖는 물질이 잔류하는 것을 방지하며 서브픽셀 내 불필요한 로드 증가를 방지하며 캐패시터의 정전용량을 증가시켜줄 수 있도록 한다.

Description

디스플레이 패널 및 디스플레이 장치{DISPLAY PANEL AND DISPLAY DEVICE}
본 발명의 실시예들은, 디스플레이 패널과 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라, 화상을 표시하는 디스플레이 장치에 대한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기발광 디스플레이 장치 등과 같은 다양한 유형의 디스플레이 장치가 활용되고 있다.
이러한 디스플레이 장치 중 유기발광 디스플레이 장치는, 스스로 발광하는 유기발광다이오드를 이용함으로써, 응답 속도, 명암비, 발광 효율, 휘도 및 시야각 등에서 장점을 제공한다.
이러한 유기발광 디스플레이 장치의 패널에 배치된 다수의 서브픽셀 각각은, 유기발광다이오드와, 유기발광다이오드를 구동하기 위한 각종 회로 소자를 포함할 수 있다.
일 예로, 각각의 서브픽셀에는, 유기발광다이오드와, 유기발광다이오드에 흐르는 전류를 제어하기 위한 구동 트랜지스터와, 각종 타이밍과 전압 인가를 제어하기 위한 여러 트랜지스터가 배치될 수 있다. 또한, 구동 트랜지스터의 게이트 전극의 전압을 한 프레임 동안 유지시켜주기 위한 캐패시터가 배치될 수 있다.
여기서, 각각의 서브픽셀에 배치되는 캐패시터는 서브픽셀 내에서 일정한 면적을 차지하게 된다. 따라서, 유기발광 디스플레이 장치가 고해상도로 갈수록 서브픽셀의 면적이 감소하게 되므로, 서브픽셀 내에 캐패시터를 배치하는 데 많은 어려움이 존재한다.
본 발명의 실시예들의 목적은, 패널에 배열된 서브픽셀 각각에 배치되는 캐패시터의 면적 대비 용량을 증가시킨 디스플레이 패널과 장치를 제공하는 데 있다.
본 발명의 실시예들의 목적은, 서브픽셀에 배치된 캐패시터의 용량을 일정 수준으로 유지하며 캐패시터의 면적을 감소시켜 고해상도를 지원할 수 있는 디스플레이 패널과 장치를 제공하는 데 있다.
본 발명의 실시예들의 목적은, 서브픽셀에 배치된 캐패시터의 면적 대비 용량을 증가시키며, 캐패시터가 배치된 영역 이외의 영역의 로드가 증가하는 것을 방지할 수 있는 디스플레이 패널과 장치를 제공하는 데 있다.
일 측면에서, 본 발명의 실시예들은, 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널과, 다수의 게이트 라인을 구동하는 게이트 구동 회로와, 다수의 데이터 라인을 구동하는 데이터 구동 회로를 포함하고, 다수의 서브픽셀 각각은, 제1 캐패시터 전극과, 제1 캐패시터 전극 상에 배치된 제1 절연층과, 제1 절연층 상의 일부 영역에 배치된 액티브층과, 제1 절연층 및 액티브층 상에 배치된 제2 절연층과, 제2 절연층 상에 배치된 제2 캐패시터 전극을 포함하는 디스플레이 장치를 제공한다.
이러한 디스플레이 장치에서, 제1 절연층 및 제2 절연층의 적어도 일부분은 제1 유전율을 갖는 부분으로 이루어지고, 제1 절연층 및 제2 절연층 중 적어도 하나는 제1 캐패시터 전극과 제2 캐패시터 전극이 중첩하는 영역에서 제1 유전율보다 높은 제2 유전율을 갖는 부분을 포함할 수 있다.
다른 측면에서, 본 발명의 실시예들은, 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널과, 다수의 게이트 라인을 구동하는 게이트 구동 회로와, 다수의 데이터 라인을 구동하는 데이터 구동 회로를 포함하고, 다수의 서브픽셀 각각은, 유기발광다이오드와, 유기발광다이오드를 구동하는 구동 트랜지스터와, 구동 트랜지스터의 게이트 노드에 연결된 캐패시터를 포함하고, 캐패시터의 전극 사이에 배치된 절연층의 적어도 일부분은 동일한 층에 배치된 절연층의 유전율보다 높은 유전율을 갖는 디스플레이 장치를 제공한다.
다른 측면에서, 본 발명의 실시예들은, 기판과, 기판 상에 배치된 폴리이미드층과, 폴리이미드층 상에 배치된 버퍼층과, 버퍼층 상에 배치된 제1 캐패시터 전극과, 제1 캐패시터 전극 상에 배치된 제1 절연층과, 제1 절연층 상의 일부 영역에 배치된 액티브층과, 제1 절연층 및 액티브층 상에 배치된 제2 절연층과, 제2 절연층 상에 배치된 제2 캐패시터 전극을 포함하고, 제1 절연층 및 제2 절연층의 적어도 일부분은 제1 유전율을 갖는 부분으로 이루어지고, 제1 절연층 및 제2 절연층 중 적어도 하나는 제1 캐패시터 전극과 제2 캐패시터 전극이 중첩하는 영역에서 제1 유전율보다 높은 제2 유전율을 갖는 부분을 포함하는 디스플레이 패널을 제공한다.
본 발명의 실시예들에 의하면, 서브픽셀에 배치된 캐패시터의 전극 사이에 배치된 절연층의 적어도 일부를 고유전율을 갖는 물질으로 구성함으로써, 캐패시터의 면적에 대비한 용량이 증가될 수 있도록 한다.
따라서, 서브픽셀에 배치된 캐패시터가 일정 수준의 용량을 유지하며 면적이 감소될 수 있도록 하여, 고해상도의 디스플레이 패널과 장치를 구현할 수 있도록 한다.
또한, 캐패시터의 전극 사이의 절연층의 일부를 고유전율을 갖는 물질로 구성함에 있어서, 박막을 연마하여 절연층의 표면을 평탄화시키는 공정을 이용함으로써, 캐패시터의 전극 사이의 영역 이외의 영역에 고유전율의 물질이 배치되는 것을 방지하며 캐패시터의 용량을 높여줄 수 있도록 한다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치의 개략적인 구성을 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 회로 구조의 예시를 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치의 서브픽셀에서 캐패시터가 배치된 부분의 단면 구조의 예시를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 디스플레이 장치에서 용량이 증가된 캐패시터가 배치된 서브픽셀의 평면 구조의 예시를 나타낸 도면이다.
도 5는 도 4에 도시된 서브픽셀에서 I-I' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 6 내지 도 9는 도 5에 도시된 서브픽셀의 공정 과정의 예시를 나타낸 도면이다.
도 10은 도 4에 도시된 서브픽셀에서 I-I' 부분의 단면 구조의 다른 예시를 나타낸 도면이다.
도 11 내지 14b는 도 10에 도시된 서브픽셀의 공정 과정의 예시를 나타낸 도면이다.
도 15는 본 발명의 실시예들에 따른 디스플레이 장치에서 용량이 증가된 캐패시터가 배치된 서브픽셀의 평면 구조의 다른 예시를 나타낸 도면이다.
도 16은 도 15에 도시된 서브픽셀에서 J-J' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 17은 본 발명의 실시예들에 따라 구현된 서브픽셀 내 캐패시터의 용량 변화의 예시를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성요소를 다른 구성요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치(100)의 개략적인 구성을 나타낸 것이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 디스플레이 장치(100)는, 발광 소자를 포함하는 다수의 서브픽셀(SP)이 배열된 디스플레이 패널(110)과, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
디스플레이 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치되고, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 배치된다. 이러한 서브픽셀(SP)은 각각 발광 소자를 포함할 수 있으며, 둘 이상의 서브픽셀(SP)이 하나의 픽셀을 구성할 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다. 또한, 게이트 구동 회로(120)는, 서브픽셀(SP)에 포함된 발광 소자의 발광 타이밍을 제어하는 발광 신호를 출력할 수도 있다. 이러한 스캔 신호를 출력하는 회로와, 발광 신호를 출력하는 회로는 일체로 구현될 수도 있고, 별도로 구현될 수도 있다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC, Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다. 또한, 게이트 구동 회로(120)는, 디스플레이 패널(110)의 베젤 영역에 배치되는 GIP(Gate In Panel) 형태로 구현될 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터를 수신하고, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 영상 데이터에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC, Source Driver Integrated Circuit)를 포함할 수 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하여 변환된 영상 데이터를 데이터 구동 회로(130)로 출력한다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE, Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예, 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP, Gate Start Pulse), 게이트 시프트 클럭(GSC, Gate Shift Clock), 게이트 출력 인에이블 신호(GOE, Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP, Source Start Pulse), 소스 샘플링 클럭(SSC, Source Sampling Clock), 소스 출력 인에이블 신호(SOE, Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
이러한 디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
디스플레이 패널(110)에는, 게이트 라인(GL)과 데이터 라인(DL) 이외에 각종 신호나 전압이 공급되는 전압 라인이 배치될 수 있으며, 각각의 서브픽셀(SP)에는 발광 소자와 이를 구동하기 위한 트랜지스터 등이 배치될 수 있다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치(100)의 디스플레이 패널(110)에 배열된 서브픽셀(SP)의 회로 구조의 예시를 나타낸 것이다.
도 2를 참조하면, 디스플레이 패널(110)에 배열된 서브픽셀(SP)에는, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하기 위한 다수의 디스플레이 구동 트랜지스터와, 캐패시터(Cst)가 배치될 수 있다.
도 2는 서브픽셀(SP)에 6개의 디스플레이 구동 트랜지스터(T1, T2, T3, T4, T5, T6)와, 1개의 캐패시터(Cst)가 배치된 6T1C 구조를 예시로 나타낸 것으로서, 서브픽셀(SP)은 이외에도 서브픽셀(SP)에 배치되는 회로 소자의 수와 연결 관계에 따라 다양하게 구현될 수 있다.
또한, 서브픽셀(SP)에 배치된 디스플레이 구동 트랜지스터가 P 타입인 경우를 예시로 나타내나, N 타입의 디스플레이 구동 트랜지스터로 서브픽셀(SP)이 구성될 수도 있다.
제1 트랜지스터(T1)는, 데이터 전압을 공급하는 데이터 구동 회로(130)와 캐패시터(Cst) 사이에 전기적으로 연결될 수 있다. 그리고, 게이트 라인(GL)을 통해 공급되는 스캔 신호에 의해 제어될 수 있다.
제1 트랜지스터(T1)는, 게이트 라인(GL)을 통해 턴-온 레벨의 스캔 신호가 인가되면 데이터 구동 회로(130)로부터 공급되는 데이터 전압이 캐패시터(Cst)의 일면에 인가되도록 한다.
제2 트랜지스터(T2)는, 구동 전압(VDD)이 공급되는 라인과 제5 트랜지스터(T5) 사이에 전기적으로 연결될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 캐패시터(Cst)와 전기적으로 연결될 수 있다.
이러한 제2 트랜지스터(T2)는 구동 트랜지스터라고도 하며, 제2 트랜지스터(T2)의 게이트 전극에 인가된 전압에 따라 유기발광다이오드(OLED)에 흐르는 전류를 제어하여 유기발광다이오드(OLED)가 나타내는 밝기를 제어할 수 있다.
제3 트랜지스터(T3)는, 제2 트랜지스터(T2)의 게이트 전극과 드레인 전극 또는 소스 전극 사이에 전기적으로 연결될 수 있다. 그리고, 제3 트랜지스터(T3)는 게이트 라인(GL)을 통해 공급되는 스캔 신호에 의해 제어될 수 있다.
이러한 제3 트랜지스터(T3)는, 제2 트랜지스터(T2)의 문턱 전압을 보상해주기 위한 것으로서, 보상 트랜지스터라고도 한다.
즉, 제2 트랜지스터(T2)는 구동 트랜지스터로서, 서브픽셀(SP)에 인가되는 데이터 전압에 따라 유기발광다이오드(OLED)에 흐르는 전류를 제어해야 하나, 서브픽셀(SP)마다 배치된 제2 트랜지스터(T2)의 문턱 전압의 편차로 인해 각각의 서브픽셀(SP)에 배치된 유기발광다이오드(OLED)가 원하는 밝기를 나타내지 못할 수 있다.
따라서, 제3 트랜지스터(T3)를 통해, 각각의 서브픽셀(SP)에 배치된 제2 트랜지스터(T2)의 문턱 전압을 보상할 수 있도록 한다.
일 예로, 게이트 라인(GL)을 통해 제3 트랜지스터(T3)를 턴-온 시키는 스캔 신호가 인가되면, 구동 전압(VDD)에서 제2 트랜지스터(T2)의 문턱 전압이 감해진 전압이 제2 트랜지스터(T2)의 게이트 전극으로 인가되게 된다.
제2 트랜지스터(T2)의 게이트 전극에 문턱 전압이 감해진 구동 전압(VDD)이 인가된 상태에서 캐패시터(Cst)의 일면에 데이터 전압이 인가되도록 함으로써, 제2 트랜지스터(T2)의 문턱 전압에 대한 보상이 이루어질 수 있도록 한다.
여기서, 캐패시터(Cst)의 일면에 데이터 전압의 인가를 제어하는 제1 트랜지스터(T1)와, 제2 트랜지스터(T2)의 문턱 전압 보상을 수행하는 제3 트랜지스터(T3)는 동일한 게이트 라인(GL)으로 공급되는 스캔 신호에 의해 제어될 수도 있고, 다른 게이트 라인(GL)으로 공급되는 스캔 신호에 의해 제어될 수도 있다.
이와 같이, 제3 트랜지스터(T3)를 통해 제2 트랜지스터(T2)의 문턱 전압의 편차를 보상함으로써, 제2 트랜지스터(T2)의 문턱 전압의 차이로 인해 서브픽셀(SP)이 나타내는 휘도의 편차를 방지할 수 있도록 한다.
제4 트랜지스터(T4)는, 캐패시터(Cst)와 기준 전압(Vref)이 공급되는 라인 사이에 전기적으로 연결될 수 있다. 그리고, 제4 트랜지스터(T4)는 게이트 라인(GL)을 통해 공급되는 발광 신호에 의해 제어될 수 있다.
이러한 제4 트랜지스터(T4)는, 게이트 라인(GL)을 통해 턴-온 레벨의 발광 신호가 인가되면 캐패시터(Cst)의 일면의 전압을 초기화하거나, 캐패시터(Cst)의 일면에 인가된 데이터 전압을 서서히 방전시키며 데이터 전압에 따른 전류가 유기발광다이오드(OLED)에 흐르도록 할 수 있다.
제5 트랜지스터(T5)는, 제2 트랜지스터(T2)와 유기발광다이오드(OLED) 사이에 전기적으로 연결된다. 그리고, 제5 트랜지스터(T5)는, 게이트 라인(GL)을 통해 공급되는 발광 신호에 의해 제어될 수 있다.
제5 트랜지스터(T5)는, 캐패시터(Cst)의 일면에 데이터 전압이 인가되고 제2 트랜지스터(T2)의 게이트 전극에 문턱 전압의 보상이 적용된 구동 전압(VDD)이 인가된 상태에서, 턴-온 레벨의 발광 신호가 인가되면 턴-온 되어 유기발광다이오드(OLED)에 전류가 흐르도록 할 수 있다.
이러한 제4 트랜지스터(T4)와 제5 트랜지스터(T5)는 유기발광다이오드(OLED)의 발광 타이밍을 제어하므로, 발광 트랜지스터라고도 한다.
제6 트랜지스터(T6)는, 기준 전압(Vref)이 공급되는 라인과 유기발광다이오드(OLED)의 애노드 전극 사이에 전기적으로 연결될 수 있다. 그리고, 게이트 라인(GL)을 통해 공급되는 스캔 신호에 의해 제어될 수 있다.
제6 트랜지스터(T6)는, 게이트 라인(GL)을 통해 턴-온 레벨의 스캔 신호가 인가되면 기준 전압(Vref)을 유기발광다이오드(OLED)의 애노드 전극이나, 제2 트랜지스터(T2)와 제5 트랜지스터(T5) 사이의 노드를 초기화할 수 있다.
이와 같이, 서브픽셀(SP)에 배치된 디스플레이 구동 트랜지스터는 스캔 신호와 발광 신호에 의해 작동하며, 데이터 전압에 따른 전류가 유기발광다이오드(OLED)에 흐르도록 함으로써, 서브픽셀(SP)이 영상 데이터에 따른 밝기를 나타낼 수 있도록 한다.
여기서, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)의 게이트 전극 사이에 전기적으로 연결되는 캐패시터(Cst)는, 제2 트랜지스터(T2)의 게이트 전극의 전압을 한 프레임 동안 유지시켜주는 역할을 한다.
따라서, 한 프레임 동안 유기발광다이오드(OLED)를 발광시키기 위해서 서브픽셀(SP)에 배치된 캐패시터(Cst)는 일정 수준 이상의 정전용량을 가져야 한다.
이때, 디스플레이 장치(100)가 고해상도로 갈수록 서브픽셀(SP)의 면적이 감소하므로, 서브픽셀(SP) 내에 일정 수준 이상의 정전용량을 갖는 캐패시터(Cst)를 배치하는 데 어려움이 존재할 수 있다.
본 발명의 실시예들은, 캐패시터(Cst)의 면적에 대비한 정전용량을 높여줌으로써, 고해상도의 디스플레이 장치(100)에서 일정 수준 이상의 정전용량을 갖는 캐패시터(Cst)를 구현할 수 있는 방안을 제공한다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치(100)의 서브픽셀(SP)에서 캐패시터(Cst)가 배치된 부분의 단면 구조의 예시를 나타낸 도면이다.
도 3을 참조하면, 디스플레이 패널(110)에 배열된 각각의 서브픽셀(SP)에는 캐패시터(Cst)를 구성하는 제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2)이 배치될 수 있다.
제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2)은, 디스플레이 패널(110)에 배치되는 메탈 중 어느 하나가 이용될 수 있으며, 일 예로, 제2 캐패시터 전극(CE2)은 서브픽셀(SP)에 배치되는 트랜지스터의 게이트 전극을 구성하는 메탈로 이루어질 수 있다.
제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2) 사이에는 적어도 하나의 절연층(INS)이 배치될 수 있다. 그리고, 제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2) 사이에 서브픽셀(SP)에 배치되는 액티브층(ACT)의 일부가 배치될 수도 있다.
일 예로, 제1 캐패시터 전극(CE1) 상에 제1 절연층(INS1)이 배치될 수 있다. 그리고, 제1 절연층(INS1) 상의 일부 영역에 액티브층(ACT)이 배치될 수 있다.
제1 절연층(INS1)과 액티브층(ACT) 상에 제2 절연층(INS2)이 배치되고, 제2 절연층(INS2) 상에 제2 캐패시터 전극(CE2)이 배치될 수 있다.
여기서, 제1 절연층(INS1)과 제2 절연층(INS2)은 서로 동일한 물질로 이루어질 수 있으며, 제1 유전율을 갖는 물질로 이루어질 수 있다. 일 예로, 제1 절연층(INS1)과 제2 절연층(INS2)은 SiO2로 이루어질 수 있다.
이때, 제1 절연층(INS1)과 제2 절연층(INS2)은, 제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2)이 중첩하는 영역에서 제1 유전율보다 높은 제2 유전율을 갖는 물질로 이루어질 수 있다.
일 예로, 제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2)이 중첩하는 영역에서 제1 절연층(INS1)과 제2 절연층(INS2)의 적어도 일부분은 SiNx로 이루어질 수 있다.
즉, 도 3에 도시된 바와 같이, 제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2) 사이에서 액티브층(ACT)이 배치된 영역을 제외한 영역에 배치되는 제1 절연층(INS1)과 제2 절연층(INS2)은 SiNx로 이루어져 제1 고유전율부(300)를 구성할 수 있다.
그리고, 제1 절연층(INS1)과 제2 절연층(INS2)에서 제1 고유전율부(300)를 제외한 부분은 SiO2로 이루어질 수 있다.
따라서, 제1 절연층(INS1)과 제2 절연층(INS2)은, A 영역에서 높은 유전율을 갖는 물질로 이루어지고, B 영역과 C 영역에서는 A 영역보다 낮은 유전율을 갖는 물질로 이루어질 수 있다.
제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2)이 중첩하는 영역에 배치되는 제1 절연층(INS1)과 제2 절연층(INS2)이 높은 유전율을 갖는 물질로 이루어짐에 따라, 캐패시터(Cst)의 정전용량을 증가시켜줄 수 있게 된다.
그리고, 제1 고유전율부(300)를 제외한 부분은 상대적으로 낮은 유전율을 갖는 물질로 이루어지도록 함으로써, 캐패시터(Cst)가 배치된 영역 이외의 영역에서 로드가 증가하는 것을 방지할 수 있다.
이와 같이, 서브픽셀(SP)에 배치되는 캐패시터(Cst)의 전극 사이에 제1 고유전율부(300)를 구성함으로써, 캐패시터(Cst)의 면적 대비 정전용량을 증가시켜줄 수 있다. 또한, 일정 수준의 정전용량을 유지하며 캐패시터(Cst)의 면적을 감소시킬 수 있도록 하여, 고해상도의 디스플레이 장치(100)에서 작은 면적의 캐패시터(Cst)를 구성하도록 할 수 있다.
도 4는 본 발명의 실시예들에 따른 디스플레이 장치(100)에서 용량이 증가된 캐패시터(Cst)가 배치된 서브픽셀(SP)의 평면 구조의 예시를 나타낸 도면이다.
도 4를 참조하면, 제1 캐패시터 전극(CE1) 상에 배치되는 절연층(INS)과 액티브층(ACT)을 나타낸다. 이러한 절연층(INS)은 둘 이상의 절연층(INS)으로 이루어질 수도 있다.
그리고, 절연층(INS) 상에 제2 캐패시터 전극(CE2)이 배치될 수 있으며, 제2 캐패시터 전극(CE2)은 게이트 라인(GL) 등을 구성하는 메탈과 동일한 메탈로 구성될 수 있다.
여기서, 절연층(INS)에서 제2 캐패시터 전극(CE2)과 중첩되는 영역 중 액티브층(ACT)이 배치되는 영역을 제외한 영역은 제1 고유전율부(300)로 구성될 수 있다.
즉, 제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2) 사이에 배치되는 절연층(INS)은 상대적으로 낮은 제1 유전율을 갖는 물질로 이루어지되, 제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2)이 중첩하는 영역에 배치되는 절연층(INS)의 적어도 일부분은 제1 유전율보다 높은 제2 유전율을 갖는 물질로 이루어질 수 있다.
따라서, 제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2)이 중첩하는 영역에 배치되는 제1 고유전율부(300)에 의해 캐패시터(Cst)의 정전용량이 증가될 수 있다.
또한, 캐패시터(Cst)의 면적 대비 정전용량이 증가하므로, 캐패시터(Cst)가 배치되는 면적을 감소시키면서 일정 수준의 정전용량을 유지하도록 할 수도 있다.
이러한 제1 고유전율부(300)는, 제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2) 사이에 배치되는 여러 절연층(INS) 중 적어도 하나의 절연층(INS)에 배치될 수 있으며, 캐패시터 전극(CE)과 액티브층(ACT)의 배치 구조에 따라 제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2)이 중첩하는 영역의 전체 또는 일부에 배치될 수도 있다.
도 5는 도 4에 도시된 서브픽셀(SP)에서 I-I' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 5를 참조하면, 기판(SUB) 상에 폴리이미드층(PI)이 배치되고, 폴리이미드층(PI) 상에 버퍼층(BUF)이 배치될 수 있다. 여기서, 폴리이미드층(PI)은 절연 물질을 사이에 두고 둘 이상의 폴리이미드층(PI)이 배치된 구조일 수도 있다.
그리고, 버퍼층(BUF) 상에 제1 캐패시터 전극(CE1)이 배치될 수 있다.
제1 캐패시터 전극(CE1) 상에 제1 절연층(INS1)이 배치되고, 제1 절연층(INS1) 상의 일부 영역에 액티브층(ACT)이 배치될 수 있다.
제1 절연층(INS1)과 액티브층(ACT) 상에 제2 절연층(INS2)이 배치되며, 제2 절연층(INS2) 상에 제2 캐패시터 전극(CE2)이 배치될 수 있다.
여기서, 제1 캐패시터 전극(CE1) 상에 배치되는 제1 절연층(INS1)의 일부분은 제1 고유전율부(300)를 구성할 수 있다.
일 예로, 제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2)이 중첩하는 영역에서 액티브층(ACT)이 배치된 영역을 제외한 영역 중 적어도 일부 영역에 제1 고유전율부(300)가 배치될 수 있다.
따라서, 제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2) 사이에 배치되는 제1 절연층(INS1)은 일부는 제1 유전율을 갖는 물질로 이루어지고, 일부는 제1 유전율보다 높은 제2 유전율을 갖는 물질로 이루어질 수 있다.
그리고, 제2 절연층(INS2)은 모두 제1 유전율을 갖는 물질로 이루어질 수 있다.
제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2)이 중첩하는 영역에서 제1 절연층(INS1)이 제1 고유전율부(300)를 포함하므로, 도 5에 도시된 A 영역에서 캐패시터(Cst)의 정전용량이 증가될 수 있다.
또는, 제1 절연층(INS1)은 모두 제1 유전율을 갖는 물질로 이루어지고, 제2 절연층(INS2)의 일부분이 제2 유전율을 갖는 물질로 이루어질 수도 있다.
즉, 제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2) 사이에 배치되는 제1 절연층(INS1)과 제2 절연층(INS2) 중 어느 하나가 제1 고유전율부(300)를 포함함으로써, 제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2)이 중첩하는 영역에서 정전용량을 증가시켜줄 수 있다.
그리고, 캐패시터(Cst)가 배치된 영역 이외의 영역에서 제1 절연층(INS1)과 제2 절연층(INS2)은 제1 유전율을 갖는 물질로 이루어지도록 함으로써, 높은 유전율을 갖는 물질의 배치로 인해 로드가 증가하는 것을 방지할 수 있다.
이와 같이, 제1 절연층(INS1)이나 제2 절연층(INS2)의 일부 영역에만 높은 유전율을 갖는 물질을 배치하는 것은, 절연층(INS)의 표면을 연마하여 평탄화하는 공정을 통해 이루어질 수 있다.
도 6 내지 도 9는 도 5에 도시된 서브픽셀(SP)의 공정 과정의 예시를 나타낸 도면이다.
도 6을 참조하면, 기판(SUB) 상에 폴리이미드층(PI)이 배치되고, 폴리이미드층(PI) 상에 버퍼층(BUF)이 배치된다. 그리고, 버퍼층(BUF) 상에 제1 캐패시터 전극(CE1)이 배치되고, 제1 캐패시터 전극(CE1) 상에 제1 절연층(INS1)이 배치된다.
여기서, 제1 절연층(INS1)은, 제1 유전율을 갖는 물질로 배치될 수 있다. 그리고, 제1 절연층(INS1)에서 제1 고유전율부(300)를 구성하기 위한 부분이 식각될 수 있다.
도 7을 참조하면, 제1 절연층(INS1) 상에 제2 유전율을 갖는 물질을 배치한다.
제2 유전율을 갖는 물질은 제1 절연층(INS1) 상에 배치되며, 제1 절연층(INS1)이 식각되어 제1 캐패시터 전극(CE1)이 노출된 부분에도 배치되게 된다.
그리고, 제1 절연층(INS1) 상에 배치된 제2 유전율을 갖는 물질을 제거하는 공정을 통해 제2 유전율을 갖는 물질이 제1 절연층(INS1)이 식각된 부분에만 배치되도록 할 수 있다.
도 8을 참조하면, 제1 절연층(INS1) 상에 제2 유전율을 갖는 물질을 배치한 후, 제1 절연층(INS1) 상에 배치된 제2 유전율을 갖는 물질을 연마하는 공정을 수행할 수 있다.
일 예로, 연마 장치(800)를 이용하여 제1 절연층(INS1) 상에 배치된 제2 유전율을 갖는 물질을 연마하고, 제1 절연층(INS1)의 표면을 평탄화할 수 있다. 이러한 연마 공정은, 화학적 또는 물리적 작용을 통해 박막을 연마하여 평탄화 또는 제거하는 CMP(Chemical Mechanical Polishing) 공정과 유사하게 이루어질 수 있다.
제1 절연층(INS1) 상에 배치된 제2 유전율을 갖는 물질을 연마함으로써, 제1 절연층(INS1)이 식각된 부분에만 제2 유전율을 갖는 물질이 배치되어 제1 고유전율부(300)를 형성하도록 할 수 있다.
그리고, 연마 공정을 통해 제1 절연층(INS1)의 표면을 평탄화시킴으로써, 제1 절연층(INS1)에서 제1 고유전율부(300)가 형성된 영역 이외의 영역에 제2 유전율을 갖는 물질이 잔류하지 않도록 하여 캐패시터(Cst)가 배치되는 영역 이외의 영역에서 기생 캐패시턴스가 발생하거나 로드가 증가하는 것을 방지해줄 수 있다.
도 9를 참조하면, 연마 공정이 완료된 제1 절연층(INS1) 상에 액티브층(ACT)과 제2 절연층(INS2)을 배치한다. 여기서, 제2 절연층(INS2)은 제1 유전율을 갖는 물질로 이루어질 수 있다.
그리고, 제2 절연층(INS2) 상에 제2 캐패시터 전극(CE2)을 배치한다.
제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2)이 중첩하는 영역에서 제1 절연층(INS1)의 일부가 제1 고유전율부(300)를 구성함에 따라 캐패시터(Cst)의 정전용량을 증가시켜줄 수 있다.
또는, 제2 절연층(INS2)에 제1 고유전율부(300)를 구성하는 경우에는, 제1 유전율을 갖는 물질로 제1 절연층(INS1)을 배치하고, 제1 절연층(INS1) 상에 액티브층(ACT)을 배치한다.
그리고, 제1 유전율을 갖는 물질로 제2 절연층(INS2)을 배치하고, 제2 절연층(INS2)에서 제1 고유전율부(300)를 구성하기 위한 부분을 식각한다.
제2 절연층(INS2) 상에 제2 유전율을 갖는 물질을 배치하고, 제2 절연층(INS2)의 표면을 연마하여 평탄화하는 공정을 수행함으로써, 제2 절연층(INS2)에 제1 고유전율부(300)를 구성할 수 있다.
즉, 제1 절연층(INS1)과 제2 절연층(INS2) 중 적어도 하나의 절연층(INS)에 제1 고유전율부(300)를 구성하여 캐패시터(Cst)의 정전용량을 증가시켜줄 수 있다.
그리고, 제1 고유전율부(300)를 구성하는 공정에서 제1 절연층(INS1) 또는 제2 절연층(INS2)의 표면을 연마하여 평탄화시킴으로써, 캐패시터(Cst)가 형성되는 영역 이외의 영역에 제2 유전율을 갖는 물질이 잔류하지 않도록 할 수 있다.
이와 같이, 제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2) 사이에 배치되는 절연층(INS) 중 어느 하나의 절연층(INS)에 제1 고유전율부(300)를 형성할 수도 있으나, 제2 유전율을 갖는 물질을 배치하는 순서와 절연층(INS)을 식각하는 깊이를 조정함으로써 제1 고유전율부(300)로 형성되는 부분을 증가시켜줄 수 있다.
도 10은 도 4에 도시된 서브픽셀(SP)에서 I-I' 부분의 단면 구조의 다른 예시를 나타낸 도면이다.
도 10을 참조하면, 기판(SUB) 상에 폴리이미드층(PI)이 배치되고, 폴리이미드층(PI) 상에 버퍼층(BUF)이 배치된다.
버퍼층(BUF) 상에 제1 캐패시터 전극(CE1)이 배치되고, 제1 캐패시터 전극(CE1) 상에 제1 절연층(INS1)이 배치된다.
제1 절연층(INS1) 상에 액티브층(ACT)과 제2 절연층(INS2)이 배치되고, 제2 절연층(INS2) 상에 제2 캐패시터 전극(CE2)이 배치된다.
여기서, 제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2) 사이에 배치되는 제1 절연층(INS1)과 제2 절연층(INS2)은 제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2)이 중첩하는 영역에서 액티브층(ACT)이 배치된 영역을 제외한 영역에 제1 고유전율부(300)를 포함할 수 있다.
즉, 제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2) 사이에 배치되는 제1 절연층(INS1)과 제2 절연층(INS2)이 모두 제1 고유전율부(300)를 포함하며, 제1 고유전율부(300)는 제1 캐패시터 전극(CE1)의 상면 및 제2 캐패시터 전극(CE2)의 하면에 접촉되도록 배치될 수 있다.
이와 같이, 제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2) 사이에 배치되는 제1 고유전율부(300)를 수직 방향으로 증가시켜줌으로써, 캐패시터(Cst)의 정전용량을 더욱 증가시켜줄 수 있다.
도 11 내지 도 14b는 도 10에 도시된 서브픽셀(SP)의 공정 과정의 예시를 나타낸 도면이다.
도 11을 참조하면, 기판(SUB) 상에 폴리이미드층(PI)을 배치하고, 폴리이미드층(PI) 상에 버퍼층(BUF)을 배치한다. 그리고, 버퍼층(BUF) 상에 제1 캐패시터 전극(CE1)을 배치한다.
제1 캐패시터 전극(CE1) 상에 제1 절연층(INS1), 액티브층(ACT) 및 제2 절연층(INS2)을 순차적으로 배치하고, 제1 절연층(INS1)과 제2 절연층(INS2)에서 제1 고유전율부(300)를 구성하기 위한 부분을 식각한다.
도 12를 참조하면, 제1 절연층(INS1)과 제2 절연층(INS2)을 식각한 후, 제2 절연층(INS2) 상에 제2 유전율을 갖는 물질을 배치한다.
따라서, 제2 유전율을 갖는 물질은 제2 절연층(INS2) 상에 배치되고, 제1 절연층(INS1)과 제2 절연층(INS2)이 식각되어 제1 캐패시터 전극(CE1)이 노출된 부분에 배치될 수 있다.
그리고, 제2 절연층(INS2) 상에 배치된 제2 유전율을 갖는 물질을 연마하는 공정을 통해 제1 고유전율부(300)를 구성할 수 있다.
여기서, 제2 절연층(INS2)의 표면을 평탄화하는 방식에 따라 제1 고유전율부(300)의 형태가 다르게 구성될 수도 있다.
도 13a와 도 13b를 참조하면, 연마 장치(800)를 이용하여 제2 절연층(INS2)의 표면을 평탄화함에 있어서, 액티브층(ACT) 상에 배치된 제2 절연층(INS2)을 기준으로 연마 공정을 수행할 수 있다.
액티브층(ACT) 상에 배치된 제2 절연층(INS2)은 하부에 액티브층(ACT)이 배치되므로, 다른 영역에 배치된 제2 절연층(INS2)보다 높게 배치될 수 있다.
따라서, 액티브층(ACT) 상에 배치된 제2 절연층(INS2)을 기준으로 연마 공정을 수행할 경우, 제2 유전율을 갖는 물질은 제2 절연층(INS2) 상에 얇게 배치될 수 있다.
그리고, 제2 캐패시터 전극(CE2)을 배치하며, 제1 절연층(INS1)과 제2 절연층(INS2)에 모두 제1 고유전율부(300)를 구성함으로써, 캐패시터(Cst)의 정전용량을 증가시켜줄 수 있다.
도 14a와 도 14b를 참조하면, 연마 장치(800)를 이용하여 제2 절연층(INS2)의 표면을 평탄화함에 있어서, 제1 절연층(INS1) 상에 배치된 제2 절연층(INS2)을 기준으로 연마 공정을 수행할 수 있다.
따라서, 액티브층(ACT) 상에 배치된 제2 절연층(INS2)보다 낮은 높이를 기준으로 연마 공정이 수행되므로, 제2 유전율을 갖는 물질은 제1 절연층(INS1)과 제2 절연층(INS2)이 식각된 부분에만 남아있게 된다.
그리고, 제2 절연층(INS2) 상에 제2 캐패시터 전극(CE2)을 배치한다.
제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2)이 중첩된 영역에서 제1 절연층(INS1)과 제2 절연층(INS2)이 모두 제1 고유전율부(300)를 포함하므로, 캐패시터(Cst)의 정전용량을 더욱 증가시켜줄 수 있다.
이러한 고유전율을 갖는 부분을 배치하는 구조는, 제2 캐패시터 전극(CE2) 상에 추가적인 캐패시터 전극(CE)이 배치된 구조에도 적용될 수 있다.
도 15는 본 발명의 실시예들에 따른 디스플레이 장치(100)에서 용량이 증가된 캐패시터(Cst)가 배치된 서브픽셀(SP)의 평면 구조의 다른 예시를 나타낸 도면이다.
도 15를 참조하면, 제2 캐패시터 전극(CE2) 상에 제3 캐패시터 전극(CE3)이 배치되는 구조의 예시를 나타낸 것으로서, 제2 캐패시터 전극(CE2)과 제3 캐패시터 전극(CE3) 사이에 제2 고유전율부(1500)가 배치될 수 있다.
즉, 전술한 캐패시터(Cst) 구조에서 제2 캐패시터 전극(CE2) 상에 추가적으로 캐패시턴스를 형성하기 위한 제3 캐패시터 전극(CE3)이 배치될 수도 있으며, 이러한 경우, 제2 캐패시터 전극(CE2)과 제3 캐패시터 전극(CE3) 사이에 배치된 절연층(INS)이 제2 고유전율부(1500)를 포함할 수 있다.
여기서, 제3 캐패시터 전극(CE3)은 하부에 배치되는 제2 캐패시터 전극(CE2)에 연결되는 신호 배선의 연결을 위한 컨택홀을 포함할 수 있다.
따라서, 제2 캐패시터 전극(CE2)과 제3 캐패시터 전극(CE3) 사이에 배치되는 제2 고유전율부(1500)도 컨택홀을 포함할 수 있으며, 컨택홀이 형성된 부분을 제외한 영역에서 캐패시터(Cst)의 정전용량이 증가될 수 있다.
도 16은 도 15에 도시된 서브픽셀(SP)에서 J-J' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 16을 참조하면, 기판(SUB) 상에 폴리이미드층(PI)이 배치되고, 폴리이미드층(PI) 상에 버퍼층(BUF)이 배치된다. 그리고, 버퍼층(BUF) 상에 제1 캐패시터 전극(CE1)이 배치된다.
제1 캐패시터 전극(CE1) 상에 제1 절연층(INS1), 액티브층(ACT) 및 제2 절연층(INS2)이 순차적으로 배치되고, 제2 절연층(INS2) 상에 제2 캐패시터 전극(CE2)이 배치된다.
여기서, 제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2)이 중첩하는 영역에서 제1 절연층(INS1)과 제2 절연층(INS2)은 제1 고유전율부(300)를 포함할 수 있다.
제2 캐패시터 전극(CE2) 상에 제3 절연층(INS3)이 배치되고, 제3 절연층(INS3) 상에 제3 캐패시터 전극(CE3)이 배치될 수 있다.
여기서, 제2 캐패시터 전극(CE2)과 제3 캐패시터 전극(CE3)이 중첩하는 영역에서 제3 절연층(INS3)은 제2 고유전율부(1500)를 포함할 수 있다.
이러한 제2 고유전율부(1500)는, 제3 절연층(INS3)을 식각한 후 제3 절연층(INS3) 상에 제2 유전율을 갖는 물질을 배치하고 제3 절연층(INS3)의 표면을 연마하여 평탄화하는 공정에 의해 배치될 수 있다.
이와 같이, 제2 캐패시터 전극(CE2) 상에 배치되는 제3 캐패시터 전극(CE3)의 하부에 제2 고유전율부(1500)를 배치함으로써, 캐패시터(Cst)의 정전용량을 증가시켜줄 수 있다.
또한, 경우에 따라서는, 제2 캐패시터 전극(CE2)과 제3 캐패시터 전극(CE3) 사이에 제2 고유전율부(1500)만 배치되고, 제1 절연층(INS1)과 제2 절연층(INS2)은 모두 제1 유전율을 갖는 물질로 이루어져 제1 고유전율부(300)를 포함하지 않을 수도 있다.
즉, 본 발명의 실시예들은, 캐패시터(Cst)를 구성하는 캐패시터 전극(CE) 사이에 배치되는 절연층(INS)의 적어도 일부분을 높은 유전율을 갖는 물질로 구성하고, 연마 공정을 통해 캐패시터(Cst) 이외의 영역에 높은 유전율을 갖는 물질이 잔류하지 않도록 하며, 고유전율부가 형성되는 절연층(INS)은 특정 실시예로 한정되지 아니한다.
도 17은 본 발명의 실시예들에 따라 구현된 서브픽셀(SP) 내 캐패시터(Cst)의 용량 변화의 예시를 나타낸 도면이다.
도 17을 참조하면, 제1 캐패시터 전극(CE1)과 제2 캐패시터 전극(CE2) 사이에 배치되는 절연층(INS)에 제2 유전율을 갖는 물질을 배치한 경우, 캐패시터(Cst)의 정전용량이 증가하는 것을 확인할 수 있다.
사례1A와 사례1B는 제1 절연층(INS1)에만 제1 고유전율부(300)를 배치한 경우를 나타내고, 사례2A와 사례2B는 제1 절연층(INS1)과 제2 절연층(INS2)에 제1 고유전율부(300)를 배치한 경우를 나타낸다.
사례1A를 참조하면, 제1 절연층(INS1)과 제2 절연층(INS2)을 모두 SiO2로 구성한 경우보다 정전용량이 증가하는 것을 확인할 수 있다. 그리고, 사례1B를 참조하면, 제1 절연층(INS1)과 제2 절연층(INS2)을 모두 SiO2로 구성한 경우와 같이 정전용량을 유지할 경우 캐패시터 전극(CE)의 면적이 감소하는 것을 확인할 수 있다.
또한, 사례2A와 사례2B를 참조하면, 제1 절연층(INS1)과 제2 절연층(INS2)에 모두 제1 고유전율부(300)를 구성한 경우, 동일 면적 대비 정전용량의 비율은 더욱 증가하고, 동일 정전용량 대비 전극 면적의 비율은 더욱 감소하는 것을 확인할 수 있다.
따라서, 서브픽셀(SP) 내 캐패시터(Cst)의 정전용량을 증가시키거나, 정전용량을 유지하며 캐패시터(Cst)가 차지하는 면적을 감소시켜 고해상도의 디스플레이 장치(100)를 구현할 수 있도록 한다.
전술한 본 발명의 실시예들에 의하면, 서브픽셀(SP)에 배치되는 캐패시터(Cst)의 전극 사이에 배치되는 절연층(INS)의 적어도 일부분을 높은 유전율을 갖는 물질로 구성함으로써, 캐패시터(Cst)의 면적 대비 정전용량을 증가시킬 수 있다.
또한, 절연층(INS)에 높은 유전율을 갖는 물질을 배치함에 있어서, 절연층(INS)의 표면을 연마하여 평탄화시킴으로써, 캐패시터(Cst)가 배치되는 영역 이외의 영역에 높은 유전율을 갖는 물질이 잔류하는 것을 방지할 수 있도록 한다.
이를 통해, 서브픽셀(SP) 내 불필요한 로드 증가를 방지하며, 캐패시터(Cst)의 정전용량을 증가시켜 고해상도의 디스플레이 장치(100)를 구현할 수 있도록 한다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치 110: 디스플레이 패널
120: 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러 300: 제1 고유전율부
800: 연마 장치 1500: 제2 고유전율부

Claims (15)

  1. 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널;
    상기 다수의 게이트 라인을 구동하는 게이트 구동 회로; 및
    상기 다수의 데이터 라인을 구동하는 데이터 구동 회로를 포함하고,
    상기 다수의 서브픽셀 각각은,
    제1 캐패시터 전극;
    상기 제1 캐패시터 전극 상에 배치된 제1 절연층;
    상기 제1 절연층 상의 일부 영역에 배치된 액티브층;
    상기 제1 절연층 및 상기 액티브층 상에 배치된 제2 절연층; 및
    상기 제2 절연층 상에 배치된 제2 캐패시터 전극을 포함하며,
    상기 제1 절연층 및 상기 제2 절연층의 적어도 일부분은 제1 유전율을 갖는 부분으로 이루어지고,
    상기 제1 절연층 및 상기 제2 절연층 중 적어도 하나는 상기 제1 캐패시터 전극과 상기 제2 캐패시터 전극이 중첩하는 영역에서 상기 제1 유전율보다 높은 제2 유전율을 갖는 부분을 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 액티브층의 일부분은 상기 제1 캐패시터 전극과 상기 제2 캐패시터 전극이 중첩하는 영역에 배치되고,
    상기 제1 절연층 및 상기 제2 절연층 중 적어도 하나는 상기 액티브층이 배치된 영역을 제외한 영역에서 상기 제2 유전율을 갖는 부분을 포함하는 디스플레이 장치.
  3. 제1항에 있어서,
    상기 제1 절연층은 상기 제1 캐패시터 전극과 상기 제2 캐패시터 전극이 중첩하는 영역에서 상기 제2 유전율을 갖는 부분을 포함하고,
    상기 제2 절연층은 상기 제1 캐패시터 전극과 상기 제2 캐패시터 전극이 중첩하는 영역에서 상기 제1 유전율을 갖는 부분으로 이루어진 디스플레이 장치.
  4. 제1항에 있어서,
    상기 제1 절연층은 상기 제1 캐패시터 전극과 상기 제2 캐패시터 전극이 중첩하는 영역에서 상기 제1 유전율을 갖는 부분으로 이루어지고,
    상기 제2 절연층은 상기 제1 캐패시터 전극과 상기 제2 캐패시터 전극이 중첩하는 영역에서 상기 제2 유전율을 갖는 부분을 포함하는 디스플레이 장치.
  5. 제1항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층에서 상기 제2 유전율을 갖는 부분은 상기 제1 캐패시터 전극의 상면 및 상기 제2 캐패시터 전극의 하면과 접촉된 디스플레이 장치.
  6. 제1항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층 중 적어도 하나에서 상기 제2 유전율을 갖는 부분의 상면은 평평한 디스플레이 장치.
  7. 제1항에 있어서,
    상기 제2 캐패시터 전극 상에 배치된 제3 절연층; 및
    상기 제3 절연층 상에 배치된 제3 캐패시터 전극을 더 포함하고,
    상기 제3 절연층의 적어도 일부분은 상기 제1 유전율을 갖는 부분으로 이루어지고,
    상기 제3 절연층은 상기 제2 캐패시터 전극과 상기 제3 캐패시터 전극이 중첩하는 영역에서 상기 제1 유전율보다 높은 제3 유전율을 갖는 부분을 포함하는 디스플레이 장치.
  8. 제7항에 있어서,
    상기 제3 유전율은 상기 제2 유전율과 동일한 디스플레이 장치.
  9. 제7항에 있어서,
    상기 제3 절연층에서 상기 제3 유전율을 갖는 부분은 개구된 영역을 포함하는 디스플레이 장치.
  10. 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널;
    상기 다수의 게이트 라인을 구동하는 게이트 구동 회로; 및
    상기 다수의 데이터 라인을 구동하는 데이터 구동 회로를 포함하고,
    상기 다수의 서브픽셀 각각은,
    유기발광다이오드와, 상기 유기발광다이오드를 구동하는 구동 트랜지스터와, 상기 구동 트랜지스터의 게이트 노드에 연결된 캐패시터를 포함하고,
    상기 캐패시터의 전극 사이에 배치된 절연층의 적어도 일부분은 동일한 층에 배치된 절연층의 유전율보다 높은 유전율을 갖는 디스플레이 장치.
  11. 기판;
    상기 기판 상에 배치된 폴리이미드층;
    상기 폴리이미드층 상에 배치된 버퍼층;
    상기 버퍼층 상에 배치된 제1 캐패시터 전극;
    상기 제1 캐패시터 전극 상에 배치된 제1 절연층;
    상기 제1 절연층 상의 일부 영역에 배치된 액티브층;
    상기 제1 절연층 및 상기 액티브층 상에 배치된 제2 절연층; 및
    상기 제2 절연층 상에 배치된 제2 캐패시터 전극을 포함하고,
    상기 제1 절연층 및 상기 제2 절연층의 적어도 일부분은 제1 유전율을 갖는 부분으로 이루어지고,
    상기 제1 절연층 및 상기 제2 절연층 중 적어도 하나는 상기 제1 캐패시터 전극과 상기 제2 캐패시터 전극이 중첩하는 영역에서 상기 제1 유전율보다 높은 제2 유전율을 갖는 부분을 포함하는 디스플레이 패널.
  12. 제11항에 있어서,
    상기 액티브층의 일부분은 상기 제1 캐패시터 전극과 상기 제2 캐패시터 전극이 중첩하는 영역에 배치되고,
    상기 제1 절연층 및 상기 제2 절연층 중 적어도 하나는 상기 액티브층이 배치된 영역을 제외한 영역에서 상기 제2 유전율을 갖는 부분을 포함하는 디스플레이 패널.
  13. 제11항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층에서 상기 제2 유전율을 갖는 부분은 상기 제1 캐패시터 전극의 상면 및 상기 제2 캐패시터 전극의 하면과 접촉된 디스플레이 패널.
  14. 제11항에 있어서,
    상기 제2 캐패시터 전극 상에 배치된 제3 절연층; 및
    상기 제3 절연층 상에 배치된 제3 캐패시터 전극을 더 포함하고,
    상기 제3 절연층의 적어도 일부분은 상기 제1 유전율을 갖는 부분으로 이루어지고,
    상기 제3 절연층은 상기 제2 캐패시터 전극과 상기 제3 캐패시터 전극이 중첩하는 영역에서 상기 제1 유전율보다 높은 제3 유전율을 갖는 부분을 포함하는 디스플레이 패널.
  15. 제14항에 있어서,
    상기 제3 절연층에서 상기 제3 유전율을 갖는 부분은 개구된 영역을 포함하는 디스플레이 패널.
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