KR20200134905A - 디스플레이 패널 - Google Patents

디스플레이 패널 Download PDF

Info

Publication number
KR20200134905A
KR20200134905A KR1020190061089A KR20190061089A KR20200134905A KR 20200134905 A KR20200134905 A KR 20200134905A KR 1020190061089 A KR1020190061089 A KR 1020190061089A KR 20190061089 A KR20190061089 A KR 20190061089A KR 20200134905 A KR20200134905 A KR 20200134905A
Authority
KR
South Korea
Prior art keywords
active
layer
disposed
insulating layer
dummy hole
Prior art date
Application number
KR1020190061089A
Other languages
English (en)
Inventor
신동채
이정일
손경모
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020190061089A priority Critical patent/KR20200134905A/ko
Publication of KR20200134905A publication Critical patent/KR20200134905A/ko

Links

Images

Classifications

    • H01L27/3258—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H01L51/0002—
    • H01L51/56—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10—Deposition of organic active material
    • H01L2251/5338—
    • H01L2251/56—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/311—Flexible OLED

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명의 실시예들은, 디스플레이 패널 및 장치에 관한 것으로서, 액티브 영역에 배치된 절연층 중 적어도 일부 절연층에 적어도 하나의 더미 홀을 형성하고 더미 홀의 내부에 더미 홀이 배치된 절연층과 다른 절연 물질을 배치함으로써, 액티브 영역이 휘거나 접히는 구조에서 휨에 의한 스트레스에 강건한 구조를 제공할 수 있다. 또한, 더미 홀이 배치된 절연층의 상면을 평탄화 또는 연마시키는 공정을 통해 절연 물질이 채워진 더미 홀을 용이하게 구현하며, 더미 홀이 배치된 절연층 상에 배치되는 전극의 잔막으로 인해 신호 라인의 단락이 발생하는 것을 방지할 수 있다.

Description

디스플레이 패널{DISPLAY PANEL}
본 발명의 실시예들은, 디스플레이 패널에 관한 것이다.
정보화 사회가 발전함에 따라, 화상을 표시하는 디스플레이 장치에 대한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기발광 디스플레이 장치 등과 같은 다양한 유형의 디스플레이 장치가 활용되고 있다.
디스플레이 장치 중 유기발광 디스플레이 장치는, 스스로 발광하는 유기발광다이오드를 이용함으로써, 응답 속도가 빠르고 명암비, 발광 효율, 휘도 및 시야각 등에서 장점을 갖는다.
또한, 유기발광 디스플레이 장치는, 자체 발광 소자를 사용하여 백라이트 유닛과 같은 광원 장치를 포함하지 않으므로, 용이하게 휘거나 접히는 형태의 디스플레이 장치로 구현될 수 있다.
그러나, 디스플레이 패널을 휘거나 접히는 형태로 구현하는 경우, 디스플레이 패널의 휨에 의한 스트레스로 인해 디스플레이 패널에 배치된 회로 소자나 신호 라인에 크랙이 발생할 수 있는 문제점이 존재한다.
본 발명의 실시예들은, 디스플레이 패널이 휘거나 접히는 형태로 구현되는 경우 휨에 의한 스트레스에 강건한 구조를 갖는 디스플레이 패널을 제공할 수 있다.
본 발명의 실시예들은, 디스플레이 패널의 서브픽셀에 배치된 신호 라인 간의 단락을 방지할 수 있는 구조를 통해 신호 라인 간의 이격 거리에 대한 설계 자유도가 개선된 디스플레이 패널을 제공할 수 있다.
일 측면에서, 본 발명의 실시예들은, 기판과, 기판 상에 적층된 복수의 액티브 하부 절연층과, 액티브 하부 절연층 상의 일부 영역에 배치된 액티브층과, 액티브 하부 절연층과 액티브층 상에 적층된 복수의 액티브 상부 절연층을 포함하고, 복수의 액티브 하부 절연층 및 복수의 액티브 상부 절연층 중 적어도 하나는 하나 이상의 더미 홀을 포함하고, 더미 홀의 내부에 절연 물질이 채워진 디스플레이 패널을 제공한다.
또한, 전술한 더미 홀은, 디스플레이 패널에 포함된 액티브 영역에 배치된 서브픽셀에 위치할 수 있다.
다른 측면에서, 본 발명의 실시예들은, 액티브 영역에 배치된 다수의 서브픽셀과, 서브픽셀의 일부 영역에 배치된 액티브층과, 액티브층의 상부나 하부에 배치된 다수의 절연층과, 다수의 절연층 중 일부 절연층에 포함되고 내부에 전극 물질이 배치된 다수의 컨택홀과, 다수의 절연층 중 적어도 하나의 절연층에 포함되고 내부에 절연 물질이 채워진 적어도 하나의 더미 홀을 포함하는 디스플레이 패널을 제공한다.
본 발명의 실시예들에 의하면, 디스플레이 패널의 액티브 영역에서 액티브층의 상부나 하부에 배치된 절연층에 더미 홀을 형성하고, 더미 홀의 내부에 절연 물질을 채움으로써, 액티브 영역이 휘거나 접히는 구조인 경우 스트레스에 따른 크랙 발생을 방지할 수 있다.
본 발명의 실시예들에 의하면, 더미 홀의 내부에 절연 물질을 배치한 후 평탄화 또는 연마 공정을 수행함으로써, 절연층 사이에 전극을 배치함에 따른 단차로 인한 전극 물질의 잔막으로 인해 신호 라인 간의 단락이 발생하는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치의 개략적인 구성의 예시를 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 디스플레이 패널의 액티브 영역과 벤딩 영역의 단면 구조의 예시를 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 디스플레이 패널의 액티브 영역의 단면 구조의 예시를 나타낸 도면이다.
도 4는 도 3에 도시된 디스플레이 패널에 배치된 서브픽셀의 평면 구조의 예시를 나타낸 도면이다.
도 5는 도 3에 도시된 디스플레이 패널에서 더미 홀의 공정 과정의 예시를 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 디스플레이 패널의 액티브 영역의 단면 구조의 다른 예시를 나타낸 도면이다.
도 7은 도 6에 도시된 디스플레이 패널에 배치된 서브픽셀의 평면 구조의 예시를 나타낸 도면이다.
도 8과 도 9는 도 6에 도시된 디스플레이 패널에서 더미 홀의 공정 과정의 예시를 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 디스플레이 패널의 액티브 영역의 단면 구조의 또 다른 예시를 나타낸 도면이다.
도 11은 도 10에 도시된 디스플레이 패널에 배치된 서브픽셀의 평면 구조의 예시를 나타낸 도면이다.
도 12는 도 10에 도시된 디스플레이 패널에서 더미 홀의 공정 과정의 예시를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들의 시간 관계 또는 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치(100)의 개략적인 구성의 예시를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 디스플레이 장치(100)는, 다수의 서브픽셀(SP)이 배치된 액티브 영역(A/A)과 액티브 영역(A/A)의 외측에 위치하는 논-액티브 영역(N/A)을 포함하는 디스플레이 패널(110)을 포함한다. 그리고, 디스플레이 패널(110)에 배치된 각종 신호 라인 등을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
디스플레이 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치되고, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 배치된다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC, Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다.
각 게이트 드라이버 집적 회로(GDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 디스플레이 패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 게이트 드라이버 집적 회로(GDIC)는, 디스플레이 패널(110)과 연결된 필름 상에 실장되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터를 수신하고, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 영상 데이터에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC, Source Driver Integrated Circuit)를 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 시프트 레지스터, 래치 회로, 디지털 아날로그 컨버터, 출력 버퍼 등을 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결되거나, 디스플레이 패널(110)에 직접 배치될 수 있으며, 경우에 따라, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적 회로(SDIC)는, 칩 온 필름(COF) 방식으로 구현될 수 있으며, 이 경우, 각 소스 드라이버 집적 회로(SDIC)는, 디스플레이 패널(110)에 연결된 필름 상에 실장되고, 필름 상의 배선들을 통해 디스플레이 패널(110)과 전기적으로 연결될 수 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.
컨트롤러(140)는, 인쇄 회로 기판, 가요성 인쇄 회로 등 상에 실장되고, 인쇄 회로 기판, 가요성 인쇄 회로 등을 통해 게이트 구동 회로(120) 및 데이터 구동 회로(130)와 전기적으로 연결될 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하여 변환된 영상 데이터를 데이터 구동 회로(130)로 출력한다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE, Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP, Gate Start Pulse), 게이트 시프트 클럭(GSC, Gate Shift Clock), 게이트 출력 인에이블 신호(GOE, Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP, Source Start Pulse), 소스 샘플링 클럭(SSC, Source Sampling Clock), 소스 출력 인에이블 신호(SOE, Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로(SDIC)의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
이러한 디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
각각의 서브픽셀(SP)은, 게이트 라인(GL)과 데이터 라인(DL)의 교차에 의해 정의되며, 디스플레이 장치(100)의 유형에 따라 액정이 배치되거나 발광 소자가 배치될 수 있다.
디스플레이 장치(100)는, 유형에 따라, 디스플레이 패널(110)의 액티브 영역(A/A) 및 논-액티브 영역(N/A) 중 적어도 일부가 휘거나 접히는 형태를 가질 수 있다.
도 2는 본 발명의 실시예들에 따른 디스플레이 패널(110)의 액티브 영역(A/A)과 벤딩 영역(B/A)의 단면 구조의 예시를 나타낸 도면이다.
도 2를 참조하면, 디스플레이 패널(110)에서, 액티브 영역(A/A)과 논-액티브 영역(N/A) 중 적어도 일부가 휘거나 접히는 형태일 수 있다. 일 예로, 디스플레이 패널(110)의 논-액티브 영역(N/A) 중 적어도 일부가 구부러진 벤딩 영역(B/A)일 수 있다.
또한, 디스플레이 패널(110)이 롤러블, 폴더블, 플렉서블 패널인 경우, 서브픽셀(SP)이 배치된 액티브 영역(A/A) 중 적어도 일부분이 휘거나 접히는 형태를 가질 수도 있다.
디스플레이 패널(110)의 액티브 영역(A/A)의 단면 구조의 예시를 참조하면, 폴리이미드층(210) 상에 다수의 절연층과 전극층 등이 배치될 수 있다. 폴리이미드층(210)은, 다층 구조일 수도 있으며, 일 예로, 제1 폴리이미드층(211), 폴리이미드 절연층(212) 및 제2 폴리이미드층(213)을 포함하는 구조일 수 있다.
폴리이미드층(210)의 하부에 플라스틱 재질로 이루어진 기판이 배치될 수 있다. 또는, 경우에 따라, 폴리이미드층(210)이 기판의 역할을 할 수도 있다. 따라서, 디스플레이 패널(110)이 휘거나 접히는 형태로 구현될 수 있다.
폴리이미드층(210) 상에 멀티 버퍼층(220)과 액티브 버퍼층(230)이 배치되고, 액티브 버퍼층(230) 상의 일부 영역에 액티브층(300)이 배치될 수 있다. 액티브층(300) 상에 게이트 절연층(240)이 배치되고, 게이트 절연층(240) 상에 게이트 전극(400)이 배치될 수 있다.
게이트 전극(400) 상에 제1 층간 절연층(250), 캐패시터 전극(500), 제2 층간 절연층(260) 및 소스드레인 전극(600)이 배치될 수 있다.
액티브 영역(A/A)에 배치된 각각의 전극은 서브픽셀(SP)에 배치되는 트랜지스터를 구성하거나 캐패시턴스를 형성하기 위한 전극일 수 있다. 또는, 이러한 전극은 액티브 영역(A/A)의 서브픽셀(SP)에 배치되는 신호 라인일 수 있다. 그리고, 전극이나 액티브층(400) 사이에 배치되는 절연층은, 일 예로, 무기막(예: SiO2, SiNx)일 수 있다.
디스플레이 패널(110)의 벤딩 영역(B/A)의 단면 구조의 예시를 참조하면, 액티브 영역(A/A)과 유사하게 폴리이미드층(210) 상에 여러 절연층이 배치될 수 있다. 그리고, 일부 전극이 신호 라인으로 배치될 수 있으며, 일 예로, 소스드레인 전극(600)이 신호 라인으로서 배치될 수 있다.
여기서, 벤딩 영역(B/A)이 구부러진 형태를 가짐에 따라, 구부러짐에 의한 스트레스로 인해 크랙이 발생하는 것을 방지하기 위해 폴리이미드층(210) 상에 배치되는 절연층의 일부분이 식각된 구조를 가질 수 있다.
또한, 폴리이미드층(210) 상에서 절연층이 식각된 부분에 절연층과 다른 물성을 가지는 물질을 배치하여 크랙 방지부(270)를 형성할 수 있다. 일 예로, 폴리이미드층(210) 상에서 절연층이 식각된 부분에 유기막(예: PAC, PI)을 배치하여 크랙 방지부(270)를 형성할 수 있다.
이와 같이, 벤딩 영역(B/A)에서 절연층의 식각 구조 또는 절연층의 식각 영역에 크랙 방지를 위한 유기막을 배치하는 구조 등을 통해 벤딩 영역(B/A)에서 구부러짐에 의한 스트레스로 인해 크랙이 발생하는 것을 방지할 수 있다.
이때, 디스플레이 패널(110)이 롤러블, 폴더블, 플렉서블 패널 등인 경우, 액티브 영역(A/A)에서 휘거나 구부러짐에 따른 스트레스로 인해 크랙이 발생할 수 있다.
본 발명의 실시예들은, 여러 회로 소자와 신호 라인 등이 배치되는 액티브 영역(A/A)에서 절연층의 일부 영역에 홀 패턴을 형성하는 공정을 통해 휨에 의한 스트레스에 강건한 액티브 영역(A/A)을 포함하는 디스플레이 패널(110)을 제공할 수 있다.
도 3은 본 발명의 실시예들에 따른 디스플레이 패널(110)의 액티브 영역(A/A)의 단면 구조의 예시를 나타낸 도면이다.
도 3을 참조하면, 액티브 영역(A/A)에는, 폴리이미드층(210)이 배치되고, 폴리이미드층(210) 상에 멀티 버퍼층(220), 액티브 버퍼층(230)이 배치될 수 있다. 액티브 버퍼층(230) 상의 일부 영역에 액티브층(300)이 배치될 수 있다. 이와 같이, 액티브층(300)의 하부에 배치되는 절연층들을, 본 명세서에서, "액티브 하부 절연층"이라고도 한다.
액티브층(300) 상에 게이트 절연층(240)이 배치되고, 게이트 절연층(240) 상에 게이트 전극(400)이 배치될 수 있다. 그리고, 게이트 전극(400) 상에 제1 층간 절연층(250), 캐패시터 전극(500) 및 제2 층간 절연층(260)이 배치될 수 있다. 제2 층간 절연층(260) 상에는 소스드레인 전극(600)이 배치될 수 있다. 이와 같이, 액티브층(300)의 상부에 배치되는 절연층들을, 본 명세서에서, "액티브 상부 절연층"이라고도 한다.
여기서, 액티브 상부 절연층, 즉, 액티브층(300) 상에 배치되는 게이트 절연층(240), 제1 층간 절연층(250) 및 제2 층간 절연층(260) 중 적어도 일부는 컨택홀(CH)을 포함할 수 있다. 그리고, 소스드레인 전극(600)이 컨택홀(CH)의 내부에 배치되며 액티브층(300)이나 캐패시터 전극(500)과 연결될 수 있다.
또한, 액티브 상부 절연층 중 적어도 일부는 적어도 하나의 더미 홀(DH)을 포함할 수 있다.
일 예로, 액티브 상부 절연층 중 액티브층(300)과 접촉되는 게이트 절연층(240)을 제외한 제1 층간 절연층(250)과 제2 층간 절연층(260)에 적어도 하나의 더미 홀(DH)이 배치될 수 있다. 그리고, 제1 층간 절연층(250)과 제2 층간 절연층(260)에 배치된 더미 홀(DH)은 일체일 수 있다.
또는, 더미 홀(DH)은, 제1 층간 절연층(250)이나 제2 층간 절연층(260) 중 어느 하나의 절연층에만 배치될 수도 있다.
또는, 더미 홀(DH)은, 제1 층간 절연층(250)과 제2 층간 절연층(260)에 모두 배치될 수 있다. 그리고, 제1 층간 절연층(250)에 배치된 더미 홀(DH)과 제2 층간 절연층(260)에 배치된 더미 홀(DH)은 서로 다른 영역에 배치되거나, 일부분만 중첩될 수도 있다. 즉, 인접한 절연층에서 더미 홀(DH)이 서로 분리된 형태로 배치될 수도 있다.
또한, 경우에 따라, 더미 홀(DH)은, 액티브층(300) 상에 배치되는 액티브 상부 절연층에 전체적으로 배치될 수도 있다. 즉, 더미 홀(DH)이 게이트 절연층(240), 제1 층간 절연층(250) 및 제2 층간 절연층(260)에 전체적으로 배치될 수도 있다.
액티브 상부 절연층 중 적어도 일부 절연층에 배치된 더미 홀(DH)의 깊이는 더미 홀(DH)이 배치된 절연층의 두께 이하일 수 있다.
그리고, 더미 홀(DH)의 내부에는 절연 물질(700)이 배치될 수 있다.
더미 홀(DH)의 내부에 배치되는 절연 물질(700)은, 더미 홀(DH)이 배치된 절연층을 구성하는 물질과 다른 물질로 이루어지거나, 다른 특성을 갖는 동일 계통의 물질로 이루어질 수도 있다.
일 예로, 액티브 상부 절연층이 무기물인 경우, 더미 홀(DH)의 내부에 배치된 절연 물질(700)은 유기물일 수 있다. 또는, 절연 물질(700)은, 더미 홀(DH)이 배치된 절연층의 유전율과 상이한 유전율을 갖는 무기물일 수도 있다.
따라서, 본 발명의 실시예들에 따른 디스플레이 패널(110)의 서브픽셀(SP)에는 전극 물질이 배치된 컨택홀(CH)과 절연 물질이 배치된 더미 홀(DH)이 존재할 수 있다.
액티브 영역(A/A)에 배치된 제1 층간 절연층(250)이나 제2 층간 절연층(260) 등과 같은 액티브 상부 절연층에 더미 홀(DH)을 배치함으로써, 액티브 상부 절연층의 표면(또는 계면)이 증가할 수 있다. 따라서, 액티브 영역(A/A)이 휘거나 접히는 경우 액티브 상부 절연층이 받는 스트레스가 액티브 상부 절연층의 증가된 표면을 따라 분산되므로, 액티브 상부 절연층에 휨에 의한 스트레스로 인해 크랙이 발생하는 것을 방지할 수 있다.
또한, 액티브 상부 절연층의 더미 홀(DH)의 내부에 절연 물질(700)이 채워진 상태가 되도록 함으로써, 더미 홀(DH)이 형성되더라도 액티브 상부 절연층의 강성을 유지할 수 있다.
더미 홀(DH)이 액티브 상부 절연층 중 게이트 절연층(240), 제1 층간 절연층(250) 및 제2 층간 절연층(260)에 모두 형성되는 경우, 더미 홀(DH)의 깊이가 증가함에 따라 액티브 상부 절연층의 표면을 증가시켜 휨에 의한 스트레스를 분산시키는 효과를 증가시켜줄 수 있다.
또는, 더미 홀(DH)이 액티브 상부 절연층 중 액티브층(300)과 접촉된 게이트 절연층(240)을 제외한 절연층에 배치됨으로써, 휨에 의한 스트레스에 대한 분산력을 제공하면서 더미 홀(DH)과 더미 홀(DH)의 내부에 절연 물질(700)을 배치하는 공정 과정에서 액티브층(300)이 오염되는 것을 방지할 수 있다.
또한, 액티브 상부 절연층 중 적어도 일부 절연층에 더미 홀(DH)이 배치되는 경우, 더미 홀(DH)은 액티브층(300)과 컨택홀(CH)이 배치되는 영역을 회피하여 배치될 수 있다.
도 4는 도 3에 도시된 디스플레이 패널(110)에 배치된 서브픽셀(SP)의 평면 구조의 예시를 나타낸 도면이다.
도 4를 참조하면, 액티브 영역(A/A)에 배치된 서브픽셀(SP)에는, 채널 형성을 위한 액티브층(300), 게이트 라인(GL) 등을 형성하기 위한 게이트 전극(400), 캐패시턴스 형성 등을 위한 캐패시터 전극(500) 및 데이터 라인(DL) 등을 형성하기 위한 소스드레인 전극(600)이 배치될 수 있다.
도 4에 도시된 서브픽셀(SP)의 구조는 일 예시로서, 디스플레이 패널(110)에 따라 서브픽셀(SP)의 구조는 다양할 수 있다.
서브픽셀(SP)에 배치된 액티브층(300)과 소스드레인 전극(600)이나, 캐패시터 전극(500)과 소스드레인 전극(600)은, 신호나 전원을 공급하는 라인을 형성하기 위해 컨택홀(CH)을 통해 서로 전기적으로 연결될 수 있다. 따라서, 서브픽셀(SP)에는, 다른 층에 배치된 액티브층(300)이나 전극 간의 연결을 위한 다수의 컨택홀(CH)이 배치될 수 있다.
그리고, 서브픽셀(SP)에서 액티브층(300)이 배치된 영역을 제외한 영역에 적어도 하나의 더미 홀(DH)이 배치될 수 있다. 도 4는 더미 홀(DH)이 액티브 상부 절연층에 배치된 경우를 예시로 나타내므로, 더미 홀(DH)을 형성하는 공정 과정에서 액티브층(300)이 오염되는 것을 방지하기 위해 더미 홀(DH)은 액티브층(300)이 배치된 영역을 제외한 영역에 배치될 수 있다.
또한, 더미 홀(DH)은, 서브픽셀(SP)에서 컨택홀(CH)이 배치된 영역을 제외한 영역에 배치될 수 있다.
액티브 상부 절연층에 더미 홀(DH)을 배치하는 경우, 더미 홀(DH)의 형성과 더미 홀(DH)의 내부에 절연 물질(700)의 배치가 완료된 후, 컨택홀(CH)을 형성할 수 있다. 따라서, 더미 홀(DH)이 배치된 영역에 컨택홀(CH)을 형성하기 용이하지 않을 수 있으므로, 컨택홀(CH)이 배치될 영역을 제외한 영역에 더미 홀(DH)이 배치되도록 할 수 있다.
즉, 액티브 상부 절연층에 더미 홀(DH)이 배치되는 경우, 더미 홀(DH)은, 액티브층(300)과 컨택홀(CH)이 배치되는 영역을 제외한 영역에 배치될 수 있다.
그리고, 더미 홀(DH)에 절연 물질(700)을 배치하는 공정은, 더미 홀(DH)을 형성한 후 절연 물질(700)을 전체적으로 증착시키고 더미 홀(DH)을 포함하는 절연층의 상면을 평탄화 또는 연마함으로써 이루어질 수 있다. 따라서, 더미 홀(DH)에 배치된 절연 물질(700)의 상면이 평탄화될 수 있다. 또한, 절연 물질(700)이 더미 홀(DH)을 포함하는 절연층의 상면에서 제거되도록 공정을 수행하는 경우, 더미 홀(DH)을 포함하는 절연층의 상면도 평탄화될 수 있다. 즉, 더미 홀(DH)에 배치되고 평탄화된 절연 물질(700)의 상면을 노출시키는 층의 상면도 함께 평탄화될 수 있다.
이러한 경우, 소스드레인 전극(600)의 하부에 배치되는 제2 층간 절연층(260)의 상면이 평탄화될 수 있다. 따라서, 제2 층간 절연층(260)의 하부에 배치되는 게이트 전극(400)과 캐패시터 전극(500) 사이의 영역에서 소스드레인 전극(600)의 잔막이 발생하는 것을 방지할 수 있다. 그리고, 소스드레인(600)의 잔막으로 인한 신호 라인 간의 단락을 방지하여, 서브픽셀(SP)에서 신호 라인의 설계 자유도를 높여줄 수 있다.
도 5는 도 3에 도시된 디스플레이 패널(110)에서 더미 홀(DH)의 공정 과정의 예시를 나타낸 도면이다.
도 5를 참조하면, 액티브 상부 절연층 중 제1 층간 절연층(250)과 제2 층간 절연층(260)에 더미 홀(DH)을 형성하는 예시를 나타낸다.
폴리이미드층(210) 상에 멀티 버퍼층(220), 액티브 버퍼층(230)을 배치하고, 액티브 버퍼층(230) 상에 액티브층(300)과 게이트 절연층(240)을 배치한다. 그리고, 게이트 절연층(240) 상에 게이트 전극(400), 제1 층간 절연층(250), 캐패시터 전극(500) 및 제2 층간 절연층(260)을 배치한다.
제2 층간 절연층(260)의 배치가 완료되면, 제1 층간 절연층(250)과 제2 층간 절연층(260)에 적어도 하나의 더미 홀(DH)을 형성한다.
더미 홀(DH)의 형성이 완료되면, 제2 층간 절연층(260) 상에 절연 물질(700)을 증착시킨다. 이러한 절연 물질(700)은, 무기막 또는 유기막일 수 있다. 그리고, 절연 물질(700)이 무기막일 경우, 제1 층간 절연층(250), 제2 층간 절연층(260)을 구성하는 무기막과 물성(예: 유전율)이 다른 무기막일 수 있다.
제2 층간 절연층(260) 상에 절연 물질(700)의 증착이 완료되면, 제2 층간 절연층(260)의 상면을 평탄화 또는 연마시키는 공정을 수행할 수 있다. 일 예로, 연마 기구를 이용하여 CMP(Chemical Mechanical Polishing) 공정을 진행할 수 있다.
그리고, CMP 공정은, 제2 층간 절연층(260)의 상면에 배치된 절연 물질(700)이 제거되도록 수행될 수 있다. 경우에 따라, 제2 층간 절연층(260) 상에 평탄화된 절연 물질(700)이 배치될 수도 있으나, CMP 공정을 통해 절연 물질(700)이 제2 층간 절연층(260) 상에 배치되지 않고 더미 홀(DH)의 내부에만 채워지도록 할 수 있다. 여기서, 제2 층간 절연층(260) 상에 평탄화된 절연 물질(700)이 남도록 공정이 이루어지는 경우, 절연 물질(700)의 상면이 평탄화된 구조가 될 수 있다. 또는, 제2 층간 절연층(260) 상에서 절연 물질(700)이 제거되도록 공정이 이루어지는 경우, 제2 층간 절연층(260)의 상면도 평탄화된 구조가 될 수 있다. 즉, 더미 홀(DH)에 채워진 절연 물질(700)의 상면과, 더미 홀(DH)을 포함하며 평탄화된 절연 물질(700)의 상면을 노출시키는 제2 층간 절연층(260)의 상면이 모두 평탄화될 수 있다.
CMP 공정에 의해 제2 층간 절연층(260)의 상면이 평탄화됨에 따라, 제1 층간 절연층(250)과 제2 층간 절연층(260)에 적어도 하나의 더미 홀(DH)이 형성된 상태에서 더미 홀(DH)의 내부에 절연 물질(700)이 채워진 구조가 완성될 수 있다.
따라서, 더미 홀(DH)에 의해 액티브 상부 절연층의 계면을 증가시켜 휨에 의한 스트레스를 분산시킬 수 있고, 더미 홀(DH)의 내부에 절연 물질(700)이 채워지도록 하여 강성을 유지할 수 있다.
또한, CMP 공정에 의해 소스드레인 전극(600)의 하부에 배치되는 제2 층간 절연층(260)의 상면이 평탄화됨에 따라, 제2 층간 절연층(260)의 단차로 인해 소스드레인 전극(600)의 잔막이 발생하는 것을 방지하여 인접한 소스드레인 전극(600) 간의 단락을 방지할 수 있다.
이에 따라, 액티브 영역(A/A)에서 휨에 의한 스트레스를 완화시킬 수 있는 구조를 제공하면서, 신호 라인의 배치 자유도를 높일 수 있는 서브픽셀(SP)의 구조를 제공할 수 있다.
전술한 더미 홀(DH)은, 상대적으로 두꺼운 액티브 상부 절연층에 배치될 수도 있으나, 경우에 따라, 액티브 하부 절연층에 배치될 수도 있고, 액티브층(300)과 접촉된 절연층에 배치될 수도 있다.
도 6은 본 발명의 실시예들에 따른 디스플레이 패널(110)의 액티브 영역(A/A)의 단면 구조의 다른 예시를 나타낸 도면이다.
도 6을 참조하면, 액티브 영역(A/A)에서, 폴리이미드층(210)과 액티브층(300) 사이에 멀티 버퍼층(220)과 액티브 버퍼층(230)이 배치될 수 있다. 그리고, 액티브층(300)의 하부에 배치된 멀티 버퍼층(220)과 액티브 버퍼층(230), 즉, 액티브 하부 절연층에 적어도 하나의 더미 홀(DH)이 배치될 수 있다.
또는, 액티브 하부 절연층 중 액티브층(300)과 접촉된 액티브 버퍼층(230)을 제외한 멀티 버퍼층(220)에만 더미 홀(DH)이 배치될 수도 있다. 여기서, 멀티 버퍼층(220)은, 하나 이상의 버퍼층을 포함하는 구조일 수도 있다. 즉, 본 명세서에서, 폴리이미드층(210)과 액티브층(300) 사이에 배치되는 다수의 절연층 중 액티브층(300)과 접촉된 절연층을 액티브 버퍼층(230)이라 하고 나머지 절연층을 멀티 버퍼층(220)이라 할 수 있다.
멀티 버퍼층(220) 및 액티브 버퍼층(230) 중 적어도 하나의 층에 배치된 더미 홀(DH)의 내부에는 절연 물질(700)이 채워질 수 있다.
그리고, 더미 홀(DH)의 내부에 채워진 절연 물질(700)은, 더미 홀(DH)이 배치된 절연층과 이종 계열의 물질이거나, 동종 계열의 다른 물성을 갖는 물질일 수 있다.
액티브 하부 절연층에 적어도 하나의 더미 홀(DH)을 배치하고, 더미 홀(DH)의 내부에 절연 물질(700)을 배치함으로써, 액티브 영역(A/A)에서 휨에 의한 스트레스가 분산될 수 있는 구조를 제공할 수 있다.
또한, 액티브층(300)의 하부에 배치되는 액티브 하부 절연층에 더미 홀(DH)을 형성함으로써, 액티브층(300)이나, 액티브 상부 절연층에 형성되는 컨택홀(CH)의 위치와 독립적으로 더미 홀(DH)이 배치될 수 있다.
도 7은 도 6에 도시된 디스플레이 패널(110)에 배치된 서브픽셀(SP)의 평면 구조의 예시를 나타낸 도면이다.
도 7을 참조하면, 액티브 영역(A/A)에 배치된 서브픽셀(SP)에, 액티브층(300), 게이트 전극(400), 캐패시터 전극(500) 및 소스드레인 전극(600) 등이 배치될 수 있다. 그리고, 액티브층(300)과 소스드레인 전극(600) 등 간의 연결을 위한 다수의 컨택홀(CH)이 배치될 수 있다.
또한, 서브픽셀(SP)에는, 액티브 하부 절연층 중 적어도 일부에 형성된 적어도 하나의 더미 홀(DH)이 배치될 수 있다.
이러한 더미 홀(DH)은, 액티브 하부 절연층에 배치됨에 따라, 액티브층(300)이나 컨택홀(CH)이 배치된 영역과 관계없이 배치될 수 있다. 따라서, 도 7에 도시된 예시와 같이, 더미 홀(DH)이 일정한 간격으로 배치될 수도 있다. 그리고, 더미 홀(DH)이 일정한 간격으로 배치되도록 함으로써, 액티브 영역(A/A)의 휨에 따른 스트레스의 분산이 균일하게 이루어지게 할 수 있다.
또한, 도 7은 더미 홀(DH)의 도시의 편의를 위하여, 더미 홀(DH)이 컨택홀(CH)과 중첩되지 않은 구조를 예시로 나타내고 있으나, 전술한 바와 같이, 더미 홀(DH)이 액티브 하부 절연층에 배치되어 컨택홀(CH)과 독립적으로 배치될 수 있으므로, 더미 홀(CH) 중 적어도 일부는 컨택홀(CH)과 중첩될 수도 있다.
그리고, 액티브 하부 절연층에 배치된 더미 홀(DH)은, 액티브층(300)과 접촉되지 않은 절연층에만 배치될 수도 있고, 액티브층(300)과 접촉된 절연층을 포함한 액티브 하부 절연층에 배치될 수도 있다.
도 8과 도 9는 도 6에 도시된 디스플레이 패널(110)에서 더미 홀(DH)의 공정 과정의 예시를 나타낸 도면이다.
도 8을 참조하면, 폴리이미드층(210) 상에 멀티 버퍼층(220)을 배치하고, 멀티 버퍼층(220)에 적어도 하나의 더미 홀(DH)을 형성한다.
더미 홀(DH)이 형성된 멀티 버퍼층(220) 상에 무기막 또는 유기막과 같은 절연 물질(700)을 증착시킨다. 이러한 절연 물질(700)은, 더미 홀(DH)이 배치된 멀티 버퍼층(220)과 다른 계통의 물질이거나, 동일 계통의 다른 물성을 갖는 물질일 수 있다.
멀티 버퍼층(220) 상에 절연 물질(700)이 배치되면, 멀티 버퍼층(220)의 상면을 평탄화 또는 연마시키는 CMP 공정을 수행할 수 있다.
CMP 공정을 통해, 멀티 버퍼층(220)의 상면에 배치된 절연 물질(700)이 제거되고, 멀티 버퍼층(220)에 포함된 더미 홀(DH)의 내부에만 절연 물질(700)이 남도록 할 수 있다. 이러한 경우, 멀티 버퍼층(220)의 상면과 더미 홀(DH)에 채워진 절연 물질(700)의 상면이 평탄화될 수 있다.
또는, 경우에 따라, 절연 물질(700)이 더미 홀(DH)의 내부에 채워지면서, 멀티 버퍼층(220)의 상면에 남도록 CMP 공정을 수행할 수도 있다.
액티브 버퍼층(230)을 형성하기 전에 더미 홀(DH)을 배치하는 공정을 수행함으로써, 액티브 영역(A/A)이 휨에 의한 스트레스에 강건한 구조를 갖도록 하면서 이후 액티브층(300) 등의 공정에 영향을 주지 않도록 할 수 있다.
특히, 액티브 버퍼층(230)과 액티브층(300)을 동시에 증착하는 공정을 이용하는 경우, 액티브 버퍼층(230)의 하부에 배치된 멀티 버퍼층(220)에 더미 홀(DH)을 형성함으로써, 더미 홀(DH)의 위치 자유도를 향상시키며 휨에 의한 스트레스에 강건한 구조를 제공할 수 있다.
또는, 액티브 버퍼층(230)에만 더미 홀(DH)이 배치될 수도 있으며, 경우에 따라, 액티브 버퍼층(230)을 포함한 액티브 하부 절연층에 전체적으로 더미 홀(DH)이 배치될 수도 있다.
도 9를 참조하면, 폴리이미드층(210) 상에 멀티 버퍼층(220)과 액티브 버퍼층(230)을 배치하고, 멀티 버퍼층(220)과 액티브 버퍼층(230)에 적어도 하나의 더미 홀(DH)을 형성한다.
즉, 폴리이미드층(210)과 액티브층(300) 사이에 배치되는 액티브 하부 절연층에 전체적으로 더미 홀(DH)이 형성될 수 있다.
그리고, 액티브 버퍼층(230) 상에 절연 물질(700)을 배치하고, 액티브 버퍼층(230)의 상면을 평탄화 또는 연마시키는 CMP 공정을 수행하여 액티브 버퍼층(230)의 상면에 배치된 절연 물질(700)을 제거할 수 있다.
따라서, 액티브 하부 절연층에 형성되는 더미 홀(DH)의 깊이를 증가시켜 액티브 하부 절연층의 계면을 증가시키고, 휨에 의한 스트레스의 분산 특성을 향상시킬 수 있다.
특히, 액티브 버퍼층(230)과 액티브층(300)의 별도의 공정을 통해 배치하는 경우, 액티브층(300)의 하부에 더미 홀(DH)을 배치하여 더미 홀(DH)의 위치의 자유도를 증가시키면서 더미 홀(DH)의 깊이 증가를 통해 휨에 의한 스트레스에 보다 강건한 구조를 제공할 수 있다.
이러한 더미 홀(DH)은, 전술한 예시와 같이, 액티브 상부 절연층이나 액티브 하부 절연층에 형성될 수 있다. 그리고, 인접한 둘 이상의 절연층에 더미 홀(DH)이 형성되는 경우, 인접한 절연층에 배치된 더미 홀(DH)은 일체일 수도 있고 분리된 구조일 수도 있다. 또한, 액티브 상부 절연층 중 적어도 일부 층과 액티브 하부 절연층 중 적어도 일부 층에 더미 홀(DH)이 배치될 수도 있다.
즉, 디스플레이 패널(110)의 액티브 영역(A/A)에서 기판과 발광 소자 사이에 배치되는 절연층 중 적어도 일부 절연층에 절연 물질(700)이 채워진 더미 홀(DH)이 배치될 수 있다.
이와 같이, 본 발명의 실시예들은, 서브픽셀(SP)에 배치된 액티브층(300)의 상부나 하부에 배치된 절연층에 더미 홀(DH)을 형성하고, 더미 홀(DH)의 내부에 절연 물질(700)을 배치함으로써, 액티브 영역(A/A)이 휘거나 접히는 형태인 경우에도 크랙을 방지할 수 있는 디스플레이 패널(110)을 제공할 수 있다.
또한, 더미 홀(DH)은, 액티브층(300)이 접촉되는 절연층 중 적어도 하나의 절연층에 형성될 수도 있다.
도 10은 본 발명의 실시예들에 따른 디스플레이 패널(110)의 액티브 영역(A/A)의 단면 구조의 또 다른 예시를 나타낸 도면이다.
도 10을 참조하면, 액티브 영역(A/A)에서, 액티브층(300)의 하부에 액티브 버퍼층(230)이 배치되고, 액티브층(300)의 상부에 게이트 절연층(240)이 배치된 구조에서, 액티브 버퍼층(230) 및 게이트 절연층(240) 중 적어도 하나의 절연층에 적어도 하나의 더미 홀(DH)이 형성될 수 있다.
일 예로, 도 10에 도시된 예시와 같이, 액티브 버퍼층(230)과 게이트 절연층(240)에 전체적으로 더미 홀(DH)이 형성될 수 있다.
즉, 액티브층(300)과 게이트 절연층(240)까지 배치가 완료된 후, 게이트 절연층(240)부터 액티브 버퍼층(230)까지 배치되는 더미 홀(DH)을 형성할 수 있다.
그리고, 더미 홀(DH)의 내부에 절연 물질(700)을 배치함으로써, 액티브층(300)과 접촉된 절연층에서 휨에 의한 스트레스가 분산될 수 있는 구조를 제공할 수 있다.
따라서, 액티브층(300)과 접촉된 절연층에서 크랙을 방지할 수 있는 구조를 제공함에 따라, 휨에 의한 스트레스로 인해 액티브층(300)이 손상되는 것을 방지하여 휘거나 접히는 형태의 디스플레이 패널(110)에서 소자의 결함이 발생하는 것을 방지할 수 있다.
또한, 전술한 바와 같이, 더미 홀(DH)은, 액티브층(300)과 접촉된 액티브 버퍼층(230)과 게이트 절연층(240) 중 하나의 절연층에만 형성될 수도 있다. 또한, 더미 홀(DH)이 멀티 버퍼층(220)까지 연장된 구조일 수도 있고, 제1 층간 절연층(250)과 제2 층간 절연층(260)까지 연장된 구조일 수도 있다.
이와 같이, 액티브층(300)과 인접한 절연층에 더미 홀(DH)이 배치되는 경우에는, 더미 홀(DH)이 액티브층(300)이 배치된 영역과 컨택홀(CH)이 배치된 영역을 회피하여 배치될 수 있다.
도 11은 도 10에 도시된 디스플레이 패널(110)에 배치된 서브픽셀(SP)의 평면 구조의 예시를 나타낸 도면이다.
도 11을 참조하면, 서브픽셀(SP)에 액티브층(300), 게이트 전극(400), 캐패시터 전극(500) 및 소스드레인 전극(600) 등이 배치된다. 그리고, 다수의 컨택홀(CH)이 배치될 수 있다.
여기서, 액티브층(300)의 상부나 하부에 배치되며, 액티브층(300)과 접촉된 절연층에 적어도 하나의 더미 홀(DH)이 배치될 수 있다. 그리고, 더미 홀(DH)의 내부에는 절연 물질(700)이 채워질 수 있다.
이러한 더미 홀(DH)은, 액티브층(300)의 하부에 배치된 절연층에만 배치되는 경우 액티브층(300)과 중첩된 영역에 배치될 수도 있으나, 액티브층(300)의 상부에 배치된 절연층까지 연장되어 배치될 경우 액티브층(300)이 배치된 영역을 제외한 영역에 배치될 수 있다.
또한, 더미 홀(DH)은, 서브픽셀(SP)에서 다수의 컨택홀(CH)이 배치된 영역을 제외한 영역에 배치될 수 있다.
더미 홀(DH)이 액티브층(300)이 배치된 영역 이외의 영역에 배치되면서, 액티브층(300)의 상면과 하면에 접촉된 절연층에 배치되도록 함으로써, 액티브층(300)과 인접한 부분에서 휨에 의한 스트레스가 분산되어 액티브층(300)의 손상을 방지해줄 수 있다.
또한, 경우에 따라, 액티브층(300)의 하부에 배치된 액티브 버퍼층(230)에 포함된 더미 홀(DH)과 액티브층(300)의 상부에 배치된 게이트 절연층(240)에 포함된 더미 홀(DH)이 분리된 구조로 배치될 수도 있다.
즉, 더미 홀(DH)을 액티브 버퍼층(230)에 형성한 이후에, 액티브층(300), 게이트 절연층(240)을 배치하고 게이트 절연층(240)에 별도의 더미 홀(DH)을 형성할 수도 있다.
이러한 경우, 액티브층(300)과 중첩되는 영역에도 더미 홀(DH)이 배치될 수 있도록 하면서, 액티브층(300)과 인접한 부분에서 휨에 의한 스트레스가 용이하게 분산될 수 있는 구조를 제공할 수 있다.
도 12는 도 10에 도시된 디스플레이 패널(110)에서 더미 홀(DH)의 공정 과정의 예시를 나타낸 도면이다.
도 12를 참조하면, 폴리이미드층(210) 상에 멀티 버퍼층(220), 액티브 버퍼층(230)을 배치한다. 그리고, 액티브 버퍼층(230) 상에 액티브층(300), 게이트 절연층(240)을 배치한다.
게이트 절연층(240)의 배치가 완료되면, 액티브 버퍼층(230)과 게이트 절연층(240)에 적어도 하나의 더미 홀(DH)을 형성할 수 있다.
그리고, 게이트 절연층(240) 상에 절연 물질(700)을 증착시켜 더미 홀(DH)의 내부에 절연 물질(700)이 배치되도록 한다. 이후 게이트 절연층(240)의 상면을 평탄화 또는 연마시키는 CMP 공정을 진행하여 게이트 절연층(240)의 상면을 평탄화시키며 게이트 절연층(240) 상에 배치된 절연 물질(700)이 제거될 수 있다. 즉, 게이트 절연층(240)의 상면과 더미 홀(DH)에 채워지는 절연 물질(700)의 상면이 같이 평탄화될 수 있다.
따라서, 액티브층(300)과 접촉된 액티브 버퍼층(230)과 게이트 절연층(240)에서 휨에 의한 스트레스에 강건한 구조를 제공할 수 있다.
또한, 액티브 버퍼층(230)을 액티브층(300)과 별도의 공정으로 배치하는 경우, 액티브 버퍼층(230)에 배치된 더미 홀(DH)과 게이트 절연층(240)에 배치된 더미 홀(DH)을 별도로 형성할 수 있다.
이러한 경우, 더미 홀(DH)의 위치의 자유도를 증가시키면서, 액티브층(300)과 인접한 부분에서 스트레스에 강건한 구조를 제공하여, 액티브 영역(A/A)이 휘거나 접히는 구조의 디스플레이 패널(110)에서 액티브층(300)의 손상을 방지할 수 있다.
전술한 본 발명의 실시예들에 의하면, 디스플레이 패널(110)의 액티브 영역(A/A)에 배치되는 절연층 중 일부 절연층에 더미 홀(DH)을 형성하고, 더미 홀(DH)의 내부에 절연 물질(700)을 배치함으로써, 액티브 영역(A/A)에서 휨에 의한 스트레스가 분산될 수 있는 구조를 제공한다.
액티브 영역(A/A)에서 휨에 의한 스트레스가 분산될 수 있는 구조를 통해, 액티브 영역(A/A)이 휘거나 접히는 구조의 디스플레이 패널(110)에서 휨에 의한 크랙이 발생하는 것을 방지할 수 있다.
특히, 액티브층(300)의 상부나 하부에 배치된 절연층 중 적어도 일부에 더미 홀(DH)을 형성함으로써, 휨에 의한 스트레스로 인해 액티브 영역(A/A)에 배치된 회로 소자나 신호 라인이 손상되지 않도록 할 수 있다.
그리고, 더미 홀(DH)을 형성하고 더미 홀(DH)의 내부에 절연 물질(700)을 배치한 후 CMP 공정을 진행함으로써, 더미 홀(DH)이 배치된 절연층의 상면을 평탄화시킬 수 있다. 따라서, 더미 홀(DH)의 상부에 배치되는 전극 물질의 잔막으로 인한 단락을 방지하여, 서브픽셀(SP)에서 배선 설계의 자유도도 향상시켜줄 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치 110: 디스플레이 패널
120: 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러 210: 폴리이미드층
211: 제1 폴리이미드층 212: 폴리이미드 절연층
213: 제2 폴리이미드층 220: 멀티 버퍼층
230: 액티브 버퍼층 240: 게이트 절연층
250: 제1 층간 절연층 260: 제2 층간 절연층
270: 크랙 방지부 300: 액티브층
400: 게이트 전극 500: 캐패시터 전극
600: 소스드레인 전극 700: 절연 물질

Claims (19)

  1. 다수의 서브픽셀이 배치된 액티브 영역; 및
    상기 액티브 영역의 외측에 위치하는 논-액티브 영역을 포함하고,
    상기 액티브 영역은,
    기판;
    상기 기판 상에 적층된 복수의 액티브 하부 절연층;
    상기 액티브 하부 절연층 상의 일부 영역에 배치된 액티브층; 및
    상기 액티브 하부 절연층과 상기 액티브층 상에 적층된 복수의 액티브 상부 절연층을 포함하고,
    상기 복수의 액티브 하부 절연층 및 상기 복수의 액티브 상부 절연층 중 적어도 하나는 하나 이상의 더미 홀을 포함하고, 상기 더미 홀의 내부에 절연 물질이 채워진 디스플레이 패널.
  2. 제1항에 있어서,
    상기 복수의 액티브 상부 절연층 중 적어도 하나는 상기 하나 이상의 더미 홀을 포함하고, 상기 액티브 상부 절연층에 포함된 상기 더미 홀은 상기 액티브층이 배치된 영역을 제외한 영역에 위치하는 디스플레이 패널.
  3. 제1항에 있어서,
    상기 복수의 액티브 상부 절연층 중 상기 액티브층과 접촉된 액티브 상부 절연층을 제외한 액티브 상부 절연층 중 적어도 하나는 상기 하나 이상의 더미 홀을 포함하는 디스플레이 패널.
  4. 제1항에 있어서,
    상기 복수의 액티브 상부 절연층 중 적어도 하나는 내부에 전극 물질이 배치된 적어도 하나의 컨택홀을 포함하고,
    상기 액티브 상부 절연층에 포함된 상기 더미 홀은 상기 컨택홀이 배치된 영역을 제외한 영역에 위치하는 디스플레이 패널.
  5. 제1항에 있어서,
    상기 복수의 액티브 하부 절연층 중 적어도 하나는 상기 하나 이상의 더미 홀을 포함하고, 상기 액티브 하부 절연층에 포함된 상기 더미 홀 중 적어도 하나는 상기 액티브층이 배치된 영역과 중첩되는 디스플레이 패널.
  6. 제1항에 있어서,
    상기 복수의 액티브 하부 절연층 중 상기 액티브층과 접촉된 액티브 하부 절연층을 제외한 액티브 하부 절연층 중 적어도 하나는 상기 하나 이상의 더미 홀을 포함하는 디스플레이 패널.
  7. 제1항에 있어서,
    상기 복수의 액티브 하부 절연층 중 상기 액티브층과 접촉된 액티브 하부 절연층과 상기 복수의 액티브 상부 절연층 중 상기 액티브층과 접촉된 액티브 상부 절연층은 상기 하나 이상의 더미 홀을 포함하는 디스플레이 패널.
  8. 제7항에 있어서,
    상기 액티브층과 접촉된 액티브 하부 절연층에 포함된 더미 홀과 상기 액티브층과 접촉된 액티브 상부 절연층에 포함된 더미 홀은 일체인 디스플레이 패널.
  9. 제1항에 있어서,
    상기 절연 물질은 상기 더미 홀이 포함된 층을 구성하는 물질과 다른 종류의 물질이거나 다른 특성을 갖는 물질인 디스플레이 패널.
  10. 제1항에 있어서,
    상기 더미 홀에 채워진 상기 절연 물질의 상면은 평탄화된 디스플레이 패널.
  11. 제10항에 있어서,
    상기 더미 홀을 포함하고, 상기 평탄화된 절연 물질의 상면을 노출시키는 층의 상면은 평탄화된 디스플레이 패널.
  12. 액티브 영역에 배치된 다수의 서브픽셀;
    상기 서브픽셀의 일부 영역에 배치된 액티브층;
    상기 액티브층의 상부나 하부에 배치된 다수의 절연층;
    상기 다수의 절연층 중 일부 절연층에 포함되고, 내부에 전극 물질이 배치된 다수의 컨택홀; 및
    상기 다수의 절연층 중 적어도 하나의 절연층에 포함되고, 내부에 절연 물질이 채워진 적어도 하나의 더미 홀
    을 포함하는 디스플레이 패널.
  13. 제12항에 있어서,
    상기 더미 홀은 상기 액티브층의 상부에 배치된 다수의 절연층 중 적어도 하나의 절연층에 포함되고, 상기 컨택홀이 배치된 영역을 제외한 영역에 위치하는 디스플레이 패널.
  14. 제12항에 있어서,
    상기 더미 홀은 상기 액티브층과 접촉된 절연층 중 적어도 하나의 절연층에 포함되고, 상기 액티브층이 배치된 영역을 제외한 영역에 위치하는 디스플레이 패널.
  15. 제12항에 있어서,
    상기 더미 홀은 상기 액티브층과 접촉된 절연층을 제외한 절연층 중 적어도 하나의 절연층에 포함된 디스플레이 패널.
  16. 제12항에 있어서,
    상기 더미 홀은 상기 액티브층의 하부에 배치된 다수의 절연층 중 적어도 하나의 절연층에 포함되고, 상기 더미 홀 중 적어도 하나는 상기 액티브층과 중첩되는 디스플레이 패널.
  17. 제12항에 있어서,
    상기 절연 물질은 상기 더미 홀이 포함된 상기 절연층을 구성하는 물질과 다른 종류의 물질이거나 다른 특성을 갖는 물질인 디스플레이 패널.
  18. 제12항에 있어서,
    상기 더미 홀에 채워진 상기 절연 물질의 상면은 평탄화된 디스플레이 패널.
  19. 제18항에 있어서,
    상기 더미 홀을 포함하고, 상기 평탄화된 절연 물질의 상면을 노출시키는 층의 상면은 평탄화된 디스플레이 패널.
KR1020190061089A 2019-05-24 2019-05-24 디스플레이 패널 KR20200134905A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190061089A KR20200134905A (ko) 2019-05-24 2019-05-24 디스플레이 패널

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190061089A KR20200134905A (ko) 2019-05-24 2019-05-24 디스플레이 패널

Publications (1)

Publication Number Publication Date
KR20200134905A true KR20200134905A (ko) 2020-12-02

Family

ID=73792238

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190061089A KR20200134905A (ko) 2019-05-24 2019-05-24 디스플레이 패널

Country Status (1)

Country Link
KR (1) KR20200134905A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115148155A (zh) * 2021-03-22 2022-10-04 武汉天马微电子有限公司 显示面板和显示装置
CN115148155B (zh) * 2021-03-22 2024-05-31 武汉天马微电子有限公司 显示面板和显示装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115148155A (zh) * 2021-03-22 2022-10-04 武汉天马微电子有限公司 显示面板和显示装置
CN115148155B (zh) * 2021-03-22 2024-05-31 武汉天马微电子有限公司 显示面板和显示装置

Similar Documents

Publication Publication Date Title
CN110737348B (zh) 具有触摸传感器的显示设备
KR102579383B1 (ko) 비대칭 블랙 매트릭스 패턴을 갖는 터치 인식 가능 표시 패널
KR102645930B1 (ko) 표시장치
CN112909017A (zh) 显示装置
KR20210050252A (ko) 터치 디스플레이 장치
WO2019130739A1 (ja) 表示装置及び表示装置の製造方法
KR20200134905A (ko) 디스플레이 패널
KR20220078932A (ko) 디스플레이 장치
KR20230003833A (ko) 디스플레이 장치
KR20200134908A (ko) 디스플레이 패널
US11853495B2 (en) Touch display device
US11921945B2 (en) Touch display device
KR102262709B1 (ko) 평판표시장치
US11886658B2 (en) Touch display device
US20230367424A1 (en) Touch Display Device
US20230118014A1 (en) Touch Display Device
US11847290B2 (en) Touch display device
US20230400951A1 (en) Touch Display Device
US11983361B2 (en) Touch display device
US20230124340A1 (en) Touch Display Device
US20230118885A1 (en) Touch Display Device
KR102400171B1 (ko) 표시패널 및 표시장치
KR20210074494A (ko) 폴리이미드 기판 및 디스플레이 장치
KR20210076590A (ko) 디스플레이 장치
KR20200082008A (ko) 패널 및 전자장치