JP2013201442A - 薄膜トランジスタの製造方法 - Google Patents
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Abstract
【課題】金属膜の伝導熱により非晶質シリコン層を結晶化する過程で発生するアークの問題を解決する薄膜トランジスタの製造方法を提供すること。
【解決手段】画素部と配線部とを含む基板と、前記基板上に位置するバッファ層と、前記バッファ層上に位置し、前記画素部に位置するゲート電極及び前記配線部に位置するゲート配線と、前記基板全面にわたって位置するゲート絶縁膜と、前記ゲート電極上に位置する半導体層と、前記半導体層に電気的に接続するソース／ドレイン電極とを含み、前記ゲート配線上には金属パターンが位置することを特徴とする薄膜トランジスタの製造方法に関する。
【選択図】図１Ｅ
【解決手段】画素部と配線部とを含む基板と、前記基板上に位置するバッファ層と、前記バッファ層上に位置し、前記画素部に位置するゲート電極及び前記配線部に位置するゲート配線と、前記基板全面にわたって位置するゲート絶縁膜と、前記ゲート電極上に位置する半導体層と、前記半導体層に電気的に接続するソース／ドレイン電極とを含み、前記ゲート配線上には金属パターンが位置することを特徴とする薄膜トランジスタの製造方法に関する。
【選択図】図１Ｅ
Description
本発明は、薄膜トランジスタの製造方法（Ｔｈｅ ｍｅｔｈｏｄ ｆｏｒ Ｕｓｉｎｇ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）に関する。
に関する。
に関する。
一般の熱処理方法には、熱処理炉を用いる炉熱処理（ｆｕｒｎａｃｅ ａｎｎｅａｌｉｎｇ）、ハロゲンランプなどの放射熱を用いるＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）、レーザを用いるレーザアニーリング（ｌａｓｅｒ ａｎｎｅａｌｉｎｇ）、ジュール加熱を用いる熱処理方法などと多様な方法がある。これらの熱処理方法は、熱処理の温度範囲、熱処理温度の均一性、昇温速度、冷却速度、購入価格、維持費用などによって材料及び工程の特性に合わせて選択される。特に、高温熱処理の要求や、材料及び工程の特定上に材料の局所領域に高速熱処理が必要な場合、選択される熱処理方法は極めて限定される。
上記の熱処理方法のうち、レーザアニーリング方法は材料表面に急速熱処理が可能であるが、レーザの波長及び熱処理が必要な物質の種類によって熱処理できるか否かが決まるので、熱処理できる材料が限定される。特に、大面積を熱処理する場合は、ラインビームタイプのレーザを重畳してスキャニングしなければならないので、レーザビーム強度の不均一性やレーザビーム自体の時間による照射量の不均一性などの問題が発生する。さらに、装備価格や維持費用が非常に高いという短所がある。
ＲＴＡ法は、半導体の製造工程によく用いられるが、いまの技術では、直径３００ｍｍシリコンウエハのみに適用されており、それよりも大きな基板を均一に熱処理するのには限界がある。また、熱処理の最大昇温速度は４００℃／ｓｅｃであって、それよりも大きな昇温速度を必要とする工程の場合には用いることができない。
したがって、上記問題点を解決し、そして工程上の制約から自由な熱処理方法について多くの研究が行われている。そのうち、導電層に電界を印加してジュール加熱する急速熱処理方法があって、このような熱処理方法は発生した高熱の熱伝導により所望する素材を選択的に急速熱処理することができ、上記ＲＴＡ工程の昇温速度よりもさらに大きな昇温速度を期待することができる。
しかしながら、上述のように、電界印加によるジュール加熱を用いた熱処理方法において、ジュール加熱中で発生するアークなどの物理的現象による不良を解決することができないという問題があった。
そこで、本発明は、素子に用いられる電極用金属を利用して電界印加で結晶化した半導体層を含む薄膜トランジスタの製造方法を提供して、従来の金属膜の伝導熱により非晶質シリコン層を結晶化する過程で発生するアークの問題を解決することにその目的がある。
本発明は、薄膜トランジスタの製造方法に関するものであって、画素部と配線部を含む基板と、上記基板上に位置するバッファ層と、上記バッファ層上に位置し、上記画素部に位置するゲート電極及び上記配線部に位置するゲート配線と、上記基板全面にわたって位置するゲート絶縁膜と、上記ゲート電極上に位置する半導体層と、上記半導体層に電気的に接続するソース／ドレイン電極とを含み、上記ゲート配線上には金属パターンが位置することを特徴とする薄膜トランジスタの製造方法を提供する。
以上説明したように本発明によれば、電極を形成する際に用いるソース／ドレイン電極用薄膜に電界を印加して用いる非晶質シリコン層を多結晶シリコン層に結晶化することによって、従来のジュール熱（Ｊｏｕｌｅ ｈｅａｔｉｎｇ）による多結晶シリコン層製造時に発生するアークの問題点を解決することができ、これによって、不良を減少して生産歩留まりを向上することができる。
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
＜実施形態＞
図１Ａないし図１Ｄは，本発明の一実施形態に係る薄膜トランジスタに関する断面図である。
図１Ａないし図１Ｄは，本発明の一実施形態に係る薄膜トランジスタに関する断面図である。
図１Ａに示すように、画素部ａと配線部ｂを含む基板１００を用意し、上記基板１００上にバッファ層１１０を形成する。上記基板１００はガラスまたはプラスチックなどとすることができ、上記バッファ層１１０は、上記基板１００から発生する水分または不純物の拡散を防止するか、結晶化時に熱の伝達速度を調節することによって、非晶質シリコン層の結晶化が好ましく行われるようにする役割をし、シリコン酸化膜、シリコン窒化膜のような絶縁膜を用いて単層またはこれらの複層で形成される。
その後、上記バッファ層上にゲート電極用金属膜１２０ａを形成する。上記ゲート電極用金属膜１２０ａは、アルミニウム（Ａｌ）またはアルミニウム−ネオジム（Ａｌ−Ｎｄ）のようなアルミニウム合金の単一層や、クロム（Ｃｒ）またはモリブデン（Ｍｏ）合金の上にアルミニウム合金が積層された多重層とすることができる。
図１Ｂに示すように、上記ゲート電極用金属膜１２０ａをパターニングして、上記基板１００の画素部ａに位置するゲート電極１２０及び配線部ｂに位置するゲート配線１２５を形成する。
次に、上記基板１００上にゲート絶縁膜１３０を全面にわたって形成する。上記ゲート絶縁膜１３０はシリコン酸化膜、シリコン窒化膜またはこれらの二重層とすることができる。また、ゲート絶縁膜１３０上部には、絶縁層をさらに含んでいてもよい。
図１Ｃに示すように、上記のようにゲート電極１２０が形成された基板１００上に非晶質シリコン層１４０ａを形成した後、パターニングして上記ゲート電極１２０に対応する非晶質シリコン層パターン１４０ａを形成する。
その後、図１Ｄに示すように、上記非晶質シリコン層パターン１４０ａ及びドーピングされたシリコン膜（図示せず）が形成された基板１００の配線部ｂのゲート絶縁膜１３０の一部を除去してゲート配線１２５の一部を開口する。
次に、上記基板１００全面にわたってソース／ドレイン電極用金属膜１５０ａを全面に形成した後に電界を印加する。その後、上記ソース／ドレイン電極用金属膜１５０ａに電界を印加して上記ソース／ドレイン電極用金属膜を加熱することによって、上記加熱されたソース／ドレイン電極用金属膜の熱伝導によって下部に位置する非晶質シリコン層からなる非晶質シリコン層パターン１４０ａが結晶化して多結晶シリコン層からなる半導体層１４０が完成される。
上述のように、ソース／ドレイン電極用金属膜１５０ａが上記半導体層１４０と直接接続しているため結晶化にもっとも好ましく、また上記ゲート配線１４０と直接接続しているので結晶化時に発生するアークを防止し、不良を減少する効果がある。
このとき、上記結晶化を好適に進行するために、約１００〜１００００Ｖ／ｃｍ２の電界で１μｓ〜１ｓｅｃ間加える。その理由は、１００Ｖ以下の電界では結晶化を進行するのには不十分なジュール熱であり、１００００Ｖ以上の電界では局所的なアークを発生するからである。そして、１μｓ以下で電界を加えるとジュール熱が不十分となり結晶化進行が難しく、１ｓｅｃ以上を加えると、基板が曲がったり、熱伝導による端部の結晶化不良となったりして素子に悪影響を与えるからである。
図１Ｅに示すように、結晶化の多結晶シリコン層からなる半導体層１４０を完成させた後、上記ソース／ドレイン電極用金属膜１５０ａをパターニングして、ソース／ドレイン電極１５０ｓ、１５０ｄを形成する。このとき、上記配線部ｂのゲート配線１２５上には金属パターン１５０ｃが残る場合もある。なお、上記の多結晶シリコン層については、多様な多結晶シリコン系の材料を用いて形成することができる。
この場合、上記半導体層１４０と上記ソース／ドレイン電極１５０ｓ、１５０ｄとの間には、Ｎ型半導体又はＰ型半導体の形成時に用いるＮ型またはＰ型の不純物がドーピングされたシリコン膜（図示せず）をさらに含む。
上記ソース／ドレイン電極用金属膜１５０ａは、一般的に上記ソース／ドレイン電極１５０ｓ、１５０ｄを形成することができる厚さで形成すればよく、好ましくは５０〜２００ｎｍである。その理由は、５０ｎｍよりも薄く形成した場合は、ソース／ドレイン電極用金属膜１５０ａが不均一であるため熱伝導が均一ではなく、不均一な結晶化が形成されるからであり、その後、パターニングしてソース／ドレイン電極を形成するために２００ｎｍ以下の厚さが電極として無理もなく、薄膜素子としても適当な厚さであるからである。
上記ソース／ドレイン電極用金属膜１５０ａは、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、モリブデンタングステン（ＭｏＷ）、アルミニウム（Ａｌ）、アルミニウム−ネオジム（Ａｌ−Ｎｄ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、銅（Ｃｕ）、モリブデン合金（Ｍｏ ａｌｌｏｙ）、アルミニウム合金（Ａｌ ａｌｌｏｙ）、及び銅合金（Ｃｕ ａｌｌｏｙ）のうちから選択されるいずれか１つで形成することができる。また、上記ソース／ドレイン電極と、ゲート配線上の金属パターンは、同一物質で形成されることができる。上記の金属パターンは、電極用の金属膜とゲート配線とが直接接触されており、かかる構成により熱伝導を向上させることができる。また、上記のような材料によって、ソース／ドレイン電極と金属パターンとは同時にパターニングすることができる。
したがって、上述のように本発明の一実施形態に係る薄膜トランジスタが完成される。
図２は、上記本発明の一実施形態に係る薄膜トランジスタを含む有機電界発光表示装置の断面図であって、ここでは、上記説明の薄膜トランジスタを含めて、有機電界発光表示装置を説明する。
図２に示すように、本発明の図１Ａ〜図１Ｅの実施形態に係る薄膜トランジスタを含む上記基板１００の全面に絶縁膜１７０を形成する。上記絶縁膜１７０は、無機膜であるシリコン酸化膜、シリコン窒化膜またはシリゲートオンガラスのうちから選択されるいずれか１つ、または有機膜であるポリイミド（ｐｏｌｙｉｍｉｄｅ）、ベンゾサイクルロブチン系収支（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ ｓｅｒｉｅｓ ｒｅｓｉｎ）またはアクリレイト（ａｃｒｙｌａｔｅ）のうちから選択されるいずれか１つで形成することができる。また、上記無機膜と上記有機膜の積層構造として形成することもできる。
上記絶縁膜１７０をエッチングして上記ソースまたはドレイン電極１５０ｓ、１５０ｄを露出するビアホール（図示せず）を形成する。上記ビアホールを介して上記ソースまたはドレイン電極１５０ｓ、１５０ｄのうちいずれか１つと接続する第１電極１８０を形成する。上記第１電極１８０は、アノードまたはカソードで形成することができる。上記第１電極１８０がアノードの場合、上記アノードは、ＩＴＯ、ＩＺＯまたはＩＴＺＯのうちいずれか１つからなる透明導電膜で形成することができ、カソードの場合、上記カソードは、Ｍｇ、Ｃａ、Ａｌ、Ａｇ、Ｂａまたはこれらの合金を用いて形成することができる。
続いて、上記第１電極１８０上に、上記第１電極１８０の表面の一部を露出する開口部を有する画素定義膜１８５を形成し、上記露出した第１電極１８０上に発光層を含む有機膜層１９０を形成する。上記有機膜層１９０には、正孔注入層、正孔輸送層、正孔抑制層、電子抑制層、電子注入層及び電子輸送層からなる群から選択される１つまたは複数の層をさらに含むことができる。続いて、上記有機膜層１９０上に第２電極１９５を形成する。これにより、本発明の一実施形態に係る有機電界発光表示装置が完成される。
本発明は、薄膜トランジスタ、その製造方法及びそれを含む有機電界発光表示装置（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ， Ｔｈｅ ｍｅｔｈｏｄ ｆｏｒ Ｕｓｉｎｇ Ｔｈｅ Ｓａｍｅ ａｎｄ Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ Ｃｏｍｐｒｉｓｉｎｇ ｔｈｅ ＴＦＴ）に関し、特に、ゲート電極用金属を用いて従来の電界印加を用いるジュール熱（ｊｏｕｌｅ ｈｅａｔｉｎｇ）による結晶化過程において発生するアークの発生を解決して素子不良を最小化し、生産歩留まりを向上させる方法を提供する。
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
１００ 基板
１１０ バッファ層
１２０ ゲート電極
１２０ａ ゲート電極用金属膜
１２５ ゲート配線
１３０ ゲート絶縁膜
１４０ 半導体層
１４０ａ シリコン層パターン
１５０ａ ソース／ドレイン電極用金属膜
１５０ｄ 金属パターン
１５０ｓ 金属パターン
１７０ 絶縁膜
１８０ 第１電極
１８５ 画素定義膜
１９０ 有機膜層
１９５ 第２電極
１１０ バッファ層
１２０ ゲート電極
１２０ａ ゲート電極用金属膜
１２５ ゲート配線
１３０ ゲート絶縁膜
１４０ 半導体層
１４０ａ シリコン層パターン
１５０ａ ソース／ドレイン電極用金属膜
１５０ｄ 金属パターン
１５０ｓ 金属パターン
１７０ 絶縁膜
１８０ 第１電極
１８５ 画素定義膜
１９０ 有機膜層
１９５ 第２電極
Claims (7)
- 画素部と周辺部を含む基板を用意する工程と、
前記基板全面にバッファ層を形成する工程と、
前記バッファ層上に位置し、画素部に位置するゲート電極及び周辺部に位置するゲート配線を形成する工程と、
前記基板ゲート電極及び前記ゲート配線上にゲート絶縁膜を形成する工程と、
前記画素部のゲート電極上部に位置するように非晶質シリコン層を形成する工程と、
前記基板全面にわたって、前記非晶質シリコン層及び前記ゲート配線に電気的に接続するソース／ドレイン電極用金属膜を形成する工程と、
前記ソース／ドレイン電極用金属膜に電界を印加し、前記非晶質シリコン層を結晶化して半導体層に形成する工程と、
前記ソース／ドレイン電極用金属膜を前記画素部の半導体層に電気的に接続するソース／ドレイン電極及び前記ゲート配線上部に位置する金属パターンを形成するようにパターニングする工程と、
を含むことを特徴とする、薄膜トランジスタの製造方法。 - 前記金属パターンは、前記ゲート配線に直接接触するように形成することを特徴とする、請求項１に記載の薄膜トランジスタの製造方法。
- 前記結晶化は、前記ソース／ドレイン電極用金属膜に１００〜１００００Ｖ／ｃｍ２の電界を印加して進行することを特徴とする、請求項１又は２に記載の薄膜トランジスタの製造方法。
- 前記ソース／ドレイン電極用金属膜は、基板全面にわたって５０〜２００ｎｍの厚さに形成することを特徴とする、請求項１〜３のいずれかに記載の薄膜トランジスタの製造方法。
- 前記ソース／ドレイン電極用金属膜は、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、モリブデンタングステン（ＭｏＷ）、アルミニウム（Ａｌ）、アルミニウム−ネオジム（Ａｌ−Ｎｄ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、銅（Ｃｕ）、モリブデン合金（Ｍｏ ａｌｌｏｙ）、アルミニウム合金（Ａｌ ａｌｌｏｙ）、及び銅合金（Ｃｕ ａｌｌｏｙ）のうちいずれか１つからなることを特徴とする、請求項１〜４のいずれかに記載の薄膜トランジスタの製造方法。
- 前記半導体層と前記ソース／ドレイン電極との間に、不純物がドーピングされたシリコン膜をさらに形成することを特徴とする、請求項１〜５のいずれかに記載の薄膜トランジスタの製造方法。
- 前記ドーピングされたシリコン膜は、非晶質シリコン膜に不純物をドーピングして形成することを特徴とする、請求項６に記載の薄膜トランジスタの製造方法。
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