KR20100049978A - 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치 - Google Patents

박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치 Download PDF

Info

Publication number
KR20100049978A
KR20100049978A KR1020080109044A KR20080109044A KR20100049978A KR 20100049978 A KR20100049978 A KR 20100049978A KR 1020080109044 A KR1020080109044 A KR 1020080109044A KR 20080109044 A KR20080109044 A KR 20080109044A KR 20100049978 A KR20100049978 A KR 20100049978A
Authority
KR
South Korea
Prior art keywords
source
layer
alloy
gate
substrate
Prior art date
Application number
KR1020080109044A
Other languages
English (en)
Other versions
KR101041139B1 (ko
Inventor
안지수
김성철
김병주
Original Assignee
삼성모바일디스플레이주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성모바일디스플레이주식회사 filed Critical 삼성모바일디스플레이주식회사
Priority to KR1020080109044A priority Critical patent/KR101041139B1/ko
Priority to JP2009106650A priority patent/JP2010114412A/ja
Priority to CN200910209384A priority patent/CN101740565A/zh
Priority to US12/588,973 priority patent/US20100109013A1/en
Priority to TW098137379A priority patent/TWI462301B/zh
Publication of KR20100049978A publication Critical patent/KR20100049978A/ko
Application granted granted Critical
Publication of KR101041139B1 publication Critical patent/KR101041139B1/ko
Priority to US13/431,630 priority patent/US8404529B2/en
Priority to JP2013102117A priority patent/JP2013201442A/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Abstract

본 발명은 박막트랜지스터, 그의 제조방법 및 그를 구비하는 유기전계발광표시장치에 관한 것으로써, 화소부와 배선부를 포함하는 기판; 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하며, 상기 화소부에 위치하는 게이트 전극 및 상기 배선부에 위치하는 게이트 배선; 상기 기판 전면에 걸쳐 위치하는 게이트 절연막; 상기 게이트 전극 상에 위치하는 반도체층; 상기 반도체층과 전기적으로 연결되는 소오스/드레인 전극을 포함하며, 상기 게이트 배선 상에는 금속패턴이 위치하는 것을 특징으로 하는 박막트랜지스터 및 그의 제조방법에 관한 것이다.
또한, 화소부와 배선부를 포함하는 기판; 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하며, 상기 화소부에 위치하는 게이트 전극 및 상기 배선부에 위치하는 게이트 배선; 상기 기판 전면에 걸쳐 위치하는 게이트 절연막; 상기 게이트 전극 상에 위치하는 반도체층; 상기 반도체층과 전기적으로 연결되는 소오스/드레인 전극; 상기 기판 전면에 걸쳐 위치하는 절연막; 및 상기 절연막 상에 위치하고, 상기 소오스/드레인 전극과 전기적으로 연결되는 제 1 전극, 유기막층 및 제 2 전극을 포함하며, 상기 게이트 배선 상에는 금속패턴이 위치하는 것을 특징으로 하는 유기전계발광표시장치에 관한 것이다.
박막트랜지스터, 결정화

Description

박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치{Thin Film Transistor, The method for Using The Same and Organic Light Emitting Display Device Comprising the TFT}
본 발명은 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치에 관한 것으로써, 게이트 전극용 금속 이용하여 종래의 전계 인가를 이용한 줄열(joule heating)에 의한 결정화과정에서 발생하는 아크발생을 해결하여 소자의 불량을 최소화하고, 생산수율을 증진시킬 수 있는 방법을 제공한다.
일반적으로 열처리 방법에는 열처리로를 사용하는 로열처리(furnace annealing), 할로겐램프 등의 복사열을 이용하는 RTA(rapid thermal annealing), 레이저를 사용하는 레이저 어닐링(laser annealing), 주울 가열을 이용하는 열처리 방법등 다양하다. 이러한 열처리 방법들은 열처리의 온도범위, 열처리 온도의 균일성, 승온 속도, 냉각 속도, 구입가격, 유지비용 등에 의하여 재료 및 공정의 특성에 적합하게 선택된다. 특히, 고온의 열처리가 요구되거나, 재료 및 공정의 특정상 재료의 국부적인 영역에 고속 열처리가 필요한 경우, 선택할 수 있는 열처리 방법은 극히 한정되어 있다.
상기의 열처리 방법들 중, 레이저 어닐링 방법은 재료의 표면에 급속 열처리가 가능하지만, 레이저의 파장 및 열처리가 필요한 물질의 종류에 따라 열처리의 가능 여부가 결정되기 때문에 열처리할 수 있는 재료가 한정되어 있다. 특히, 대면적을 열처리할 경우에는 라인 빔 타입의 레이저를 중첩하여 스캐닝하여야 하므로 레이저 빔 강도의 불균일성 및 레이저 빔 자체의 시간에 따르는 조사량의 불균일성 등의 문제점이 발생한다. 또한 장비의 가격은 물론 유지비용이 매우 비싸다는 단점이 있다.
RTA 법은 반도체 제조공정에서 널리 사용되고 있으나, 현재 기술로는 직경 300 mm 실리콘 웨이퍼에만 적용이 가능하고, 그 보다 넓은 기판을 균일하게 열처리하는데 아직 한계가 있다. 또한, 열처리의 최대 승온 속도가 400℃/sec로서, 이 보다 더 큰 승온 속도를 요하는 공정에서는 사용이 불가능하다.
따라서, 상기 문제점들을 해결하고 공정상의 제약으로부터 자유로울 수 있는 열처리 방법에 대한 많은 연구가 행해지고 있으며, 그 중에는, 도전층에 전계를 인가하여 주울 가열하는 급속 열처리 방법이 있으며, 이러한 열처리 방법은 발생한 고열의 열전도에 의해 소망하는 소재를 선택적으로 급속 열처리할 수 있고, 상기 RTA 공정의 승온 속도보다 훨씬 더 큰 승온 속도를 기대할 수 있다.
그러나, 상기와 같이 전계 인가에 의한 주울 가열을 이용한 열처리 방법들에서 주울 가열 중에 발생하는 아크 등의 물리적 현상에 의한 불량을 해결하지 못하는 문제점이 있다.
본 발명은 소자에서 사용되는 전극용 금속을 이용하여 전계인가에 의한 결정화한 반도체층을 포함하는 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치를 제공함으로써, 종래에 금속막의 전도열에 의해 비정질 실리콘층을 결정화하는 과정에서 발생하는 아크문제를 해결하는 데 목적이 있다.
본 발명은 박막트랜지스터, 그의 제조방법 및 그를 구비하는 유기전계발광표시장치에 관한 것으로써, 화소부와 배선부를 포함하는 기판;
상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하며, 상기 화소부에 위치하는 게이트 전극 및 상기 배선부에 위치하는 게이트 배선; 상기 기판 전면에 걸쳐 위치하는 게이트 절연막; 상기 게이트 전극 상에 위치하는 반도체층; 상기 반도체층과 전기적으로 연결되는 소오스/드레인 전극을 포함하며, 상기 게이트 배선 상에는 금속패턴이 위치하는 것을 특징으로 하는 박막트랜지스터 및 그의 제조방법을 제공한다.
또한, 화소부와 배선부를 포함하는 기판; 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하며, 상기 화소부에 위치하는 게이트 전극 및 상기 배선부에 위치하는 게이트 배선; 상기 기판 전면에 걸쳐 위치하는 게이트 절연막; 상기 게이트 전극 상에 위치하는 반도체층; 상기 반도체층과 전기적으로 연결되는 소오스/드레인 전극; 상기 기판 전면에 걸쳐 위치하는 절연막; 및 상기 절연막 상에 위 치하고, 상기 소오스/드레인 전극과 전기적으로 연결되는 제 1 전극, 유기막층 및 제 2 전극을 포함하며, 상기 게이트 배선 상에는 금속패턴이 위치하는 것을 특징으로 하는 유기전계발광표시장치를 제공한다.
본 발명은 전극을 형성할 때, 사용하는 소오스/드레인 전극용 박막에 전계를 인가하여 사용하여 비정질실리콘층을 다결정실리콘층으로　 결정화 함으로써, 종래의 줄열(Joule heating)에 의한 다결정실리콘층 제조시 발생하는 아크의 문제점을 해결할 수 있는 것으로, 불량을 감소하고 생산수율을 향상시킬 수 있는 효과가 있다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시 예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나 본 발명은 여기서 설명되어지는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
(실시예)
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 박막트랜지스터에 관한 도면이다.
도 1a를 참조하면, 화소부(a)와 배선부(b)를 포함하는 기판(100)을 준비하고, 상기 기판(100) 상에 버퍼층(110)을 형성한다. 상기 기판(100)은 유리 또는 플라스틱 등일 수 있고, 상기 버퍼층(110)은 상기 기판(100)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화 시 열의 전달 속도를 조절함으로써, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 하며, 실리콘 산화막, 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 이들의 복층으로 형성할 수 있다.
그 후에, 상기 버퍼층 상에 게이트 전극용 금속막(120a)를 형성한다. 상기 게이트 전극용 금속막(120a)은 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중층일 수 있다.
도 1b를 참조하면, 상기 게이트 전극용 금속막(120a)을 패터닝하여, 상기 기판(100)의 화소부(a)에 위치하는 게이트 전극(120) 및 배선부(b)에 위치하는 게이트 배선(125)을 형성한다.
그리고 나서, 상기 기판(100) 상에 게이트 절연막(130)을 전면에 걸쳐 형성한다. 상기 게이트 절연막(130)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있다.
도 1c를 참조하면, 상기와 같이 게이트 전극(120)이 형성된 기판(100) 상에 비정질 실리콘층(140a)을 형성한 후, 패터닝하여 상기 게이트 전극(120)에 대응되는 비정질 실리콘층 패턴(140a)을 형성한다.
이후, 도 1d를 참조하면, 상기 비정질 실리콘층 패턴(140a) 및 도핑된 실리콘막(145a)이 형성된 기판(100)의 배선부(b)의 게이트 절연막(130)의 일부를 제거하여, 게이트 배선(125)의 일부를 개구시킨다.
그리고 나서, 상기 기판(100) 전면에 걸쳐 소오스/드레인 전극용 금속 막(150a)을 전면에 형성한 뒤 전계를 인가한다. 이후, 상기 소오스/드레인 전극용 금속막(150a)에 전계를 인가하여 상기 소스/드레인 전극용 금속막을 가열함으로써, 상기 가열된 소스/드레인 전극용 금속막의 열전도에 의하여 하부에 위치하는 비정질 실리콘층으로 이루어진 비정질 실리콘층 패턴(140a)이 결정화되어 다결정실리콘층으로 이루어진 반도체층(140)을 완성한다.
상기와 같이 소오스/드레인 전극용 금속막(150a)이 상기 반도체층(140)과 직접 연결되어 있어 결정화에 더욱 유리하고, 상기 게이트 배선(140)과 직접 연결되어 있으므로, 결정화시 발생하는 아크를 방지하여 불량을 줄일 수　있는 효과가 있다.
이때, 상기 결정화를 바람직하게 진행하기 약 100내지 10000V/㎠를, 1㎲ 내지 1sec 동안 가해준다. 그 이유는 100V이하의 전계는 결정화를 진행하기 부족한 줄열을 내며, 10000V이상의 전계는 국부적인 아크를 발생시킨다. 그리고 1㎲이하로 전계를 가해주면 불충분한 줄열(Joule heating)로 결정화가 진행되기 어려우며, 1sec이상 가해주면 기판이 휘거나 열전도로 인한 가장자리의 결정화불량이 발생하여 소자에 악영향을 줄 수 있기 때문이다.
도 1e를 참조하면, 상기와 같이 결정화를 하여 다결정실리콘층으로 이루어진 반도체층(140)을 완성한 후, 상기 소오스/드레인 전극용 금속막(150a)을 패터닝하여, 소오스/드레인 전극(150s,150d)을 형성한다. 이때, 상기 배선부(b)의 게이트 배선(125) 상에는 금속 패턴(150c)가 남을 수 있다.
이때, 상기 반도체층(140)과 상기 소오스/드레인 전극(150s,150d) 사이에 는 N형 또는 P형의 불순물이 도핑된 실리콘막(도시안됨)을 더 포함할 수 도 있다.
상기 소오스/드레인 전극용 금속막(150a)은 일반적으로 상기 소오스/드레인 전극(150s,150d)을 형성하기 위한 두께로 형성하면 되고, 바람직하게 50 내지 200 nm로 형성한다. 그 이유는 50nm 보다 얇게 형성할 경우 소오스/드레인 전극용 금속막(150a)이 불균일하게 형성되어 열 전도가 균일하지 못해 불균일한 결정화가 일어나기 때문이고, 이후, 패터닝하여 소오스/드레인 전극으로 형성시에는 200nm 이하의 두께가 전극으로써 역할을 하기에 무리가 없으며 박막소자로써 적당한 두께이기 때문이다.
상기 소오스/드레인 전극용 금속막(150a)은 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 몰리브덴텅스텐(MoW), 알루미늄(Al), 알루미늄-네오디뮴(Al-Nd), 티타늄(Ti), 질화티타늄(TiN), 구리(Cu), 몰리브덴 합금(Mo alloy), 알루미늄 합금(Al alloy), 및 구리 합금(Cu alloy) 중에서 선택되는 어느 하나로 형성될 수 있다.
그러므로 상기와 같은 본 발명의 일 실시예에 따른 박막트랜지스터를 완성한다.
도 2는 상기 본 발명의 일 실시예에 따른 박막트랜지스터를 포함하는 유기전계발광표시장치의 단면도이며, 여기서는 상기에서 설명한 박막트랜지스터를 포함하는 것을 예로 들어 설명한다.
도 2를 참조하면, 상기 본 발명의 도 1a 내지 도 1e의 실시예에 따른 박막트랜지스터를 포함하는 상기 기판(100) 전면에 절연막(170)을 형성한다. 상기 절연 막(170)은 무기막인 실리콘 산화막, 실리콘 질화막 또는 실리게이트 온 글래스 중에서 선택되는 어느 하나 또는 유기막인 폴리이마이드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 또는 아크릴레이트(acrylate) 중에서 선택되는 어느 하나로 형성할 수 있다. 또한 상기 무기막과 상기 유기막의 적층구조로 형성될 수도 있다.
상기 절연막(170)을 식각하여 상기 소오스 또는 드레인 전극(150s, 150d)을 노출시키는 비아홀(도시안됨)을 형성한다. 상기 비아홀을 통하여 상기 소오스 또는 드레인 전극(150s, 150d) 중 어느 하나와 연결되는 제 1 전극(180)을 형성한다. 상기 제 1 전극(180)은 애노드 또는 캐소드로 형성할 수 있다. 상기 제 1 전극(180)이 애노드인 경우, 상기 애노드는 ITO, IZO 또는 ITZO 중에서 어느 하나로 이루어진 투명 도전막으로 형성할 수 있으며, 캐소드인 경우 상기 캐소드는 Mg, Ca, Al, Ag, Ba 또는 이들의 합금을 사용하여 형성할 수 있다.
이어서, 상기 제 1 전극(180) 상에 상기 제 1 전극(180)의 표면 일부를 노출시키는 개구부를 갖는 화소정의막(185)을 형성하고, 상기 노출된 제 1 전극(180) 상에 발광층을 포함하는 유기막층(190)을 형성한다. 상기 유기막층(190)에는 정공주입층, 정공수송층, 정공억제층, 전자억제층, 전자주입층 및 전자수송층으로 이루어진 군에서 선택되는 하나 또는 복수의 층을 더욱 포함할 수 있다. 이어서, 상기 유기막층(190) 상에 제 2 전극(195)을 형성한다. 이로써 본 발명의 일 실시예에 따른 유기전계발광표시장치를 완성한다.
도 1a 내지 도 1e는 본 발명에 따른 박막트랜지스터에 관한 도면이다.
도 2는 본 발명에 따른 유기전계발광표시장치에 관한 도면이다.

Claims (21)

  1. 화소부와 배선부를 포함하는 기판;
    상기 기판 상에 위치하는 버퍼층;
    상기 버퍼층 상에 위치하며, 상기 화소부에 위치하는 게이트 전극 및 상기 배선부에 위치하는 게이트 배선;
    상기 기판 전면에 걸쳐 위치하는 게이트 절연막;
    상기 게이트 전극 상에 위치하는 반도체층;
    상기 반도체층과 전기적으로 연결되는 소오스/드레인 전극을 포함하며, 상기 게이트 배선 상에는 금속패턴이 위치하는 것을 특징으로 하는 박막트랜지스터.
  2. 제 1항에 있어서,
    상기 금속패턴은 상기 소오스/드레인 전극과 동일한 물질인 것을 특징으로 하는 박막트랜지스터.
  3. 제 1항에 있어서,
    상기 반도체층과 상기 소오스/드레인 전극 사이에는 불순물 도핑 실리콘막이 더 포함되어 있는 것을 특징으로 하는 박막트랜지스터.
  4. 제 1항에 있어서,
    상기 소오스/드레인 전극 및 금속패턴은 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 몰리브덴텅스텐(MoW), 알루미늄(Al), 알루미늄-네오디뮴(Al-Nd), 티타늄(Ti), 질화티타늄(TiN), 구리(Cu), 몰리브덴 합금(Mo alloy), 알루미늄 합금(Al alloy), 및 구리 합금(Cu alloy) 중 선택되는 어느 하나를 포함하는 것을 특징으로 하는 박막트랜지스터.
  5. 제 1항에 있어서,
    상기 게이트 절연막 상부에 절연층을 더 포함할 수 있는 것을 특징으로 하는 박막트랜지스터.
  6. 제 1항에 있어서,
    상기 반도체층은 다결정 실리콘층인 것을 특징으로 하는 박막트랜지스터.
  7. 제 1항에 있어서,
    상기 게이트 배선과 상기 금속패턴은 직접 접촉해 있는 것을 특징으로 하는 박막트랜지스터.
  8. 화소부와 주변부를 포함하는 기판을 제공하고,
    상기 기판 전면에 버퍼층을 형성하고,
    상기 버퍼층 상에 위치하며, 화소부에 위치하는 게이트 전극 및 주변부에 위 치하는 게이트 배선을 형성하고,
    상기 기판 게이트 전극 및 상기 게이트 배선 상에 게이트 절연막을 형성하고,
    상기 화소부의 게이트 전극 상부에 위치하도록 비정질 실리콘층을 형성하고,
    상기 기판 전면에 걸쳐, 상기 비정질 실리콘층 및 상기 게이트 배선과 전기적으로 연결되는 소오스/드레인 전극용 금속막을 형성하고,
    상기 소오스/드레인 전극용 금속막에 전계를 인가하여, 상기 비정질 실리콘층을 결정화하여 반도체층으로 형성하고,
    상기 소오스/드레인 전극용 금속막을 상기 화소부의 반도체층과 전기적으로 연결되는 소오스/드레인 전극 및 상기 게이트 배선 상부에 위치하는 금속패턴을 형성하도록 패터닝하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  9. 제 8항에 있어서,
    상기 금속패턴은 상기 게이트 배선과 직접 접촉하도록 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  10. 제 8항에 있어서,
    상기 결정화는 상기 소오스/드레인 전극용 금속막에 100 내지 10000V/㎠의 전계를 인가하여 진행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  11. 제 8항에 있어서,
    상기 소오스/드레인 전극용 금속막은 기판 전면에 걸쳐 50 내지 200nm의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  12. 제 8항에 있어서,
    상기 소오스/드레인 전극용 금속막은 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 몰리브덴텅스텐(MoW), 알루미늄(Al), 알루미늄-네오디뮴(Al-Nd), 티타늄(Ti), 질화티타늄(TiN), 구리(Cu), 몰리브덴 합금(Mo alloy), 알루미늄 합금(Al alloy), 및 구리 합금(Cu alloy) 중 어느 하나로 이루어지는 것을 포함하는 박막트랜지스터의 제조방법.
  13. 제 8항에 있어서,
    상기 반도체층과 상기 소오스/드레인 전극 사이에 불순물이 도핑된 실리콘막을 더 형성할 수 있는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  14. 제 13항에 있어서,
    상기 도핑된 실리콘막은 비정질 실리콘막에 불순물을 도핑하여 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  15. 화소부와 배선부를 포함하는 기판;
    상기 기판 상에 위치하는 버퍼층;
    상기 버퍼층 상에 위치하며, 상기 화소부에 위치하는 게이트 전극 및 상기 배선부에 위치하는 게이트 배선;
    상기 기판 전면에 걸쳐 위치하는 게이트 절연막;
    상기 게이트 전극 상에 위치하는 반도체층;
    상기 반도체층과 전기적으로 연결되는 소오스/드레인 전극;
    상기 기판 전면에 걸쳐 위치하는 절연막; 및
    상기 절연막 상에 위치하고, 상기 소오스/드레인 전극과 전기적으로 연결되는 제 1 전극, 유기막층 및 제 2 전극을 포함하며, 상기 게이트 배선 상에는 금속패턴이 위치하는 것을 특징으로 하는 유기전계발광표시장치.
  16. 제 15항에 있어서,
    상기 금속패턴은 상기 소오스/드레인 전극과 동일한 물질인 것을 특징으로 하는 유기전계발광표시장치.
  17. 제 15항에 있어서,
    상기 반도체층과 상기 소오스/드레인 전극 사이에는 불순물 도핑 실리콘막을 더 형성할 수 있는 것을 특징으로 하는 유기전계발광표시장치.
  18. 제 15항에 있어서,
    상기 소오스/드레인 전극 및 금속패턴은 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 몰리브덴텅스텐(MoW), 알루미늄(Al), 알루미늄-네오디뮴(Al-Nd), 티타늄(Ti), 질화티타늄(TiN), 구리(Cu), 몰리브덴 합금(Mo alloy), 알루미늄 합금(Al alloy), 및 구리 합금(Cu alloy) 중 어느 하나를 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  19. 제 15항에 있어서,
    상기 게이트 절연막 상부에 절연층을 더 포함할 수 있는 것을 특징으로 하는 유기전계발광표시장치.
  20. 제 15항에 있어서,
    상기 반도체층은 다결정 실리콘층인 것을 특징으로 하는 유기전계발광표시장치.
  21. 제 15항에 있어서,
    상기 게이트 배선과 상기 금속패턴은 직접 접촉해 있는 것을 특징으로 하는 유기전계발광표시장치.
KR1020080109044A 2008-11-04 2008-11-04 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치 KR101041139B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1020080109044A KR101041139B1 (ko) 2008-11-04 2008-11-04 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치
JP2009106650A JP2010114412A (ja) 2008-11-04 2009-04-24 薄膜トランジスタ、その製造方法及びそれを含む有機電界発光表示装置
CN200910209384A CN101740565A (zh) 2008-11-04 2009-11-04 薄膜晶体管及其制造方法和有机发光二极管显示装置
US12/588,973 US20100109013A1 (en) 2008-11-04 2009-11-04 Thin film transistor, method of manufacturing the same, and organic light emitting diode display device including the same
TW098137379A TWI462301B (zh) 2008-11-04 2009-11-04 製造薄膜電晶體的方法
US13/431,630 US8404529B2 (en) 2008-11-04 2012-03-27 Method of manufacturing thin film transistor
JP2013102117A JP2013201442A (ja) 2008-11-04 2013-05-14 薄膜トランジスタの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080109044A KR101041139B1 (ko) 2008-11-04 2008-11-04 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치

Publications (2)

Publication Number Publication Date
KR20100049978A true KR20100049978A (ko) 2010-05-13
KR101041139B1 KR101041139B1 (ko) 2011-06-13

Family

ID=42130307

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080109044A KR101041139B1 (ko) 2008-11-04 2008-11-04 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치

Country Status (5)

Country Link
US (2) US20100109013A1 (ko)
JP (2) JP2010114412A (ko)
KR (1) KR101041139B1 (ko)
CN (1) CN101740565A (ko)
TW (1) TWI462301B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8643019B2 (en) 2010-12-08 2014-02-04 Samsung Display Co., Ltd. Organic light emitting display device and manufacturing method for the same
KR20140047332A (ko) * 2012-10-12 2014-04-22 삼성디스플레이 주식회사 유기 발광 소자 및 유기 발광 표시 장치

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101041144B1 (ko) * 2009-08-13 2011-06-13 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치
KR101056427B1 (ko) * 2009-08-13 2011-08-11 삼성모바일디스플레이주식회사 박막트랜지스터의 제조방법 및 그를 포함하는 유기전계발광표시장치의 제조방법
KR101874048B1 (ko) * 2011-01-14 2018-07-06 삼성디스플레이 주식회사 유기 발광 표시장치
US9419181B2 (en) * 2013-05-13 2016-08-16 Infineon Technologies Dresden Gmbh Electrode, an electronic device, and a method for manufacturing an optoelectronic device
US20150147839A1 (en) * 2013-11-26 2015-05-28 Infineon Technologies Dresden Gmbh Method for manufacturing a semiconductor device
US9698173B2 (en) * 2014-08-24 2017-07-04 Royole Corporation Thin film transistor, display, and method for fabricating the same
CN105140178B (zh) * 2015-07-24 2018-03-27 深圳市华星光电技术有限公司 有机薄膜晶体管阵列基板及其制作方法
TWI601301B (zh) * 2015-07-31 2017-10-01 友達光電股份有限公司 光學偵測裝置及其製作方法
KR20180028084A (ko) * 2016-09-07 2018-03-16 삼성디스플레이 주식회사 표시 장치

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4933296A (en) * 1985-08-02 1990-06-12 General Electric Company N+ amorphous silicon thin film transistors for matrix addressed liquid crystal displays
JPH01259322A (ja) * 1988-04-11 1989-10-17 Hitachi Ltd 薄膜半導体スイッチング素子マトリックス基板とその製造方法及びそれを用いた画像表示装置
US5198694A (en) * 1990-10-05 1993-03-30 General Electric Company Thin film transistor structure with improved source/drain contacts
US5156986A (en) * 1990-10-05 1992-10-20 General Electric Company Positive control of the source/drain-gate overlap in self-aligned TFTS via a top hat gate electrode configuration
JP3573778B2 (ja) * 1993-03-12 2004-10-06 株式会社東芝 液晶表示装置
US5602047A (en) * 1996-06-13 1997-02-11 Industrial Technology Research Institute Process for polysilicon thin film transistors using backside irradiation and plasma doping
JPH10319438A (ja) * 1997-05-23 1998-12-04 Sharp Corp アクティブマトリクス基板、その製造方法およびその欠陥修正方法
JP3031300B2 (ja) * 1997-06-20 2000-04-10 日本電気株式会社 液晶表示装置の製造方法
US6197624B1 (en) * 1997-08-29 2001-03-06 Semiconductor Energy Laboratory Co., Ltd. Method of adjusting the threshold voltage in an SOI CMOS
WO2006031017A1 (en) * 2004-09-17 2006-03-23 Jae-Sang Ro Method for annealing silicon thin films using conductive layerand polycrystalline silicon thin films prepared therefrom
JPWO2006098513A1 (ja) * 2005-03-18 2008-08-28 国立大学法人東京農工大学 熱処理方法及び半導体の結晶化方法
JP5100070B2 (ja) * 2005-09-22 2012-12-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100730151B1 (ko) * 2005-09-30 2007-06-19 삼성에스디아이 주식회사 평판 표시 장치
JP5416881B2 (ja) * 2005-10-18 2014-02-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW200739731A (en) * 2006-03-03 2007-10-16 Jae-Sang Ro Method for crystallization of amorphous silicon by joule heating
JP4277874B2 (ja) * 2006-05-23 2009-06-10 エプソンイメージングデバイス株式会社 電気光学装置の製造方法
KR101275009B1 (ko) * 2006-06-09 2013-06-13 주식회사 엔씰텍 주울 가열에 의한 급속 열처리시 아크 발생을 방지하는방법
KR101245225B1 (ko) * 2006-06-22 2013-03-19 엘지디스플레이 주식회사 박막트랜지스터 기판 및 그 제조 방법
KR101814683B1 (ko) * 2006-09-06 2018-01-05 더 보오드 오브 트러스티스 오브 더 유니버시티 오브 일리노이즈 2차원 인장 가능하고 구부릴 수 있는 장치
KR100822216B1 (ko) * 2007-04-09 2008-04-16 삼성에스디아이 주식회사 박막 트랜지스터 기판, 이를 포함한 유기 발광 표시장치 및유기 발광 표시장치의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8643019B2 (en) 2010-12-08 2014-02-04 Samsung Display Co., Ltd. Organic light emitting display device and manufacturing method for the same
KR20140047332A (ko) * 2012-10-12 2014-04-22 삼성디스플레이 주식회사 유기 발광 소자 및 유기 발광 표시 장치

Also Published As

Publication number Publication date
US20120184074A1 (en) 2012-07-19
JP2010114412A (ja) 2010-05-20
KR101041139B1 (ko) 2011-06-13
US20100109013A1 (en) 2010-05-06
TWI462301B (zh) 2014-11-21
CN101740565A (zh) 2010-06-16
JP2013201442A (ja) 2013-10-03
US8404529B2 (en) 2013-03-26
TW201027755A (en) 2010-07-16

Similar Documents

Publication Publication Date Title
KR101041139B1 (ko) 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치
KR101056427B1 (ko) 박막트랜지스터의 제조방법 및 그를 포함하는 유기전계발광표시장치의 제조방법
KR101002664B1 (ko) 박막트랜지스터, 그의 제조방법 및 그를 포함하는유기전계발광표시장치
US8623720B2 (en) Method of fabricating a thin film transistor from amorphous silicon and organic light emitting diode display device having the thin film transistor
KR101041144B1 (ko) 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치
JP2010206155A (ja) 薄膜トランジスタ、その製造方法及びこれを含む有機電界発光表示装置
KR101002665B1 (ko) 박막트랜지스터, 그의 제조방법 및 그를 포함하는유기전계발광표시장치
KR101023127B1 (ko) 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치
KR101002667B1 (ko) 박막트랜지스터, 그의 제조방법 및 그를 포함하는유기전계발광표시장치
KR101784995B1 (ko) 박막 트랜지스터, 그를 포함하는 유기 전계 발광 표시장치 및 그들의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170601

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190529

Year of fee payment: 9