KR101275009B1 - 주울 가열에 의한 급속 열처리시 아크 발생을 방지하는방법 - Google Patents

주울 가열에 의한 급속 열처리시 아크 발생을 방지하는방법 Download PDF

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Abstract

본 발명은 열처리를 요하는 재료, 절연층 및 도전층의 혼합구조에서 상기 도전층에 전계를 인가하여 주울 가열에 의해 순간적으로 발생한 고열로 상기 열처리를 요하는 재료의 소망하는 부위를 급속 열처리할 때, 상기 열처리를 요하는 재료와 도전층의 전위차가 상기 절연층의 절연 파괴 전압보다 낮도록 설정함으로써 열처리 중 절연층의 절연 파괴로 인한 아크(Arc) 발생을 방지할 수 있는 급속 열처리 방법에 관한 것이다.

Description

주울 가열에 의한 급속 열처리시 아크 발생을 방지하는 방법 {Method of Preventing Generation of Arc During Rapid Annealing by Joule Heating}
도 1은 본 발명의 하나의 실시예에 따른 기본적인 구조로서 도전층, 절연층 및 열처리를 요하는 재료에 함께 전계를 인가하여 열처리를 행하는 공정의 구성을 보여주는 모식도이다;
도 2는 도 1의 변형예에 따른 구조의 모식도이다;
도 3 내지 6은 도 1을 기본 구성으로 하고 첫 번째 실시예에 따라, 기저층 / 열처리를 요하는 재료 / 절연층 / 도전층의 구조로 이루어져 있고, 도전층 및 열처리를 요하는 재료에 전극이 연결되어 있는 시편들의 모식도들이다;
도 7 내지 도 11은 도 1을 기본 구성으로 하고 두 번째 실시예에 따라, 기저층 / 제 1 절연층 / 도전층 / 제 2 절연층 / 열처리를 요하는 재료의 구조로 이루어져 있고, 도전층 및 열처리를 요하는 재료에 전극이 연결되어 있는 시편들의 모식도들이다;
도 12 내지 도 13은 도 1을 기본 구성으로 하고 세 번째 실시예에 따라, 기저층 / 열처리를 요하는 재료 / 절연층 / 도전층의 구조로 이루어져 있고, 열처리를 요하는 재료와 도전층이 적어도 일부에서 서로 접하여 있으며, 도전층에 전극이 연결되어 있는 시편들의 모식도들이다;
도 14는 본 발명의 또 다른 실시예에 따른 기본적인 구조로서 절연층의 절연 파괴 전압을 크게 만든 상태로 열처리를 행하는 공정의 구성을 보여주는 모식도이다;
도 15 내지 17은 도 14를 기본 구성으로 하고 바람직한 실시예들에 따라, 절연층의 절연 파괴 전압을 크게 만든 상태로 열처리를 행하는 시편들의 모식도들이다;
도 18a 및 18b는 본 발명의 하나의 적용예에 따른 상부 게이트 트렌지스터의 구조와 그것의 제조과정에 대한 모식도들이다;
도 19a 및 19b는 본 발명의 또 다른의 적용예에 따른 하부 게이트 트렌지스터의 구조와 그것의 제조과정에 대한 모식도들이다;
도 20은 본 발명의 실시예 1에서 첫 번째 전계 인가 시 주울 가열에 의하여 시편이 발광하는 모습을 보여주는 사진이다;
도 21은 본 발명의 실시예 1에서 두 번째 전계 인가 시 주울 가열에 의하여 발광하는 모습을 보여주는 사진이다;
도 22는 본 발명의 실시예 2에서 첫 번째 전계 인가 시 주울 가열에 의하여 발광하는 모습을 보여주는 사진이다;
도 23은 본 발명의 실시예 2에서 두 번째 전계 인가 시 주울 가열에 의하여 발광하는 모습을 보여주는 사진이다;
도 24는 본 발명의 비교예 1에서 첫 번째 전계 인가 시 주울 가열에 의하여 발광하는 모습을 보여주는 사진이다;
도 25는 본 발명의 비교예 1에서 두 번째 전계 인가 시 아크가 발생하는 모습을 보여주는 사진이다.　
도면의 주요 부분에 대한 설명
10: 열처리를 요하는 재료 20: 기저층
30: 열처리 타겟층 40: 절연층
50: 도전층　 60: 전극　
본 발명은 주울 가열에 의한 급속 열처리시 아크 발생을 방지하는 방법에 관한 것으로, 더욱 상세하게는 열처리를 요하는 재료, 절연층 및 도전층의 혼합구조에서 상기 도전층에 전계를 인가하여 주울 가열에 의해 순간적으로 발생한 고열로 상기 열처리를 요하는 재료의 소망하는 부위를 급속 열처리할 때, 상기 열처리를 요하는 재료와 도전층의 전위차가 상기 절연층의 절연 파괴 전압보다 낮도록 설정함으로써 열처리 중 절연층의 절연 파괴로 인한 아크(Arc) 발생을 방지할 수 있는 급속 열처리 방법을 제공한다.
일반적으로 열처리 방법에는 열처리로를 사용하는 로열처리(furnace annealing), 할로겐 램프 등의 복사열을 이용하는 RTA(rapid thermal annealing), 레이저를 사용하는 레이저 어닐링(laser annealing), 주울 가열을 이용하는 열처리 방법 등 다양하다. 이러한 열처리 방법들은 열처리의 온도범위, 열처리 온도의 균일성, 승온 속도, 냉각 속도, 구입가격, 유지비용 등에 의하여 재료 및 공정의 특성에 적합하게 선택된다. 특히, 고온의 열처리가 요구되거나, 재료 및 공정의 특정상 재료의 국부적인 영역에 고속 열처리가 필요한 경우, 선택할 수 있는 열처리 방법은 극히 한정되어 있다.
상기의 열처리 방법들 중, 레이저 어닐링 방법은 재료의 표면에 급속 열처리가 가능하지만, 레이저의 파장 및 열처리가 필요한 물질의 종류에 따라 열처리의 가능 여부가 결정되기 때문에 열처리할 수 있는 재료가 한정되어 있다. 특히, 대면적을 열처리할 경우에는 라인 빔 타입의 레이저를 중첩하여 스캐닝하여야 하므로 레이저 빔 강도의 불균일성 및 레이저 빔 자체의 시간에 따르는 조사량의 불균일성 등의 문제점이 발생한다. 또한 장비의 가격은 물론 유지비용이 매우 비싸다는 단점이 있다.
RTA 법은 반도체 제조공정에서 널리 사용되고 있으나, 현재 기술로는 직경 300 mm 실리콘 웨이퍼에만 적용이 가능하고, 그 보다 넓은 기판을 균일하게 열처리하는데 아직 한계가 있다. 또한, 열처리의 최대 승온 속도가 400℃ / sec로서, 이 보다 더 큰 승온 속도를 요하는 공정에서는 사용이 불가능하다.
따라서, 상기 문제점들을 해결하고 공정상의 제약으로부터 자유로울 수 있는 열처리 방법에 대한 많은 연구가 행해지고 있으며, 그 중에는, 본 출원인의 한국특허출원 제2004-74493호에 기재되어 있는 바와 같이, 도전층에 전계를 인가하여 주 울 가열하는 급속 열처리 방법이 있으며, 이러한 열처리 방법은 발생한 고열의 열전도에 의해 소망하는 소재를 선택적으로 급속 열처리할 수 있고, 상기 RTA 공정의 승온 속도보다 훨씬 더 큰 승온 속도를 기대할 수 있다.
그러나, 상기 출원뿐만 아니라 전계 인가에 의한 주울 가열을 이용한 열처리 방법들에서 주울 가열 중에 발생하는 아크 등의 물리적 현상의 원인이 아직 규명되지 않아 그것의 적용상에 일정한 한계를 가진다.　
따라서, 본 발명은 상기와 같은 종래기술의 문제점과 과거로부터 요청되어온 기술적 과제를 해결하는 것을 목적으로 한다.
본 출원의 발명자들은 선행기술의 문제점을 예의 주시하고 심도있는 연구와 다양한 실험을 거듭한 끝에, 열처리를 요하는 재료 / 절연층 / 도전층의 혼합구조에서 도전층에 전계를 인가하여 주울 가열을 행할 때 아크 발생의 원인을 규명하였고, 그러한 원인 규명을 바탕으로 특정의 요건을 만족시키는 조건하에서 열처리를 행하면 놀랍게도 아크가 발생하지 않음을 발견하였다. 본 발명은 이러한 발견을 기초로 완성되었다.
본 발명에 따른 열처리 방법은, 열처리를 요하는 재료, 절연층 및 도전층의 혼합구조에서 상기 도전층에 전계를 인가하여 주울 가열에 의해 순간적으로 발생한 고열로 상기 열처리를 요하는 재료의 소망하는 부위를 급속 열처리할 때, 상기 열처리를 요하는 재료와 도전층의 전위차가 상기 절연층의 절연 파괴 전압보다 낮도록 설정함으로써 열처리 중 절연층의 절연 파괴로 인한 아크(Arc) 발생을 방지하고, 상기 열처리를 요하는 재료와 도전층의 전위차를 절연층의 절연 파괴 전압보다 낮게 설정하기 위하여, (i) 주울 가열시 상기 열처리를 요하는 재료와 도전층의 전위차를 절연층의 절연 파괴 전압 이하로 낮추거나, 또는 (ii) 절연층의 절연 파괴 전압을 크게 높이고, 상기 도전층과 열처리를 요하는 재료에 함께 전계를 인가하여 도전층과 열처리를 요하는 재료 사이의 전위차를 등전위 (equipotential) 또는 절연 파괴 전압 이하로 만들고, 및 열처리를 요하는 재료 / 절연층 / 도전층의 구조로 구성되어 있고, 상기 열처리를 요하는 재료 및 도전층에 전극이 연결되어 있거나, 상기 열처리를 요하는 재료 및 도전층의 일부가 접촉을 통하여 연결되어 있거나, 또는 전계 인가시에만 열처리를 요하는 재료와 도전층을 전기적으로 연결하도록 임의의 접속부재를 임시적으로 부가되어 있는 것으로 구성되어 있다.
따라서, 본 발명의 급속 열처리 방법에 따르면, 절연층의 절연 파괴로 인한 아크 발생을 방지하면서, 도전층의 전계 인가에 의한 주울 가열로 열처리를 요하는 재료의 일부 또는 전체를 단시간 내에 열처리할 수 있다.
도전층(conductive layer)의 주울 가열(Joule Heating)에 의해, 열처리를 요하는 재료의 하나의 예로서, 열처리 타겟층(annealing-target layer)을 급속 열처리하는 방법에 대한 자세한 내용은 본 출원인의 한국특허출원 제2004-74493호에 기재되어 있으며, 상기 출원은 참조로서 본 발명의 내용에 합체된다.
전계(electric field)의 인가에 의해 도전층에서 일어나는 주울 가열은 도체를 통해 전류가 흐를 때 저항으로 인해 발생되는 열을 이용하여 가열하는 것을 의미한다.　 전계의 인가로 인한 주울 가열에 의해 도전층에 가해지는 단위 시간당 에너지량은 하기 식으로 표시될 수 있다.　
W = V x I
상기 식에서, W 는 주울 가열의 단위 시간당 에너지량을 나타내고, V 는 도전층의 양단에 걸리는 전압을 나타내며, I 는 전류를 나타낸다.　 상기 식으로부터, 전압(V)이 증가할수록 및 / 또는 전류(I)가 클수록, 주울 가열에 의해 도전층에 가해지는 단위 시간당 에너지량이 증가함을 알 수 있다.
따라서, 도전층에 강한 전계가 인가됨으로써 주울 가열에 의해 고열이 순간적으로 발생하고, 그러한 열은 절연층(insulating layer)을 경유하여 전도됨으로써 열처리 타겟층의 열처리가 빠르게 행해진다. 그런데, 이러한 급속 열처리 과정에서 아크가 발생하는 경우가 존재한다.
본 발명자들은 열처리를 요하는 재료 / 절연층 / 도전층의 혼합구조에서 전계 인가에 의한 열처리시 아크 발생의 주요 원인에 대해 심도 있는 연구와 다양한 실험을 거듭한 끝에, 열처리를 요하는 재료와 도전층 사이의 전위차가 절연층의 절연 파괴 전압(breakdown-voltage) 보다 클 때 아크가 발생한다는 사실을 확인하였다. 이는 이제껏 알려져 있지 않은 전혀 새로운 발견으로서 전계 인가에 의한 열처리 방법에서 혁신적인 결과를 가져올 것으로 예상된다.
본 발명의 내용을 더욱 상술하면 하기와 같다.
열처리를 요하는 재료 또는 열처리를 요하는 재료의 일부가 전도성을 가질 수 있는 경우, 도전층에 인가하는 전계의 수직 방향으로, 도전층과 열처리를 요하는 재료 사이에 전위(electrical potential) 차이가 발생하게 된다. 즉, 열처리를 요하는 재료 / 절연층 / 도전층의 적층 방향을 따라 전위차가 발생한다. 여기서, 열처리를 요하는 재료 또는 열처리를 요하는 재료의 일부가 전도성을 가지게 되는 경우, 전체적으로 전형적인 캐패시터의 구조가 된다. 따라서, 발생한 전위차가 절연층의 절연 파괴 전압을 초과하게 되는 경우에는 절연층을 통해 전류가 흐르게 되며 아크 발생을 동반하게 된다.　
열처리를 요하는 재료 또는 열처리를 요하는 재료의 일부가 전도성을 가지는 경우는, 예를 들어, 재료 자체 또는 일부가 전도성의 소재로 이루어진 경우와, 열처리 과정에서 전도성을 갖도록 변화된 경우 등을 들 수 있다. 예를 들어, 비정질 실리콘 박막은 절연층을 개재한 상태로 하부 또는 상부에 위치한 도전층에 전계를 인가하였을 때 주울 가열에 의해 다결정 실리콘 박막으로 변화되는 바, 다결정 실리콘 박막은 고온에서 전도성을 나타낸다. 따라서, 우수한 결정성을 얻기 위해 전계 인가에 의한 주울 가열을 재차 행할 때, 상기와 같은 원리로 아크가 발생할 수 있다. 　
본 발명의 방법에 있어서, 열처리를 요하는 재료와 도전층의 전위차를 절연층의 절연 파괴 전압보다 낮게 설정하는 바람직한 예로는, 　
(1) 주울 가열시 열처리를 요하는 재료와 도전층의 전위차를 절연층의 절연 파괴 전압 이하로 낮추는 방식과,　
(2) 절연층의 절연 파괴 전압을 크게 높이는 방식을 들 수 있다.　
상기 첫 번째 방식의 구체적인 예로는 주울 가열시 열처리를 요하는 재료에도 전계를 인가하는 방식을 들 수 있다. 즉, 도전층과 열처리를 요하는 재료에 함께 전계를 인가함으로써, 도전층과 열처리를 요하는 재료 사이의 전위차가 발생하지 않게 등전위(equipotential)가 형성될 수 있다.　
도전층과 열처리를 요하는 재료에 함께 전계를 인가하는 방법은, 열처리를 요하는 재료 / 절연층 / 도전층의 구조에서 상기 열처리를 요하는 재료와 도전층에 전극을 연결하여 전계를 인가하는 방법과, 상기 절연층을 일부 제거하여 열처리를 요하는 재료와 도전층을 접촉시킨 상태에서 상기 도전층에 전계를 인가하는 방법 등이 있다.
상기 두 번째 방식의 구체적인 예로는 절연층의 절연 파괴 강도를 크게 만드는 방식이다. 절연체의 절연 파괴 강도는 일차적으로 재료 고유의 특성에 의해 결정되므로 주어진 조건에 따라 적절히 선택하여 적용할 수 있으며, 동일한 재료에서는 두께의 증가에 따라 절연 파괴 강도가 증가하므로 절연층의 두께에 의해 조절할 수도 있다. 이와 같이 절연 파괴 강도를 높이는 방식은 특히 열처리를 요하는 재료에 전류가 흘러서는 안 되는 경우에 바람직하게 사용될 수 있다. 이와 관련하여, 절연층의 절연 파괴에 의한 아크 발생을 더욱 구체적으로 살펴보면 다음과 같다.
절연층에 가해지는 전계(electric field)는 하기의 식으로 표현될 수 있다.　
E = V'/t
상기 식에서 E 는 절연층에 걸리는 전계(electric field)를 나타내고, V'는 도전층의 양단에 걸리는 전압에 의해 생긴 도전층과 열처리를 요하는 재료 사이의 전위 차를 나타내며, t 는 절연층의 두께를 나타낸다. 상기 절연층에 걸리는 전계는 절연층의 두께에 반비례하므로, 상기 절연층의 두께를 두껍게 해줌으로써 전계를 감소시킬 수 있다. 따라서, 상기 E는 절연층을 형성하는 절연체의 절연 파괴 전압(breakdown voltage)을 넘어가기 쉽지 않게 된다. 반면에, 절연층의 두께 증가는 도전층으로부터 열처리를 요하는 재료로의 전도열을 감소시켜 주율 가열의 효율을 떨어뜨릴 수 있다.
이하, 본 발명에 따른 급속 열처리 방법에 대한 구체적인 실시예들을 도면을 참조하여 설명하지만, 이들은 본 발명의 이해를 돕기 위한 것으로, 본 발명의 범주가 그것에 의해 한정되는 것은 아니다.　
참고로, 이하의 도면 및 그에 대한 상세한 설명에 있어서, 다층 박막의 구조에 따라, 도전층과 전극과의 접촉 상태, 열처리를 요하는 재료(또는 열처리 타겟층)와 전극과의 접촉 상태, 열처리를 요하는 재료와 도전층과의 접촉 상태 등은, 전계의 인가시 이들 사이에 큰 계면 저항이 유발되지 않을 정도의 접촉 상태를 유지하고 있음을 의미한다.
또한, 이하에서, 전계의 인가를 위해 도전층 또는 열처리를 요하는 재료에 부가 또는 형성되는 전극은, 다층 박막 구조에서 허용가능한 구조라면, 하기 예시에서 상면(또는 상단면) 부가 또는 형성 방식으로 한정 표현되어 있더라도, 그것의 측면 부가 또는 형성 방식을 모두 포함할 수 있다.
또한, 이하에서는 다층 박막 구조를 수직 단면상으로 나타내므로, 일부 구조(예를 들어, 전극)와 관련하여 2차원적인 설명에 기반하여 한정적인 표현을 사용하고 있지만, 이러한 표현은 입체적인 구조에서 변경될 수 있음은 물론이다.
우선, 도 1에는 본 발명의 기본적인 시편의 구성 모식도가 도시되어 있다.　
도 1을 참조하면, 열처리를 요하는 재료(10) 상에 절연층(40) 및 도전층(50)을 차례로 형성한 후, 열처리를 요하는 재료(10) 및 도전층(50)을 함께 연결해 주는 전극(60, 62)을 연결하고, 열처리를 요하는 재료(10)와 도전층(40)에 동시에 전계를 인가한다.
열처리를 요하는 재료(10)는 공정 특성상 주울 가열이 실제 발생하는 도전층(50) 근처에 국한하여 열처리가 되기 때문에 도전층은 열처리를 요하는 재료(10) 중 열처리가 필요한 부분에 위치하여야 한다.
열처리를 요하는 재료(10)는 단일물질일 수 있고 두 가지 이상의 물질로 이루어진 다양한 구조일 수도 있다.
열처리를 요하는 재료(10) 또는 그것의 일부는 온도가 상승함에 따라 전도성을 나타내는 물질이거나, 전도성을 가지고 있더라도 전계 인가에 의한 직접 주울 가열이 바람직하지 않은 물질을 포함하고 있다.
절연층(40)은 열처리 과정에서 발생할 수 있는 도전층(50)으로부터의 오염의 방지 또는 국부 가열을 위하여 열처리를 요하는 재료(10)와 도전층(50)을 전기적으로 절연하기 위한 용도로 사용된다. 일반적으로 얇게 형성할 수 있으며 재료에 영향이 적고 절연성을 가지며 융점이 높은 물질이면 모두 가능하다.
도전층(50)은 전기 전도성 물질로, 전계 인가에 의한 주울 가열시 균일한 가열을 위하여 두께 및 화학 조성을 균일하게 유지하도록 하는 것이 바람직하다. 　
도전층(50)의 전계 인가는 상온에서 실시할 수 있으며, 전계를 인가하기 전에 상기 구조를 적정한 온도 범위로 예열할 수 있다. 적정한 예열 온도 범위는 공정 전반에 걸쳐 열처리를 요하는 재료(10)가 허용하는 온도범위를 의미한다.
도전층(50)에 대한 전계 인가는, 소망하는 온도까지 주울 가열에 의해 가열시킬 수 있는 파워 밀도(power density)의 에너지를 인가함으로써 이루어지는데, 이는 도전층(50)의 전기 비저항, 길이, 두께, 폭, 열전달 속도, 인가시간 등 다양 한 요소들에 의해 결정된다.
전극(60, 62)은 도전층(50)과 열처리를 요하는 재료(10)의 전기적인 연결을 목적으로 하는 수단으로 사용되고 있다. 따라서, 도전층(50)과 열처리를 요하는 재료(10)를 전기적으로 연결하는 기타 다양한 수단들이 적용될 수 있음은 물론이며, 도면에서와 같은 전극의 형성이 아닌 방식 또는 형태로서, 도전층과 열처리를 요하는 재료의 직접적인 전기적 접촉을 가능하게 하는 수단이 적용된다면, 전극은 생략될 수도 있다. 상기 수단에는, 열처리를 요하는 재료와 도전층의 일부가 직접 전기적으로 접촉하도록 일부 구조를 변형하는 경우, 전계 인가시에만 열처리를 요하는 재료와 도전층을 전기적으로 연결하도록 임의의 접속부재를 임시적으로 부가하는 경우 등이 모두 포함된다.
열처리를 요하는 재료(10)의 상면과 하면이 동시에 가열되어야 할 경우에는, 도 2에서와 같이, 도전층(50) / 절연층(40) / 열처리를 요하는 재료(10) / 절연층(40) / 도전층(50)의 구조로 시편을 구성할 수도 있다. 이러한 구조에서, 전극(60) 역시 도전층(50)과 열처리를 요하는 재료(10)를 전기적으로 연결하는 기타 수단들로 대체될 수 있다.
따라서, 본 명세서에서 별도의 설명이 없는 한, 열처리를 요하는 재료(경우에 따라서는 열처리 타겟층)와 도전층의 전기적 접촉을 위한 전극은 전기적 접촉을 가능하게 하는 기타 수단들로 대체될 수 있으며, 이들은 모두 본 발명의 범주에 포함되는 것으로 해석되어야 한다.
이하에서는, 상기 도 1의 시편을 기본 구조로 하는 실시예에 따른 시편들을, 그것의 구성 및 전계 인가 구조에 따라 더욱 세분화하여 구체적으로 설명한다. 상기 시편들에는 공정의 특성상 열처리가 요구되지 않는 하나 또는 두 개 이상의 기저층(base layer)이 더 부가될 수 있으며, 상기 시편의 열처리를 요하는 재료는 층의 형태, 즉, 열처리 타겟층의 형태로 부가될 수도 있다.
도 3 내지 6에는 본 발명의 첫 번째 실시예에 따른 시편들의 모식도들이 도시되어 있다.
첫 번째 실시예에 따른 시편들(100, 101, 102, 103)은 기저층(20) 상에 타겟층(30), 절연층(40) 및 도전층(50)이 차례로 형성되어 있는 구조로 이루어져 있으며, 타겟층(30)과 도전층(50)에 연결되어 있는 전극(60, 62)을 포함한다.
도 3 및 4에 따른 시편들(100, 101)은 기저층(20), 타겟층(30), 절연층(40) 및 도전층(50)의 적층 구조에서, 타겟층(30), 절연층(40) 및 도전층(50)의 양측 일부를 제거한 자리, 또는 절연층(40) 및 도전층(50)의 양측 일부를 제거한 자리에 전극(60, 62)이 형성되어 있는 구조이다. 여기서, 전극(60, 62)은 도 4에서처럼, 도전층(50)의 양측 상면 일부를 감싸는 구조일 수 있으며, 전극(60, 62)은 타겟층(30)의 양측 상단면에 접해 있다.
도 5 및 6에 따른 시편들(102, 103)은 기저층(20), 타겟층(30) 및 절연층(40)의 적층 구조에서, 절연층(40)의 양측 일부를 제거한 자리에 제 1 전극(60, 62)이 형성되고, 절연층(40)과 전극(60, 62) 상에 도전층(50)이 형성된 구조에서, 도전층(50) 양측 상면에 제 2 전극(61, 63)이 형성되어 있는 구조이다. 여기서, 타겟층(30)과 도전층(50)은 절연층(40)의 제거된 부분을 통하여 제 1 전극(60, 62)에 접함으로써, 전기적으로 연결된다. 절연층(40)은 도 5에서처럼 양측 일부에서 제거되거나, 또는 도 6에서처럼 소정의 패턴으로 간헐적으로 제거된 구조일 수 있다.
도 7 내지 11에는 본 발명의 두 번째 실시예에 따른 시편들의 모식도들이 도시되어 있다.
두 번째 실시예에 따른 시편들(200, 201, 202, 203, 204)은 기저층(20) 상에 제 1 절연층(40), 도전층(50), 제 2 절연층(42) 및 타겟층(30)이 차례로 형성되어 있는 구조로 이루어져 있으며, 타겟층(30)과 도전층(50)에 연결되어 있는 전극(60, 62)을 포함하고 있다. 경우에 따라서는, 도 8에서와 같이, 타겟층(30) 상에 또 다른 기저층(30)이 추가로 형성될 수도 있다.
도 7과 8 및 11의 시편들(200, 201, 204)은 기저층(20), 제 1 절연층(40), 도전층(50), 제 2 절연층(42) 및 타겟층(30)의 적층 구조에서, 제 1 절연층(40), 도전층(50), 제 2 절연층(42) 및 타겟층(30)의 양측 일부 또는 제 2 절연층(42) 및 타겟층(30)의 양측 일부를 제거한 자리에 전극(60, 62)이 형성되어 있는 구조이다. 여기서, 전극(60, 62)은 도 11에서처럼, 최상단의 타겟층(30)의 양측 상면 일부를 덮는 구조로 형성될 수도 있다.
도 9의 시편(202)은 기저층(20), 제 1 절연층(40), 도전층(50) 및 제 2 절연층(42)의 적층 구조에서, 제 2 절연층(42)의 양측 일부를 제거하고 타겟층(30)을 형성하여 타겟층(30)의 일부가 도전층(50)에 접한 상태에서, 타겟층(30)의 양측 일부를 제거한 자리에 전극(60, 62)이 형성되어 있는 구조이다.
도 10의 시편(203)은 제 1 절연층(40), 도전층(50) 및 제 2 절연층(42)의 적층 구조에서, 제 2 절연층(42)의 양측 일부가 제거된 자리에 전극(60, 62)을 형성한 다음, 제 2 절연층(42) 및 전극(60, 62) 상에 타겟층(30)이 형성되어 있는 구조이다.
도 12 및 13에는 본 발명의 세 번째 실시예에 따른 시편들의 모식도가 도시되어 있다.
세 번째 실시예에 따른 시편들(300, 301)은 타겟층(30)과 도전층(50)을 접촉시킨 상태에서 도전층(50)에만 전극(60, 62)을 연결하여 전계를 인가하는 것으로 이루어졌다.
도 12 및 13에 따른 시편들(300, 301)은 기저층(20), 타겟층(30), 절연층(40) 및 도전층(50)의 적층 구조에서, 도전층(50)의 양측 상면에 전극(60, 62)이 형성되어 있는 구조이다. 여기서, 도전층(50)은 절연층(40)이 부분적으로 제거된 부위를 통해 타겟층(30)과 접하게 된다. 도전층(50)과 타켓층(30)의 이러한 부분적인 접촉을 위해, 절연층(40)은 도 12에서와 같이 양측 일부가 제거되거나, 또는 도 13에서와 같이 소정의 패턴으로 간헐적으로 제거된 구조일 수 있다.
도 14에는 본 발명의 또 다른 기본적인 시편의 구성 모식도가 도시되어 있다.　
도 14를 참조하면, 전극(60, 62)을 열처리를 요하는 재료(10)에는 직접 연결하지 않고 도전층(50)에만 연결하며, 열처리를 요하는 재료(10)와 도전층(50) 사이 에는 이들의 전위차 이상의 절연 파괴 전압(breakdown voltage)을 가지는 절연층(40)이 형성되어 있다. 　
절연 파괴 전압은 절연층(40)의 두께를 증가시키거나 절연 파괴 강도가 높은 절연체를 사용하여 높일 수 있다.　 열처리를 요하는 재료(10)에 일반적으로 전극을 연결하기 힘들거나 열처리를 요하는 재료(10)가 그 자체로서 우수한 전도성을 띄고 있어서 직접 전계를 인가하면 국부적인 열처리가 용이하지 않은 경우에 적용될 수 있는 구조이다.
도 15 내지 17에는 도 14를 기본 구성으로 하고 바람직한 실시예들에 따라, 절연층의 절연 파괴 전압을 크게 만든 상태로 열처리를 행하는 시편들(400, 401, 402)의 모식도들이 도시되어 있다. 여기서, 이들 시편들(400, 401, 402)에는 공정의 특성상 열처리가 요구되지 않는 하나 또는 두 개의 기저층이 더 부가될 수 있으며, 상기 시편의 열처리를 요하는 재료는 층의 형태, 즉, 열처리 타겟층의 형태로 부가될 수도 있다.
바람직한 실시예에 따른 시편들(400, 401, 402)은 기저층(20) 상에 타겟층(30), 절연층(40) 및 도전층(50)이 차례로 형성되거나, 기저층(20) 상에 제 1 절연층(40), 도전층(50), 제 2 절연층(42) 및 타겟층(30)을 차례로 형성된 구조로 이루어져 있으며, 도전층(50)에 연결되어 있는 전극(60, 62)을 포함한다. 경우에 따라서는, 도 17에서와 같이, 타겟층(30) 상에 기저층(30)이 추가로 형성될 수도 있다.
도 15에 따른 시편(400)은 기저층(20), 타겟층(30), 절연층(40) 및 도전층(50)의 적층 구조에서, 도전층(50)의 양측 상면에 전극(60, 62)이 형성되어 있는 구조이고, 도 16에 따른 시편(401)은 기저층(20), 제 1 절연층(40), 도전층(50), 제 2 절연층(42) 및 타겟층(30)의 적층 구조에서, 도전층(50)의 양측 측면에 전극(60, 62)이 형성되어 있는 구조이다.
본 발명에 따른 열처리 방법은 절연층이 열처리를 요하는 재료와 도전층의 사이에 개재되어 있는 구조라면 특별히 제한됨이 없이 다양하게 적용될 수 있다.
경우에 따라서는, 상기 도전층에 전계를 인가하기 전에 열처리를 요하는 재료의 변형이 일어나지 않은 정도의 범위 내에서 혼합구조를 예열하는 과정을 더 포함할 수도 있다. 예열 방법은 특별히 제한되지 않으며, 예를 들어, 일반 열처리로에 투입하는 방법, 램프 등의 복사열을 조사하는 방법 등을 들 수 있다.
본 발명에서 열처리를 요하는 재료는 절연체와 접촉을 이루는 형태라면 혼합구조에 포함되는 형태에 있어서 특별히 제한되는 것은 아니며, 대표적인 예로는 하나 또는 둘 이상의 층으로 절연층 상에 부가되는 형태를 들 수 있다.
상기에서 열처리를 요하는 재료, 도전층, 절연층 및 기저층의 종류는 특별히 제한된 것은 아니며, 하나의 바람직한 예에서 본 발명의 열처리 방법은, 비정질 실리콘 박막, 비정질 / 다결정 혼합상 실리콘 박막, 또는 다결정 실리콘 박막의 결정화에 사용될 수 있고, 도핑된 비정질 실리콘 박막, 도핑된 비정질 / 다결정 혼합상 실리콘 박막, 또는 도핑된 다결정 실리콘 박막의 도펀트 활성화 및 / 또는 결정화 등에 사용될 수 있다.　
이러한 예에서, 상기 열처리를 요하는 재료는 도핑되었거나 또는 도핑되지 않은 비정질 실리콘 박막, 비정질 / 다결정 혼합상 실리콘 박막 또는 다결정 실리콘 박막일 수 있다.
본 발명의 급속 열처리 방법은 실리콘 박막을 결정화하는 과정에서 바람직하게 적용될 수 있다.
하나의 바람직한 적용예에서, 본 발명에 따른 실리콘 박막의 결정화 방법은,
투명 기판 위에 절연막이 개재된 상태로 비정질 실리콘 상태의 활성층을 형성하는 단계;
상기 활성층에 게이트 절연막이 개재되어 있는 게이트 전극을 형성하는 단계. ;
상기 활성층의 소정 부분에 불순물로 도핑되어 있는 소오스 영역과 드레인 영역을 형성하는 단계;
상기 게이트 전극을 포함하는 기판의 노출된 전면 중 기판 양끝 전극이 형성될 부분만 제외하고 보호막을 형성하는 단계;
상기 보호막을 사진 식각하여 소오스와 드레인 영역을 노출시키는 단계;
상기 보호막 상에 도전층을 형성하는 단계; 및
상기 도전층에 전계를 인가하여 상기 도전층에서 발생된 열로 상기 활성층을 어닐링하는 단계;
를 포함하는 것으로 구성되어 있다.
또 다른 적용예에서, 본 발명에 따른 실리콘 박막의 결정화 방법은,
기판상에 게이트 전극을 형성하는 단계;
기판의 노출된 전면 중에 게이트 전극의 양쪽 단부 전극이 형성될 부분을 제외한 나머지 부분에 제 1 절연막을 형성하는 단계;
상기 제 1 절연막 상에 비정질 실리콘 박막과 도핑된 비정질 실리콘 박막을 연속 증착하는 단계;
게이트 전극의 양쪽 단부를 포함한 기판의 노출된 전면을 덮는 도전층을 형성하는 단계; 및
상기 도전층에 전계를 인가하여 상기 도전층에 발생되는 열로 상기 비정질 실리콘 박막 및 도핑된 비정질 실리콘 박막을 결정화하는 단계;
를 포함하는 것으로 구성되어 있다.
상기의 예들에서, 상기 기판은 유리 기판 및 플라스틱 기판이고, 상기 도전층은 ITO 박막, 기타 투명 전도막 또는 금속 박막이며, 상기 절연층은 실리콘 산화물 또는 실리콘 질화물 층일 수 있다.
이하, 상기의 실리콘 박막의 결정화 방법에 관련한 몇가지 구체적인 실시예들을 도면을 참조하여 하기에서 설명하지만, 이들은 본 발명의 이해를 돕기 위한 것으로, 본 발명의 범주가 그것에 의해 한정되는 것은 아니다.　
도 18a에는 본 발명의 하나의 적용예로서 전계를 인가하여 결정화와 도펀트 활성화를 동시에 행하는 공정에 대한 모식도가 도시되어 있다.
도 18a에는 본 발명의 하나의 적용예로서 상부 게이트(top gate) 구조가 도시되어 있고, 도 18b에는 그것의 제조방법에 관한 단계도들이 모식적으로 도시되어 있다.
이들 도면을 참조하면, 절연층(40)이 개재된 상태에서 기판(50) 상에 비정질 실리콘 박막(31)을 증착한 후, 리쏘그래피 공정에 의해 TFT 개별 소자에 관한 패터닝 공정을 완료한다. 그 위에 게이트 산화막을 PECVD 방법으로 증착한 후, 게이트 전극을 스퍼터링 방법으로 증착한다. 게이트 전극을 형성하기 위하여 리쏘그래피 공정 및 식각 공정에 의해 패터닝한다. 이렇게 제조된 자기정렬 게이트 구조 위에 도펀트를 이온주입하여 소오스 / 드레인(32 등)을 형성한 후, 보호막(passivation layer: 21)을 형성하고 사진식각 공정을 이용하여 소오스 / 드레인(32 등)을 노출시킨 후에 정렬된 게이트 라인(line)의 양쪽 단부를 노출시킨 상태로 도전층(11)을 전면 증착한다. 그렇게 형성된 구조에서, 도전층(11)에 전계를 인가하여 결정화와 도펀트 활성화를 동시에 행하지만, 아크가 발생하지는 않는다.
도 19a에는 본 발명의 또 다른 적용예로서 하부 게이트(bottom gate) 구조가 도시되어 있고, 도 19b에는 그것의 제조방법에 관한 단계도들이 모식적으로 도시되어 있다.
이들 도면을 참조하면, 기판(50) 위에 게이트 라인(gate line: 60)을 형성한 후, 게이트 라인(60)의 양쪽 단부가 노출되도록 절연막(30)을 형성하고, 비정질 실리콘(33)과 도핑된 비정질 실리콘(22)을 차례로 형성한 후, 리쏘그래피 공정을 통해 TFT 개별 소자에 관한 패터닝 공정을 완료한다. 그런 다음, 노출된 게이트 라 인(60)에 연결되도록 기판 전면에 도전층(12)을 형성한다. 그렇게 형성된 구조에 전계를 인가하여, 아크 발생없이 하부 게이트 구조에서의 결정화를 행한다.
이하, 본 발명자들이 행한 실험들을 실시예로서 설명하지만, 본 발명의 범주가 그것에 의해 한정되는 것은 아니다.　
실시예 1
가로, 세로 및 두께가 각각 3 ㎝, 2 ㎝ 및 0.7 ㎜인 유리기판 상에 PECVD 법을 이용하여 두께 3000 Å의 SiO2 층(제 1 절연층)을 형성한 후, 두께 500 Å의 비정질 실리콘 박막을 증착하였다. 그런 다음, 역시 PECVD 법을 이용하여 두께 1000 Å의 SiO2 층(제 2 절연층)을 증착한 후, 전극이 증착될 위치에 있는 SiO2 층을 식각하였다. 이와 같은 방법으로 형성된 구조 위에 스퍼터링 법을 이용하여 두께 1000 Å의 ITO 박막(도전층)을 증착한 후, 양쪽 끝에 0.5 cm의 전극을 도전층은 물론 비정질 실리콘 박막층에도 도통 가능하도록 형성하여 도 3에서와 같은 시편을 제조하였다. 도전층의 저항을 측정한 결과 12 Ω이었다. 　
제조된 시편의 전극에 300 V - 20 ms 조건의 전류를 인가하였다. 첫 번째 전계 인가시 높은 온도에 의해서 비정질 실리콘이 결정화되었는 바, 그러한 첫 번째 전계 인가시의 주울 가열에 의한 발광 현상이 도 20에 개시되어 있다. 두 번째 전계 인가시에도, 도 21에서 보는 바와 같이, 전계 인가에 의한 주울 가열로 발광 현상을 볼 수 있지만, 결정화된 실리콘의 가장자리(edge)에서 아크(Arc)가 발생하 지 않음을 알 수 있다. 즉, 가열됨에 따라 전도성을 나타내는 실리콘 박막이 전극과 연결되어 있으므로 도전층과 등전위(equipotential) 상태에 놓이게 된다. 따라서, 절연층의 두께 방향으로 걸리는 전위차가 존재하지 않기 때문에 SiO2 절연층의 절연 파괴 현상은 일어나지 않는다. 　
실시예 2
가로, 세로 및 두께가 3 ㎝, 2 ㎝ 및 0.7 ㎜인 유리기판 상에 PECVD 법을 이용하여 두께 3000 Å의 SiO2 층(제 1 절연층)을 형성한 후, 두께 500 Å의 비정질 실리콘 박막을 증착하였다. 그 후에 PECVD 법을 이용하여 두께 1 ㎛의 SiO2 층(제 2 절연층)을 증착하였다. 그런 다음 제 2 절연층위에 스퍼터링 법을 이용하여 두께 1000 Å의 ITO 박막(도전층)을 증착하여 도 14에서와 같은 시편을 제조하였다. 도전층의 저항을 측정한 결과 12 Ω이었다.　
이와 같이, 제조된 시편의 도전층에 300 V - 20 ms 조건의 전류를 인가하였다. 첫 번째 전계 인가시 높은 온도에 의해서 비정질 실리콘이 결정화되었는 바, 그러한 첫 번째 전계 인가시의 주울 가열에 의한 발광 현상이 도 22에 개시되어 있다. 두 번째 전계 인가시에도, 도 23에서 보는 바와 같이, 전계 인가에 의한 주울 가열로 발광 현상을 볼 수 있지만, 결정화된 실리콘의 가장자리(edge)에서 아크(Arc)가 발생하지 않음을 알 수 있다.
즉, 도전층 / 절연층 / 실리콘 박막 구조에서 두 번째 전계 인가시 실리콘 박막은 결정화된 상태이고, 도전층의 주울 가열 도중 매우 높은 온도에 도달한 실 리콘은 도체 상태가 된다. 따라서, 구조는 주울 가열 도중 일시적으로 도체 / 절연층 / 도체의 상태가 된다.
본 실시예의 실험은 도전층에만 전계를 인가하였기 때문에 도전층과 일시적으로 도체가 된 실리콘 사이에 전위차가 최대 300 V의 값으로 발생한다. 따라서, 최대의 전위차는 절연층 가장자리에 걸리게 되는데, 여기서 300 V의 전위차가 발생하는 SiO2 절연층의 두께는 1 ㎛이기 때문에, 절연층 두께 방향으로 인가된 전기장의 크기는 3.0 x 106 V / cm의 값을 갖는다. SiO2 절연층의 절연 파괴 강도는 증착 방법에 의하여 그 값이 변화하지만, 최대 절연 파괴 강도는 약 107 V / cm 이므로, 본 실험의 조건은 SiO2 절연층의 절연 파괴 강도를 초과하지 않았기 때문에, 절연층의 절연 파괴가 일어나지 않았다.　
　
비교예 1
가로, 세로 및 두께가 3 ㎝, 2 ㎝ 및 0.7 ㎜인 유리기판 상에 PECVD 법을 이용하여 두께 3000 Å의 SiO2 층(제 1 절연층)을 형성한 후 두께 500 Å의 비정질 실리콘 박막을 증착하였다. 그런 다음, 역시 PECVD 법을 이용하여 두께 1000 Å의 SiO2 층(제 2 절연층)을 증착하였으며, 제 2 절연층위에 스퍼터링 법을 이용하여 두께 1000 Å의 ITO 박막(도전층)을 증착한 후 양쪽 끝에 0.5 cm 씩 전극을 형성하여 시편을 제조하였다. 도전층의 저항을 측정한 결과 12 Ω이었다.
이와 같이, 제조된 시편의 도전층에 300 V - 20 ms 조건의 전류를 인가하였다. 첫 번째 전계 인가 시 높은 온도에 의해서 비정질 실리콘이 결정화되었다. 그러한 첫 번째 전계 인가시의 주울 가열에 의한 발광 현상이 도 24에 개시되어 있다. 그러나, 두 번째 전계 인가시에는, 도 25에서 보는 바와 같이, 결정화된 실리콘의 가장자리(edge)에서 아크(Arc)가 발생하는 것을 볼 수 있다.
이는 제 2 절연층의 두께가 인가된 전압을 막을 수 있을 만큼 강하지 않기 때문이다. 즉, 도전층 / 절연층 / 실리콘 박막 구조에서 두 번째 전계 인가시 실리콘 박막은 결정화된 상태이고, 도전층의 주울 가열 도중 매우 높은 온도에 도달한 실리콘은 도체가 상태가 된다. 그러므로, 구조는 주울 가열 도중 일시적으로 도체 / 절연층 / 도체의 상태가 된다.
본 실험은 도전층에만 전계를 인가하였기 때문에 도전층과 일시적으로 도체가 된 실리콘 박막 사이에 전위차가 최대 300 V의 값을 가진다. 최대의 전위차는 실리콘 엣지(edge)에 걸리게 된다. 300 V 의 전위차가 발생하는 SiO2 절연층의 두께는 1000 Å이기 때문에 절연층 두께 방향으로 인가된 전기장의 크기는 2.5 x 107 V / cm의 값을 갖는다. SiO2 절연층의 절연 파괴 강도는 증착 방법에 의하여 그 값이 변화하나 최대 절연 파괴 강도는 약 107 V / cm 이다. 따라서, 본 실험의 조건은 SiO2 절연층의 최대 절연 파괴 강도를 초과하기 때문에 절연층의 절연 파괴가 일어나며 아크 발생을 수반하게 된다.
본 발명이 속한 분야에서 통상의 지식을 가진 자라면 상기 내용을 바탕으로 본 발명의 범주내에서 다양한 응용 및 변형을 행하는 것이 가능할 것이다.
이상의 설명과 같이, 본 발명에 따른 열처리 방법은, 전계 인가에 의한 주울 가열로 열처리를 요하는 재료를 선택적으로 열처리함에 있어서 절연층의 절연 파괴에 의한 아크(Arc)의 발생을 방지할 수 있으므로 다음과 같은 효과를 갖는다.
첫째, 소망하는 부분만을 주변의 영향을 극소화하면서 높은 온도까지 급속 열처리할 수 있다.
둘째, 승온 속도 및 열처리 시간의 조절이 자유롭다. 특히, 극히 짧은 시간에 고온까지 가열이 가능하다.
셋째, 정확한 온도 재현성과 온도 균일성을 가질 수 있다.　
넷째, 전기를 사용하기 때문에 깨끗하며 비교적 장비 비용과 유지비가 저렴하다.　
본 발명이 속한 분야에서 통상의 지식을 가진 자라면 상기 내용을 바탕으로 본 발명의 범주내에서 다양한 응용 및 변형을 행하는 것이 가능할 것이다.

Claims (34)

  1. 열처리를 요하는 재료, 절연층 및 도전층의 혼합구조에서 상기 도전층에 전계를 인가하여 주울 가열에 의해 순간적으로 발생한 고열로 상기 열처리를 요하는 재료의 소망하는 부위를 급속 열처리할 때, 상기 열처리를 요하는 재료와 도전층의 전위차가 상기 절연층의 절연 파괴 전압보다 낮도록 설정함으로써, 열처리 중 절연층의 절연 파괴로 인한 아크(Arc) 발생을 방지하는 것으로 구성되고,
    상기 열처리를 요하는 재료와 도전층의 전위차를 절연층의 절연 파괴 전압보다 낮게 설정하기 위하여, (i) 주울 가열시 상기 열처리를 요하는 재료와 도전층의 전위차를 절연층의 절연 파괴 전압 이하로 낮추거나, 또는 (ii) 절연층의 절연 파괴 전압을 크게 높이고,
    상기 도전층과 열처리를 요하는 재료에 함께 전계를 인가하여 도전층과 열처리를 요하는 재료 사이의 전위차를 등전위 (equipotential) 또는 절연 파괴 전압 이하로 만들고, 및
    열처리를 요하는 재료 / 절연층 / 도전층의 구조로 구성되어 있고, 상기 열처리를 요하는 재료 및 도전층에 전극이 연결되어 있거나, 상기 열처리를 요하는 재료 및 도전층의 일부가 접촉을 통하여 연결되어 있거나, 또는 전계 인가시에만 열처리를 요하는 재료와 도전층을 전기적으로 연결하도록 임의의 접속부재를 임시적으로 부가되어 있는 것을 특징으로 하는 급속 열처리 방법.
  2. 제 1 항에 있어서, 상기 열처리를 요하는 재료가 전도성을 가지고 있는 물질을 포함하고 있거나 또는 열처리 과정에서 전도성을 가지게 되는 물질을 포함하는 것을 특징으로 하는 급속 열처리 방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서, 도전층 / 절연층 / 열처리를 요하는 재료 / 절연층 / 도전층의 구조로 구성되어 있고, 상기 열처리를 요하는 재료 및 도전층에 전극이 연결되어 있거나, 상기 열처리를 요하는 재료 및 도전층의 일부가 접촉을 통하여 연결되어 있거나, 또는 전계 인가시에만 열처리를 요하는 재료와 도전층을 전기적으로 연결하도록 임의의 접속부재를 임시적으로 부가되어 있는 것을 특징으로 하는 급속 열처리 방법.
  7. 제 1 항에 있어서, 공정의 특성상 열처리가 요구되지 않는 하나 또는 두 개 이상의 기저층(base layer)이 더 부가되어 있는 것을 특징으로 하는 급속 열처리 방법.
  8. 제 7 항에 있어서, 기저층 상에 열처리를 요하는 재료, 절연층 및 도전층을 차례로 형성한 후, 상기 열처리를 요하는 재료, 절연층 및 도전층의 양측 일부를 제거하여 전극을 형성하는 것을 특징으로 하는 급속 열처리 방법.
  9. 제 7 항에 있어서, 기저층 상에 열처리를 요하는 재료, 절연층 및 도전층을 차례로 형성한 후, 상기 절연층과 도전층의 양측 일부를 제거하여 전극을 형성하며, 상기 전극은 열처리를 요하는 재료에도 접촉하는 것을 특징으로 하는 급속 열처리 방법.
  10. 제 9 항에 있어서, 상기 전극은 도전층의 양측 상면 일부를 감싸는 구조로 형성되는 것을 특징으로 하는 급속 열처리 방법.
  11. 제 7 항에 있어서, 기저층 상에 열처리를 요하는 재료 및 절연층을 차례로 형성한 후, 상기 절연층의 양측 일부를 제거하여 열처리를 요하는 재료와 접촉되도록 전극을 형성하고, 상기 절연층 및 전극 상에 도전층을 형성한 후 상기 도전층의 양측 상면 또는 측면에 전극을 형성하는 것을 특징으로 하는 급속 열처리 방법.
  12. 제 7 항에 있어서, 기저층 상에 열처리를 요하는 재료 및 절연층을 차례로 형성한 후, 상기 절연층의 일부를 소정의 패턴으로 간헐적으로 제거하여 상기 열처리를 요하는 재료에 접촉되도록 전극을 형성하고, 상기 절연층 및 전극 상에 도전 층을 형성한 후 상기 도전층의 양측 상면 또는 측면에 전극을 형성하는 것을 특징으로 하는 급속 열처리 방법.
  13. 열처리를 요하는 재료, 절연층 및 도전층의 혼합구조에서 상기 도전층에 전계를 인가하여 주울 가열에 의해 순간적으로 발생한 고열로 상기 열처리를 요하는 재료의 소망하는 부위를 급속 열처리할 때, 상기 열처리를 요하는 재료와 도전층의 전위차가 상기 절연층의 절연 파괴 전압보다 낮도록 설정함으로써, 열처리 중 절연층의 절연 파괴로 인한 아크(Arc) 발생을 방지하는 것으로 구성되고,
    상기 열처리를 요하는 재료와 도전층의 전위차를 절연층의 절연 파괴 전압보다 낮게 설정하기 위하여, (i) 주울 가열시 상기 열처리를 요하는 재료와 도전층의 전위차를 절연층의 절연 파괴 전압 이하로 낮추거나, 또는 (ii) 절연층의 절연 파괴 전압을 크게 높이고,
    상기 도전층과 열처리를 요하는 재료에 함께 전계를 인가하여 도전층과 열처리를 요하는 재료 사이의 전위차를 등전위 (equipotential) 또는 절연 파괴 전압 이하로 만들고, 및
    기저층 / 제 1 절연층 / 도전층 / 제 2 절연층 / 열처리를 요하는 재료의 구조로 구성되어 있고, 상기 열처리를 요하는 재료 및 도전층에 전극이 연결되어 있는 것을 특징으로 하는 급속 열처리 방법.
  14. 제 13 항에 있어서, 기저층 / 제 1 절연층 / 도전층 / 제 2 절연층 / 열처리를 요하는 재료 / 기저층의 구조로 구성되어 있고, 상기 열처리를 요하는 재료 및 도전층에 전극이 연결되어 있는 것을 특징으로 하는 급속 열처리 방법.
  15. 제 13 항에 있어서, 기저층 상에 제 1 절연층, 도전층 및 제 2 절연층을 차례로 형성한 후 상기 제 2 절연층의 양측 일부를 제거하고, 상기 제 2 절연층 상에 그것을 덮는 구조로 열처리를 요하는 재료를 형성한 후 상기 열처리를 요하는 재료의 양측 일부를 제거하여 전극을 형성하는 것을 특징으로 하는 급속 열처리 방법.
  16. 제 13 항에 있어서, 기저층 상에 제 1 절연층, 도전층 및 제 2 절연층을 차례로 형성한 후, 상기 제 2 절연층의 양측 일부를 제거하여 전극을 형성하고, 상기 제 2 절연층 및 전극 상에 열처리를 요하는 재료를 형성하는 것을 특징으로 하는 급속 열처리 방법.
  17. 제 13 항에 있어서, 기저층 상에 제 1 절연층, 도전층, 제 2 절연층 및 열처리를 요하는 재료를 차례로 형성한 후, 상기 제 2 절연층 및 열처리를 요하는 재료의 양측 일부를 제거하여 전극을 형성하는 것을 특징으로 하는 급속 열처리 방법.
  18. 제 17 항에 있어서, 상기 전극은 열처리를 요하는 재료의 양측 상면 일부를 감싸는 구조로 형성되는 것을 특징으로 하는 급속 열처리 방법.
  19. 열처리를 요하는 재료, 절연층 및 도전층의 혼합구조에서 상기 도전층에 전계를 인가하여 주울 가열에 의해 순간적으로 발생한 고열로 상기 열처리를 요하는 재료의 소망하는 부위를 급속 열처리할 때, 상기 열처리를 요하는 재료와 도전층의 전위차가 상기 절연층의 절연 파괴 전압보다 낮도록 설정함으로써, 열처리 중 절연층의 절연 파괴로 인한 아크(Arc) 발생을 방지하는 것으로 구성되고,
    상기 열처리를 요하는 재료와 도전층의 전위차를 절연층의 절연 파괴 전압보다 낮게 설정하기 위하여, (i) 주울 가열시 상기 열처리를 요하는 재료와 도전층의 전위차를 절연층의 절연 파괴 전압 이하로 낮추거나, 또는 (ii) 절연층의 절연 파괴 전압을 크게 높이고,
    상기 도전층과 열처리를 요하는 재료에 함께 전계를 인가하여 도전층과 열처리를 요하는 재료 사이의 전위차를 등전위 (equipotential) 또는 절연 파괴 전압 이하로 만들고, 및
    열처리를 요하는 재료 / 절연층 / 도전층의 구조로 구성되어 있고, 상기 도전층에 전극이 연결되어 있으며, 상기 열처리를 요하는 재료와 도전층이 적어도 일부에서 상호 접해 있는 것을 특징으로 하는 급속 열처리 방법.
  20. 제 19 항에 있어서, 공정의 특성상 열처리가 요구되지 않는 하나 또는 두 개의 기저층이 더 부가되어 있는 것을 특징으로 하는 급속 열처리 방법.
  21. 제 20 항에 있어서, 기저층 상에 열처리를 요하는 재료 및 절연층을 차례로 형성한 후, 상기 절연층의 양측 일부를 제거하고, 상기 절연층 상에 그것을 덮는 구조로 도전층을 형성한 후 상기 도전층의 양측 상면에 전극을 형성하며, 상기 도전층은 열처리를 요하는 재료에 접해 있는 것을 특징으로 하는 급속 열처리 방법.
  22. 제 20 항에 있어서, 기저층 상에 열처리를 요하는 재료 및 절연층을 차례로 형성한 후, 상기 절연층의 일부를 소정의 패턴으로 간헐적으로 제거하고, 상기 열처리를 요하는 재료와 접촉되도록 상기 절연층 상에 도전층을 형성한 후, 상기 도전층의 양측 상면 또는 측면에 전극을 형성하는 것을 특징으로 하는 급속 열처리 방법.
  23. 열처리를 요하는 재료, 절연층 및 도전층의 혼합구조에서 상기 도전층에 전계를 인가하여 주울 가열에 의해 순간적으로 발생한 고열로 상기 열처리를 요하는 재료의 소망하는 부위를 급속 열처리할 때, 상기 열처리를 요하는 재료와 도전층의 전위차가 상기 절연층의 절연 파괴 전압보다 낮도록 설정함으로써, 열처리 중 절연층의 절연 파괴로 인한 아크(Arc) 발생을 방지하는 것으로 구성되고,
    상기 열처리를 요하는 재료와 도전층의 전위차를 절연층의 절연 파괴 전압보다 낮게 설정하기 위하여, (i) 주울 가열시 상기 열처리를 요하는 재료와 도전층의 전위차를 절연층의 절연 파괴 전압 이하로 낮추거나, 또는 (ii) 절연층의 절연 파괴 전압을 크게 높이고,
    상기 절연층의 절연 파괴 전압이 열처리를 요하는 재료와 도전층의 전위차 이상일 될 수 있도록 절연층의 두께를 두껍게 하고, 및
    열처리를 요하는 재료 / 절연층 / 도전층의 구조로 구성되어 있고, 상기 도전층에 전극이 연결되어 있는 것을 특징으로 하는 급속 열처리 방법.
  24. 삭제
  25. 제 23 항에 있어서, 공정의 특성상 열처리가 요구되지 않는 하나 또는 두 개의 기저층이 더 부가되어 있는 것을 특징으로 하는 급속 열처리 방법.
  26. 제 25 항에 있어서, 기저층 상에 열처리를 요하는 재료, 절연층 및 도전층을 차례로 형성한 후, 상기 도전층의 양측 상면 또는 측면에 전극을 형성하는 것을 특징으로 하는 급속 열처리 방법.
  27. 제 25 항에 있어서, 기저층 상에 제 1 절연층, 도전층, 제 2 절연층 및 열처리를 요하는 재료를 차례로 형성한 후, 상기 도전층의 양측 측면에 전극을 형성하는 것을 특징으로 하는 급속 열처리 방법.
  28. 제 25 항에 있어서, 기저층 상에 제 1 절연층, 도전층, 제 2 절연층, 열처리를 요하는 재료 및 기저층을 차례로 형성한 후, 상기 도전층의 양측 측면에 전극을 형성하는 것을 특징으로 하는 급속 열처리 방법.
  29. 제 1 항에 있어서, 상기 도전층에 전계를 인가하기 전에 열처리를 요하는 재료의 허용 온도 범위 내에서 상기 재료를 예열하는 과정을 더 포함하는 것을 특징으로 하는 급속 열처리 방법.
  30. 제 1 항에 있어서, 상기 열처리 방법은, 비정질 실리콘 박막, 비정질 / 다결정 혼합상 실리콘 박막, 또는 다결정 실리콘 박막의 결정화나, 도핑된 비정질 실리콘 박막, 도핑된 비정질 / 다결정 혼합상 실리콘 박막, 또는 도핑된 다결정 실리콘 박막의 도펀트 활성화 및 결정화 중 하나 또는 다수에 사용되는 것을 특징으로 하는 급속 열처리 방법.
  31. 제 1 항에 있어서, 상기 열처리를 요하는 재료는 투명기판 위에 선택적으로 절연층을 형성한 후 그 위에 도핑되었거나 또는 도핑되지 않은 비정질 실리콘 박막, 비정질 / 다결정 혼합상 실리콘 박막 또는 다결정 실리콘 박막인 것을 특징으로 하는 급속 열처리 방법.
  32. 제 30 항 및 제 31 항 중 어느 하나에 있어서,
    투명 기판 위에 절연막이 개재된 상태로 비정질 실리콘 상태의 활성층을 형성하는 단계;
    상기 활성층에 게이트 절연막이 개재되어 있는 게이트 전극을 형성하는 단계. ;
    상기 활성층의 소정 부분에 불순물로 도핑되어 있는 소오스 영역과 드레인 영역을 형성하는 단계;
    상기 게이트 전극을 포함하는 기판의 노출된 전면 중 기판 양끝 전극이 형성될 부분만 제외하고 보호막을 형성하는 단계;
    상기 보호막을 사진 식각하여 소오스와 드레인 영역을 노출시키는 단계;
    상기 기판 전면에 도전층을 형성하는 단계; 및
    상기 도전층에 전계를 인가하여 상기 도전층에서 발생된 열로 상기 활성층을 어닐링하는 단계;
    를 거쳐 실리콘 박막을 결정화하는데 적용될 수 있고, 그리고 상기 기판은 유리기판 및 플라스틱 기판이고, 상기 도전층은 ITO 박막 및 기타 투명 전도막 또는 금속 박막이며, 상기 절연층은 실리콘 산화물 또는 실리콘 질화물 층인 것을 특징으로 하는 급속 열처리 방법.
  33. 제 30 항 및 제 31 항 중 어느 하나에 있어서,
    기판상에 게이트 전극을 형성하는 단계;
    기판의 노출된 전면 중에 게이트 전극의 양쪽 단부 전극이 형성될 부분을 제외한 나머지 부분에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 상에 비정질 실리콘 박막과 도핑된 비정질 실리콘 박막을 연속 증착하는 단계;
    게이트 전극의 양쪽 단부를 포함한 기판전면을 덮는 도전층을 형성하는 단계; 및
    상기 도전층에 전계를 인가하여 상기 도전층에 발생되는 열로 상기 비정질 실리콘 박막 및 도핑된 비정질 실리콘 박막을 결정화하는 단계;
    를 거쳐 실리콘 박막을 결정화하는데 적용될 수 있고, 그리고 상기 기판은 유리기판 및 플라스틱 기판이고, 상기 도전층은 ITO 박막 및 기타 투명 전도막 또는 금속 박막이며, 상기 절연층은 실리콘 산화물 또는 실리콘 질화물 층인 것을 특징으로 하는 급속 열처리 방법.
  34. 삭제
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PCT/KR2007/000190 WO2007142399A1 (en) 2006-06-09 2007-01-10 Method of preventing generation of arc during rapid annealing by joule heating
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JP2009514187A JP2009540560A (ja) 2006-06-09 2007-01-10 ジュール加熱による急速熱処理時にアーク発生を防止する方法（ｍｅｔｈｏｄｏｆｐｒｅｖｅｎｔｉｎｇｇｅｎｅｒａｔｉｏｎｏｆａｒｃｄｕｒｉｎｇｒａｐｉｄａｎｎｅａｌｉｎｇｂｙｊｏｕｌｅｈｅａｔｉｎｇ）
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CNA2007800212003A CN101467236A (zh) 2006-06-09 2007-01-10 避免利用焦耳加热的快速退火期间产生电弧的方法
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200068279A (ko) * 2018-12-05 2020-06-15 경북대학교 산학협력단 국부 항복 전류를 이용한 선택적 열처리 방법 및 국부 항복 전류를 이용한 선택적 열처리용 프로브카드

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101002014B1 (ko) * 2008-08-26 2010-12-16 주식회사 엔씰텍 다결정 실리콘 박막 제조장치 및 방법
KR101041139B1 (ko) * 2008-11-04 2011-06-13 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치
TW201104025A (en) * 2009-04-21 2011-02-01 Ensiltech Corp Apparatus and method for manufacturing poly-Si thin film
KR101838912B1 (ko) * 2016-10-07 2018-03-15 한국과학기술원 정방향 바이어스 전류를 이용한 전계 효과 트랜지스터의 게이트 절연막 손상을 복구하는 방법
KR101979308B1 (ko) * 2017-08-03 2019-08-28 고려대학교 산학협력단 산화물 박막 트랜지스터 및 이의 제조방법
KR102065242B1 (ko) * 2018-04-17 2020-01-13 한국과학기술원 전계효과 트랜지스터의 게이트 절연막 손상을 치료하기 위한 펀치스루 전류를 이용한 열처리 방법
CN109003941B (zh) * 2018-07-26 2021-01-15 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
CN113488562B (zh) * 2021-07-23 2022-12-06 常州时创能源股份有限公司 一种原位掺杂非晶硅的晶化退火处理方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040102350A (ko) * 2003-05-27 2004-12-04 노재상 실리콘 박막의 어닐링 방법 및 그로부터 제조된 다결정실리콘 박막
KR100532079B1 (ko) * 1998-11-09 2006-04-06 엘지.필립스 엘시디 주식회사 실리콘박막을결정화하는방법과이를이용한액정표시장치제조방법
KR100713218B1 (ko) * 2005-07-11 2007-05-02 노재상 주울 가열에 의한 급속 열처리 시 아크 발생을 방지하는방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5514229A (en) * 1993-11-24 1996-05-07 Ramot-University Authority For Applied Research And Industrial Development Ltd., Tel Aviv University Method of producing transparent and other electrically conductive materials
JP3570644B2 (ja) * 1995-11-14 2004-09-29 フィガロ技研株式会社 ガスセンサ
US6297080B1 (en) 1998-11-09 2001-10-02 Lg. Philips Lcd Co. Ltd. Method of crystallizing a silicon film and a method of manufacturing a liquid crystal display apparatus
KR100294971B1 (ko) 1998-12-21 2001-10-26 구본준, 론 위라하디락사 실리콘 박막을 결정화하는 방법
KR100486718B1 (ko) * 1998-11-09 2005-08-31 엘지.필립스 엘시디 주식회사 실리콘박막을결정화하는방법과이를이용한박막트랜지스터제조방법
KR100524622B1 (ko) 1999-04-03 2005-11-01 엘지.필립스 엘시디 주식회사 폴리실리콘 반도체층을 포함한 박막트랜지스터 제조방법
KR100713880B1 (ko) * 2000-10-24 2007-05-07 비오이 하이디스 테크놀로지 주식회사 다결정실리콘 박막트랜지스터의 제조방법
JP2002289520A (ja) * 2001-03-23 2002-10-04 Japan Science & Technology Corp 薄膜発熱体によるパルス通電熱処理方法及び熱処理装置
KR100729942B1 (ko) 2004-09-17 2007-06-19 노재상 도전층을 이용한 실리콘 박막의 어닐링 방법 및 그로부터제조된 다결정 실리콘 박막

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100532079B1 (ko) * 1998-11-09 2006-04-06 엘지.필립스 엘시디 주식회사 실리콘박막을결정화하는방법과이를이용한액정표시장치제조방법
KR20040102350A (ko) * 2003-05-27 2004-12-04 노재상 실리콘 박막의 어닐링 방법 및 그로부터 제조된 다결정실리콘 박막
KR100713218B1 (ko) * 2005-07-11 2007-05-02 노재상 주울 가열에 의한 급속 열처리 시 아크 발생을 방지하는방법

Cited By (2)

* Cited by examiner, † Cited by third party
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KR20200068279A (ko) * 2018-12-05 2020-06-15 경북대학교 산학협력단 국부 항복 전류를 이용한 선택적 열처리 방법 및 국부 항복 전류를 이용한 선택적 열처리용 프로브카드
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