KR100713218B1 - 주울 가열에 의한 급속 열처리 시 아크 발생을 방지하는방법 - Google Patents

주울 가열에 의한 급속 열처리 시 아크 발생을 방지하는방법 Download PDF

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Abstract

본 발명은 열처리를 요하는 재료, 절연층, 도전층의 혼합구조에서 상기 도전층에 전계를 인가하여 주울 가열에 의해 순간적으로 발생한 고열로 상기 열처리를 요하는 재료를 급속 열처리할 때, 상기 열처리를 요하는 재료와 도전층의 전위차가 상기 절연층의 절연 파괴 전압보다 낮도록 설정함으로써 열처리 중 절연층의 절연 파괴로 인한 아크(Arc) 발생을 방지하는 것으로 구성되어 있는 급속 열처리 방법을 제공한다.

Description

주울 가열에 의한 급속 열처리 시 아크 발생을 방지하는 방법 {Capable Method of Preventing Generation of Arc During Rapid Annealing by Joule Heating}
도 1은 본 발명의 기본적인 구조로서 도전층, 절연층 및 열처리를 요하는 재료에 함께 전계를 인가하여 열처리를 행하는 공정의 구성을 보여주는 모식도이다.
도 2는 본 발명의 기본적인 구조로서 절연층의 절연 파괴 전압을 크게 만든 상태로 열처리를 행하는 공정의 구성을 보여주는 모식도이다.
도 3 내지 도 5는 본 발명의 실시예들에 따라 도전층 및 열처리를 요하는 재료에 함께 전계를 인가하여 열처리를 행하는 시편들의 구성을 보여주는 모식도이다.
도 6 내지 도 8은 본 발명의 또 다른 실시예에 따라 절연층의 절연 파괴 전압을 크게 만든 상태로 열처리를 행하는 시편들의 구성을 보여주는 모식도들이다;
도 9는 본 발명의 실시예 1에서 첫 번째 전계 인가 시 주울 가열에 의하여 시편이 발광하는 모습을 보여주는 사진이다;
도 10은 본 발명의 실시예 1에서 두 번째 전계 인가 시 주울 가열에 의하여 발광하는 모습을 보여주는 사진이다;
도 11은 본 발명의 실시예 2에서 첫 번째 전계 인가 시 주울 가열에 의하여 발광하는 모습을 보여주는 사진이다;
도 12는 본 발명의 실시예 2에서 두 번째 전계 인가 시 주울 가열에 의하여 발광하는 모습을 보여주는 사진이다;
도 13은 본 발명의 비교예 1에서 첫 번째 전계 인가 시 주울 가열에 의하여 발광하는 모습을 보여주는 사진이다;
도 14는 본 발명의 비교예 1에서 두 번째 전계 인가 시 아크가 발생하는 모습을 보여주는 사진이다.
도면의 주요 부호에 대한 설명
10: 열처리를 요하는 재료 20: 기저층
30: 열처리 타겟층 40: 절연층
50: 도전층 60: 전극
본 발명은 급속 열처리 방법에 관한 것으로, 더욱 상세하게는, 열처리를 요하는 재료, 절연층 및 도전층의 혼합구조에서 상기 도전층에 전계를 인가하여 주울 가열에 의해 순간적으로 발생한 고열로 열처리를 요하는 재료의 일부분을 급속 열처리할 때, 상기 재료와 도전층의 전위차가 상기 절연층의 절연 파괴 전압보다 낮 도록 설정함으로써 열처리 중 절연층의 절연 파괴로 인한 아크(Arc) 발생을 방지할 수 있는 급속 열처리 방법을 제공한다.
일반적으로 열처리 방법에는 열처리로를 사용하는 로열처리(furnace annealing), 할로겐램프 등의 복사열을 이용하는 RTA(rapid thermal annealing), 레이저를 사용하는 레이저 어닐링(laser annealing), 주울 가열을 이용하는 열처리 방법 등 다양하다. 이러한 열처리 방법들은 열처리의 온도범위, 열처리 온도의 균일성, 승온 속도, 냉각 속도, 구입가격, 유지비용 등에 의하여 재료 및 공정의 특성에 적합하게 선택된다. 특히, 고온의 열처리가 요구되거나, 재료 및 공정의 특정상 재료의 국부적인 영역에 고속 열처리가 필요한 경우, 선택할 수 있는 열처리 방법은 극히 한정되어 있다.
상기의 열처리 방법들 중, 레이저 어닐링 방법은 재료의 표면에 급속 열처리가 가능하지만, 레이저의 파장 및 열처리가 필요한 물질의 종류에 따라 열처리의 가능 여부가 결정되기 때문에 열처리할 수 있는 재료가 한정되어 있다. 특히, 대면적을 열처리할 경우에는 라인 빔 타입의 레이저를 중첩하여 스캐닝하여야 하므로 레이저 빔 강도의 불균일성 및 레이저 빔 자체의 시간에 따르는 조사량의 불균일성 등의 문제점이 발생한다. 또한 장비의 가격은 물론 유지비용이 매우 비싸다는 단점이 있다.
RTA 법은 반도체 제조공정에서 널리 사용되고 있으나, 현재 기술로는 직경 300 mm 실리콘 웨이퍼에만 적용이 가능하고, 그 보다 넓은 기판을 균일하게 열처리하는데 아직 한계가 있다. 또한, 열처리의 최대 승온 속도가 400℃/sec로서, 이 보다 더 큰 승온 속도를 요하는 공정에서는 사용이 불가능하다.
따라서, 상기 문제점들을 해결하고 공정상의 제약으로부터 자유로울 수 있는 열처리 방법에 대한 많은 연구가 행해지고 있으며, 그 중에는, 본 출원인의 한국특허출원 제2004-74493호에 기재되어 있는 바와 같이, 도전층에 전계를 인가하여 주울 가열하는 급속 열처리 방법이 있으며, 이러한 열처리 방법은 발생한 고열의 열전도에 의해 소망하는 소재를 선택적으로 급속 열처리할 수 있고, 상기 RTA 공정의 승온 속도보다 훨씬 더 큰 승온 속도를 기대할 수 있다.
그러나, 상기 출원뿐만 아니라 전계 인가에 의한 주울 가열을 이용한 열처리 방법들에서 주울 가열 중에 발생하는 아크 등의 물리적 현상의 원인이 아직 규명되지 않아 그것의 적용상에 일정한 한계를 가진다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점과 과거로부터 요청되어 온 기술적 과제를 해결하는 것을 목적으로 한다.
본 발명자들은 선행기술의 문제점을 예의 주시하고 심도있는 연구와 다양한 실험을 거듭한 끝에, 열처리를 요하는 재료/절연층/도전층의 혼합구조에서 도전층에 전계를 인가하여 주울 가열을 행할 때 아크 발생의 원인을 규명하였고, 그러한 원인 규명을 바탕으로 특정의 요건을 만족시키는 조건하에서 열처리를 행하면 놀랍게도 아크가 발생하지 않음을 발견하였다. 본 발명은 이러한 발견을 기초로 완성되었다.
본 발명의 급속 열처리 방법은, 열처리를 요하는 재료, 절연층 및 도전층의 혼합구조에서 상기 도전층에 전계를 인가하여 주울 가열에 의해 순간적으로 발생한 고열로 상기 열처리를 요하는 재료의 일부를 급속 열처리할 때, 상기 재료와 도전층 사이의 전위차가 상기 절연층의 절연 파괴 전압보다 낮도록 설정함으로써 열처리 중 절연층의 절연 파괴로 인한 아크(Arc) 발생을 방지하는 것으로 구성되어 있다.
따라서, 본 발명의 급속 열처리 방법에 따르면, 절연층의 절연 파괴로 인한 아크 발생을 방지하면서, 도전층의 전계 인가에 의한 주울 가열로 열처리를 요하는 재료의 일부 또는 전체를 단시간 내에 열처리할 수 있다.
도전층(conductive layer)의 주울 가열(Joule Heating)에 의해, 열처리를 요하는 재료의 하나의 예로서, 열처리 타겟층(annealing-target layer)을 급속 열처리하는 방법에 대한 자세한 내용은 본 출원인의 한국특허출원 제2004-74493호에 기재되어 있으며, 상기 출원은 참조로서 본 발명의 내용에 합체된다.
전계(electric field)의 인가에 의해 도전층에서 일어나는 주울 가열은 도체를 통해 전류가 흐를 때 저항으로 인해 발생되는 열을 이용하여 가열하는 것을 의미한다. 전계의 인가로 인한 주울 가열에 의해 도전층에 가해지는 단위 시간당 에너지량은 하기 식으로 표시될 수 있다.
W = V × I
상기 식에서, W 는 주울 가열의 단위 시간당 에너지량을 나타내고, V 는 도전층의 양단에 걸리는 전압을 나타내며, I 는 전류를 나타낸다. 상기 식으로부터, 전압(V)이 증가할수록 및/또는 전류(I)가 클수록, 주울 가열에 의해 도전층에 가해지는 단위 시간당 에너지량이 증가함을 알 수 있다.
따라서, 도전층에 강한 전계가 인가됨으로써 주울 가열에 의해 고열이 순간적으로 발생하고, 그러한 열은 절연층(insulating layer)을 경유하여 전도됨으로써 열처리 타겟층의 열처리가 빠르게 행해진다. 그런데, 이러한 급속 열처리 과정에서 아크가 발생하는 경우가 존재한다.
본 발명자들은 열처리를 요하는 재료/절연층/도전층의 혼합구조에서 전계 인가에 의한 열처리시 아크 발생의 주요 원인에 대해 심도 있는 연구와 다양한 실험을 거듭한 끝에, 열처리를 요하는 재료와 도전층 사이의 전위차가 절연층의 절연 파괴 전압(breakdown-voltage) 보다 클 때 아크가 발생한다는 사실을 확인하였다. 이는 이제껏 알려져 있지 않은 전혀 새로운 발견으로서 전계 인가에 의한 열처리 방법에서 혁신적인 결과를 가져올 것으로 예상된다.
본 발명의 내용을 더욱 상술하면 하기와 같다.
열처리를 요하는 재료 또는 열처리를 요하는 재료의 일부가 전도성을 가질 수 있는 경우, 도전층에 인가하는 전계의 수직 방향으로, 도전층과 열처리를 요하는 재료 사이에 전위(electrical potential) 차이가 발생하게 된다. 즉, 열처리를 요하는 재료/절연층/도전층의 적층 방향을 따라 전위차가 발생한다. 이때, 열처리를 요하는 재료 또는 열처리를 요하는 재료의 일부가 전도성을 가지게 되는 경우, 전체적으로 전형적인 캐패시터의 구조가 된다. 따라서, 발생한 전위차가 절연층의 절연 파괴 전압을 초과하게 되는 경우에는 절연층을 통해 전류가 흐르게 되며 아크 발생을 동반하게 된다.
열처리를 요하는 재료 또는 열처리를 요하는 재료의 일부가 전도성을 가지는 경우는, 예를 들어, 재료 자체 또는 일부가 전도성의 소재로 이루어진 경우와, 열처리 과정에서 전도성을 갖도록 변화된 경우 등을 들 수 있다. 예를 들어, 비정질 실리콘 박막은 절연층을 개재한 상태로 하부 또는 상부에 위치한 도전층에 전계를 인가하였을 때 주울 가열에 의해 다결정 실리콘 박막으로 변화되는 바, 다결정 실리콘 박막은 고온에서 전도성을 나타낸다. 따라서, 우수한 결정성을 얻기 위해 전계 인가에 의한 주울 가열을 재차 행할 때, 상기와 같은 원리로 아크가 발생할 수 있다.
본 발명의 방법에 있어서, 열처리를 요하는 재료와 도전층의 전위차를 절연층의 절연 파괴 전압보다 낮게 설정하는 바람직한 예로는,
(1) 주울 가열시 열처리를 요하는 재료와 도전층의 전위차를 절연층의 절연 파괴 전압 이하로 낮추는 방식과,
(2) 절연층의 절연 파괴 전압을 크게 높이는 방식을 들 수 있다.
상기 첫 번째 방식의 구체적인 예로는 주울 가열시 열처리를 요하는 재료에도 전계를 인가하는 방식을 들 수 있다. 즉, 도전층과 열처리를 요하는 재료에 함께 전계를 인가함으로써, 도전층과 열처리를 요하는 재료 사이의 전위차가 발생하지 않게 등전위(equipotential)가 형성될 수 있다.
도전층과 열처리를 요하는 재료에 함께 전계를 인가하는 방법은, 상기 두 층 모두에 전극을 연결하여 전계를 인가하는 방법을 들 수 있다.
경우에 따라서는, 도전층과 열처리를 요하는 재료 사이의 일부 절연층을 제거하고 도전층과 열처리를 요하는 재료가 직접 접촉되게 함으로써, 도전층의 전계 인가 시 열처리를 요하는 재료의 일부에서도 전계가 인가하게 할 수도 있다.
상기 두 번째 방식의 구체적인 예로는 절연층의 절연 파괴 강도를 크게 만드는 방식이다. 절연체의 절연 파괴 강도는 일차적으로 재료 고유의 특성에 의해 결정되므로 주어진 조건에 따라 적절히 선택하여 적용할 수 있으며, 동일한 재료에서는 두께의 증가에 따라 절연 파괴 강도가 증가하므로 절연층의 두께에 의해 조절할 수도 있다. 이와 같이 절연 파괴 강도를 높이는 방식은 특히 열처리를 요하는 재료에 전류가 흘러서는 안 되는 경우에 바람직하게 사용될 수 있다. 이와 관련하여, 절연층의 절연 파괴에 의한 아크 발생을 더욱 구체적으로 살펴보면 다음과 같다.
절연층에 가해지는 전계(electric field)는 하기의 식으로 표현될 수 있다. E = V'/t
상기 식에서 E 는 절연층에 걸리는 전계(electric field)를 나타내고, V' 는 도전층의 양단에 걸리는 전압에 의해 생긴 도전층과 열처리를 요하는 재료 사이의 전위 차를 나타내며, t 는 절연층의 두께를 나타낸다. 상기 절연층에 걸리는 전계는 절연층의 두께에 반비례하므로, 상기 절연층의 두께를 두껍게 해줌으로써 전계를 감소시킬 수 있다. 따라서, 상기 E는 절연층을 형성하는 절연체의 절연 파괴 전압(breakdown voltage)을 넘어가기 쉽지 않게 된다.
본 발명에 따른 열처리 방법은 절연층이 열처리를 요하는 재료와 도전층의 사이에 개재되어 있는 구조라면 특별히 제한됨이 없이 다양하게 적용될 수 있다.
경우에 따라서는, 상기 도전층에 전계를 인가하기 전에 열처리를 요하는 재료의 변형이 일어나지 않은 정도의 범위 내에서 혼합구조를 예열하는 과정을 더 포함할 수도 있다. 예열 방법은 특별히 제한되지 않으며, 예를 들어, 일반 열처리로에 투입하는 방법, 램프 등의 복사열을 조사하는 방법 등을 들 수 있다.
본 발명에서 열처리를 요하는 재료는 절연체와 접촉을 이루는 형태라면 혼합구조에 포함되는 형태에 있어서 특별히 제한되는 것은 아니며, 대표적인 예로는 하나 또는 둘 이상의 층으로 절연층 상에 부가되는 형태를 들 수 있다.
상기의 내용과 관련한 몇가지 구체적인 실시예들을 도면을 참조하여 하기에서 설명하지만, 이들은 본 발명의 이해를 돕기 위한 것으로, 본 발명의 범주가 그것에 의해 한정되는 것은 아니다.
도 1에는 본 발명의 기본적인 시편의 구성 모식도가 도시되어 있다.
도 1을 참조하면, 열처리를 요하는 재료(10)상에 절연층(40) 및 도전층(50)을 차례로 형성한 후, 열처리를 요하는 재료(10) 및 도전층(50)을 함께 연결해 주는 전극(60, 62)을 연결하고, 열처리를 요하는 재료(10)와 도전층(40)에 동시에 전계를 인가한다.
열처리를 요하는 재료(10)는 공정 특성상 주울 가열이 실제 발생하는 도전층 (50) 근처에 국한하여 열처리가 되기 때문에 도전층은 열처리를 요하는 재료(10) 중 열처리가 필요한 부분에 위치하여야 한다.
열처리를 요하는 재료(10)는 단일물질일 수 있고 두 가지 이상의 물질로 이루어진 다양한 구조일 수도 있다.
열처리를 요하는 재료(10) 또는 그것의 일부는 온도가 상승함에 따라 전도성을 나타내는 물질이거나, 전도성을 가지고 있더라도 전계 인가에 의한 직접 주울 가열이 바람직하지 않은 물질을 포함하고 있다.
절연층(40)은 열처리 과정에서 발생할 수 있는 도전층(50)으로부터의 오염의 방지 또는 국부 가열을 위하여 열처리를 요하는 재료(10)와 도전층(50)을 전기적으로 절연하기 위한 용도로 사용된다. 일반적으로 얇게 형성할 수 있으며 재료에 영향이 적고 절연성을 가지며 융점이 높은 물질이면 모두 가능하다.
도전층(50)은 전기 전도성 물질로, 전계 인가에 의한 주울 가열시 균일한 가열을 위하여 두께 및 화학 조성을 균일하게 유지하도록 하는 것이 바람직하다.
도전층(50)의 전계 인가는 상온에서 실시할 수 있으며, 전계를 인가하기 전 상기 구조를 적정한 온도 범위로 예열할 수 있다. 적정한 예열 온도 범위는 공정 전반에 걸쳐 열처리를 요하는 재료(10)가 허용하는 온도범위를 의미한다.
도전층(50)에 대한 전계 인가는, 소망하는 온도까지 주울 가열에 의해 가열시킬 수 있는 파워 밀도(power density)의 에너지를 인가함으로써 이루어지는데, 이는 도전층(50)의 전기 비저항, 길이, 두께, 폭, 열전달 속도, 인가시간 등 다양한 요소들에 의해 결정되므로 특정되기는 어렵다.
전극(60, 62)은 도전층과 열처리를 요하는 재료의 전기적인 연결을 목적으로 하는 수단에 불과하기 때문에 도전층과 열처리를 요하는 재료를 전기적으로 연결하는 모든 수단들이 적용될 수 있다.
도 2에는 본 발명의 또 다른 기본적인 시편의 구성 모식도가 도시되어 있다.
도 2를 참조하면, 전극을 열처리를 요하는 재료(10)에는 연결하지 않고 도전층(50)에만 연결하며, 열처리를 요하는 재료(10)와 도전층(50) 사이의 전위차 이상의 절연 파괴 전압(breakdown voltage)을 가지는 절연층(40)이 형성되어 있다.
절연 파괴 전압은 절연층(40)의 두께를 증가시키거나 절연 파괴 강도가 높은 절연체를 사용하여 높일 수 있다. 일반적으로, 열처리를 요하는 재료(10)에 전극을 연결하기 힘들거나 열처리를 요하는 재료(10)가 그 자체로서 좋은 전도성을 띄고 있어서 직접 전계를 인가하면 국부적인 열처리가 용이하지 않은 경우에 적용될 수 있는 구조이다.
도 3에는 도 1의 예시적인 적용예로서, 열처리를 요하는 재료가 층의 형태, 즉, 열처리 타겟층의 형태로 부가되어 있고, 그것의 온도가 상승함에 따라 전도성을 갖게 되게 경우의 열처리를 위한 본 발명의 하나의 실시예에 따른 시편의 구성 모식도가 도시되어 있다.
도 3을 참조하면, 기저층(20)상에 열처리 타겟층(30), 절연층(40) 및 도전층(50)을 차례로 형성한 후, 기저층(20), 열처리 타겟층(30) 및 도전층(50)을 함께 연결해 주는 전극(60, 62)을 연결하고, 열처리 타겟층(30)과 도전층(50)에 동시에 전계를 인가한다.
기저층(20)은 공정 특성상 열처리가 요구되지 않는 물질로 이루어져 있다.
열처리 타겟층(30)은 온도가 상승함에 따라 전도성을 나타내는 물질이거나, 전도성을 가지고 있더라도 직접적인 전계 인가에 의한 주울 가열이 바람직하지 않은 물질로 이루어져 있다.
경우에 따라서는, 열처리 타겟층(30)이 기저층(20)에 의해 오염되는 것을 방지하고 열처리 타겟층(30)으로부터 기저층(20)로의 전도 열을 더욱 작게 하기 위하여 또 다른 절연층(도시하지 않음)이 타겟층(30) 및 기저층(20) 사이에 추가될 수 있다.
도 4 및 도 5에는 도 3의 다양한 변형예들에 대한 시편의 구성 모식도들이 도시되어 있다.
도 4의 시편은 기저층(20), 제 1 절연층(40), 도전층(50), 제 2 절연층(42) 및 열처리 타겟층(30)의 구조로 이루어져 있고, 이들의 측면에 전극(60, 62)이 연결되어 있다. 이 구조는 기본적으로 기저층(20)과 열처리 타겟층(30) 사이에 도전층(50)을 개재한 구조이다. 또한, 도전층(50)의 상하면에 각각 절연층(30, 32)이 위치되어 있어서 기저층(20)과 열처리 타겟층(30)이 도전층(50)에 의해 오염되는 것을 방지하고 있다. 경우에 따라서, 이들 절연층(30, 32)이 선택적으로 또는 모두 생략된 구조도 가능하다.
도 5의 시편은 기본적으로 도 4의 시편과 동일하고 제 2 기저층(22)이 열처리 타겟층(30) 위에 추가로 위치되어 있다는 점에 차이가 있다. 경우에 따라서는, 열처리 타겟층(30)이 제 2 기저층(22)에 의해 오염되는 것을 방지하고 열처리 타겟 층(30)으로부터 제 2 기저층(22)로의 전도 열을 더욱 작게 하기 위하여 또 다른 절연층(도시하지 않음)이 타겟층(30) 및 제 2 기저층(22) 사이에 추가될 수 있다.
도 6에는 도 2의 예시적인 적용예로서, 전극을 기저층(20)과 열처리 타겟층(30)에는 연결하지 않고 도전층(50)에만 연결하며 열처리 타겟층(30)과 도전층(50) 사이의 전위차 이상의 절연 파괴 전압(breakdown voltage)을 가지는 절연층(40)을 형성하여 열처리하는 본 발명의 또다른 실시예에 따른 시편의 구성 모식도가 도시되어 있다.
절연 파괴 전압은 절연층(40)의 두께를 증가시키거나 절연 파괴 강도가 높은 절연체를 사용하여 높일 수 있다. 일반적으로, 기저층(20) 및 열처리 타겟층(30)에 전극을 연결하기 힘들거나 기저층(20) 및 열처리 타겟층(30)이 그 자체로서 전도성을 띄고 있어서 직접 전계를 인가하면 국부적인 열처리가 용이하지 않은 경우에 적용될 수 있는 방법이다.
경우에 따라서는, 열처리 타겟층(30)이 기저층(20)에 의해 오염되는 것을 방지하고 열처리 타겟층(30)으로부터 기저층(20)로의 전도 열을 더욱 작게 하기 위하여 또 다른 절연층(도시하지 않음)이 타겟층(30) 및 기저층(20) 사이에 추가될 수 있다.
도 7 및 도 8에는 도 6의 변형예들에 대한 시편의 구성 모식도들이 도시되어 있다.
도 7의 시편은 기본적인 구조에서는 도 6의 시편과 동일하지만, 열처리 타겟층(30)이 최상단에 위치하고, 도전층(50)의 상하면에 각각 절연층(40, 42)이 위치 되어 있어서 도전층(50)에 의한 기저층(20)과 열처리 타겟층(30)의 오염을 방지한다는 점에서 차이가 있다.
도 8의 시편은 기본적인 구조에서는 도 7의 시편과 동일하지만, 제 2 기저층(22)이 열처리 타겟층(30) 위에 추가로 위치되어 있다는 점에 차이가 있다. 경우에 따라서는, 열처리 타겟층(30)이 제 2 기저층(22)에 의해 오염되는 것을 방지하고 열처리 타겟층(30)으로부터 제 2 기저층(22)로의 전도 열을 더욱 작게 하기 위하여 또 다른 절연층이 추가될 수 있다.
상기에서 열처리 타겟층, 도전층, 절연층 및 기저층의 종류는 특별히 제한된 것은 아니며, 하나의 바람직한 예에서 본 발명의 열처리 방법은, 비정질 실리콘 박막, 비정질/다결정 혼합상 실리콘 박막, 또는 다결정 실리콘 박막의 결정화, 도핑된 비정질 실리콘 박막, 도핑된 비정질/다결정 혼합상 실리콘 박막, 또는 도핑된 다결정 실리콘 박막의 결정화 및 도펀트 활성화 등에 사용될 수 있다.
이러한 예에서, 상기 열처리 타겟층은 도핑되었거나 또는 도핑되지 않은 비정질 실리콘 박막, 비정질/다결정 혼합상 실리콘 박막 또는 다결정 실리콘 박막일 수 있고, 상기 도전층은 ITO 박막과 같은 투명 전도성 박막 또는 금속 박막일 수 있으며, 상기 절연층은 실리콘 산화물 또는 실리콘 질화물 층일 수 있으며, 기저층은 투명기판일 수 있다.
이하, 본 발명자들이 행한 실험들을 실시예로서 설명하지만, 본 발명의 범주 가 그것에 의해 한정되는 것은 아니다.
실시예 1
가로, 세로 및 두께가 각각 3 ㎝, 2 ㎝ 및 0.7 ㎜인 유리기판 상에 PECVD 법을 이용하여 두께 3000 Å의 SiO2 층(제 1 절연층)을 형성한 후, 두께 500 Å의 비정질 실리콘 박막을 증착하였다. 그런 다음 역시 PECVD 법을 이용하여 두께 1000 Å의 SiO2 층(제 2 절연층)을 증착한 후, 전극이 증착될 위치에 있는 SiO2 층을 식각하였다. 이와 같은 방법으로 형성된 구조 위에 스퍼터링 법을 이용하여 두께 1000 Å의 ITO 박막(도전층)을 증착한 후, 양쪽 끝에 0.5 cm의 전극을 도전층은 물론 실리콘 박막층에도 도통 가능하도록 형성하여 도 3에서와 같은 시편을 제조하였다. 도전층의 저항을 측정한 결과 12 Ω이었다.
제조된 시편의 전극에 300 V - 20 ms 조건의 전류를 인가하였다. 첫 번째 전계 인가시 높은 온도에 의해서 비정질 실리콘이 결정화되었는 바, 그러한 첫번째 전계 인가시의 주울 가열에 의한 발광 현상이 도 9에 개시되어 있다. 두 번째 전계 인가시에도, 도 10에서 보는 바와 같이, 전계 인가에 의한 주울 가열로 발광 현상을 볼 수 있지만, 결정화된 실리콘의 가장자리(edge)에서 아크(Arc)가 발생하지 않음을 알 수 있다. 즉, 가열됨에 따라 전도성을 나타내는 실리콘 박막이 전극과 연결되어 있으므로 도전층과 등전위(equipotential) 상태에 놓이게 된다. 따라서, 절연층의 두께 방향으로 걸리는 전위차가 존재하지 않기 때문에 SiO2 절연층의 절연 파괴 현상은 일어나지 않는다.
실시예 2
가로, 세로 및 두께가 3 ㎝, 2 ㎝ 및 0.7 ㎜인 유리기판 상에 PECVD 법을 이용하여 두께 3000 Å의 SiO2 층(제 1 절연층)을 형성한 후, 두께 500 Å의 비정질 실리콘 박막을 증착하였다. 그 후에 PECVD 법을 이용하여 두께 1 ㎛의 SiO2 층(제 2 절연층)을 증착하였다. 그런 다음 제 2 절연층위에 스퍼터링 법을 이용하여 두께 1000 Å의 ITO 박막(도전층)을 증착하여 도 6에서와 같은 시편을 제조하였다. 도전층의 저항을 측정한 결과 12 Ω이었다.
이와 같이, 제조된 시편의 도전층에 300 V - 20 ms 조건의 전류를 인가하였다. 첫 번째 전계 인가시 높은 온도에 의해서 비정질 실리콘이 결정화되었는 바, 그러한 첫번째 전계 인가시의 주울 가열에 의한 발광 현상이 도 11에 개시되어 있다. 두 번째 전계 인가시에도, 도 12에서 보는 바와 같이, 전계 인가에 의한 주울 가열로 발광 현상을 볼 수 있지만, 결정화된 실리콘의 가장자리(edge)에서 아크(Arc)가 발생하지 않음을 알 수 있다.
즉, 도전층 / 절연층 / 실리콘 박막 구조에서 두 번째 전계 인가시 실리콘 박막은 결정화된 상태이고, 도전층의 주울 가열 도중 매우 높은 온도에 도달한 실리콘은 도체 상태가 된다. 따라서, 구조는 주울 가열 도중 일시적으로 도체 / 절연층 / 도체의 상태가 된다. 본 실시예의 실험은 도전층에만 전계를 인가하였기 때문에 도전층과 일시적으로 도체가 된 실리콘 사이에 전위차가 최대 300 V의 값으 로 발생한다. 따라서, 최대의 전위차는 절연층 가장자리에 걸리게 되는데, 이때 300 V 의 전위차가 발생하는 SiO2 절연층의 두께는 1 ㎛ 이기 때문에, 절연층 두께 방향으로 인가된 전기장의 크기는 3.0 x 106 V/cm의 값을 갖는다. SiO2 절연층의 절연 파괴 강도는 증착 방법에 의하여 그 값이 변화하지만, 최대 절연 파괴 강도는 약 107 V/cm 이므로, 본 실시예의 조건은 SiO2 절연층의 절연 파괴 강도를 초과하지 않았기 때문에, 절연층의 절연 파괴가 일어나지 않았다.
비교예 1
가로, 세로 및 두께가 3 ㎝, 2 ㎝ 및 0.7 ㎜인 유리기판 상에 PECVD 법을 이용하여 두께 3000 Å의 SiO2 층(제 1 절연층)을 형성한 후 두께 500 Å의 비정질 실리콘 박막을 증착하였다. 그런 다음 역시 PECVD 법을 이용하여 두께 1000 Å의 SiO2 층(제 2 절연층)을 증착하였으며, 제 2 절연층위에 스퍼터링 법을 이용하여 두께 1000 Å의 ITO 박막(도전층)을 증착한 후 양쪽 끝에 0.5 cm 씩 전극을 형성하여 시편을 제조하였다. 도전층의 저항을 측정한 결과 12 Ω이었다.
이와 같이, 제조된 시편의 도전층에 300 V - 20 ms 조건의 전류를 인가하였다. 첫 번째 전계 인가 시 높은 온도에 의해서 비정질 실리콘이 결정화되었다. 그러한 첫번째 전계 인가시의 주울 가열에 의한 발광 현상이 도 13에 개시되어 있다. 그러나, 두 번째 전계 인가시에는, 도 14에서 보는 바와 같이, 결정화된 실리콘의 가장자리(edge)에서 아크(Arc)가 발생하는 것을 볼 수 있다.
이는 제 2 절연층의 두께가 인가된 전압을 막을 수 있을 만큼 강하지 않기 때문이다. 즉, 도전층 / 절연층 / 실리콘 박막 구조에서 두 번째 전계 인가시 실리콘 박막은 결정화된 상태이고, 도전층의 주울 가열 도중 매우 높은 온도에 도달한 실리콘은 도체가 상태가 된다. 그러므로, 구조는 주울 가열 도중 일시적으로 도체 / 절연층 / 도체의 상태가 된다. 본 실험은 도전층에만 전계를 인가하였기 때문에 도전층과 일시적으로 도체가 된 실리콘 사이에 전위차가 최대 300 V의 값을 가진다. 최대의 전위차는 실리콘 edge에 걸리게 된다. 300 V 의 전위차가 발생하는 SiO2 절연층의 두께는 1000 Å이기 때문에 절연층 두께 방향으로 인가된 전기장의 크기는 2.5 x 107 V/cm의 값을 갖는다. SiO2 절연층의 절연 파괴 강도는 증착 방법에 의하여 그 값이 변화하나 최대 절연 파괴 강도는 약 107 V/cm 이다. 그러므로 본 실시예의 조건은 SiO2 절연층의 최대 절연 파괴 강도를 초과하기 때문에 절연층의 절연 파괴가 일어나며 아크 발생을 수반한다.
본 발명이 속한 분야에서 통상의 지식을 가진 자라면 상기 내용을 바탕으로 본 발명의 범주내에서 다양한 응용 및 변형을 행하는 것이 가능할 것이다.
이상의 설명과 같이, 본 발명에 따른 열처리 방법은, 전계 인가에 의한 주울 가열로 열처리를 요하는 재료를 선택적으로 열처리함에 있어서 절연층의 절연 파괴에 의한 아크(Arc)의 발생을 방지할 수 있으므로 다음과 같은 효과를 갖는다.
첫째, 소망하는 부분만을 주변의 영향을 극소화하면서 높은 온도까지 급속 열처리할 수 있다.
둘째, 승온 속도 및 열처리 시간의 조절이 자유롭다. 특히, 극히 짧은 시간에 고온까지 가열이 가능하다.
셋째, 정확한 온도 재현성과 온도 균일성을 가질 수 있다.
넷째, 전기를 사용하기 때문에 깨끗하며 비교적 장비 비용과 유지비가 저렴하다.
본 발명이 속한 분야에서 통상의 지식을 가진 자라면 상기 내용을 바탕으로 본 발명의 범주내에서 다양한 응용 및 변형을 행하는 것이 가능할 것이다.

Claims (10)

  1. 열처리를 요하는 재료, 절연층 및 도전층의 혼합구조에서 상기 도전층에 전계를 인가하여 주울 가열에 의해 순간적으로 발생한 고열로 상기 열처리를 요하는 재료의 소망하는 부위를 급속 열처리할 때, 상기 열처리를 요하는 재료와 도전층의 전위차가 상기 절연층의 절연 파괴 전압보다 낮도록 설정함으로써 열처리 중 절연층의 절연 파괴로 인한 아크(Arc) 발생을 방지하는 것으로 구성되어 있는 급속 열처리 방법.
  2. 제 1 항에 있어서, 상기 열처리를 요하는 재료가 전도성을 가지고 있거나 또는 열처리 과정에서 전도성을 가지게 되는 것을 특징으로 하는 급속 열처리 방법.
  3. 제 1 항에 있어서, 상기 열처리를 요하는 재료와 도전층의 전위차를 절연층의 절연 파괴 전압보다 낮게 설정하는 위하여, (i) 주울 가열시 상기 열처리를 요하는 재료와 도전층의 전위차를 절연층의 절연 파괴 전압 이하로 낮추거나, 또는 (ii) 절연층의 절연 파괴 전압을 크게 높이는 것을 특징으로 하는 급속 열처리 방법.
  4. 제 3 항에 있어서, 상기 도전층과 열처리를 요하는 재료에 함께 전계를 인가하여 도전층과 열처리를 요하는 재료 사이의 전위차를 등전위 (equipotential)로 만드는 것을 특징으로 하는 급속 열처리 방법.
  5. 제 3 항에 있어서, 상기 도전층과 열처리를 요하는 재료 사이의 일부 절연층을 제거하고, 제거된 절연층 부위의 열처리를 요하는 재료가 직접 접촉되게 하는 것을 특징으로 하는 급속 열처리 방법.
  6. 제 3 항에 있어서, 상기 절연층의 절연 파괴 전압이 열처리를 요하는 재료와 도전층의 전위차 이상이 될 수 있도록 절연층의 두께를 두껍게 만드는 것을 특징으로 하는 급속 열처리 방법.
  7. 제 1 항에 있어서, 상기 구조에는 공정의 특성상 열처리가 요구되지 않는 하나 또는 두 개의 기저층(base layer)이 더 부가되어 있는 것을 특징으로 하는 급속 열처리 방법.
  8. 삭제
  9. 제 1 항에 있어서, 상기 열처리 방법은, 비정질 실리콘 박막, 비정질/다결정 혼합상 실리콘 박막, 또는 다결정 실리콘 박막의 결정화, 도핑된 비정질 실리콘 박 막, 도핑된 비정질/다결정 혼합상 실리콘 박막, 또는 도핑된 다결정 실리콘 박막의 결정화 및 도펀트 활성화에 사용되는 것을 특징으로 하는 급속 열처리 방법.
  10. 제 1 항에 있어서, 상기 열처리를 요하는 재료는 투명기판 위에 선택적으로 절연층을 형성한 후 그 위에 도핑되었거나 또는 도핑되지 않은 비정질 실리콘 박막, 비정질/다결정 혼합상 실리콘 박막 또는 다결정 실리콘 박막이고, 상기 도전층은 투명 전도성 박막 또는 금속 박막이며, 상기 절연층은 실리콘 산화물 또는 실리콘 질화물 층인 것을 특징으로 하는 급속 열처리 방법.
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