JP2007206586A - 電気光学装置の製造方法、および電気光学装置 - Google Patents
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Abstract
【課題】薄い誘電体層を備えた保持容量を形成する際にドライエッチングを利用しても、エッチング残滓の残存や表面の荒れに起因する保持容量の耐電圧不足や容量ばらつきの発生を防止可能な電気光学装置の製造方法および電気光学装置を提供することこと。
【解決手段】液晶装置の保持容量を構成するにあたって、ゲート絶縁層4の下層側を構成するシリコン窒化膜4aを形成した後、ドライエッチングにより下電極3cと重なる部分のシリコン窒化膜4aを除去する。次に、ドライエッチングに対する後処理としてのウエットエッチングを行い、ドライエッチングのエッチング残滓の残存や表面の荒れを除去する。そして、ゲート絶縁層4の上層側を構成するシリコン窒化膜4bを形成し、薄い誘電体層4cを備えた保持容量を形成する。
【選択図】図5
【解決手段】液晶装置の保持容量を構成するにあたって、ゲート絶縁層4の下層側を構成するシリコン窒化膜4aを形成した後、ドライエッチングにより下電極3cと重なる部分のシリコン窒化膜4aを除去する。次に、ドライエッチングに対する後処理としてのウエットエッチングを行い、ドライエッチングのエッチング残滓の残存や表面の荒れを除去する。そして、ゲート絶縁層4の上層側を構成するシリコン窒化膜4bを形成し、薄い誘電体層4cを備えた保持容量を形成する。
【選択図】図5
Description
本発明は、素子基板上に薄膜トランジスタおよび保持容量を備えた液晶装置などの電気光学装置の製造方法、および当該電気光学装置に関するものである。
アクティブマトリクス型の液晶装置などでは、対向基板との間に液晶を保持する素子基板上に、画素スイッチング用の薄膜トランジスタおよびこの薄膜トランジスタを介してデータ線に電気的に接続された画素電極が形成されており、データ線から薄膜トランジスタを介して画素電極に印加された画像信号により液晶の配向を画素ごとに制御する。また、液晶を駆動する際の電荷の保持特性を向上させるために、素子基板上には保持容量が形成され、かかる保持容量では、薄膜トランジスタのゲート絶縁層を誘電体層として利用することが多い。ここで、保持容量の単位面積当たりの容量値を高めれば、電荷の保持特性が向上する一方、単位面積当たりの容量値が高くなった分、その占有面積を縮小すれば画素開口率を高めることができる。
そこで、シリコン酸化膜やシリコン窒化膜などの絶縁膜を複数層、積層してゲート絶縁層を形成する一方、フッ酸などのエッチャントを用いてゲート絶縁層を構成する絶縁膜のうち、最下層のシリコン酸化膜にハーフエッチングを施し、ゲート絶縁層において膜厚が薄い部分を保持容量の誘電体層として用いることにより、保持容量の単位面積当たりの容量値を高めた構造が提案されている(例えば、特許文献1参照)。
特開平06−35004号公報
しかしながら、保持容量の誘電体層を薄くすると、その分、保持容量の耐電圧不足や容量ばらつきが発生しやすくなるにもかかわらず、特許文献1に開示の技術では、エッチャントの温度などによってエッチング速度が変化しやすいドライエッチングでシリコン酸化膜にハーフエッチングを施している。このため、特許文献1に開示の技術では、保持容量の耐電圧不足や容量ばらつきが発生しやすいという問題点がある。しかも、特許文献1に開示の技術では、熱酸化法により形成したシリコン酸化膜の一部を薄くして保持容量の容量を高めているが、シリコン酸化膜は誘電率が比較的、低いため、その分、シリコン酸化膜の膜厚を極めて薄くする必要があり、上記の問題点が顕在化しやすいという問題点がある。
本願発明者は、かかる構造の保持容量を形成するにあたって、ドライエッチングを利用することを提案するものである。しかしがら、ドライエッチングの場合には、エッチング速度は制御しやすいが、エッチング部分でのエッチング残滓の残存や表面の荒れに起因する保持容量の耐電圧不足や容量ばらつきが発生しやすくなるという問題点がある。特に、ドライエッチングのうち、反応性イオンエッチングは、イオンの物理的なスパッタ効果と、ラジカルの化学的なエッチング効果の相乗効果を利用するため、異方性に優れ、かつ、高い生産性が得られる一方、反応生成物に起因するエッチング残滓が発生しやすいという問題点がある。
以上の問題点に鑑みて、薄い誘電体層を備えた保持容量を形成する際にドライエッチングを利用しても、エッチング残滓の残存や表面の荒れに起因する保持容量の耐電圧不足や容量ばらつきの発生を防止可能な電気光学装置の製造方法および電気光学装置を提供することにある。
上記課題を解決するために、本発明では、素子基板の各画素領域に、薄膜トランジスタと、該薄膜トランジスタに電気的に接続された画素電極と、前記薄膜トランジスタのゲート絶縁層の下層側に下電極を備えた保持容量とを有する電気光学装置の製造方法において、前記ゲート絶縁層の下層側を構成する第1の絶縁膜を成膜する第1の絶縁膜成膜工程と、前記第1の絶縁膜の表面をマスクで覆った状態でのドライエッチングにより、前記第1の絶縁膜のうち、前記下電極と平面的に重なる部分を選択的にエッチング除去する第1のエッチング工程と、少なくとも前記第2のエッチング工程でエッチング除去した部分にウエットエッチングを施す第2のエッチング工程と、前記第1の絶縁膜の上層に前記ゲート絶縁層の上層側を構成する第2の絶縁膜を成膜する第2の絶縁膜成膜工程とを行うことを特徴とする。
本発明では、ゲート絶縁層を構成する絶縁膜にドライエッチングを施して膜厚の薄い誘電体層を形成するにあたって、ドライエッチング(第1のエッチング工程)と、このドライエッチングに対する後処理としてのウエットエッチング(第2のエッチング工程)とを行うため、ドライエッチングにより発生したエッチング残滓や表面の荒れをウエットエッチングにより解消することができる。従って、膜厚の薄い誘電体層を用いることにより保持容量の単位面積当たりの静電容量を高めた場合でも、保持容量の耐電圧不足や容量ばらつきが発生しない。また、誘電体層を構成するにあたって、第1の絶縁膜を残さず、第2の絶縁膜のみで誘電体層を構成するため、第1の絶縁膜を部分的に残す場合と違って、第1のエッチング工程でのエッチング深さのばらつきに起因する保持容量の単位面積当たりの静電容量ばらつきを防止することができる。
本発明において、前記ドライエッチングは、反応性イオンエッチングであることが好ましい。反応性イオンエッチングは、イオンの物理的なスパッタ効果と、ラジカルの化学的なエッチング効果の相乗効果を利用するため、異方性に優れ、かつ、高い生産性が得られる。その一方で、反応性イオンエッチングは、反応生成物に起因するエッチング残滓が発生しやすいという欠点を有するが、本発明によれば、かかる欠点をウエットエッチング(第2のエッチング工程)により解消することができる。
本発明において、前記第2のエッチング工程では、前記下電極の表面を薄くエッチングすることが好ましい。
本発明において、前記第2のエッチング工程は、前記マスクを残した状態、および前記マスクを除去した状態のいずれのタイミングで行ってもよいが、ウエットエッチングであれば、絶縁膜と下電極とに対するエッチング選択性のよいエッチングを行うことができるので、前記マスクを除去した後、前記第2のエッチング工程を行ってもよい。
本発明において、前記第2の絶縁膜は、シリコン窒化膜であることが好ましい。このように構成すると、前記誘電体層は、シリコン窒化膜のみから構成されることになるため、誘電体層としてシリコン酸化膜を用いた場合と比較して、保持容量の単位面積当たりの静電容量を高めることができる。
本発明に係る方法で製造した電気光学装置は、例えば液晶装置であり、モバイルコンピュータや携帯電話機などの電子機器において表示部として用いることができる。
以下、図面を参照して、本発明の実施の形態を説明する。なお、以下の説明に用いた各図では、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を相違させてある。
(液晶装置の全体構成)
図1(a)、(b)はそれぞれ、液晶装置(電気光学装置)をその上に形成された各構成要素と共に対向基板の側から見た平面図、およびそのH−H′断面図である。
図1(a)、(b)はそれぞれ、液晶装置(電気光学装置)をその上に形成された各構成要素と共に対向基板の側から見た平面図、およびそのH−H′断面図である。
図1(a)、(b)において、本形態の液晶装置1は、TN(Twisted Nematic)モード、ECB(Electrically Controlled Birefringence)モード、あるいはVAN(Vertical Aligned Nematic)モードの透過型のアクティブマトリクス型の液晶装置であり、シール材22を介して素子基板10と対向基板20とが貼り合わされ、その間に液晶1fが保持されている。素子基板10において、シール材22の外側に位置する端部領域には、データ線駆動用IC60、および走査線駆動用IC30が実装されているとともに、基板辺に沿って実装端子12が形成されている。シール材22は、素子基板10と対向基板20とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。なお、シール材22には、その途切れ部分によって液晶注入口25が形成され、液晶1fを注入した後、封止材26により封止されている。
詳しくは後述するが、素子基板10には、スイッチング素子としての薄膜トランジスタ1cや画素電極2aがマトリクス状に形成され、その表面に配向膜19が形成されている。これに対して、対向基板20には、シール材22の内側領域に遮光性材料からなる額縁24(図1(b)では図示を省略)が形成され、その内側が画像表示領域1aになっている。対向基板20には、図示を省略するが、各画素の縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜が形成され、その上層側には、対向電極28および配向膜29が形成されている。なお、図1(b)では図示を省略するが、対向基板20において、素子基板10の各画素に対向する領域には、RGBのカラーフィルタがその保護膜とともに形成され、それにより、液晶装置1をモバイルコンピュータ、携帯電話機、液晶テレビなどといった電子機器のカラー表示装置として用いることができる。
(素子基板10の構成)
図2は、図1に示す液晶装置の素子基板の電気的な構成を示す説明図である。図2に示すように、素子基板10には、画像表示領域1aに相当する領域に複数のソース線6a(データ線)およびゲート線3a(走査線)が互いに交差する方向に形成され、これらの配線の交差部分に対応する位置に画素1bが構成されている。ゲート線3aは走査線駆動用IC30から延びており、ソース線6aはデータ線駆動用IC60から延びている。また、素子基板10には、液晶1fの駆動を制御するための画素スイッチング用の薄膜トランジスタ1cが各画素1b(画素領域)に形成され、薄膜トランジスタ1cのソースにはソース線6aが電気的に接続され、薄膜トランジスタ1cのゲートにはゲート線3aが電気的に接続されている。
図2は、図1に示す液晶装置の素子基板の電気的な構成を示す説明図である。図2に示すように、素子基板10には、画像表示領域1aに相当する領域に複数のソース線6a(データ線)およびゲート線3a(走査線)が互いに交差する方向に形成され、これらの配線の交差部分に対応する位置に画素1bが構成されている。ゲート線3aは走査線駆動用IC30から延びており、ソース線6aはデータ線駆動用IC60から延びている。また、素子基板10には、液晶1fの駆動を制御するための画素スイッチング用の薄膜トランジスタ1cが各画素1b(画素領域)に形成され、薄膜トランジスタ1cのソースにはソース線6aが電気的に接続され、薄膜トランジスタ1cのゲートにはゲート線3aが電気的に接続されている。
さらに、素子基板10には、ゲート線3aと並行して容量線3bが形成されている。本形態では、薄膜トランジスタ1cに対して、対向基板20との間に構成された液晶容量1gが直列に接続されているとともに、液晶容量1gに対して並列に保持容量1hが接続されている。ここで、容量線3bは、走査線駆動用IC30に接続されているが、定電位に保持されている。
このように構成した液晶装置1では、薄膜トランジスタ1cを一定期間だけそのオン状態とすることにより、ソース線6aから供給される画像信号を各画素1bの液晶容量1gに所定のタイミングで書き込む。このようにして液晶容量1gに書き込まれた所定レベルの画像信号は、液晶容量1gで一定期間保持されるとともに、保持容量1hは、液晶容量1gに保持された画像信号がリークするのを防止している。
(各画素の構成)
図3および図4は、本発明の実施の形態1に係る液晶装置の画素1つ分の平面図、およびA1−B1に相当する位置で液晶装置を切断したときの断面図である。なお、図3では、画素電極を太くて長い点線で示し、ゲート線、それと同時形成された薄膜およびコンタクトホールを実線で示し、ソース線およびそれと同時形成された薄膜を一点鎖線で示し、半導体膜を細くて短い点線で示してある。また、保持容量を構成する誘電体層に相当する部分については二点鎖線で表わしてある。
図3および図4は、本発明の実施の形態1に係る液晶装置の画素1つ分の平面図、およびA1−B1に相当する位置で液晶装置を切断したときの断面図である。なお、図3では、画素電極を太くて長い点線で示し、ゲート線、それと同時形成された薄膜およびコンタクトホールを実線で示し、ソース線およびそれと同時形成された薄膜を一点鎖線で示し、半導体膜を細くて短い点線で示してある。また、保持容量を構成する誘電体層に相当する部分については二点鎖線で表わしてある。
図3に示すように、素子基板10では、ゲート線3aとソース線6aで囲まれた領域が画素1bとして構成され、画素1bには、ボトムゲート型の薄膜トランジスタ1cの能動層を構成するアモルファスシリコン膜からなる半導体層7aが形成されている。また、ゲート線3aからの突出部分によってゲート電極が形成されている。薄膜トランジスタ1cの能動層を構成する半導体層7aのうち、ソース側の端部には、ソース線6aがソース電極として重なっており、ドレイン側の端部にはドレイン電極6bが重なっている。また、ゲート線3aと並列して容量線3bが形成されている。
また、画素1bには、容量線3bからの突出部分を下電極3cとし、ドレイン電極6bからの延設部分を上電極6cとする保持容量1hが形成されている。また、上電極6cに対しては、コンタクトホール81、91を介して、ITO膜からなる画素電極2aが電気的に接続されている。
このように構成した素子基板10のA1−B1断面は、図4に示すように表される。まず、ガラス基板や石英基板からなる絶縁基板11上には、アルミニウム膜やクロム膜からなるゲート線3a(ゲート電極)および容量線3bが形成されているとともに、ゲート電極(ゲート線3a)から側方にずれた位置には保持容量1hの下電極3cが形成されている。ゲート線3aの上層側にはゲート線3aを覆うようにゲート絶縁層4が形成されている。ゲート絶縁層4の表面のうち、ゲート線3aの上層には、薄膜トランジスタ1cの能動層を構成する半導体層7a(真性のアモルファスシリコン膜)が形成されている。半導体層7aのうち、ソース領域の上層には、ドープトシリコン膜からなるオーミックコンタクト層7b、およびアルミニウム膜やクロム膜からなるソース線6aが形成され、ドレイン領域の上層には、ドープトシリコン膜からなるオーミックコンタクト層7c、およびアルミニウム膜やクロム膜からなるドレイン電極6bが形成され、薄膜トランジスタ1cが構成されている。また、ドレイン電極6bの延設部分によってアルミニウム膜やクロム膜からなる保持容量1hの上電極6cが形成されている。
さらに、ソース線6a、ドレイン電極6b、および上電極6cの上層側には、シリコン窒化膜などからなるパッシベーション膜8、および感光性樹脂層からなる平坦化膜9が各々、層間絶縁膜として形成されており、平坦化膜9の表面に形成された画素電極2aは、平坦化膜9に形成されたコンタクトホール91、およびパッシベーション膜8に形成されたコンタクトホール81を介して上電極6cに電気的に接続し、この上電極6cおよびドレイン電極6bを介して薄膜トランジスタ1cのドレイン領域に電気的に接続している。なお、画素電極2aの表面には配向膜19が形成されている。
このように構成された素子基板10に対向するように対向基板20が配置され、素子基板10と対向基板20との間には液晶1fが保持されている。対向基板20には、各色のカラーフィルタ27、対向電極28および配向膜29が形成されており、画素電極2aと対向電極28との間に液晶容量1g(図2参照)が構成される。なお、対向基板20の側にはブラックマトリクスや保護膜などが形成される場合があるが、それらの図示を省略する。
(ゲート絶縁層および誘電体層の構成)
このように構成した液晶装置1において、ゲート絶縁層4は、下層側の厚いシリコン窒化膜4aと、上層側の薄いシリコン窒化膜4bとの2層構造になっている。下層側のシリコン窒化膜4aの膜厚は例えば約300nmであり、上層側のシリコン窒化膜4bの膜厚は例えば約100nmである。
このように構成した液晶装置1において、ゲート絶縁層4は、下層側の厚いシリコン窒化膜4aと、上層側の薄いシリコン窒化膜4bとの2層構造になっている。下層側のシリコン窒化膜4aの膜厚は例えば約300nmであり、上層側のシリコン窒化膜4bの膜厚は例えば約100nmである。
本形態では、ゲート絶縁層4において下層側の厚いシリコン窒化膜4aには、保持容量1hの下電極3cと平面的に重なる領域に開口41が形成されている一方、上層側の薄いシリコン窒化膜4bは、略全面に形成されている。このため、ゲート絶縁層4は、下電極3cと平面的に重なる領域(開口41と平面的に重なる領域)に、上層側のシリコン窒化膜4bのみからなる膜厚の薄い部分を備えており、かかる膜厚の薄い部分によって保持容量1hの誘電体層4cが構成されている。なお、下電極3cの上層側のうち、下電極3cの端縁に沿ってはゲート絶縁層4と同一厚の絶縁膜が形成されており、誘電体層4cは、この厚い絶縁膜で囲まれている。
このように構成した保持容量1hにおいては、誘電体層4cが薄いため、単位面積当たりの静電容量が高い。しかも、誘電体層4cを構成するシリコン窒化膜は、誘電率が約7〜8であり、シリコン酸化膜より誘電率が高いので、保持容量1hは、単位面積当たりの静電容量が高い。それ故、保持容量1hは、電荷の保持特性が高い一方、単位面積当たりの容量値が高くなった分、その占有面積を縮小すれば画素開口率を高めることができる。
(液晶装置1の製造方法)
図5(a)〜(f)、および図6(a)〜(e)は、本形態の液晶装置1に用いた素子基板10の製造方法を示す工程断面図である。なお、素子基板10を製造するには、素子基板10を多数取りできる大型基板の状態で以下の工程が行われるが、以下の説明では、大型基板についても素子基板10として説明する。
図5(a)〜(f)、および図6(a)〜(e)は、本形態の液晶装置1に用いた素子基板10の製造方法を示す工程断面図である。なお、素子基板10を製造するには、素子基板10を多数取りできる大型基板の状態で以下の工程が行われるが、以下の説明では、大型基板についても素子基板10として説明する。
まず、図5(a)に示す大型のガラス基板あるいは石英基板などの絶縁基板11の表面に厚さが例えば130nmのアルミニウム膜やクロム膜などといった金属膜を形成した後、フォトリソグラフィ技術を用いて金属膜をパターニングし、ゲート線3a(ゲート電極)、容量線3bおよび下電極3cを形成する。
次に、図5(b)に示す第1の絶縁膜成膜工程では、プラズマCVD法により、ゲート絶縁層4の下層側を構成する厚いシリコン窒化膜4a(第1の絶縁膜)を約300nmの膜厚で形成する。
次に、図5(c)に示すレジストマスク形成工程では、フォトリソグラフィ技術を用いて、下電極3cと平面的に重なる領域に開口51を備えたレジストマスク5を形成する。
次に、図5(d)に示す第1のエッチング工程では、レジストマスク5の開口51からシリコン窒化膜4aにSF6などのフッ素系のエッチングガスによる反応性イオンエッチング(ドライエッチング)を行い、シリコン窒化膜4aに開口41を形成する。このよういな反応性イオンエッチングは、イオンの物理的なスパッタ効果と、ラジカルの化学的なエッチング効果の相乗効果を利用するため、異方性に優れ、かつ、高い生産性が得られる。
次に、図5(e)に示す第2のエッチング工程では、第1のエッチング工程で用いたレジストマスク5を除去した後、下電極3cをエッチング可能な混酸などのエッチング液を用いてウエットエッチングを行い、下電極3cの表面を薄くエッチングする。その結果、第1のエッチング工程での反応性イオンエッチングにより発生したエッチング残滓や表面の荒れをウエットエッチングにより開口41から消去することができる。また、下電極3cをエッチング可能な混酸であれば、シリコン窒化膜4aの表面を荒らすこともない。
次に、図5(f)に示す第2の絶縁膜成膜工程では、プラズマCVD法により、ゲート絶縁層4の上層側を構成する薄いシリコン窒化膜4b(第2の絶縁膜)を約100nmの膜厚で形成する。その結果、ゲート電極3aの上層側には、厚いシリコン窒化膜4aと薄いシリコン窒化膜4bとからなるゲート絶縁層4が形成される一方、ゲート絶縁層4には、開口41と平面的に重なる領域に、上層側の薄いシリコン窒化膜4bのみからなる誘電体層4cが形成される。
次に、図6(a)に示す半導体層形成工程では、プラズマCVD法により、厚さが例えば300nmの真性のアモルファスシリコン膜からなる半導体膜、および厚さが例えば50nmのn型シリコン膜からなるオーミックコンタクト層を順次、形成した後、フォトリソグラフィ技術を用いてパターングし、オーミックコンタクト層7dおよび半導体層7aを同時形成する。
次に、図6(b)に示すように、厚さが例えば130nmのアルミニウム膜やクロム膜を形成した後、フォトリソグラフィ技術を用いてパターニングし、ソース線6a、ドレイン電極6b、および上電極6cを形成する。続いて、ソース線6aおよびドレイン電極6bをマスクとして用いて、ソース線6aとドレイン電極6bとの間のオーミックコンタクト層7dをエッチングにより除去し、ソース・ドレインの分離を行う。その結果、ソース線6aおよびドレイン電極6bが形成されていない領域からオーミックコンタクト層7dが除去されてオーミックコンタクト層7b、7cが形成される。その際、半導体層7aの表面の一部がエッチングされる。このようにして、ボトムゲート型の画素スイッチング用の薄膜トランジスタ1cが形成される。
次に、図6(c)に示すように、プラズマCVD法により、厚さが例えば200nmのシリコン窒化膜からなるパッシベーション膜8を形成した後、フォトリソグラフィ技術を用いてパッシベーション膜8に対してエッチングを行い、コンタクトホール81を形成する。
次に、図6(d)に示すように、スピンコート法により、感光性樹脂を塗布した後、露光、現像して、コンタクトホール91を備えた平坦化膜9を形成する。
次に、図6(e)に示すように、スパッタ法により、厚さが例えば50nmのITO膜を形成した後、フォトリソグラフィ技術を用いてパターニングし、画素電極2aを形成する。続いて、図4に示す配向膜19を形成するためのポリイミド膜を形成した後、ラビング処理を施す。
このようにして大型基板の状態で各種配線やTFTを形成した素子基板10については、別途形成した大型の対向基板20とシール材22で貼り合わせた後、所定のサイズに切断する。それにより、液晶注入口25が開口するので、液状注入口25から素子基板10と対向基板20との間に液晶1fを注入した後、液晶注入口25を封止材26により封止する。
(本形態の主な効果)
以上説明したように、本形態の液晶装置1の製造方法では、ゲート絶縁層4を構成する絶縁膜(シリコン窒化膜4a)にドライエッチングを施して膜厚の薄い誘電体層4cを形成するにあたって、図5(d)に示すドライエッチング(第1のエッチング工程)と、このドライエッチングに対する後処理としてのウエットエッチング(第2のエッチング工程/図5(e)に示す工程)とを行うため、ドライエッチングにより発生したエッチング残滓や表面の荒れをウエットエッチングにより解消することができる。従って、膜厚の薄い誘電体層4cを用いることにより保持容量1hの単位面積当たりの静電容量を高めた場合でも、保持容量1hの耐電圧不足や容量ばらつきが発生しない。
以上説明したように、本形態の液晶装置1の製造方法では、ゲート絶縁層4を構成する絶縁膜(シリコン窒化膜4a)にドライエッチングを施して膜厚の薄い誘電体層4cを形成するにあたって、図5(d)に示すドライエッチング(第1のエッチング工程)と、このドライエッチングに対する後処理としてのウエットエッチング(第2のエッチング工程/図5(e)に示す工程)とを行うため、ドライエッチングにより発生したエッチング残滓や表面の荒れをウエットエッチングにより解消することができる。従って、膜厚の薄い誘電体層4cを用いることにより保持容量1hの単位面積当たりの静電容量を高めた場合でも、保持容量1hの耐電圧不足や容量ばらつきが発生しない。
また、図5(d)に示す第1のエッチング工程では、下電極3cと平面的に重なるシリコン窒化膜4a(第1の絶縁膜)の厚さ方向の全体を除去する。すなわち、誘電体層4cを構成するにあたって、下層側のシリコン窒化膜4a(第1の絶縁膜)を残さず、上層側のシリコン窒化膜4a(第2の絶縁膜)のみで誘電体層4cを構成する。このため、第1のエッチング工程でシリコン窒化膜4aを部分的に残す場合と違って、第1のエッチング工程でのエッチング深さのばらつきに起因する保持容量1hの単位面積当たりの静電容量ばらつきを防止することができる。
さらに、本形態では、ドライエッチングとして反応性イオンエッチングを採用しており、反応性イオンエッチングは、イオンの物理的なスパッタ効果と、ラジカルの化学的なエッチング効果の相乗効果を利用するため、異方性に優れ、かつ、高い生産性が得られる。その一方で、反応性イオンエッチングでは、反応生成物に起因するエッチング残滓が発生しやすいが、本形態によれば、かかる欠点をウエットエッチング(第2のエッチング工程)により解消することができる。
さらにまた、誘電体層4cは、シリコン窒化膜4bのみから構成されているため、誘電体層としてシリコン酸化膜4cを用いた場合と比較して、保持容量1hの単位面積当たりの静電容量を高めることができる。
[その他の実施の形態]
上記実施の形態では、図5(d)に示す第1のエッチング工程で用いたレジストマスク5を除去した後、図5(e)に示す第2のエッチング工程を行ったが、図5(d)に示す第1のエッチング工程で用いたレジストマスク5を残したまま、図5(e)に示す第2のエッチング工程を行ってもよい。
上記実施の形態では、図5(d)に示す第1のエッチング工程で用いたレジストマスク5を除去した後、図5(e)に示す第2のエッチング工程を行ったが、図5(d)に示す第1のエッチング工程で用いたレジストマスク5を残したまま、図5(e)に示す第2のエッチング工程を行ってもよい。
また、上記実施の形態では、ゲート絶縁層4が同一の絶縁膜が2層形成された構成になっていたが、ゲート絶縁層4は、異なる種類の絶縁膜が2層、あるいは2層以上積層された構造であってもよい。
さらにまた、上記実施の形態では、上電極6cがドレイン電極6bの延設部分で構成されていたが、画素電極2a自身が保持容量1hの上電極として形成されている液晶装置に本発明を適用してもよい。
また、上記実施の形態では、TNモード、ECBモード、VANモードのアクティブマトリクス型の液晶装置を例に説明したが、IPS(In−Plane Switching)モードの液晶装置(電気光学装置)に本発明を適用してもよい。
さらに、電気光学装置として液晶装置に限らず、例えば、有機EL(エレクトロルミネッセンス)装置でも、有機EL膜を電気光学物質として保持する素子基板上の各画素領域に、薄膜トランジスタと、該薄膜トランジスタに電気的に接続された画素電極と、前記薄膜トランジスタのゲート絶縁層より下層側に下電極を具備する保持容量とが形成されるので、かかる有機EL装置に本発明を適用してもよい。
[電子機器の実施形態]
図7は、本発明に係る液晶装置を各種の電子機器の表示装置として用いる場合の一実施形態を示している。ここに示す電子機器は、パーソナルコンピュータや携帯電話機などであり、表示情報出力源170、表示情報処理回路171、電源回路172、タイミングジェネレータ173、そして液晶装置1を有する。また、液晶装置1は、パネル175および駆動回路176を有しており、前述した液晶装置1を用いることができる。表示情報出力源170は、ROM(Read Only Memory)、RAM(Random Access Memory)等といったメモリ、各種ディスク等といったストレージユニット、デジタル画像信号を同調出力する同調回路等を備え、タイミングジェネレータ173によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号等といった表示情報を表示情報処理回路171に供給する。表示情報処理回路171は、シリアル−パラレル変換回路や、増幅・反転回路、ローテーション回路、ガンマ補正回路、クランプ回路等といった周知の各種回路を備え、入力した表示情報の処理を実行して、その画像信号をクロック信号CLKと共に駆動回路176へ供給する。電源回路172は、各構成要素に所定の電圧を供給する。
図7は、本発明に係る液晶装置を各種の電子機器の表示装置として用いる場合の一実施形態を示している。ここに示す電子機器は、パーソナルコンピュータや携帯電話機などであり、表示情報出力源170、表示情報処理回路171、電源回路172、タイミングジェネレータ173、そして液晶装置1を有する。また、液晶装置1は、パネル175および駆動回路176を有しており、前述した液晶装置1を用いることができる。表示情報出力源170は、ROM(Read Only Memory)、RAM(Random Access Memory)等といったメモリ、各種ディスク等といったストレージユニット、デジタル画像信号を同調出力する同調回路等を備え、タイミングジェネレータ173によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号等といった表示情報を表示情報処理回路171に供給する。表示情報処理回路171は、シリアル−パラレル変換回路や、増幅・反転回路、ローテーション回路、ガンマ補正回路、クランプ回路等といった周知の各種回路を備え、入力した表示情報の処理を実行して、その画像信号をクロック信号CLKと共に駆動回路176へ供給する。電源回路172は、各構成要素に所定の電圧を供給する。
1・・液晶装置、1b・・画素、1c・・薄膜トランジスタ、1f・・液晶、1g・・液晶容量、1h・・保持容量、2a・・画素電極、3a・・ゲート線(ゲート電極/走査線)、3b・・容量線(配線)、3c・・下電極、4・・ゲート絶縁層、4a・・下層側のシリコン窒化膜(第1の絶縁膜)、4b・・上層側のシリコン窒化膜(第2の絶縁膜)、4c・・誘電体層、6a・・ソース線(データ線)、6b・・ドレイン電極
Claims (6)
- 素子基板の各画素領域に、薄膜トランジスタと、該薄膜トランジスタに電気的に接続された画素電極と、前記薄膜トランジスタのゲート絶縁層の下層側に下電極を備えた保持容量とを有する電気光学装置の製造方法において、
前記ゲート絶縁層の下層側を構成する第1の絶縁膜を成膜する第1の絶縁膜成膜工程と、
前記第1の絶縁膜の表面をマスクで覆った状態でのドライエッチングにより、前記第1の絶縁膜のうち、前記下電極と平面的に重なる部分を選択的にエッチング除去する第1のエッチング工程と、
前記第2のエッチング工程でエッチング除去した部分にウエットエッチングを施す第2のエッチング工程と、
前記第1の絶縁膜の上層に前記ゲート絶縁層の上層側を構成する第2の絶縁膜を成膜する第2の絶縁膜成膜工程と、
を行うことを特徴とする電気光学装置の製造方法。 - 前記ドライエッチングは、反応性イオンエッチングであることを特徴とする請求項1に記載の電気光学装置の製造方法。
- 前記第2のエッチング工程では、前記下電極の表面を薄くエッチングすることを特徴とする請求項1または2に記載の電気光学装置の製造方法。
- 前記マスクを除去した後、前記第2のエッチング工程を行うことを特徴とする請求項1乃至3の何れか一項に記載の電気光学装置の製造方法。
- 前記第2の絶縁膜は、シリコン窒化膜であることを特徴とする請求項1乃至4の何れか一項に記載の電気光学装置の製造方法。
- 請求項1乃至5の何れか一項に記載の製造方法により製造されたことを特徴とする電気光学装置。
Priority Applications (1)
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---|---|---|---|
JP2006027989A JP2007206586A (ja) | 2006-02-06 | 2006-02-06 | 電気光学装置の製造方法、および電気光学装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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CN103258726A (zh) * | 2013-03-25 | 2013-08-21 | 北京京东方光电科技有限公司 | 薄膜表面平坦化的方法、阵列基板及其制备方法和显示装置 |
-
2006
- 2006-02-06 JP JP2006027989A patent/JP2007206586A/ja not_active Withdrawn
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