JP2003234355A - 半導体装置の作製方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来の液晶表示装置は、最低でも５枚以上の
フォトマスクを使用してＴＦＴを作製していたため製造
コストが大きかった。 【解決手段】 チャネルが形成される非晶質半導体膜、
ソース、ドレイン領域となるｎ型の半導体膜及びソース
配線及びドレイン電極となる導電膜を積層し、同一のフ
ォトマスクにてパターニングする。シャドーマスクを用
いて端子部上の絶縁膜１０４除去し端子部を露出させ
る。画素電極１１９となる導電膜を形成し、同一のフォ
トマスクにてパターニングすることにより、画素電極１
１９、ソース配線１１７及びドレイン電極１１８、ソー
ス領域１１５及びドレイン領域１１６、及びチャネルが
形成される非晶質半導体膜１１４を形成する。ゲート配
線１０２と端子の形成を含め、４回のフォトリソグラフ
ィー工程で、液晶表示装置の画素部及び端子部が作製さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
パネルに代表される電気光学装置およびその様な電気光
学装置を部品として搭載した電子機器に関する。

【０００２】 なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器は全て
半導体装置である。

【０００３】

【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜
トランジスタ（ＴＦＴ）を構成する技術が注目されてい
る。薄膜トランジスタはＩＣや電気光学装置のような電
子デバイスに広く応用され、特に画像表示装置のスイッ
チング素子として開発が急がれている。

【０００４】従来より、画像表示装置として液晶表示装
置が知られている。パッシブ型の液晶表示装置に比べ高
精細な画像が得られることからアクティブマトリクス型
の液晶表示装置が多く用いられるようになっている。ア
クティブマトリクス型の液晶表示装置においては、マト
リクス状に配置された画素電極を駆動することによっ
て、画面上に表示パターンが形成される。詳しくは選択
された画素電極と該画素電極に対応する対向電極との間
に電圧が印加されることによって、画素電極と対向電極
との間に配置された液晶層の光学変調が行われ、この光
学変調が表示パターンとして観察者に認識される。

【０００５】このようなアクティブマトリクス型の電気
光学装置の用途は広がっており、画面サイズの大面積化
とともに高精細化や高開口率化や高信頼性の要求が高ま
っている。また、同時に生産性の向上や低コスト化の要
求も高まっている。

【０００６】従来では、３００℃以下の低温で大面積の
基板上に形成可能であることから非晶質半導体膜として
非晶質シリコン膜が好適に用いられている。また、非晶
質半導体膜で形成されたチャネル形成領域を有する逆ス
タガ型（若しくはボトムゲート型）のＴＦＴが多く用い
られている。

【０００７】

【発明が解決しようとする課題】従来、アクティブマト
リクス型の電気光学装置は、写真蝕刻（フォトリソグラ
フィー）技術により、最低でも５枚以上のフォトマスク
を使用してＴＦＴを基板上に作製していたため製造コス
トが大きかった。生産性を向上させ歩留まりを向上させ
るためには、工程数を削減することが有効な手段として
考えられる。

【０００８】具体的には、ＴＦＴの製造に要するフォト
マスクの枚数を削減することが必要である。フォトマス
クはフォトリソグラフィーの技術において、エッチング
工程のマスクとするフォトレジストパターンを基板上に
形成するために用いる。

【０００９】このフォトマスクを１枚使用することによ
って、レジスト塗布、プレベーク、露光、現像、ポスト
ベークなどの工程と、その前後の工程において、被膜の
成膜およびエッチングなどの工程、さらにレジスト剥
離、洗浄や乾燥工程などが付加され、煩雑なものとな
り、問題となっていた。

【００１０】また、基板が絶縁体であるために製造工程
中における摩擦などによって静電気が発生していた。こ
の静電気が発生すると基板上に設けられた配線の交差部
でショートしたり、静電気によってＴＦＴが劣化または
破壊されて電気光学装置に表示欠陥や画質の劣化が生じ
ていた。特に、製造工程で行われる液晶配向処理のラビ
ング時に静電気が発生し問題となっていた。

【００１１】本発明はこのような問題に答えるものであ
り、アクティブマトリクス型の液晶表示装置に代表され
る電気光学装置において、ＴＦＴを作製する工程数を削
減して製造コストの低減および歩留まりの向上を実現す
ることを課題としている。

【００１２】また、静電気によるＴＦＴの破壊やＴＦＴ
の特性劣化という問題点を解決しうる構造およびその作
製方法を提供することを課題としている。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に、本発明では、チャネル・エッチ型のボトムゲートＴ
ＦＴ構造を採用し、ソース領域及びドレイン領域のパタ
ーニングと画素電極のパターニングを同じフォトマスク
で行うことを特徴とする。

【００１４】以下に本発明の作製方法を簡略に説明す
る。

【００１５】まず、第１のマスク（フォトマスク１枚
目）でゲート配線１０２を形成する。

【００１６】次いで、絶縁膜（ゲート絶縁膜）１０４
ａ、第１の非晶質半導体膜１０５、ｎ型を付与する不純
物元素を含む第２の非晶質半導体膜１０６、及び第１の
導電膜１０７を順次、積層形成する（図２（Ａ））。な
お、非晶質半導体膜に代えて微結晶半導体膜を用いても
よいし、ｎ型を付与する不純物元素を含む非晶質半導体
膜に代えてｎ型を付与する不純物元素を含む微結晶半導
体膜を用いてもよい。さらに、これらの膜（１０４ａ、
１０５、１０６、１０７）はスパッタ法やプラズマＣＶ
Ｄ法を用いて複数のチャンバー内または同一チャンバー
内で連続的に大気に曝すことなく形成することができ
る。大気に曝さないようにすることで不純物の混入を防
止できる。

【００１７】次いで、第２のマスク（フォトマスク２枚
目）で上記第１の導電膜１０７をパターニングして第１
の導電膜からなる配線（後にソース配線及び電極（ドレ
イン電極）となる）１１１を形成し、上記第２の非晶質
半導体膜１０６をパターニングしてｎ型を付与する不純
物元素を含む第２の非晶質半導体膜１１０を形成し、上
記第１の非晶質半導体膜１０５をパターニングして第１
の非晶質半導体膜１０９を形成する（図２（Ｂ））。

【００１８】その後、全面に第２の導電膜１１２を成膜
する（図２（Ｄ））。なお、第２の導電膜１１２として
は、透明導電膜を用いてもよいし、反射性を有する導電
膜を用いてもよい。

【００１９】次いで、第３のマスク（フォトマスク３枚
目）で上記第２の導電膜１１２をパターニングして第２
の導電膜からなる画素電極１１９を形成し、上記配線を
パターニングしてソース配線１１７及び電極（ドレイン
電極）１１８を形成し、ｎ型を付与する不純物元素を含
む第２の非晶質半導体膜１１０をパターニングしてｎ型
を付与する不純物元素を含む第２の非晶質半導体膜から
なるソース領域１１５及びドレイン領域１１６を形成
し、上記第１の非晶質半導体膜１０９を一部除去して第
１の非晶質半導体膜１１４を形成する（図３（Ａ））。

【００２０】このような構成とすることで、画素ＴＦＴ
部の作製する際、フォトリソグラフィー技術で使用する
フォトマスクの数を３枚とすることができる。

【００２１】また、ソース配線は画素電極と同じ材料で
ある第２の導電膜１２０で覆い、基板全体を外部の静電
気等から保護する構造とする。また、この第２の導電膜
１２０を用いて画素ＴＦＴ部以外の領域に保護回路を形
成する構造としてもよい。このような構成とすること
で、製造工程において製造装置と絶縁体基板との摩擦に
よる静電気の発生を防止することができる。特に、製造
工程で行われる液晶配向処理のラビング時に発生する静
電気からＴＦＴ等を保護することができる。

【００２２】本明細書で開示する本発明の構成は、ゲー
ト配線と、ソース配線と、画素電極とを有する半導体装
置であって、絶縁表面上に形成されたゲート配線１０２
と、前記ゲート配線上に形成された絶縁膜１０４ｂと、
前記絶縁膜上に形成された非晶質半導体膜１１４と、前
記非晶質半導体膜上に形成されたソース領域１１５及び
ドレイン領域１１６と、前記ソース領域または前記ドレ
イン領域上に形成されたソース配線１１７または電極１
１８と、前記電極上に形成された画素電極１１９とを有
し、前記ドレイン領域１１６または前記ソース領域１１
５の一つの端面は、前記非晶質半導体膜１１４の端面及
び前記電極１１８の端面と概略一致することを特徴とす
る半導体装置である。

【００２３】また、他の発明の構成は、ゲート配線と、
ソース配線と、画素電極とを有する半導体装置であっ
て、絶縁表面上に形成されたゲート配線１０２と、前記
ゲート配線上に形成された絶縁膜１０４ｂと、前記絶縁
膜上に形成された非晶質半導体膜１１４と、前記非晶質
半導体膜上に形成されたソース領域１１５及びドレイン
領域１１６と、前記ソース領域または前記ドレイン領域
上に形成されたソース配線１１７または電極１１８と、
前記電極上に形成された画素電極１１９とを有し、前記
ドレイン領域１１５または前記ソース１１６領域の一つ
の端面は、前記非晶質半導体膜の端面１１４及び前記電
極１１８の端面と概略一致し、もう一つの端面は、前記
画素電極１１９の端面及び前記電極１１８のもう一つの
端面と概略一致することを特徴とする半導体装置であ
る。

【００２４】また、他の発明の構成は、ゲート配線と、
ソース配線と、画素電極とを有する半導体装置であっ
て、絶縁表面上に形成されたゲート配線１０２と、前記
ゲート配線上に形成された絶縁膜１０４ｂと、前記絶縁
膜上に形成された非晶質半導体膜１１４と、前記非晶質
半導体膜上に形成されたソース領域１１５及びドレイン
領域１１６と、前記ソース領域または前記ドレイン領域
上に形成されたソース配線１１７または電極１１８と、
前記電極上に形成された画素電極１１９とを有し、前記
ソース配線１１７の下方には、前記非晶質半導体膜と、
ｎ型を付与する不純物元素を含む非晶質半導体膜とが積
層されていることを特徴とする半導体装置である。

【００２５】また、上記構成において、画素電極１１９
を透明導電膜とすれば透過型の液晶表示装置となり、画
素電極１１９を反射性を有する導電膜とすれば反射型の
液晶表示装置となる。また、前記ソース配線上には画素
電極と同じ材料からなる配線１２０が積層されている。

【００２６】また、本発明では、反射型の液晶表示装置
の作製方法において、画素電極の表面に凹凸を持たせて
光散乱性を図るための凸部６０１の形成をゲート配線６
００と同じフォトマスクで行うことを特徴とする。な
お、この凸部６０１はゲート配線、及びＴＦＴ部以外の
領域の基板上に適宜設ける。

【００２７】以下に本発明の作製方法を簡略に説明す
る。

【００２８】まず、第１のマスク（フォトマスク１枚
目）でゲート配線６００及びを凸部６０１形成する。

【００２９】次いで、絶縁膜（ゲート絶縁膜）６０２、
第１の非晶質半導体膜、ｎ型を付与する不純物元素を含
む第２の非晶質半導体膜、及び第１の導電膜を順次、積
層形成する。なお、非晶質半導体膜に代えて微結晶半導
体膜を用いてもよいし、ｎ型を付与する不純物元素を含
む非晶質半導体膜に代えてｎ型を付与する不純物元素を
含む微結晶半導体膜を用いてもよい。さらに、これらの
膜はスパッタ法やプラズマＣＶＤ法を用いて複数のチャ
ンバー内または同一チャンバー内で連続的に大気に曝す
ことなく形成することができる。大気に曝さないように
することで不純物の混入を防止できる。

【００３０】上記絶縁膜６０２は、凸部６０１が形成さ
れた基板上に形成され、表面に凸凹を有している。

【００３１】次いで、第２のマスク（フォトマスク２枚
目）で上記第１の導電膜をパターニングして第１の導電
膜からなる配線（後にソース配線及び電極（ドレイン電
極）となる）を形成し、上記第２の非晶質半導体膜をパ
ターニングしてｎ型を付与する不純物元素を含む第２の
非晶質半導体膜を形成し、上記第１の非晶質半導体膜を
パターニングして第１の非晶質半導体膜を形成する。

【００３２】その後、全面に第２の導電膜を成膜する。
なお、第２の導電膜としては、反射性を有する導電膜を
用いる。

【００３３】次いで、第３のマスク（フォトマスク３枚
目）で上記第２の導電膜をパターニングして第２の導電
膜からなる画素電極６０４を形成し、上記配線をパター
ニングしてソース配線６０８及び電極（ドレイン電極）
６０９を形成し、ｎ型を付与する不純物元素を含む第２
の非晶質半導体膜をパターニングしてｎ型を付与する不
純物元素を含む第２の非晶質半導体膜からなるソース領
域６０６及びドレイン領域６０７を形成し、上記第１の
非晶質半導体膜を一部除去して第１の非晶質半導体膜６
０５を形成する。

【００３４】このような構成とすることで、画素ＴＦＴ
部の作製する際、フォトリソグラフィー技術で使用する
フォトマスクの数を３枚とすることができる。

【００３５】さらに、このような構成とすることで、凸
部６０１上に形成された絶縁膜の表面は凸凹を有し、こ
の凸凹を表面に有する絶縁膜６０２上に画素電極６０４
が形成されるので、画素電極６０４の表面に凹凸を持た
せて光散乱性を図ることができる。

【００３６】上記作製方法により得られる本発明の構成
は、ゲート配線６００と、ソース配線６０８と、反射性
を有する画素電極６０４とを有する半導体装置であっ
て、絶縁表面上に形成されたゲート配線６００及び凸部
６０１と、前記ゲート配線及び前記凸部上に形成されて
表面に凸凹を有する絶縁膜６０２と、前記絶縁膜６０２
上に形成された非晶質半導体膜６０５と、前記非晶質半
導体膜上に形成されたソース領域６０６及びドレイン領
域６０７と、前記ソース領域または前記ドレイン領域上
に形成されたソース配線６０８または電極６０９と、前
記電極６０９上に形成され、且つ表面に凸凹を有する絶
縁膜６０２上に形成されて表面に凸凹を有する画素電極
６０４と、を有していることを特徴とする半導体装置で
ある。

【００３７】上記構成において、前記ゲート配線６００
及び前記凸部６０１は、同一材料からなることを特徴と
している。また、上記構成においても前記ドレイン領域
６０７または前記ソース領域６０８の一つの端面は、前
記非晶質半導体膜６０５の端面及び前記電極６０９の端
面と概略一致することを特徴としている。さらに、上記
構成においても前記ドレイン領域６０７または前記ソー
ス領域６０８の一つの端面は、前記非晶質半導体膜６０
５の端面及び前記電極６０９の端面と概略一致し、もう
一つの端面は、前記画素電極６０４の端面及び前記電極
６０４のもう一つの端面と概略一致することを特徴して
いる。

【００３８】また、上記各構成において、前記ソース領
域及び前記ドレイン領域は、ｎ型を付与する不純物元素
を含む非晶質半導体膜からなることを特徴としている。

【００３９】また、上記各構成において、前記絶縁膜、
前記非晶質半導体膜、前記ソース領域、及び前記ドレイ
ン領域は、大気に曝されることなく連続的に形成された
ことを特徴としている。

【００４０】また、上記各構成において、前記絶縁膜、
前記非晶質半導体膜、前記ソース領域、または前記ドレ
イン領域は、スパッタ法により形成されたことを特徴と
している。

【００４１】また、上記各構成において、前記ソース領
域及び前記ドレイン領域は、前記非晶質半導体膜及び前
記電極と同一のマスクにより形成されたことを特徴とし
ている。また、前記ソース領域及び前記ドレイン領域
は、前記ソース配線と同一のマスクにより形成されたこ
とを特徴としている。

【００４２】また、上記各構成において、前記ソース領
域及び前記ドレイン領域は、前記ソース配線及び前記画
素電極と同一のマスクにより形成されたことを特徴とし
ている。

【００４３】また、上記各構成において、前記画素電極
は前記絶縁膜と接していることを特徴としている。ま
た、前記画素電極は、前記ドレイン領域の端面と、非晶
質半導体膜の端面とも接している。

【００４４】また、上記各構成において、第３のマスク
を用いたエッチング工程によって、前記非晶質半導体膜
の一部が除去されるため、前記非晶質半導体膜のうち、
前記ソース領域及びドレイン領域と接する領域における
膜厚は、前記ソース領域と接する領域と前記ドレイン領
域と接する領域との間の領域における膜厚より厚い構
成、即ちチャネル・エッチ型のボトムゲート構造となっ
ている。

【００４５】

【発明の実施の形態】本願発明の実施形態について、以
下に説明する。

【００４６】図１は本発明のアクティブマトリクス基板
の平面図の一例であり、ここでは簡略化のため、マトリ
クス状に配置された複数の画素のうちの１つの画素構成
を示している。また、図２及び図３は作製工程を示す図
である。

【００４７】図１に示すように、このアクティブマトリ
クス基板は、互いに平行に配置された複数のゲート配線
と、各ゲート配線に直交するソース配線を複数有してい
る。

【００４８】また、ゲート配線とソース配線とで囲まれ
た領域には画素電極１１９が配置されている。また、こ
の画素電極１１９と重ならないように、画素電極と同じ
材料からなる配線１２０がソース配線と重なっている。

【００４９】さらに、画素電極１１９の下方で隣り合う
２本のゲート配線の間には、ゲート配線１０２と平行に
容量配線１０３が配置されている。この容量配線１０３
は全画素に設けられており、画素電極１１９との間に存
在する絶縁膜１０４ｂを誘電体として保持容量を形成し
ている。

【００５０】また、ゲート配線１０２とソース配線１１
７の交差部近傍にはスイッチング素子としてのＴＦＴが
設けられている。このＴＦＴは非晶質構造を有する半導
体膜（以下、第１の非晶質半導体膜と呼ぶ）で形成され
たチャネル形成領域を有する逆スタガ型（若しくはボト
ムゲート型）のＴＦＴである。

【００５１】また、このＴＦＴは、絶縁性基板上に順
次、ゲート電極（ゲート配線１０２と一体形成された）
と、ゲート絶縁膜と、第１の非晶質半導体膜膜と、ｎ型
を付与する不純物元素を含む第２の非晶質半導体膜から
なるソース領域及びドレイン領域と、ソース電極（ソー
ス配線１１７と一体形成された）及び電極１１８（以
下、ドレイン電極とも呼ぶ）とが積層形成されている。

【００５２】また、ソース配線（ソース電極含む）及び
ドレイン電極１１８の下方には、絶縁性基板上に順次、
ゲート絶縁膜と、第１の非晶質半導体膜と、ｎ型を付与
する不純物元素を含む第２の非晶質半導体膜とが積層形
成されている。

【００５３】また、第１の非晶質半導体膜のうち、ソー
ス領域と接する領域とドレイン領域と接する領域との間
の領域は、他の領域と比べ膜厚が薄くなっている。膜厚
が薄くなったのは、ｎ型を付与する不純物元素を含む第
２の非晶質半導体膜をエッチングにより分離してソース
領域とドレイン領域とを形成する際、第１の非晶質半導
体膜の一部が除去されたためである。また、このエッチ
ングによって画素電極の端面、ドレイン電極の端面、及
びドレイン領域の端面が一致している。

【００５４】また、同様にソース電極を覆う配線１２０
の端面、ソース領域の端面、及びソース配線の端面が一
致している。

【００５５】以上の構成でなる本願発明について、以下
に示す実施例でもってさらに詳細な説明を行うこととす
る。

【００５６】

【実施例】［実施例１］本発明の実施例を図１〜図６を
用いて説明する。本実施例は液晶表示装置の作製方法を
示し、基板上に画素部のＴＦＴを逆スタガ型で形成し、
該ＴＦＴに接続する保持容量を作製する方法について工
程に従って詳細に説明する。また、同図には該基板の端
部に設けられ、他の基板に設けた回路の配線と電気的に
接続するための端子部の作製工程を同時に示す。

【００５７】図２（Ａ）において、透光性を有する基板
１００にはコーニング社の＃７０５９ガラスや＃１７３
７ガラスなどに代表されるバリウムホウケイ酸ガラスや
アルミノホウケイ酸ガラスなどのガラス基板を用いるこ
とができる。その他に、石英基板、プラスチック基板な
どの透光性基板を使用することもできる。

【００５８】次いで、導電層を基板全面に形成した後、
第１のフォトリソグラフィー工程を行い、レジストマス
クを形成し、エッチングにより不要な部分を除去して配
線及び電極（ゲート電極を含むゲート配線１０２、容量
配線１０３、及び端子１０１）を形成する。このとき少
なくともゲート電極１０２の端部にテーパー部が形成さ
れるようにエッチングする。この段階での上面図を図４
に示した。

【００５９】ゲート電極を含むゲート配線１０２と容量
配線１０３、端子部の端子１０１は、アルミニウム（Ａ
ｌ）や銅（Ｃｕ）などの低抵抗導電性材料で形成するこ
とが望ましいが、Ａｌ単体では耐熱性が劣り、また腐蝕
しやすい等の問題点があるので耐熱性導電性材料と組み
合わせて形成する。また、低抵抗導電性材料としてＡｇ
ＰｄＣｕ合金を用いてもよい。耐熱性導電性材料として
は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン
（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ
（ネオジム）から選ばれた元素、または前記元素を成分
とする合金か、前記元素を組み合わせた合金膜、または
前記元素を成分とする窒化物で形成する。例えば、Ｔｉ
とＣｕの積層、ＴａＮとＣｕとの積層が挙げられる。ま
た、Ｔｉ、Ｓｉ、Ｃｒ、Ｎｄ等の耐熱性導電性材料と組
み合わせて形成した場合、平坦性が向上するため好まし
い。また、このような耐熱性導電性材料のみ、例えばＭ
ｏとＷを組み合わせて形成しても良い。

【００６０】液晶表示装置を実現するためには、ゲート
電極およびゲート配線は耐熱性導電性材料と低抵抗導電
性材料とを組み合わせて形成することが望ましい。この
時の適した組み合わせを説明する。

【００６１】画面サイズが５型程度までなら耐熱性導電
性材料の窒化物から成る導電層（Ａ）と耐熱性導電性材
料から成る導電層（Ｂ）とを積層したニ層構造とする。
導電層（Ｂ）はＡｌ、Ｃｕ、Ｔａ、Ｔｉ、Ｗ、Ｎｄ、Ｃ
ｒから選ばれた元素、または前記元素を成分とする合金
か、前記元素を組み合わせた合金膜で形成すれば良く、
導電層（Ａ）は窒化タンタル（ＴａＮ）膜、窒化タング
ステン（ＷＮ）膜、窒化チタン（ＴｉＮ）膜などで形成
する。例えば、導電層（Ａ）としてＣｒ、導電層（Ｂ）
としてＮｄを含有するＡｌとを積層したニ層構造とする
ことが好ましい。導電層（Ａ）は１０〜１００ｎｍ（好
ましくは２０〜５０ｎｍ）とし、導電層（Ｂ）は２００
〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とす
る。

【００６２】一方、大画面に適用するには耐熱性導電性
材料から成る導電層（Ａ）と低抵抗導電性材料から成る
導電層（Ｂ）と耐熱性導電性材料から成る導電層（Ｃ）
とを積層した三層構造とすることが好ましい。低抵抗導
電性材料から成る導電層（Ｂ）は、アルミニウム（Ａ
ｌ）を成分とする材料で形成し、純Ａｌの他に、０．０
１〜５atomic％のスカンジウム（Ｓｃ）、Ｔｉ、Ｎｄ、
シリコン（Ｓｉ）等を含有するＡｌを使用する。導電層
（Ｃ）は導電層（Ｂ）のＡｌにヒロックが発生するのを
防ぐ効果がある。導電層（Ａ）は１０〜１００ｎｍ（好
ましくは２０〜５０ｎｍ）とし、導電層（Ｂ）は２００
〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とし、
導電層（Ｃ）は１０〜１００ｎｍ（好ましくは２０〜５
０ｎｍ）とする。本実施例では、Ｔｉをターゲットとし
たスパッタ法により導電層（Ａ）をＴｉ膜で５０ｎｍの
厚さに形成し、Ａｌをターゲットとしたスパッタ法によ
り導電層（Ｂ）をＡｌ膜で２００ｎｍの厚さに形成し、
Ｔｉをターゲットとしたスパッタ法により導電層（Ｃ）
をＴｉ膜で５０ｎｍの厚さに形成した。

【００６３】次いで、絶縁膜１０４ａを全面に成膜す
る。絶縁膜１０４ａはスパッタ法を用い、膜厚を５０〜
２００ｎｍとする。

【００６４】例えば、絶縁膜１０４ａとして窒化シリコ
ン膜を用い、１５０ｎｍの厚さで形成する。勿論、ゲー
ト絶縁膜はこのような窒化シリコン膜に限定されるもの
でなく、酸化シリコン膜、酸化窒化シリコン膜、酸化タ
ンタル膜などの他の絶縁膜を用い、これらの材料から成
る単層または積層構造として形成しても良い。例えば、
下層を窒化シリコン膜とし、上層を酸化シリコン膜とす
る積層構造としても良い。

【００６５】次に、絶縁膜１０４ａ上に５０〜２００ｎ
ｍ（好ましくは１００〜１５０ｎｍ）の厚さで第１の非
晶質半導体膜１０５を、プラズマＣＶＤ法やスパッタ法
などの公知の方法で全面に形成する（図示せず）。代表
的には、シリコンのターゲットを用いたスパッタ法で非
晶質シリコン（ａ−Ｓｉ）膜を１００ｎｍの厚さに形成
する。その他、この第１の非晶質半導体膜には、微結晶
半導体膜、非晶質シリコンゲルマニウム膜（Ｓｉ_XＧｅ
_(1-X)、（０＜Ｘ＜１））、非晶質シリコンカーバイト
（Ｓｉ_XＣ_Y）などの非晶質構造を有する化合物半導体膜
を適用することも可能である。

【００６６】次に、一導電型（ｎ型またはｐ型）の不純
物元素を含有する第２の非晶質半導体膜を２０〜８０ｎ
ｍの厚さで形成する。一導電型（ｎ型またはｐ型）を付
与する不純物元素を含む第２の非晶質半導体膜は、プラ
ズマＣＶＤ法やスパッタ法などの公知の方法で全面に形
成する。本実施例では、リン（Ｐ）が添加されたシリコ
ンターゲットを用いてｎ型の不純物元素を含有する第２
の非晶質半導体膜１０６を形成した。あるいは、シリコ
ンターゲットを用い、リンを含む雰囲気中でスパッタリ
ングを行い成膜してもよい。或いは、ｎ型を付与する不
純物元素を含む第２の非晶質半導体膜を水素化微結晶シ
リコン膜（μｃ−Ｓｉ：Ｈ）で形成しても良い。

【００６７】次に、金属材料からなる第１の導電膜１０
７をスパッタ法や真空蒸着法で形成する。第１の導電膜
１０７の材料としては、第２の非晶質半導体膜１０６と
オーミックコンタクトのとれる金属材料であれば特に限
定されず、Ａｌ、Ｃｒ、Ｔａ、Ｔｉから選ばれた元素、
または前記元素を成分とする合金か、前記元素を組み合
わせた合金膜等が挙げられる。本実施例ではスパッタ法
を用い、第１の導電膜１０７として、５０〜１５０ｎｍ
の厚さで形成したＴｉ膜と、そのＴｉ膜上に重ねてアル
ミニウム（Ａｌ）を３００〜４００ｎｍの厚さで形成
し、さらにその上にＴｉ膜を１００〜１５０ｎｍの厚さ
で形成した（図２（Ａ））。

【００６８】絶縁膜１０４ａ、第１の非晶質半導体膜１
０５、ｎ型を付与する不純物元素を含む第２の非晶質半
導体膜１０６、及び第１の導電膜１０７はいずれも公知
の方法で作製するものであり、プラズマＣＶＤ法やスパ
ッタ法で作製することができる。本実施例では、これら
の膜（１０４ａ、１０５、１０６、１０７）をスパッタ
法で、ターゲット及びスパッタガスを適宣切り替えるこ
とにより連続的に形成した。この時、スパッタ装置にお
いて、同一の反応室または複数の反応室を用い、これら
の膜を大気に曝すことなく連続して積層させることが好
ましい。このように、大気に曝さないことで不純物の混
入を防止することができる。

【００６９】次に、第２のフォトリソグラフィー工程を
行い、レジストマスク１０８を形成し、エッチングによ
り不要な部分を除去して配線（後の工程によりソース配
線及びドレイン電極となる）１１１を形成する。この際
のエッチング方法としてウエットエッチングまたはドラ
イエッチングを用いる。この時、第１の導電膜１０７、
ｎ型を付与する不純物元素を含む第２の非晶質半導体膜
１０６、及び第１の非晶質半導体膜１０５が順次、レジ
ストマスク１０８をマスクとしてエッチングされ、画素
ＴＦＴ部においては、第１の導電膜からなる配線１１
１、ｎ型を付与する不純物元素を含む第２の非晶質半導
体膜１１０、及び第１の非晶質半導体膜１０９がそれぞ
れ形成される。本実施例では、ＳｉＣｌ₄とＣｌ₂とＢＣ
ｌ₃の混合ガスを反応ガスとしたドライエッチングによ
り、Ｔｉ膜とＡｌ膜とＴｉ膜を順次積層した第１の導電
膜１０７をエッチングし、反応ガスをＣＦ₄とＯ₂の混合
ガスに代えて第１の非晶質半導体膜１０５及びｎ型を付
与する不純物元素を含む第２の非晶質半導体膜１０６を
選択的に除去した。（図２（Ｂ））また、容量部におい
ては容量配線１０３と絶縁膜１０４ａを残し、同様に端
子部においても、端子１０１と絶縁膜１０４ａが残る。

【００７０】次に、レジストマスク１０８を除去した
後、シャドーマスクを用いてレジストマスクを形成し、
端子部のパッド部分を覆っている絶縁膜１０４ａを選択
的に除去して絶縁膜１０４ｂを形成した後、レジストマ
スクを除去する。（図２（Ｃ））また、シャドーマスク
に代えてスクリーン印刷法によりレジストマスクを形成
してエッチングマスクとしてもよい。

【００７１】次に、全面に透明導電膜からなる第２の導
電膜１１２を成膜する。（図２（Ｄ））また、この時の
上面図を図５に示す。ただし、簡略化のため図５では全
面に成膜された第２の導電膜１１２は図示していない。

【００７２】この第２の導電膜１１２の材料は、酸化イ
ンジウム（Ｉｎ₂Ｏ₃）や酸化インジウム酸化スズ合金
（Ｉｎ₂Ｏ₃―ＳｎＯ₂、ＩＴＯと略記する）などをスパ
ッタ法や真空蒸着法などを用いて形成する。このような
材料のエッチング処理は塩酸系の溶液により行う。しか
し、特にＩＴＯのエッチングは残渣が発生しやすいの
で、エッチング加工性を改善するために酸化インジウム
酸化亜鉛合金（Ｉｎ₂Ｏ₃―ＺｎＯ）を用いても良い。酸
化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯ
と比較して熱安定性にも優れているので、第２の導電膜
１１２と接触する配線１１１をＡｌ膜で形成しても腐蝕
反応をすることを防止できる。同様に、酸化亜鉛（Ｚｎ
Ｏ）も適した材料であり、さらに可視光の透過率や導電
率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛
（ＺｎＯ：Ｇａ）などを用いることができる。

【００７３】次に、第３のフォトリソグラフィー工程を
行い、レジストマスク１１３ａ〜１１３ｃを形成し、エ
ッチングにより不要な部分を除去して第１の非晶質半導
体膜１１４、ソース領域１１５及びドレイン領域１１
６、ソース電極１１７及びドレイン電極１１８、画素電
極１１９を形成する（図３（Ａ））。

【００７４】この第３のフォトリソグラフィー工程は、
第２の導電膜１１２をパターニングすると同時に、配線
１１１とｎ型を付与する不純物元素を含む第２の非晶質
半導体膜１１０と第１の非晶質半導体膜１０９の一部を
エッチングにより除去して開孔を形成する。本実施例で
は、まず、ＩＴＯからなる第２の導電膜１１２を硝酸と
塩酸の混合溶液または塩化系第２鉄系の溶液を用いたウ
エットエッチングにより選択的に除去し、ウエットエッ
チングにより配線１１１を選択的に除去した後、ドライ
エッチングによりｎ型を付与する不純物元素を含む第２
の非晶質半導体膜１１０と非晶質半導体膜１０９の一部
をエッチングした。なお、本実施例では、ウエットエッ
チングとドライエッチングとを用いたが、実施者が反応
ガスを適宜選択してドライエッチングのみで行ってもよ
いし、実施者が反応溶液を適宜選択してウエットエッチ
ングのみで行ってもよい。

【００７５】また、開孔の底部は第１の非晶質半導体膜
に達しており、凹部を有する第１の非晶質半導体膜１１
４が形成される。この開孔によって配線１１１はソース
配線１１７とドレイン電極１１８に分離され、ｎ型を付
与する不純物元素を含む第２の非晶質半導体膜１１０は
ソース領域１１５とドレイン領域１１６に分離される。
また、ソース配線と接する第２の導電膜１２０は、ソー
ス配線を覆い、後の製造工程、特にラビング処理で生じ
る静電気を防止する役目を果たす。本実施例では、ソー
ス配線上に第２の導電膜１２０を形成した例を示した
が、第２の導電膜１２０を除去してもよい。

【００７６】また、この第３のフォトリソグラフィー工
程において、容量部における絶縁膜１０４ｂを誘電体と
して、容量配線１０３と画素電極１１９とで保持容量が
形成される。

【００７７】また、この第３のフォトリソグラフィー工
程において、レジストマスク１１３ｃで覆い端子部に形
成された透明導電膜からなる第２の導電膜を残す。

【００７８】次に、レジストマスク１１３ａ〜１１３ｃ
を除去した。この状態の断面図を図３（Ｂ）に示した。
なお、図１は１つの画素の上面図であり、Ａ−Ａ'線 及
びＢ−Ｂ'線に沿った断面図がそれぞれ図３（Ｂ）に相
当する。

【００７９】また、図９（Ａ）は、この状態でのゲート
配線端子部５０１、及びソース配線端子部５０２の上面
図をそれぞれ図示している。なお、図１〜図３と対応す
る箇所には同じ符号を用いている。また、図９（Ｂ）は
図９（Ａ）中のＥ−Ｅ'線 及びＦ−Ｆ'線に沿った断面
図に相当する。図９（Ａ）において、透明導電膜からな
る５０３は入力端子として機能する接続用の電極であ
る。また、図９（Ｂ）において、５０４は絶縁膜（１０
４ｂから延在する）、５０５は第１の非晶質半導体膜
（１１４から延在する）、５０６はｎ型を付与する不純
物元素を含む第２の非晶質半導体膜（１１５から延在す
る）である。

【００８０】こうして３回のフォトリソグラフィー工程
により、３枚のフォトマスクを使用して、逆スタガ型の
ｎチャネル型ＴＦＴ２０１を有する画素ＴＦＴ部、保持
容量２０２を完成させることができる。そして、これら
を個々の画素に対応してマトリクス状に配置して画素部
を構成することによりアクティブマトリクス型の電気光
学装置を作製するための一方の基板とすることができ
る。本明細書では便宜上このような基板をアクティブマ
トリクス基板と呼ぶ。

【００８１】次に、アクティブマトリクス基板の画素部
のみに配向膜１２１を選択的に形成する。配向膜１２１
を選択的に形成する方法としては、スクリーン印刷法を
用いてもよいし、配向膜を塗布後、シャドーマスクを用
いてレジストマスクを形成して除去する方法を用いても
よい。通常、液晶表示素子の配向膜にはポリイミド樹脂
が多く用いられている。

【００８２】次に、配向膜１２１にラビング処理を施し
て液晶分子がある一定のプレチルト角を持って配向する
ようにする。

【００８３】次いで、アクティブマトリクス基板と、対
向電極１２２と配向膜１２３とが設けられた対向基板１
２４とをスペーサで基板間隔を保持しながらシール剤に
より貼り合わせた後、アクティブマトリクス基板と対向
基板の間に液晶材料１２５を注入する。液晶材料１２５
は公知のものを適用すれば良く代表的にはＴＮ液晶を用
いる。液晶材料を注入した後、注入口は樹脂材料で封止
する。

【００８４】次に、端子部の入力端子１０１にフレキシ
ブルプリント配線板（Flexible Printed Circuit：ＦＰ
Ｃ）を接続する。ＦＰＣはポリイミドなどの有機樹脂フ
ィルム１２９に銅配線１２８が形成されていて、異方性
導電性接着剤で入力端子を覆う透明導電膜と接続する。
異方性導電性接着剤は接着剤１２６と、その中に混入さ
れ金などがメッキされた数十〜数百μｍ径の導電性表面
を有する粒子１２７により構成され、この粒子１２７が
入力端子１０１上の透明導電膜と銅配線１２８とに接触
することによりこの部分で電気的な接触が形成される。
さらに、この部分の機械的強度を高めるために樹脂層１
３０を設ける（図３（Ｃ））。

【００８５】図６はアクティブマトリクス基板の画素部
と端子部の配置を説明する図である。基板２１０上には
画素部２１１が設けられ、画素部にはゲート配線２０８
とソース配線２０７が交差して形成され、これに接続す
るｎチャネル型ＴＦＴ２０１が各画素に対応して設けら
れている。ｎチャネル型ＴＦＴ２０１のドレイン側には
画素電極１１９及び保持容量２０２が接続し、保持容量
２０２のもう一方の端子は容量配線２０９に接続してい
る。ｎチャネル型ＴＦＴ２０１と保持容量２０２の構造
は図３（Ｂ）で示すｎチャネル型ＴＦＴ２０１と保持容
量２０２と同じものとする。

【００８６】基板の一方の端部には、走査信号を入力す
る入力端子部２０５が形成され、接続配線２０６によっ
てゲート配線２０８に接続している。また、他の端部に
は画像信号を入力する入力端子部２０３が形成され、接
続配線２０４によってソース配線２０７に接続してい
る。ゲート配線２０８、ソース配線２０７、容量配線２
０９は画素密度に応じて複数本設けられるものである。
また、画像信号を入力する入力端子部２１２と接続配線
２１３を設け、入力端子部２０３と交互にソース配線と
接続させても良い。入力端子部２０３、２０５、２１２
はそれぞれ任意な数で設ければ良いものとし、実施者が
適宣決定すれば良い。

【００８７】［実施例２］図７は液晶表示装置の実装方
法の一例である。液晶表示装置は、ＴＦＴが作製された
基板３０１の端部には、入力端子部３０２が形成され、
これは実施例１で示したようにゲート配線と同じ材料で
形成される端子３０３で形成される。そして対向基板３
０４とスペーサ３０６を内包するシール剤３０５により
貼り合わされ、さらに偏光板３０７、３０８が設けられ
ている。そして、スペーサ３２２によって筐体３２１に
固定される。

【００８８】なお、実施例１により得られる非晶質シリ
コン膜で活性層を形成したＴＦＴは、電界効果移動度が
小さく１cm²/Vsec程度しか得られていない。そのため
に、画像表示を行うための駆動回路はＩＣチップで形成
され、ＴＡＢ（tape automatedbonding）方式やＣＯＧ
（chip on glass）方式で実装されている。本実施例で
は、ＩＣチップ３１３に駆動回路を形成し、ＴＡＢ方式
で実装する例を示す。これにはフレキシブルプリント配
線板（Flexible Printed Circuit：ＦＰＣ）が用いら
れ、ＦＰＣはポリイミドなどの有機樹脂フィルム３０９
に銅配線３１０が形成されていて、異方性導電性接着剤
で入力端子３０２と接続する。入力端子は配線３０３上
に接して設けられた透明導電膜である。異方性導電性接
着剤は接着剤３１１と、その中に混入され金などがメッ
キされた数十〜数百μｍ径の導電性表面を有する粒子３
１２により構成され、この粒子３１２が入力端子３０２
と銅配線３１０とに接触することにより、この部分で電
気的な接触が形成される。そしてこの部分の機械的強度
を高めるために樹脂層３１８が設けられている。

【００８９】ＩＣチップ３１３はバンプ３１４で銅配線
３１０に接続し、樹脂材料３１５で封止されている。そ
して銅配線３１０は接続端子３１６でその他の信号処理
回路、増幅回路、電源回路などが形成されたプリント基
板３１７に接続されている。そして、透過型の液晶表示
装置では対向基板３０４に光源３１９と光導光体３２０
が設けられてバックライトとして使用される。

【００９０】［実施例３］本実施例では、保護膜を形成
した例を図６に示す。なお、本実施例は、実施例１の図
３（Ｂ）の状態まで同一であるので異なる点について以
下に説明する。また、図３（Ｂ）に対応する箇所は同一
の符号を用いた。

【００９１】まず、実施例１に従って図３（Ｂ）の状態
を得た後、薄い無機絶縁膜を全面に形成する。この薄い
無機絶縁膜としては、スパッタ法またはプラズマＣＶＤ
法で形成する酸化シリコン膜、窒化シリコン膜、酸化窒
化シリコン膜、酸化タンタル膜などの無機絶縁膜を用
い、これらの材料から成る単層または積層構造として形
成しても良い。

【００９２】次いで、第４のフォトリソグラフィー工程
を行い、レジストマスクを形成し、エッチングにより不
要な部分を除去して、画素ＴＦＴ部においては絶縁膜４
０２、端子部においては無機絶縁膜４０１をそれぞれ形
成する。この無機絶縁膜４０１、４０２は、パッシベー
ション膜として機能する。また、端子部においては、第
４のフォトリソグラフィー工程により薄い無機絶縁膜４
０１を除去して、端子部の端子１０１上に形成された透
明導電膜からなる第２の導電膜を露呈させる。

【００９３】こうして本実施例では、４回のフォトリソ
グラフィー工程により、４枚のフォトマスクを使用し
て、無機絶縁膜で保護された逆スタガ型のｎチャネル型
ＴＦＴ、保持容量を完成させることができる。そして、
これらを個々の画素に対応してマトリクス状に配置し、
画素部を構成することによりアクティブマトリクス型の
電気光学装置を作製するための一方の基板とすることが
できる。

【００９４】なお、本実施例は、実施例１または実施例
２の構成と自由に組み合わせることが可能である。

【００９５】［実施例４］実施例１では、絶縁膜、第１
の非晶質半導体膜、ｎ型を付与する不純物元素を含む第
２の非晶質半導体膜、及び第１の導電膜をスパッタ法で
積層形成した例を示したが、本実施例では、プラズマＣ
ＶＤ法を用いた例を示す。

【００９６】本実施例では、絶縁膜、第１の非晶質半導
体膜、及びｎ型を付与する不純物元素を含む第２の非晶
質半導体膜をプラズマＣＶＤ法で形成した。

【００９７】本実施例では、絶縁膜として酸化窒化シリ
コン膜を用い、プラズマＣＶＤ法により１５０ｎｍの厚
さで形成する。この時、プラズマＣＶＤ装置において、
電源周波数１３〜７０ＭＨｚ、好ましくは２７〜６０Ｍ
Ｈｚで行えばよい。電源周波数２７〜６０ＭＨｚを使う
ことにより緻密な絶縁膜を形成することができ、ゲート
絶縁膜としての耐圧を高めることができる。また、Ｓｉ
Ｈ₄とＮＨ₃にＮ₂Ｏを添加させて作製された酸化窒化シ
リコン膜は、膜中の固定電荷密度が低減されているの
で、この用途に対して好ましい材料となる。勿論、ゲー
ト絶縁膜はこのような酸化窒化シリコン膜に限定される
ものでなく、酸化シリコン膜、窒化シリコン膜、酸化タ
ンタル膜などの他の絶縁膜を用い、これらの材料から成
る単層または積層構造として形成しても良い。また、下
層を窒化シリコン膜とし、上層を酸化シリコン膜とする
積層構造としても良い。

【００９８】例えば、酸化シリコン膜を用いる場合に
は、プラズマＣＶＤ法で、オルトケイ酸テトラエチル
（Tetraethyl Orthosilicate：ＴＥＯＳ）とＯ₂とを混
合し、反応圧力４０Pa、基板温度２５０〜３５０℃と
し、高周波（１３．５６ＭＨｚ）電力密度０．５〜０．
８W/cm²で放電させて形成することができる。このよう
にして作製された酸化シリコン膜は、その後３００〜４
００℃の熱アニールによりゲート絶縁膜として良好な特
性を得ることができる。

【００９９】また、第１の非晶質半導体膜として、代表
的には、プラズマＣＶＤ法で水素化非晶質シリコン（ａ
−Ｓｉ：Ｈ）膜を１００ｎｍの厚さに形成する。この
時、プラズマＣＶＤ装置において、電源周波数１３〜７
０ＭＨｚ、好ましくは２７〜６０ＭＨｚで行えばよい。
電源周波数２７〜６０ＭＨｚを使うことにより成膜速度
を向上することが可能となり、成膜された膜は、欠陥密
度の少ないａ−Ｓｉ膜となるため好ましい。その他、こ
の第１の非晶質半導体膜には、微結晶半導体膜、非晶質
シリコンゲルマニウム膜などの非晶質構造を有する化合
物半導体膜を適用することも可能である。

【０１００】また、上記絶縁膜及び上記第１の非晶質半
導体膜のプラズマＣＶＤ法による成膜において、１００
〜１００ｋＨｚのパルス変調放電を行えば、プラズマＣ
ＶＤ法の気相反応によるパーティクルの発生を防ぐこと
ができ、成膜においてピンホールの発生を防ぐことがで
きるため好ましい。

【０１０１】また、本実施例では、一導電型の不純物元
素を含有する半導体膜として、ｎ型を付与する不純物元
素を含む第２の非晶質半導体膜を２０〜８０ｎｍの厚さ
で形成する。例えば、ｎ型の不純物元素を含有するａ−
Ｓｉ：Ｈ膜を形成すれば良く、そのためにシラン（Ｓｉ
Ｈ₄）に対して０．１〜５％の濃度でフォスフィン（Ｐ
Ｈ₃）を添加する。或いは、ｎ型を付与する不純物元素
を含む第２の非晶質半導体膜１０６に代えて水素化微結
晶シリコン膜（μｃ−Ｓｉ：Ｈ）を用いても良い。

【０１０２】これらの膜は、反応ガスを適宣切り替える
ことにより、連続的に形成することができる。また、プ
ラズマＣＶＤ装置において、同一の反応室または複数の
反応室を用い、これらの膜を大気に曝すことなく連続し
て積層させることもできる。このように、大気に曝さな
いで連続成膜することで特に、第１の非晶質半導体膜へ
の不純物の混入を防止することができる。

【０１０３】なお、本実施例は、実施例１乃至３のいず
れか一と組み合わせることが可能である。

【０１０４】［実施例５］実施例１または実施例４で
は、絶縁膜、第１の非晶質半導体膜、ｎ型を付与する不
純物元素を含む第２の非晶質半導体膜、第１の導電膜を
順次、連続的に積層する例を示した。このように連続的
に成膜する場合において使用する複数のチャンバーを備
えた装置の一例を図１０に示した。

【０１０５】図１０に本実施例で示す装置（連続成膜シ
ステム）の上面からみた概要を示す。図１０において、
１０〜１５が気密性を有するチャンバーである。各チャ
ンバーには、真空排気ポンプ、不活性ガス導入系が配置
されている。

【０１０６】１０、１５で示されるチャンバーは、試料
（処理基板）３０をシステムに搬入するためのロードロ
ック室である。１１は絶縁膜１０４を成膜するための第
１のチャンバーである。１２は第１の非晶質半導体膜１
０５を成膜するための第２のチャンバーである。１３は
ｎ型を付与する第２の非晶質半導体膜１０６を成膜する
ための第３のチャンバーである。１４は第１の導電膜１
０７を成膜するための第４のチャンバーである。また、
２０は各チャンバーに対して共通に配置された試料の共
通室である。

【０１０７】以下に動作の一例を示す。

【０１０８】最初、全てのチャンバーは、一度高真空状
態に真空引きされた後、さらに不活性ガス、ここでは窒
素によりパージされている状態（常圧）とする。また、
全てのゲート弁２２〜２７を閉鎖した状態とする。

【０１０９】まず、処理基板は多数枚が収納されたカセ
ット２８ごとロードロック室１０に搬入される。カセッ
トの搬入後、図示しないロードロック室の扉を閉鎖す
る。この状態において、ゲート弁２２を開けてカセット
から処理基板３０を１枚取り出し、ロボットアーム２１
によって共通室２０に取り出す。この際、共通室におい
て位置合わせが行われる。なお、この基板３０は実施例
１に従って得られた配線１０１、１０２、１０３が形成
されたものを用いた。

【０１１０】ここでゲート弁２２を閉鎖し、次いでゲー
ト弁２３を開ける。そして第１のチャンバー１１へ処理
基板３０を移送する。第１のチャンバー内では１５０℃
から３００℃の温度で成膜処理を行い、絶縁膜１０４を
得る。なお、絶縁膜としては、窒化珪素膜、酸化珪素
膜、窒化酸化珪素膜、またはこれらの積層膜等を使用す
ることができる。本実施例では単層の窒化珪素膜を採用
しているが、二層または三層以上の積層構造としてもよ
い。なお、ここではプラズマＣＶＤ法が可能なチャンバ
ーを用いたが、ターゲットを用いたスパッタ法が可能な
チャンバーを用いても良い。

【０１１１】絶縁膜の成膜終了後、処理基板はロボット
アームによって共通室に引き出され、第２のチャンバー
１２に移送される。第２のチャンバー内では第１のチャ
ンバーと同様に１５０℃〜３００℃の温度で成膜処理を
行い、プラズマＣＶＤ法で第１の非晶質半導体膜１０５
を得る。なお、第１の非晶質半導体膜としては、微結晶
半導体膜、非晶質ゲルマニウム膜、非晶質シリコンゲル
マニウム膜、またはこれらの積層膜等を使用することが
できる。また、第１の非晶質半導体膜の形成温度を３５
０℃〜５００℃として水素濃度を低減するための熱処理
を省略してもよい。なお、ここではプラズマＣＶＤ法が
可能なチャンバーを用いたが、ターゲットを用いたスパ
ッタ法が可能なチャンバーを用いても良い。

【０１１２】第１の非晶質半導体膜の成膜終了後、処理
基板は共通室に引き出され、第３のチャンバー１３に移
送される。第３のチャンバー内では第２のチャンバーと
同様に１５０℃〜３００℃の温度で成膜処理を行い、プ
ラズマＣＶＤ法でｎ型を付与する不純物元素（Ｐまたは
Ａｓ）を含む第２の非晶質半導体膜１０６を得る。な
お、ここではプラズマＣＶＤ法が可能なチャンバーを用
いたが、ターゲットを用いたスパッタ法が可能なチャン
バーを用いても良い。

【０１１３】ｎ型を付与する不純物元素を含む第２の非
晶質半導体膜の成膜終了後、処理基板は共通室に引き出
され、第４のチャンバー１４に移送される。第４のチャ
ンバー内では金属ターゲットを用いたスパッタ法で第１
の導電膜１０７を得る。

【０１１４】このようにして四層が連続的に成膜された
被処理基板はロボットアームによってロードロック室１
５に移送されカセット２９に収納される。

【０１１５】なお、図１０に示した装置は一例に過ぎな
いことはいうまでもない。また、本実施例は実施例１乃
至４のいずれか一と自由に組み合わせることが必要であ
る。

【０１１６】［実施例６］実施例５では、複数のチャン
バーを用いて連続的に積層する例を示したが、本実施例
では図１１に示した装置を用いて一つのチャンバー内で
高真空を保ったまま連続的に積層した。

【０１１７】本実施例では図１１に示した装置システム
を用いた。図１１において、４０は処理基板、５０は共
通室、４４、４６はロードロック室、４５はチャンバ
ー、４２、４３はカセットである。本実施例では基板搬
送時に生じる汚染を防ぐために同一チャンバーで積層形
成した。

【０１１８】本実施例は実施例１乃至４のいずれか一と
自由に組み合わせることができる。

【０１１９】ただし、実施例１に適用する場合には、チ
ャンバー４５に複数のターゲットを用意し、順次、反応
ガスを入れ替えて絶縁膜１０４、第１の非晶質半導体膜
１０５、ｎ型を付与する不純物元素を含む第２の非晶質
半導体膜１０６、第１の導電膜１０７を積層形成すれば
よい。

【０１２０】また、実施例４に適用する場合には、順
次、反応ガスを入れ替えて絶縁膜１０４、第１の非晶質
半導体膜１０５、ｎ型を付与する不純物元素を含む第２
の非晶質半導体膜１０６を積層形成すればよい。

【０１２１】［実施例７］実施例１では、ｎ型を付与す
る不純物元素を含む第２の非晶質半導体膜をスパッタ法
で形成した例を示したが、本実施例では、プラズマＣＶ
Ｄ法で形成する例を示す。なお、本実施例はｎ型を付与
する不純物元素を含む第２の非晶質半導体膜の形成方法
以外は実施例１と同一であるため異なる点についてのみ
以下に述べる。

【０１２２】プラズマＣＶＤ法を用い、反応ガスとして
シラン（ＳｉＨ₄）に対して０．１〜５％の濃度でフォ
スフィン（ＰＨ₃）を添加すれば、ｎ型を付与する不純
物元素を含む第２の非晶質半導体膜を得ることができ
る。

【０１２３】［実施例８］実施例７では、ｎ型を付与す
る不純物元素を含む第２の非晶質半導体膜をプラズマＣ
ＶＤ法で形成した例を示したが、本実施例では、ｎ型を
付与する不純物元素を含む微結晶半導体膜を用いた例を
示す。

【０１２４】形成温度を８０〜３００℃、好ましくは１
４０〜２００℃とし、水素で希釈したシランガス（Ｓｉ
Ｈ₄：Ｈ₂＝１：１０〜１００）とフォスフィン（Ｐ
Ｈ₃）との混合ガスを反応ガスとし、ガス圧を０．１〜
１０Ｔｏｒｒ、放電電力を１０〜３００ｍＷ／ｃｍ²と
することで微結晶珪素膜を得ることができる。また、こ
の微結晶珪素膜成膜後にリンをプラズマドーピングして
形成してもよい。

【０１２５】［実施例９］図１２はＣＯＧ方式を用い
て、電気光学装置の組み立てる様子を模式的に示す図で
ある。第１の基板には画素領域８０３、外部入出力端子
８０４、接続配線８０５が形成されている。点線で囲ま
れた領域は、走査線側のＩＣチップ貼り合わせ領域８０
１とデータ線側のＩＣチップ貼り合わせ領域８０２であ
る。第２の基板８０８には対向電極８０９が形成され、
シール材８１０で第１の基板８００と貼り合わせる。シ
ール材８１０の内側には液晶が封入され液晶層８１１を
形成する。第１の基板と第２の基板とは所定の間隔を持
って貼り合わせるが、ネマチック液晶の場合には３〜８
μm、スメチック液晶の場合には１〜４μmとする。

【０１２６】ＩＣチップ８０６、８０７は、データ線側
と走査線側とで回路構成が異なる。ＩＣチップは第１の
基板に実装する。外部入出力端子８０４には、外部から
電源及び制御信号を入力するためのＦＰＣ（フレキシブ
ルプリント配線板：FlexiblePrinted Circuit）８１２
を貼り付ける。ＦＰＣ８１２の接着強度を高めるために
補強板８１３を設けても良い。こうして電気光学装置を
完成させることができる。ＩＣチップは第１の基板に実
装する前に電気検査を行えば電気光学装置の最終工程で
の歩留まりを向上させることができ、また、信頼性を高
めることができる。

【０１２７】また、ＩＣチップを第１の基板上に実装す
る方法は、異方性導電材を用いた接続方法やワイヤボン
ディング方式などを採用することができる。図１３にそ
の一例を示す。図１３（Ａ）は第１の基板９０１にＩＣ
チップ９０８が異方性導電材を用いて実装する例を示し
ている。第１の基板９０１上には画素領域９０２、引出
線９０６、接続配線及び入出力端子９０７が設けられて
いる。第２の基板はシール材９０４で第１の基板９０１
と接着されており、その間に液晶層９０５が設けられて
いる。

【０１２８】また、接続配線及び入出力端子９０７の一
方の端にはＦＰＣ９１２が異方性導電材で接着されてい
る。異方性導電材は樹脂９１５と表面にＡｕなどがメッ
キされた数十〜数百μm径の導電性粒子９１４から成
り、導電性粒子９１４により接続配線及び入出力端子９
０７とＦＰＣ９１２に形成された配線９１３とが電気的
に接続されている。ＩＣチップ９０８も同様に異方性導
電材で第１の基板に接着され、樹脂９１１中に混入され
た導電性粒子９１０により、ＩＣチップ９０８に設けら
れた入出力端子９０９と引出線９０６または接続配線及
び入出力端子９０７と電気的に接続されている。

【０１２９】また、図１３（Ｂ）で示すように第１の基
板にＩＣチップを接着材９１６で固定して、Ａｕワイヤ
９１７によりスティックドライバの入出力端子と引出線
または接続配線とを接続しても良い。そして樹脂９１８
で封止する。

【０１３０】ＩＣチップの実装方法は図１２及び図１３
を基にした方法に限定されるものではなく、ここで説明
した以外にも公知のＣＯＧ方法やワイヤボンディング方
法、或いはＴＡＢ方法を用いることが可能である。

【０１３１】本実施例は実施例１、３乃至８のいずれか
一と自由に組み合わせることが可能である。

【０１３２】［実施例１０］実施例１では透過型の電気
光学装置に対応するアクティブマトリクス基板の作製方
法を示したが、本実施例では図１４、図１５を用いて、
反射型の液晶表示装置に適用する例について示す。図１
４は断面図であり、図１５は上面図であり、図１５中の
鎖線Ｇ―Ｇ’で切断した面での断面構造とＨ−Ｈ’で切
断した面での断面構造を図１４に示した。

【０１３３】まず、絶縁表面を有する基板を用意する。
本実施例は、基板としてガラス基板、石英基板、プラス
チック基板のような透光性を有する基板の他に、反射型
であるため、半導体基板、ステンレス基板、セラミック
基板などに絶縁膜を形成したものでもよい。

【０１３４】次いで、基板上に金属材料からなる導電膜
を形成した後、第１のマスク（フォトマスク１枚目）で
ゲート配線６００及びを凸部６０１形成する。この凸部
は、ゲート配線とソース配線とで囲まれた領域、即ち画
素電極が形成されて表示領域となる領域に配置する。な
お、凸部６０１の形状は特に限定されず、径方向の断面
が多角形であってもよいし、左右対称でない形状であっ
てもよい。例えば、凸部６０１の形状は円柱状や角柱状
であってもよいし、円錐状や角錐状であってもよい。ま
た、凸部６０１を規則的に配置しても不規則に配置して
もよい。本実施例ではゲート配線がテーパー形状である
ことが望ましいため、凸部６０１もテーパー形状を有す
る角錐形状となった。

【０１３５】次いで、絶縁膜（ゲート絶縁膜）６０２、
第１の非晶質半導体膜、ｎ型を付与する不純物元素を含
む第２の非晶質半導体膜、及び第１の導電膜を順次、積
層形成する。なお、非晶質半導体膜に代えて微結晶半導
体膜を用いてもよいし、ｎ型を付与する不純物元素を含
む非晶質半導体膜に代えてｎ型を付与する不純物元素を
含む微結晶半導体膜を用いてもよい。さらに、これらの
膜はスパッタ法やプラズマＣＶＤ法を用いて複数のチャ
ンバー内または同一チャンバー内で連続的に大気に曝す
ことなく形成することができる。大気に曝さないように
することで不純物の混入を防止できる。

【０１３６】上記絶縁膜６０２は、凸部６０１が形成さ
れた基板上に形成され、表面に凸凹を有している。

【０１３７】次いで、第２のマスク（フォトマスク２枚
目）で上記第１の導電膜をパターニングして第１の導電
膜からなる配線（後にソース配線及び電極（ドレイン電
極）となる）を形成し、上記第２の非晶質半導体膜をパ
ターニングしてｎ型を付与する不純物元素を含む第２の
非晶質半導体膜を形成し、上記第１の非晶質半導体膜を
パターニングして第１の非晶質半導体膜を形成する。

【０１３８】その後、全面に第２の導電膜を成膜する。
なお、第２の導電膜としては、反射性を有する導電膜を
用いる。

【０１３９】次いで、第３のマスク（フォトマスク３枚
目）で上記第２の導電膜をパターニングして第２の導電
膜からなる画素電極６０４を形成し、上記配線をパター
ニングしてソース配線６０８及び電極（ドレイン電極）
６０９を形成し、ｎ型を付与する不純物元素を含む第２
の非晶質半導体膜をパターニングしてｎ型を付与する不
純物元素を含む第２の非晶質半導体膜からなるソース領
域６０６及びドレイン領域６０７を形成し、上記第１の
非晶質半導体膜を一部除去して第１の非晶質半導体膜６
０５を形成する。

【０１４０】こうして、凸部６０１上に形成された絶縁
膜の表面は凸凹を有し、この凸凹を表面に有する絶縁膜
６０２上に画素電極６０４が形成されるので、画素電極
６０４の表面に凹凸を持たせて光散乱性を図ることがで
きる。

【０１４１】また、本実施例の構成とすることで、画素
ＴＦＴ部の作製する際、フォトリソグラフィー技術で使
用するフォトマスクの数を３枚とすることができる。従
来では、凸凹部を形成する工程を増やす必要があった
が、本実施例はゲート配線と同時に凸部を作製するた
め、全く工程を増やすことなく画素電極に凸凹部を形成
することができた。

【０１４２】なお、本実施例は実施例２乃至８のいずれ
か一と自由に組み合わせることができる。

【０１４３】［実施例１１］本実施例は、基板としてプ
ラスチック基板（或いはプラスチックフィルム）を用い
た例を示す。なお、本実施例は基板としてプラスチック
基板を用いること以外は実施例１とほぼ同一であるため
異なる点についてのみ以下に述べる。

【０１４４】プラスチック基板の材料としてはＰＥＳ
（ポリエチレンサルファイル）、ＰＣ（ポリカーボネー
ト）、ＰＥＴ（ポリエチレンテレフタレート）もしくは
ＰＥＮ（ポリエチレンナフタレート）を用いることがで
きる。

【０１４５】プラスチック基板を用いて実施例１に従っ
て作製すればアクティブマトリクス基板が完成する。た
だし、絶縁膜、第１の非晶質半導体膜、及びｎ型を付与
する不純物元素を含む第２の非晶質半導体膜は、成膜温
度が比較的低温であるスパッタ法で形成することが望ま
しい。

【０１４６】プラスチック基板上に特性の良好なＴＦＴ
を設けることができるとともに、さらなる表示装置の軽
量化を図ることができる。また、基板がプラスチックで
あるため、フレキシブルな電気光学装置にすることも可
能である。また、組み立てが容易となる。

【０１４７】なお、本実施例は、実施例１〜３、９、１
０のいずれか一と自由に組合せることができる。

【０１４８】［実施例１２］本実施例では、画素電極と
同じ材料膜を利用して画素部以外の領域に保護回路を設
ける例を図１６を用いて示す。

【０１４９】図１６（Ａ）において、７０１は配線であ
り、画素部から延長されたゲート配線またはソース配線
または容量配線を示している。また、第２の導電膜から
なる電極７０１は、配線７０１が形成されていない領域
を埋めるように、且つ配線７０１と重ならないように形
成される。本実施例は、マスクを増やすことなく保護回
路を形成する例を示したが、特に図１６（Ａ）の構成に
限定されないことは言うまでもない。例えば、マスクを
増やして保護ダイオードやＴＦＴで保護回路を形成して
もよい。

【０１５０】また、図１６（Ｂ）は等価回路図を示して
いる。

【０１５１】このような構成とすることで、製造工程に
おいて製造装置と絶縁体基板との摩擦による静電気の発
生を防止することができる。特に、製造工程で行われる
液晶配向処理のラビング時に発生する静電気からＴＦＴ
等を保護することができる。

【０１５２】なお、本実施例は実施例１乃至１１のいず
れか一と自由に組み合わせることができる。

【０１５３】［実施例１３］上記各実施例１乃至１２の
いずれか一を実施して形成されたボトムゲート型ＴＦＴ
は様々な電気光学装置（アクティブマトリクス型液晶デ
ィスプレイ、アクティブマトリクス型ＥＬディスプレ
イ、アクティブマトリクス型ＥＣディスプレイ）に用い
ることができる。即ち、それら電気光学装置を表示部に
組み込んだ電子機器全てに本願発明を実施できる。

【０１５４】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、カーナビゲーション、カーステレオ、
パーソナルコンピュータ、携帯情報端末（モバイルコン
ピュータ、携帯電話または電子書籍等）などが挙げられ
る。それらの一例を図１７及び図１８に示す。

【０１５５】図１７（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。本発明を表示部２
００３に適用することができる。

【０１５６】図１７（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本発明を表示部２１０２に適用することが
できる。

【０１５７】図１７（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。本発明は表示部２２０５に適用
できる。

【０１５８】図１７（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。本発明は表示部２３０２に適用することが
できる。

【０１５９】図１７（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部２４０２に適用
することができる。

【０１６０】図１７（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。本願
発明を表示部２５０２に適用することができる。

【０１６１】図１８（Ａ）は携帯電話であり、本体２９
０１、音声出力部２９０２、音声入力部２９０３、表示
部２９０４、操作スイッチ２９０５、アンテナ２９０６
等を含む。本願発明を表示部２９０４に適用することが
できる。

【０１６２】図１８（Ｂ）は携帯書籍（電子書籍）であ
り、本体３００１、表示部３００２、３００３、記憶媒
体３００４、操作スイッチ３００５、アンテナ３００６
等を含む。本発明は表示部３００２、３００３に適用す
ることができる。

【０１６３】図１８（Ｃ）はディスプレイであり、本体
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は表示部３１０３に適用することができる。本発
明のディスプレイは特に大画面化した場合において有利
であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。

【０１６４】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜１２のど
のような組み合わせからなる構成を用いても実現するこ
とができる。

【０１６５】

【発明の効果】本発明により、３回のフォトリソグラフ
ィー工程により、３枚のフォトマスクを使用して、逆ス
タガ型のｎチャネル型ＴＦＴを有する画素ＴＦＴ部、及
び保持容量を備えた電気光学装置を実現することができ
る。

【０１６６】また、保護膜を形成した場合においては、
４回のフォトリソグラフィー工程により、４枚のフォト
マスクを使用して、無機絶縁膜で保護された逆スタガ型
のｎチャネル型ＴＦＴを有する画素ＴＦＴ部、及び保持
容量を備えた電気光学装置を実現することができる。

【図面の簡単な説明】

【図１】 本願発明の上面図を示す図。

【図２】 アクティブマトリクス基板の作製工程を示
す断面図。

【図３】 アクティブマトリクス基板の作製工程を示
す断面図。

【図４】 アクティブマトリクス基板の作製工程を示
す上面図。

【図５】 アクティブマトリクス基板の作製工程を示
す上面図。

【図６】 液晶表示装置の画素部と入力端子部の配置
を説明する上面図。

【図７】 液晶表示装置の実装構造を示す断面図。

【図８】 液晶表示装置の断面図。

【図９】 入力端子部の上面図及び断面図。

【図１０】 製造装置の上面図。

【図１１】 製造装置の上面図。

【図１２】 液晶表示装置の実装を示す図。

【図１３】 液晶表示装置の実装構造を示す断面図。

【図１４】 反射型の電気光学装置の構造断面図。

【図１５】 反射型の電気光学装置の上面図。

【図１６】 保護回路の上面図及び回路図。

【図１７】 電子機器の一例を示す図。

【図１８】 電子機器の一例を示す図。

フロントページの続き Ｆターム(参考） 2H092 GA11 GA48 GA50 GA51 GA60 JA24 JA26 JA34 JA37 JA41 JB22 JB31 MA03 MA05 MA07 MA10 MA11 MA13 MA16 MA17 MA35 NA14 PA01 PA02 PA03 PA04 PA06 PA13 QA07 RA05 RA10 5F110 AA16 BB01 CC07 DD01 DD02 DD03 DD05 EE02 EE03 EE04 EE14 EE15 EE23 EE44 FF01 FF02 FF03 FF04 FF09 FF28 FF36 GG01 GG02 GG14 GG15 GG24 GG43 GG45 HK03 HK04 HK06 HK07 HK09 HK22 HK32 HK33 HK35 NN02 NN03 NN22 NN23 NN24 NN72 NN73 QQ04 QQ09

Claims (4)

【特許請求の範囲】
1. 【請求項１】 薄膜トランジスタ、前記薄膜トランジス
   タに接続されたゲート配線、ソース配線及び画素電極を
   有する画素部と、前記画素部のゲート配線に電気的に接
   続される第１の端子、及び前記ソース配線に電気的に接
   続される第２の端子を有する端子部とを同一基板に形成
   する半導体装置の作製方法であって、 前記基板に前記ゲート配線及び前記第１の端子を形成
   し、 前記ゲート配線及び前記第１の端子上に絶縁膜を形成
   し、 前記絶縁膜上に非晶質の第１の半導体膜を形成し、 前記第１の半導体膜上に一導電型の不純物を含有する第
   ２の半導体膜を形成し、 前記第２の半導体膜上に第１の導電膜を形成し、 第１のマスクを用い、前記第１の導電膜、前記第２の半
   導体膜及び前記第１の半導体膜をエッチングし、前記画
   素部に、前記第１の導電膜、前記第２の半導体膜及び前
   記第１の半導体膜でなる第１の積層膜を形成し、前記第
   １の端子の表面を露出させ、前記第２の端子として、前
   記第１の導電膜、前記第２の半導体膜及び前記第１の半
   導体膜でなる第２の積層膜を形成し、 前記絶縁膜を選択的に除去して、前記第１の端子の表面
   を露出させ、 第２の導電膜を形成し、 第２のマスクを用いて前記第２の導電膜及び前記第１の
   積層膜をエッチングすることであって、前記第１の積層
   膜に開孔を形成して、前記第１の導電膜をドレイン電極
   とソース配線とに分離し、前記第２の半導体膜を前記ド
   レイン電極の下の領域と前記ソース配線の下の領域とに
   分離し、前記第１の半導体膜に凹部を形成し、前記第２
   の導電膜を選択的に除去して、前記ドレイン電極上の前
   記画素電極と、前記第１の端子を覆う導電膜とを前記第
   ２の導電膜により形成することを特徴とする半導体装置
   の作製方法。
2. 【請求項２】 薄膜トランジスタ、前記薄膜トランジス
   タに接続されたゲート配線、ソース配線及び画素電極を
   有する画素部と、前記画素部のゲート配線に電気的に接
   続される第１の端子、及び前記ソース配線に電気的に接
   続される第２の端子を有する端子部とを同一基板に形成
   する半導体装置の作製方法であって、 前記基板に前記ゲート配線及び前記第１の端子を形成
   し、 前記ゲート配線及び前記第１の端子上に絶縁膜を形成
   し、 前記絶縁膜上に非晶質の第１の半導体膜を形成し、 前記第１の半導体膜上に一導電型の不純物を含有する第
   ２の半導体膜を形成し、 前記第２の半導体膜上に第１の導電膜を形成し、 第１のマスクを用い、前記第１の導電膜、前記第２の半
   導体膜及び前記第１の半導体膜をエッチングし、前記画
   素部に、前記第１の導電膜、前記第２の半導体膜及び前
   記第１の半導体膜でなる第１の積層膜を形成し、前記第
   １の端子を露出させ、前記第２の端子として、前記第１
   の導電膜、前記第２の半導体膜及び前記第１の半導体膜
   でなる第２の積層膜を形成し、 前記絶縁膜を選択的に除去して、前記第１の端子の表面
   を露出させ、 第２の導電膜を形成し、 第２のマスクを用いて前記第２の導電膜及び前記第１の
   積層膜をエッチングすることであって、前記第１の積層
   膜に開孔を形成して、前記第１の導電膜をドレイン電極
   とソース配線とに分離し、前記第２の半導体膜を前記ド
   レイン電極の下の領域と前記ソース配線の下の領域とに
   分離し、前記第１の半導体膜に凹部を形成し、前記第２
   の導電膜を選択的に除去して、前記ドレイン電極上の前
   記画素電極と、前記ソース配線上の導電膜と、前記第１
   の端子を覆う導電膜と、前記第２の端子を覆う導電膜と
   を、それぞれ、前記第２の導電膜により形成することを
   特徴とする半導体装置の作製方法。
3. 【請求項３】 請求項１又は２において、前記絶縁膜、
   前記第１の半導体膜、前記第２の半導体膜及び前記第１
   の導電膜、それぞれを、被形成面を大気に曝すことなく
   連続的に形成することを特徴とする半導体装置の作製方
   法。
4. 【請求項４】 請求項１又は２において、前記絶縁膜、
   前記第１の半導体膜、前記第２の半導体膜及び前記第１
   の導電膜、それぞれを、同一のチャンバーで連続的に形
   成することを特徴とする半導体装置の作製方法。