KR20080033589A - 금속 배선의 제조 방법 및 표시 기판의 제조 방법 - Google Patents

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Abstract

저저항화 및 고정세화를 위한 금속 배선의 제조 방법 및 표시 기판의 제조 방법이 개시된다. 금속 배선의 제조 방법은 베이스 기판 위에 알루미늄을 포함하는 저저항 금속층과 저저항 금속층 위에 몰리브덴을 포함하는 상부층을 순차적으로 증착하는 단계와, 상부층 위에 배선 형상의 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴을 마스크로 하여 염소계 가스에 질소 가스, 아르곤 가스, 헬륨 가스 및 불황산 가스 중 선택된 하나의 첨가 가스를 혼합한 가스로 상부층을 식각하는 단계 및 포토레지스트 패턴을 마스크로 하여 상기 저저항 금속층을 식각하는 단계를 포함한다. 이에 따라, 저저항 금속층 위에 형성된 상부층의 식각 조건을 개선하여 저저항 금속층이 잔류하는 불량(Stringer)을 제거할 수 있다.
저저항, 알루미늄, 식각 균일성, 몰리브덴, 스트링어

Description

금속 배선의 제조 방법 및 표시 기판의 제조 방법{METHOD OF FORMING METAL LINE AND METHOD OF MANUFACTURING A DISPLAY SUBSTRATE BY USING THE SAME}
도 1a 내지 도 1d는 본 발명의 제1 실시예에 따른 금속 배선의 제조 방법을 도시한 공정도들이다.
도 2는 반응 이온 식각 장치(RIE, Reactive ion etcher)의 개념도이다.
도 3은 상부 몰리브덴의 식각 조건에서 파워 밀도의 변화에 따른 식각 불량의 변화를 나타낸 SEM(Scanning electron microscope) 사진들이다.
도 4는 본 발명의 실시예에 따른 표시 기판의 평면도이다.
도 5a 내지 도 8은 제2 실시예에 따른 표시 기판의 제조 방법을 도시한 공정도들이다.
도 9 내지 도 12는 제3 실시예에 따른 표시 기판의 제조 방법을 도시한 공정도들이다.
<도면의 주요부분에 대한 부호의 설명>
121 : 하부층 122 : 저저항 금속층
123 : 상부층 GLn : 게이트 배선
DLm : 소스 배선 TFT : 스위칭 소자
STL : 스토리지 공통배선 PE : 화소 전극
310 : 게이트 금속층 320 : 게이트 절연층
330 : 반도체층 340 : 소스 금속층
341 : 하부층 342 : 저저항 금속층
343 : 상부층
본 발명은 금속 배선의 제조 방법 및 표시 기판의 제조 방법에 관한 것으로, 보다 상세하게는 저저항화 및 고정세화를 위한 금속 배선의 제조 방법 및 표시 기판의 제조 방법에 관한 것이다.
일반적으로 액정 표시 장치(Liquid Crystal Display; LCD)는 표시 기판(Thin Film Transistor substrate)과 대향 기판(counter substrate) 사이에 주입된 액정층을 포함한다. 상기 표시 기판에는 게이트 배선들 및 게이트 배선들과 교차하는 소스 배선들이 형성되며, 게이트 배선과 소스 배선에 연결된 스위칭 소자와, 스위칭 소자에 연결된 화소 전극이 형성된다.
최근 표시 장치의 대형화 및 고정세화 됨에 따라서 표시 기판에 형성된 금속 배선의 RC 지연이 증가되는 문제점이 발생하고 있다. 이를 해결하기 위해 상기 RC 지연을 최소화하기 위해서 저저항 금속인 알루미늄으로 금속배선을 구현하고 있다. 그러나, 상기 알루미늄은 상기 RC 지연을 해결할 수는 있으나, 제조 공정 중 불량 발생율이 높은 단점을 갖는다. 예컨대, 상기 알루미늄은 다른 층과의 접촉 저항이 큰 단점을 갖는다.
이러한 알루미늄의 단점을 해결하기 위해 알루미늄(Al)/몰리브덴(Mo)이 적층된 2중막 구조, 또는 몰리브덴(Mo)/알루미늄(Al)/몰리브덴(Mo)이 적층된 3중막 구조의 저저항 금속 배선을 채용하고 있다.
상기 저저항 금속 배선을 형성하기 위하여 상기 몰리브덴은 선택비 및 균일성을 고려하여 염소계 가스에 산소 가스를 혼합한 가스를 사용하여 식각한다. 그러나, 상기 염소계 가스에 산소 가스를 혼합한 가스는 반응성이 우수하여 챔버 및 기판을 오염시키는 파티클을 발생한다. 또한, 상기 알루미늄과 반응하여 알루미늄 산화막을 형성한다. 특히 패턴의 에지 부분에 형성된 알루미늄 산화막에 의해 상기 알루미늄층이 완전히 제거되지 않고 잔류하는 불량(Stringer)이 발생한다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 배선 불량을 방지하여 저저항화 및 고정세화를 도모하기 위한 금속 배선의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 금속 배선을 포함하는 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 금속 배선의 제조 방법은 베이스 기판 위에 알루미늄을 포함하는 저저항 금속층과 상기 저저항 금속층 위에 몰리브덴을 포함하는 상부층을 순차적으로 증착하는 단계와, 상기 상부층 위 에 배선 형상의 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 하여 염소계 가스에 질소 가스, 아르곤 가스, 헬륨 가스 및 불황산 가스 중 선택된 하나의 첨가 가스를 혼합한 가스로 상기 상부층을 식각하는 단계 및 상기 포토레지스트 패턴을 마스크로 하여 상기 저저항 금속층을 식각하는 단계를 포함한다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 기판의 제조 방법은 게이트 배선 및 게이트 전극을 포함하는 게이트 패턴이 형성된 베이스 기판 위에 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층 위에 몰리브덴을 포함하는 하부층과, 상기 하부층 위에 알루미늄을 포함하는 저저항 금속층과 상기 저저항 금속층 위에 몰리브덴을 포함하는 상부층이 적층된 소스 금속층을 형성하는 단계와, 상기 상부층을 염소계 가스에 질소 가스, 아르곤 가스, 헬륨 가스 및 불황산 가스 중 선택된 하나의 첨가 가스가 혼합된 가스로 식각하여 소스 배선과 소스 전극 및 드레인 전극을 포함하는 소스 패턴을 형성하는 단계와, 상기 드레인 전극의 일부를 노출시키는 콘택홀이 형성된 보호 절연층을 형성하는 단계 및 상기 콘택홀을 통해 상기 드레인 전극과 전기적으로 접촉하는 화소 전극을 형성하는 단계를 포함한다.
이러한 금속 배선의 제조 방법 및 표시 기판의 제조 방법에 의하면, 알루미늄층 위에 형성된 몰리브덴층의 식각 조건을 개선하여 상기 알루미늄층이 잔류하는 불량(Stringer)을 제거할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한 다.
<제1 실시예에 따른 금속 배선의 제조 방법>
도 1a 내지 도 1d는 본 발명의 제1 실시예에 따른 금속 배선의 제조 방법을 도시한 공정도들이고, 도 2는 반응 이온 식각 장치(RIE, Reactive ion etcher)의 개념도이다.
도 1a를 참조하면, 베이스 기판(101) 위에 절연층(110)을 형성한다. 상기 절연층(110) 위에 금속 배선층(120)을 형성한다.
상기 금속 배선층(120)은 몰리브덴(Mo) 또는 몰리브덴 합금으로 이루어진 하부층(121), 알루미늄(Al) 또는 알루미늄 합금으로 이루어진 저저항 금속층(122), 몰리브덴(Mo) 또는 몰리브덴 합금으로 이루어진 상부층(123)이 순차적으로 적층된 3중막 구조로 형성한다.
상기 금속 배선층(120) 위에 포토레지스트층을 도포 및 패터닝하여 해당하는 금속 배선에 대응하는 포토레지스트 패턴(140)을 형성한다. 상기 포토레지스트 패턴(140)을 이용해 상기 금속 배선층(120)을 건식 식각 한다.
이하, 후술되는 건식 식각 공정, 후처리 공정 및 애싱 공정은 도 2에 도시된 반응 이온 식각 장치(RIE, Reactive ion etcher)를 이용하여 이루어진다.
도 2를 참조하면, 상기 반응 이온 식각 장치(200)는 식각 가스를 이용하여 피처리 기판(100)을 처리하기 위한 진공 챔버(210)와 RF 발생기(212)와 전원 공급부(214)를 포함한다. 상기 진공 챔버(210)는 하위 전극(220), 접지 차폐부(230), 상위 전극(240), 가스 공급부(250) 및 진공 펌프부(260)를 포함한다.
상기 하위 전극(220)은 상기 접지 차폐부(230) 위에 놓여지며, 상기 RF 발생기(212)와 연결되어 RF 파워를 공급받는다. 상기 피처리 기판(100)은 상기 하위 전극(220) 위에 장착된다. 상기 상위 전극(240)은 상기 하위 전극(220) 상부에 배치되며, 상기 진공 챔버(210)와 전기적으로 직접 연결된다. 이때, 진공 챔버(210) 자체가 상기 상위 전극(240) 대신 사용될 수도 있다. 이때, 상기 하위 전극(220)은 음극으로 작용하고, 상기 상위 전극(230)은 양극으로 작용한다.
상기 가스 공급부(250)는 건식 식각 공정, 애싱 공정 및 후처리 공정에 사용될 가스를 상기 진공 챔버(210) 안으로 공급한다. 상기 가스 공급부(250)로부터 공급된 가스는 RF 파워에 의해 플라즈마 방전된다.
상기 진공 펌프부(260)는 진공 챔버(210) 내의 가스를 외부로 배출하여 상기 진공 챔버(210)를 진공 상태로 유지시킨다.
계속해서, 상기 금속 배선층(120)이 형성된 피처리 기판(100)에 대한 건식 식각 공정, 애싱 공정 및 후처리 공정 과정을 도 1a 내지 도 2를 참조하여 상세하게 설명한다.
도 1a 및 도 2를 참조하면, 상기 포토레지스트 패턴(140)이 형성된 피처리 기판(100)을 상기 진공 챔버(210) 내의 상기 하위 전극(220) 위에 배치한다.
상기 진공 챔버(210)를 제1 건식 식각 조건으로 설정하여 상기 상부층(121)의 표면에 형성된 산화막(미도시)을 제거한다. 상기 제1 건식 식각 조건은 압력이 약 15mT 이고, 소스 파워가 약 2000W이며, 식각 가스는 100BCl3 을 사용한다. 상기 제1 건식 식각 조건으로 상기 상부층(123)의 표면에 형성된 산화막을 제거한다. 상 기 소스 파워 및 이하 설명되는 바이어스 파워는 상기 하위 전극(220)에 인가되는 전력이다.
도 1b 및 도 2를 참조하면, 상기 상부층(123)의 표면에 형성된 산화막을 제거한 후, 상기 진공 챔버(210)를 제2 건식 식각 조건으로 설정하여 상기 상부층(123)을 식각한다.
상기 제2 건식 식각 조건은 압력은 약 15mT 이고, 소스 파워 밀도(Source Power/전극 면적)는 약 1 내지 2(W/cm2) 이며, 바이어스 파워 밀도(Bias Power/전극 면적)는 약 0.3 내지 0.6(W/cm2)이다. 상기 전극 면적은 상기 하위 전극(220)의 면적이다. 식각 가스는 염소계 가스(예컨대, Cl2 또는 HCl)에 아르곤 가스(Ar), 질소 가스(N2), 헬륨 가스(He) 및 불화황 가스(SF6) 중 선택된 하나의 첨가 가스를 혼합한 가스를 사용한다. 상기 염소계 가스 대비 첨가 가스의 비율은 약 50% 내지 200% 이다. 상기 제2 건식 식각 조건으로 상기 상부층(123)을 식각하여 상부 패턴(123a)을 형성한다.
도 1c 및 도 2를 참조하면, 상기 상부층(123)을 식각한 후, 상기 진공 챔버(210)를 제3 건식 식각 조건으로 설정하여 상기 저저항 금속층(122)의 표면에 형성된 산화막을 제거한다.
상기 제3 건식 식각 조건은 압력이 약 15mT 이고, 소스 파워가 약 2000W 이며, 식각 가스는 염소계 가스에 BCl3 가 혼입된 20Cl2/100BCl3을 사용한다. 상기 제3 건식 식각 조건으로 상기 저저항 금속층(122)의 표면에 형성된 산화막을 제거한다.
상기 저저항 금속층(122)의 표면에 형성된 산화막을 제거한 후, 상기 진공 챔버(210)를 제4 건식 식각 조건으로 설정하여 상기 저저항 금속층(122)을 식각한다.
상기 제4 건식 식각 조건은 압력이 약 10 내지 30mT 이고, 소스 파워 밀도(W/cm2)는 약 0.7 내지 1.8, 바이어스 파워 밀도(W/cm2)는 약 0.7 내지 1.8 이다. 식각 가스는 염소계 가스에 BCl3 가스, 아르곤 가스(Ar) 및 질소 가스(N2) 중 선택된 하나의 가스와 혼합된 가스를 사용한다. 바람직하게는 염소계 가스(예컨대, Cl2 또는 HCl)에 아르곤 가스(Ar) 및 질소 가스(N2) 중 선택된 하나의 가스와 혼합된 가스를 사용한다. 상기 염소계 가스와 혼입된 상기 아르곤 가스(Ar) 또는 질소 가스(N2)의 비율은 상기 염소계 가스 대비 약 50% 내지 150%이다.
상기 제4 건식 식각 조건으로 상기 저저항 금속층(122)을 식각하여 저저항 패턴(122a)을 형성한다.
도 1d 및 도 2를 참조하면, 상기 저저항 금속층(122)을 식각한 후, 상기 진공 챔버(210)를 제5 건식 식각 조건으로 설정하여 상기 하부층(121)을 식각한다. 상기 제5 건식 식각 조건은 압력은 약 15mT 내지 100mT 이고, 소스 파워는 약 1000W 이다. 식각 가스는 염소계 가스에 아르곤 가스(Ar), 질소 가스(N2), 헬륨 가스(He) 및 불화황 가스(SF6) 중 선택된 하나의 첨가 가스가 혼합된 가스를 사용한다. 상기 염소계 가스 대비 첨가 가스의 비율은 약 200% 이다. 상기 하부층(121)은 하부 패턴(121a)으로 식각된다.
이상과 같은 건식 식각 공정을 통해 상기 베이스 기판(101) 위에는 저저항의 금속 배선(120a)이 형성된다.
한편, 상기 금속 배선 공정이 완료된 베이스 기판(101) 위에는 상기 식각 가스에 포함된 염소 가스(Cl2)에 의해 염소 이온이 잔류한다. 상기 베이스 기판(101) 위에 잔류하는 염소 이온이 대기중에 노출되면, 대기중의 수분과 반응하여 염산(HCl)을 생성한다. 상기 염산은 알루미늄(Al)으로 형성된 저저항 패턴(122a)을 부식시키므로 배선 불량이 발생한다.
따라서, 상기 금속 배선 공정이 완료된 후, 상기 베이스 기판(101) 위에 잔류하는 염소 이온을 처리하기 위한 후처리 공정을 진행한다. 상기 후처리 공정을 진행하기 위하여, 상기 진공 챔버(210) 내에는 H2 가스 또는 H20 가스 중에서 선택된 적어도 하나의 가스가 공급된다.
상기 진공 챔버(210) 내로 공급된 상기 H2 및 H20 가스는 플라즈마 방전에 의해 해리되어 수소 이온(H+)을 생성한다. 상기 수소 이온은 베이스 기판(101) 위에 잔류하는 염소 이온과 반응하여 염산(HCl)을 생성한다. 상기 진공 챔버(210) 내에서 생성된 염산은 평형 증기압에 의해 생성과 동시에 증발된다. 증발된 염산(HCl)은 상기 진공 펌프부(260)를 통해 상기 진공 챔버(210) 밖으로 배출된다. 이에 따라, 상기 베이스 기판(101) 위에 잔류하는 염소 이온이 제거되며, 상기 저저항 패턴(122a)의 부식이 방지된다.
한편, 상기 후처리 공정은 상기 H2 내지 H20 가스 대신 플루오르(F)계 가스를 이용하여 수행할 수도 있다.
구체적으로, 상기 진공 챔버(210) 안에 공급된 플루오르계 가스는 RF 파워에 의해 플라즈마 방전되어 F 라디칼을 생성한다. 상기 F 라디칼은 염소 이온 보다 반응성이 우수하다. 따라서, 상기 저저항 패턴(122a)이 노출된 표면에서, 상기 저저항 패턴(122a)과 반응하여 잔류하는 염소 이온과 치환된다. 이에 따라, 상기 저저항 패턴(122a)이 노출된 표면에는 불화 알루미늄(AlF)으로 이루어진 부식 방지막이 형성된다. 따라서, 상기 저저항 패턴(122a)의 부식이 방지된다.
한편, 상기 후처리 공정을 진행하기 전 또는 상기 후처리 공정을 진행한 후에 상기 진공 챔버(210) 내에 산소 가스를 공급하여 상기 포토레지스트 패턴(140)을 제거하는 애싱 공정을 수행한다.
이하에서는 [표 1], [표 2], [표 3] 및 도 3을 참조하여, 본 발명의 실시예들의 식각 조건으로 몰리브덴층을 식각한 경우의 효과를 설명한다.
먼저, [표 1], [표 2] 및 [표 3]은 실시예에 따른 식각 조건으로 식각한 경우 상기 몰리브덴층의 식각 균일성(Uniformity)을 나타낸 표이다. 상기 식각 균일성이란, 상기 몰리브덴층이 식각되는 량의 균일도를 의미한다. 즉, 상기 몰리브덴층이 베이스 기판 내에서 얼마나 균일한 두께로 식각되는지를 식각 후 표면 프로파일(Surface Profile)을 측정한 값으로, 작을 수록 식각 균일성(Uniformity)이 우수하다.
[표 1], [표 2] 및 [표 3]에 나타낸 바와 같이, 베이스 기판(Glass) 위에 질화 실리콘층(g-SiNx), 아몰퍼스 실리콘층(a-Si), n+ 이온이 도핑된 도핑층(n+ a-Si)이 순차적으로 적층된 상태에서 단일 몰리브덴층(Mo)이 적층된 테스트 기판을 이용하여 상기 단일 몰리브덴층(Mo)을 식각한 결과데이터이다.
[표 1] 및 [표 2]는 상기 단일 몰리브덴층을 Mo/Al/Mo 구조에서 상부 몰리브덴층(Mo)을 식각하는 조건으로 식각한 결과데이터이고, [표 3]은 상기 단일 몰리브덴층을 Mo/Al/Mo 구조에서 하부 몰리브덴층(Mo-b)을 식각하는 조건으로 식각한 결과데이터이다.
[표 1], [표 2] 및 [표 3]을 참조하면, 상기 단일 몰리브덴층(Mo)을 메인 식각하기 전에 산화막을 제거하는 공정이 진행되었으며, 상기 산화막을 제거하는 공정 조건은 압력은 약 15mT, 소스 파워는 약 2000W, 식각 가스는 100BCl3을 사용하여 수행되었다.
Figure 112006073636184-PAT00001
[표 1]은 상부 몰리브덴층(Mo-t)을 메인 식각 조건으로, 압력은 15mT, 소스 파워는 1500W, 식각 가스는 염소계 가스와 첨가 가스의 비율을 1 : 2 한 경우의 결과 데이터들이다.
비교예1(#1)은 일반적으로 사용하는 식각 가스, 즉, 염소계 가스에 산소 가스(O2)를 첨가한 식각 가스를 사용한 경우이고, 이 경우에는 3285(Å/min)의 식각율(E/R)과 3.7(%)의 식각 균일성(Unif.)을 나타내었다.
실시예1(T#1)은 염소계 가스에 질소 가스(N2)를 첨가한 식각 가스를 사용한 경우이고, 이 경우에는 1450(Å/min)의 식각율(E/R)과 5.2(%)의 식각 균일성(Unif.)을 나타내었다.
실시예2(T#2)은 염소계 가스에 아르곤 가스(Ar)를 첨가한 식각 가스를 사용한 경우이고, 이 경우에는 1356(Å/min)의 식각율(E/R)과 3.7(%)의 식각 균일성(Unif.)을 나타내었다.
실시예3(T#3)은 염소계 가스에 헬륨 가스(He)를 첨가한 식각 가스를 사용한 경우이고, 이 경우에는 1537(Å/min)의 식각율(E/R)과 7.9(%)의 식각 균일성(Unif.)을 나타내었다.
상기 비교예1(#1)과 실시예1, 2, 3(T#1, T#2, T#3)을 비교하면, 식각율(E/R)은 상대적으로 비교예1(#1)에 비해 실시예1, 2, 3(T#1, T#2, T#3)이 감소하였으나, 충분히 적용 가능한 수준이었다.
상기 식각 균일성(Unif.)은 상기 첨가 가스로 아르곤 가스(Ar)를 사용한 실시예3(T#3)이 상기 비교예1(#1)과 실질적으로 동일한 수준으로 나타났으며, 상기 실시예1 및 3(T#1, T#3)은 상기 비교예1(#1)과 거의 동등한 수준으로 나타났다.
Figure 112006073636184-PAT00002
[표 2]는 상부 몰리브덴층(Mo-t)을 식각하는 메인 식각 조건으로, 압력은 15mT, 소스 파워는 2000W, 식각 가스는 염소계 가스와 첨가 가스 비율을 1 : 1로 한 경우의 결과 데이터들이다. 상기 [표 2]는 상기 식각 가스에 포함된 상기 염소계 가스의 비율을 상기 [표 1]에 비해 높게 조절한 경우이다.
실시예4(T#4)는 2338(Å/min)의 식각율(E/R)과 8.9(%)의 식각 균일성(Unif.)을 나타내었고, 실시예5(T#5)는 2406(Å/min)의 식각율(E/R)과 7.5(%)의 식각 균일성(Unif.)을 나타내었으며, 실시예6(T#6)은 2431(Å/min)의 식각율(E/R)과 8.2(%)의 식각 균일성(Unif.)을 나타내었다.
상기 [표 1]에 나타낸 실시예1, 2, 3(T#1, T#2, T#3)과 상기 [표 2]에 나타낸 실시예4, 5, 6(T#4, T#5, T#6)을 비교하면, 상기 식각 균일성(Unif.)의 수치는 약간 증가하여 식각 균일성은 좀 떨어지나, 상기 식각율(E/R)의 수치가 증가하였다.
결과적으로, 상기 비교예1(#1)과 실시예4, 5, 6(T#4, T#5, T#6)을 비교하면, 식각율(E/R)은 거의 동등한 수준으로 나타났으며, 상기 식각 균일성(Unif.)은 충분히 적용 가능한 수준으로 나타났다.
Figure 112006073636184-PAT00003
[표 3]은 하부 몰리브덴층(Mo-b)을 식각하는 메인 식각 조건으로, 압력은 100mT, 소스 파워는 1000W, 식각 가스는 염소계 가스와 첨가 가스 비율을 1 : 4 한 경우의 결과 데이터들이다.
상기 하부 몰리브덴층(Mo-b)의 메인 식각 조건은 상기 하부 몰리브덴층(Mo-b)의 아래에 형성된 상기 도핑층(n+a-Si)이 식각되는 것을 막기 위해 상기 [표 1] 및 [표 2]에 나타낸 상기 상부 몰리브덴(Mo-t)의 메인 식각 조건에 비해 상대적으로 선택비가 높아야 한다. 이에 따라서, 상기 압력 및 상기 첨가 가스의 비율을 높여 주었다.
비교예2(#2)는 일반적으로 사용하는 식각 가스, 즉, 염소계 가스에 산소 가스(O2)를 첨가한 식각 가스를 사용한 경우이고, 이 경우에는 3509(Å/min)의 식각율(E/R)과 6.8(%)의 식각 균일성(Unif.)을 나타내었다.
실시예7(T#7)은 염소계 가스에 질소 가스(N2)를 첨가한 식각 가스를 사용한 경우이고, 이 경우에는 1437(Å/min)의 식각율(E/R)과 6.7(%)의 식각 균일성(Unif.)을 나타내었다.
실시예8(T#2)은 염소계 가스에 아르곤 가스(Ar)를 첨가한 식각 가스를 사용한 경우이고, 이 경우에는 1684(Å/min)의 식각율(E/R)과 6.9(%)의 식각 균일성(Unif.)을 나타내었다.
실시예9(T#9)는 염소계 가스에 헬륨 가스(He)를 첨가한 식각 가스를 사용한 경우이고, 이 경우에는 1637(Å/min)의 식각율(E/R)과 7.1(%)의 식각 균일성(Unif.)을 나타내었다.
상기 비교예2(#2)와 실시예7, 8, 9(T#7, T#8, T#9)를 비교하면, 식각율(E/R)은 상대적으로 비교예2(#2)에 비해 실시예7, 8, 9(T#7, T#8, T#9)가 감소하였으나, 충분히 적용 가능한 수준었다. 상기 식각 균일성(Unif.)은 상기 비교예2(#2)와 실시예7, 8, 9(T#7, T#8, T#9)가 거의 동일한 수준으로 나타났다.
결과적으로 상기 [표 1], [표 2] 및 [표 3]에 나타난 바와 같이, 상기 상부 및 하부 몰리브덴층(Mo-t, Mo-b)을 염소계 가스에 질소 가스(N2), 아르곤 가스(Ar) 및 헬륨 가스(He) 중 선택된 하나의 첨가 가스가 혼합된 식각 가스를 사용하여 식각한 경우의 식각 균일성(Unif.)은 기존의 산소 가스(O2)를 사용한 경우와 거의 유사한 결과를 얻을 수 있음을 확인 할 수 있다.
도 3은 상부 몰리브덴층의 식각 조건에서 파워 밀도의 변화에 따른 식각 불량의 변화를 나타낸 SEM(Scanning electron microscope) 사진들이다.
도 3에 도시된 SEM 사진들은 해당하는 소스 파워 밀도(Source Power Density)와 바이어스 파워 밀도(Bias Power Density) 조건으로 Mo/Al/Mo 구조의 상부 몰리브덴층을 식각하고, 계속해서 알루미늄층 및 하부 몰리브덴층 까지 식각한 결과물에 대한 사진들이다.
비교예3(#3)은 소스 파워 밀도가 0.365(W/cm2)이고, 바이어스 파워 밀도가 0.122(W/cm2)인 조건에서 상부 몰리브덴층을 식각한 경우의 채널부와 배선부의 SEM 사진들이다. 비교예4(#4)는 소스 파워 밀도가 0.73(W/cm2)이고, 바이어스 파워 밀도가 0.244(W/cm2)인 조건에서 상부 몰리브덴층을 식각한 경우의 채널부와 배선부의 SEM 사진들이다.
상기 비교예3(#3) 및 비교예4(#4)의 SEM 사진들을 보면, 식각된 금속 패턴의 표면에는 울퉁불퉁한 금속 잔류물이 형성되었고, 에지 부분에는 스트링어(Stringer) 형태의 상기 금속 잔류물이 형성되었다.
실시예10(T#10)은 소스 파워 밀도가 1.095(W/cm2)이고, 바이어스 파워 밀도가 0.366(W/cm2)인 조건에서 상부 몰리브덴층을 식각한 경우의 배선부의 SEM 사진이다. 실시예11(T#11)은 소스 파워 밀도가 1.825(W/cm2)이고, 바이어스 파워 밀도가 0.61(W/cm2)인 조건에서 상부 몰리브덴층을 식각한 경우의 채널부와 배선부의 SEM 사진들이다.
상기 실시예10(T#10) 및 실시예11(T#11)의 SEM 사진들을 보면, 식각된 금속 패턴의 표면 및 에지부분은 양호한 상태로 형성되었다. 상기 실시예10(T#10) 및 실시예11(T#11)의 파워 밀도에서는 금속 잔류물에 의한 불량이 발생되지 않았음을 확인 할 수 있다.
<제2 실시예에 따른 표시 기판의 제조 방법>
도 4는 본 발명의 실시예에 따른 표시 기판의 평면도이고, 도 5a 내지 도 8은 제2 실시예에 따른 표시 기판의 제조 방법을 도시한 공정도들이다.
도 5a 및 도 5b는 제1 마스크를 이용한 표시 기판의 공정도들이다.
도 4, 도 5a 및 도 5b를 참조하면, 베이스 기판(301) 위에 스퍼터링 공정으로 게이트 금속층(310)을 증착한다. 상기 게이트 금속층(310)은 예를 들면, 알루미늄 또는 알루미늄 합금으로 이루어지는 저저항 금속층(311)과 몰리브덴 또는 몰리브덴 합금으로 이루어진 상부층(312)을 포함하는 2중막 구조를 갖는다.
상기 게이트 금속층(310) 위에는 제1 포토레지스트층을 형성하고, 제1 마스크를 이용해 상기 제1 포토레지스층을 패터닝하여 제1 포토레지스트 패턴(PR1)을 형성한다. 상기 제1 포토레지스트 패턴(PR1)을 이용해 상기 게이트 금속층(310)을 식각하여 게이트 배선(GLn), 게이트 전극(GE) 및 스토리지 공통배선(STL)을 포함하는 게이트 패턴을 형성한다.
상기 게이트 금속층(310)은 습식 식각 공정 또는 건식 식각 공정으로 식각한다. 바람직하게 상기 게이트 금속층(310)은 앞서 도 1a 내지 도 1c를 참조하여 설명된 바와 같이, 제1 내지 제4 건식 식각 조건들에 의해 상부층(312)의 산화막, 상부층(312), 저저항 금속층(311)의 산화막 및 저저항 금속층(311)을 순차적으로 식각 한다.
도 6a 내지 도 6d는 제2 마스크를 이용한 표시 기판의 공정도들이다.
도 4 및 도 6a를 참조하면, 상기 게이트 패턴이 형성된 베이스 기판(301) 위에 플라즈마 화학 기상 증착(PECVD) 방식을 이용하여 실리콘 질화막(SiNx)으로 이루어진 게이트 절연층(320)과, 반도체층(330)을 형성한다. 상기 반도체층(330)은 아몰퍼스 실리콘(a-Si:H)으로 이루어진 활성층(331) 및 n+이온이 고농도로 도핑된 오믹 콘택층(332)을 포함한다.
이어서, 상기 오믹 콘택층(332) 위에는 소스 금속층(340)을 증착한다. 상기 소스 금속층(340)은 몰리브덴(Mo) 또는 몰리브덴 합금으로 이루어진 하부층(341), 알루미늄(Al)또는 알루미늄 합금으로 이루어진 저저항 금속층(342), 몰리브덴(Mo) 또는 몰리브덴 합금으로 이루어진 상부층(343)이 순차적으로 적층된 3중막 구조이다.
상기 소스 금속층(340)이 형성된 베이스 기판(301) 위에 제2 포토레지스트층을 형성하고, 슬릿이 형성된 제2 마스크를 이용하여 상기 제2 포토레지스트 패턴(PR2)을 형성한다.
상기 제2 포토레지스트 패턴(PR2)은 스위칭 소자(TFT)의 소스 전극(SE), 드레인 전극(DE), 소스 배선(DLm)이 형성되는 영역에 대응하여 제1 포토패턴(PR21)과, 스위칭 소자(TFT)의 채널부(CH)가 형성되는 영역에 대응하여 상기 제1 포토패턴(PR21)보다 얇은 두께의 제2 포토패턴(PR22)을 포함한다.
도 4 및 도 6b를 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 이용하여 상기 소스 금속층(340)을 패터닝하여 상기 스위칭 소자(TFT)의 소스 및 드레인 전극에 대응하는 전극 패턴(340a) 및 상기 소스 배선(DLm)을 포함하는 소스 패턴을 형성한다.
상기 소스 금속층(340)은 습식 식각 공정으로 식각한다. 또한, 도 1a 내지 도 1d에서 설명된 바와 같이, 제1 내지 제5 건식 식각 조건으로 식각하는 경우 보다 고정세의 패턴을 형성할 수 있다.
도 4, 도 6c 및 도 6d를 참조하면, 상기 소스 패턴을 형성한 후, 상기 제2 포토레지스트 패턴 및 소스 패턴을 마스크로 하여 상기 반도체층(330)을 식각한다. 이에 따라, 상기 소스 패턴의 하부에는 상기 소스 패턴에 따라 패터닝된 반도체 패턴(330a, 330b)이 형성된다.
산소(O2) 플라즈마 방전을 이용하여 상기 제2 포토레지스트 패턴(PR2)의 일정 두께를 제거하는 애싱 공정(또는 에치 백 공정)을 수행한다. 상기 애싱 공정을 통해 상기 스위칭 소자(TFT)의 채널부(CH)에 대응하는 상기 전극 패턴(340a)의 일부분을 노출시킨다. 한편, 상기 애싱 공정에 의해 상기 소스 전극(SE), 드레인 전극(DE) 및 소스 배선(DLm)이 형성되는 영역 위에는 상기 제2 포토레지스트 패턴(PR2)의 잔류 패턴(PR23)이 형성된다.
상기 잔류 패턴(PR23)을 마스크로 하여 상기 노출된 전극 패턴(340a)을 건식 식각한다.
상기 전극 패턴(340a)의 상기 상부층(343)은 도 1a 및 도 1b에 설명된 바와 같이, 제1 및 제2 건식 식각 조건으로 식각한다. 구체적으로, 상기 상부층(343)의 표면에 형성된 산화막을 압력은 약 15mT, 소스 파워는 약 2000W, 식각 가스는 100BCl3으로 설정된 제1 건식 식각 조건으로 식각한다. 상기 상부층(343)의 표면에 형성된 산화막을 제거한 후, 상기 제2 건식 식각 조건으로 상기 상부층(343)을 식각한다.
상기 제2 건식 식각 조건은 압력은 약 15mT 이고, 소스 파워 밀도는 약 1 내지 2(W/cm2)이며, 바이어스 파워 밀도는 약 0.3 내지 0.6(W/cm2)이다. 식각 가스는 염소계 가스에 아르곤 가스(Ar), 질소 가스(N2), 헬륨 가스(He) 중 불화황 가스(SF6) 중 선택된 하나의 첨가 가스를 혼합한 가스를 사용한다. 상기 염소계 가스 대비 첨가 가스의 비율은 약 50% 내지 200% 이다.
상기 상부층(343)을 식각한 후, 상기 전극 패턴(340a)의 상기 저저항 금속층(342)은 도 1c에 도시된 바와 같이, 상기 제3 및 제4 건식 식각 조건으로 식각한다. 상기 저저항 금속층(342)의 표면에 형성된 산화막을 압력은 약 15mT, 소스 파워는 약 2000W, 식각 가스는 20Cl2/100BCl3 으로 설정된 제3 건식 식각 조건으로 식각한다.
상기 저저항 금속층(342)의 표면에 형성된 산화막을 제거한 후, 상기 제4 건식 식각 조건으로 상기 저저항 금속층(342)을 식각한다. 상기 제4 건식 식각 조건은 압력이 약 10 내지 30mT 이고, 소스 파워 밀도(W/cm2)는 약 0.7 내지 1.8이고, 바이어스 파워 밀도(W/cm2)는 약 0.7 내지 1.8 이다. 식각 가스는 염소계 가스에 아르곤 가스(Ar) 또는 질소 가스(N2)가 혼합된 가스를 사용한다. 상기 염소계 가스와 혼입된 상기 아르곤 가스(Ar) 또는 질소 가스(N2)의 비율은 상기 염소계 가스 대비 약 50% 내지 150%이다.
상기 저저항 금속층(342)을 식각한 후, 도 1d에서 설명된 바와 같이, 상기 제5 건식 식각 조건으로 상기 전극 패턴(340a)의 하부층(341)을 식각한다.
상기와 같은 건식 식각 공정에 의해 상기 전극 패턴(340a)을 상기 소스 전극(SE) 및 드레인 전극(DE)으로 패터닝한다. 패터닝된 상기 소스 전극(SE) 및 드레인 전극(DE)을 마스크로 노출된 상기 오믹 콘택층(332)을 건식 식각 한다. 이에 따라, 상기 소스 전극(SE)과 드레인 전극(DE) 사이에는 상기 활성층(331)이 노출된 채널부(CH)가 형성되어 상기 스위칭 소자(TFT)가 완성된다.
상기 제5 건식 식각 공정이 종료되면, 상기 염소계 식각 가스로부터 제공된 염소 이온은 알루미늄 또는 알루미늄 합금으로 이루어진 저저항 금속층(342)과 반응하여 상기 저저항 금속층(342)이 노출된 표면에 잔류한다. 상기 잔류하는 염소 이온을 제거하기 위한 후처리 공정을 수행한다. 상기 후처리 공정에 의해 상기 저저항 금속층(342) 표면이 부식되는 것을 방지한다. 상기 후처리 공정은 상기 제1 실시예와 동일한 조건으로 수행한다.
도 7은 제3 마스크를 이용하여 표시 기판을 제조하는 공정도이고, 도 8은 제4 마스크를 이용하여 표시 기판을 제조하는 공정도이다.
도 4, 도 7 및 도 8을 참조하면, 상기 스위칭 소자(TFT)가 형성된 베이스 기판(301) 위에 보호 절연층(350)을 형성한다. 상기 보호 절연층(350)은 실리콘 질화막으로 형성된다. 제3 마스크를 이용하여 사진 식각 공정으로 상기 드레인 전극(DE)의 일부분을 노출시키는 콘택홀(353)을 형성한다.
여기서는 상기 보호 절연층(350)을 실리콘 질화막으로 형성하는 경우를 예로 하였으나, 상기 보호 절연층(350)은 아크릴계 등의 유기막으로 형성될 수 있으며, 또한, 상기 실리콘 질화막과 상기 유기막이 적층된 이중막 구조로 형성될 수 있다.
상기 콘택홀(353)이 형성된 상기 보호 절연층(350) 위에 투명한 도전성 물질(미도시)을 증착한다. 상기 투명한 도전성 물질은 일례로 인듐 틴 옥사이드(Indium Tin Oxide) 또는 인듐 징크 옥사이드(Indium Zinc Oxide)로 이루어진다. 이에 따라, 상기 콘택홀(353)을 통해 상기 투명 도전성 물질은 상기 드레인 전극(DE)과 접촉된다. 제4 마스크를 이용하여 상기 투명한 도전성 물질(미도시)을 패터닝하여 화소 전극(PE)을 형성한다. 상기 화소 전극(PE)은 콘택부(CNT)에 의해 상기 스위칭 소자(TFT)와 전기적으로 연결된다.
<제3 실시예에 따른 표시 기판의 제조 방법>
도 9 내지 도 12는 제3 실시예에 따른 표시 기판의 제조 방법을 도시한 공정도들이다. 이하에서는 상기 제2 실시예와 동일한 구성요소에 대해서는 동일한 도면부호를 부여하여 반복되는 상세한 설명에 대해 간략하게 설명한다.
도 9는 제1 및 제2 마스크를 이용하여 표시 기판을 제조하는 공정도이다.
도 4 및 도 9를 참조하면, 베이스 기판(301) 위에 제1 마스크를 이용하여 게이트 배선(GLn), 게이트 전극(GE) 및 스토리지 공통배선(STL)을 포함하는 게이트 패턴을 형성한다. 상기 게이트 패턴은 알루미늄 또는 알루미늄 합금으로 이루어지는 저저항 금속층(311)과 몰리브덴 또는 몰리브덴 합금으로 이루어진 상부층(312)으로 형성된 2중막 구조를 갖는다. 상기 게이트 금속층(310)은 습식 식각 공정 또는 건식 식각 공정으로 식각한다. 바람직하게 상기 게이트 금속층은 도 1a 내지 도 1c를 참조하여 설명된 바와 같이, 제1 내지 제4 건식 식각 조건들에 의해 순차적으로 식각한다.
상기 게이트 패턴이 형성된 베이스 기판(301) 위에 게이트 절연층(320), 활성층(331) 및 오믹 콘택층(332)을 순차적으로 형성한다. 제2 마스크에 의해 패터닝된 제2 포토레지스트 패턴(PR2)을 이용하여 상기 스위칭 소자(TFT)의 반도체층(330)을 형성한다.
도 10a 내지 도 10b는 제3 마스크를 이용하여 표시 기판을 제조하는 공정도들이다.
도 4, 도 10a 및 도 10b를 참조하면, 상기 스위칭 소자(TFT)의 반도체층(330)이 형성된 베이스 기판(301) 위에 몰리브덴(Mo) 또는 몰리브덴 합금으로 이루어진 하부층(341)과, 알루미늄(Al) 또는 알루미늄 합금으로 이루어지는 저저항 금속층(342)과, 몰리브덴(Mo) 또는 몰리브덴 합금으로 이루어진 상부층(342)으로 형성된 3중막 구조의 소스 금속층(340)을 형성한다.
상기 소스 금속층(340)을 제3 마스크에 의해 패터닝된 제3 포토레지스트 패턴(PR3)을 이용해 상기 소스 금속층(340)을 식각하여 소스 전극(SE), 드레인 전극(DE) 및 소스 배선(DLm)을 포함하는 소스 패턴을 형성한다. 상기 소스 금속층(340)은 도 1a 내지 도 1d에서 설명된 바와 같이, 제1 내지 제5 건식 식각 공정으로 식각하여 상기 소스 패턴을 형성한다.
상기 소스 전극(SE) 및 드레인 전극(DE)을 마스크로 채널부(CH)를 형성한다. 상기 채널부(CH)가 형성된 베이스 기판(301)을 후처리 공정을 진행하여 상기 소스 패턴의 저저항 금속층(342)의 부식을 방지한다.
도 11 및 도 12는 제4 및 제5 마스크를 이용하여 표시 기판을 제조하는 공정도들이다.
도 4, 도 11 및 도 12를 참조하면, 상기 채널부(CH)가 형성된 베이스 기판(301) 위에 보호 절연층(350)을 형성하고, 제4 마스크를 이용해 콘택홀(353)을 형성한다. 상기 콘택홀(353)을 통해 상기 드레인 전극(DE)과 접촉되는 투명 도전성 물질을 증작하고, 제5 마스크를 이용해 상기 투명 도전성 물질을 패터닝하여 화소 전극(PE)을 형성한다.
이상에서 설명한 바와 같이, 본 발명에 따르면 알루미늄층 상부에 형성된 몰리브덴을 포함하는 상부층을 건식 식각하는 식각 가스를 염소계 가스(예컨대, Cl2, HCl)에 질소 가스(N2), 아르곤 가스(Ar), 헬륨 가스(He) 및 불화황 가스(SF6) 중 선택된 하나의 첨가 가스가 혼합된 가스를 사용함으로써 산소 가스를 혼합한 식각 가스에 의해 발생되는 금속막이 잔류하는 불량을 제거할 수 있다.
또한, 상기 질소 가스(N2), 아르곤 가스(Ar) 또는 헬륨 가스(He)가 혼합된 가스를 사용함과 동시에 소스 파워 밀도를 1 내지 2(W/cm2)로 하고 바이어스 파워 밀도를 0.3 내지 0.6(W/cm2)으로 설정함으로써 상기 금속막이 잔류하는 불량을 현저하게 개선할 수 있다. 결과적으로, 알루미늄을 포함하는 저저항 배선의 배선 불량을 제거하여 고정세화를 도모할 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나 지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 베이스 기판 위에 알루미늄을 포함하는 저저항 금속층과 상기 저저항 금속층 위에 몰리브덴을 포함하는 상부층을 순차적으로 증착하는 단계;
    상기 상부층 위에 배선 형상의 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 하여 염소계 가스에 질소 가스, 아르곤 가스, 헬륨 가스 및 불황산 가스 중 선택된 하나의 첨가 가스를 혼합한 가스로 상기 상부층을 식각하는 단계; 및
    상기 포토레지스트 패턴을 마스크로 하여 상기 저저항 금속층을 식각하는 단계를 포함하는 금속 배선의 제조 방법.
  2. 제1항에 있어서, 상기 첨가 가스의 비율은 상기 염소계 가스 대비 50% 내지 200% 인 것을 특징으로 하는 금속 배선의 제조 방법.
  3. 제2항에 있어서, 상기 상부층의 식각 조건은 소스 파워 밀도(W/cm2)는 1 내지 2 이고, 바이어스 파워 밀도(W/cm2)는 0.3 내지 0.6 인 것을 특징으로 하는 금속 배선의 제조 방법.
  4. 제1항에 있어서, 상기 저저항 금속층은 염소계 가스에 아르곤 가스 또는 질소 가스를 혼합한 가스로 식각하는 것을 특징으로 하는 금속 배선의 제조 방법.
  5. 제4항에 있어서, 상기 아르곤 가스 또는 질소 가스의 비율은 상기 염소계 가스 대비 50% 내지 150% 인 것을 특징으로 하는 금속 배선의 제조 방법.
  6. 제5항에 있어서, 상기 저저항 금속층의 식각 조건은 소스 파워 밀도(W/cm2)는 0.7 내지 1.8 이고, 바이어스 파워 밀도(W/cm2)는 0.7 내지 1.8 인 것을 특징으로 하는 금속 배선의 제조 방법.
  7. 제1항에 있어서, 상기 저저항 금속층을 식각한 후, 상기 베이스 기판에 잔류하는 부식 성분을 제거하는 단계를 더 포함하는 금속 배선의 제조 방법.
  8. 제7항에 있어서, 상기 저저항 금속층 아래에 상기 몰리브덴을 포함하는 하부층을 형성하는 단계를 더 포함하는 금속 배선의 제조 방법.
  9. 제8항에 있어서, 상기 부식 성분을 제거하기 전, 상기 하부층을 상기 염소계 가스에 질소 가스, 아르곤 가스, 헬륨 가스 및 불황산 가스 중 선택된 하나의 첨가 가스가 혼합된 가스로 식각하는 단계를 더 포함하는 금속 배선의 제조 방법.
  10. 제7항에 있어서, 상기 부식 성분을 H20 가스 및 H2 가스 중에서 선택된 적어도 하나의 가스를 이용하여 제거하는 것을 특징으로 하는 금속 배선의 제조 방법.
  11. 제7항에 있어서, 상기 부식 성분을 플루오르(F)계 가스를 이용하여 제거하는 것을 특징으로 하는 금속 배선의 제조 방법.
  12. 게이트 배선 및 게이트 전극을 포함하는 게이트 패턴이 형성된 베이스 기판 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 몰리브덴을 포함하는 하부층과, 상기 하부층 위에 알루미늄을 포함하는 저저항 금속층과 상기 저저항 금속층 위에 몰리브덴을 포함하는 상부층이 적층된 소스 금속층을 형성하는 단계;
    상기 상부층을 염소계 가스에 질소 가스, 아르곤 가스, 헬륨 가스 및 불황산 가스 중 선택된 하나의 첨가 가스가 혼합된 가스로 식각하여 소스 배선과 소스 전극 및 드레인 전극을 포함하는 소스 패턴을 형성하는 단계;
    상기 드레인 전극의 일부를 노출시키는 콘택홀이 형성된 보호 절연층을 형성하는 단계; 및
    상기 콘택홀을 통해 상기 드레인 전극과 전기적으로 접촉하는 화소 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  13. 제12항에 있어서, 상기 첨가 가스의 비율은 상기 염소계 가스 대비 50% 내지 200% 인 것을 특징으로 하는 표시 기판의 제조 방법.
  14. 제13항에 있어서, 상기 상부층의 식각 조건은 소스 파워 밀도(W/cm2)는 1 내지 2 이고, 바이어스 파워 밀도(W/cm2)는 0.3 내지 0.6 인 것을 특징으로 하는 표시 기판의 제조 방법.
  15. 제14항에 있어서, 상기 소스 패턴을 형성하는 단계,
    상기 소스 금속층을 식각하여, 전극 패턴과 상기 소스 배선을 형성하는 단계;
    상기 전극 패턴의 상부층을 염소계 가스에 질소 가스, 아르곤 가스, 헬륨 가스 및 불황산 가스 중 선택된 하나의 첨가 가스가 혼합된 가스로 식각하는 단계;
    상기 전극 패턴의 저저항 금속층을 염소계 가스에 아르곤 가스 또는 질소 가스가 혼합된 가스로 식각하는 단계; 및
    상기 전극 패턴의 하부층을 염소계 가스에 질소 가스, 아르곤 가스, 헬륨 가스 및 불황산 가스 중 선택된 하나의 첨가 가스를 혼합한 가스로 식각하는 단계를 포함하는 표시 기판의 제조 방법.
  16. 제15항에 있어서, 상기 저저항 금속층의 식각 조건은 챔버 압력은 10mT 내지 30mT 이고, 소스 파워 밀도(W/cm2)는 0.7 내지 1.8 이고, 바이어스 파워 밀도(W/cm2)는 0.7 내지 1.8 인 것을 특징으로 하는 표시 기판의 제조 방법.
  17. 제14항에 있어서, 상기 소스 패턴을 형성하는 단계는,
    상기 소스 금속층의 상부층을 염소계 가스에 질소 가스, 아르곤 가스, 헬륨 가스 및 불황산 가스 중 선택된 하나의 첨가 가스가 혼합된 가스로 식각하는 단계;
    상기 소스 금속층의 저저항 금속층을 염소계 가스에 아르곤 가스 또는 질소 가스가 혼합된 가스로 식각하는 단계; 및
    상기 소스 금속층의 하부층을 염소계 가스에 질소 가스, 아르곤 가스, 헬륨 가스 및 불황산 가스 중 선택된 하나의 첨가 가스가 혼합된 가스로 식각하여, 상기 소스 배선, 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  18. 제12항에 있어서, 상기 소스 패턴을 형성한 후, 상기 저저항 금속층을 부식시키는 부식 성분을 제거하는 단계를 더 포함하는 표시 기판의 제조 방법.
  19. 제18항에 있어서, 상기 부식 성분을 제거하는 단계는
    H20 가스 및 H2 가스 중에서 선택된 적어도 하나의 가스를 이용하여 상기 부식 성분을 제거하는 것을 특징으로 하는 표시 기판의 제조 방법.
  20. 제18항에 있어서, 상기 부식 성분을 제거하는 단계는
    플루오르(F)계 가스를 이용하여 상기 부식 성분을 제거하는 것을 특징으로 하는 표시 기판의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812501B2 (en) 2015-01-05 2017-11-07 Samsung Electronics Co., Ltd. Variable resistance memory devices and methods of manufacturing the same

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101316634B1 (ko) * 2006-09-29 2013-10-15 삼성디스플레이 주식회사 금속 배선의 제조 방법 및 표시 기판의 제조 방법
US8627298B2 (en) * 2009-12-14 2014-01-07 International Business Machines Corporation Using appropriate level of code to be executed in runtime environment using metadata describing versions of resources being used by code
JP6349796B2 (ja) * 2014-03-11 2018-07-04 東京エレクトロン株式会社 プラズマ処理装置、薄膜トランジスターの製造方法及び記憶媒体
JP6878154B2 (ja) * 2017-06-05 2021-05-26 東京エレクトロン株式会社 エッチング方法およびエッチング装置
CN107994035A (zh) * 2017-12-14 2018-05-04 京东方科技集团股份有限公司 阵列基板的制作方法、阵列基板及显示装置
JP7166950B2 (ja) * 2019-02-07 2022-11-08 キオクシア株式会社 半導体製造装置および半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5156986A (en) * 1990-10-05 1992-10-20 General Electric Company Positive control of the source/drain-gate overlap in self-aligned TFTS via a top hat gate electrode configuration
US6472329B1 (en) * 1999-08-16 2002-10-29 Applied Komatsu Technology, Inc. Etching aluminum over refractory metal with successive plasmas
WO2003060601A1 (en) * 2002-01-15 2003-07-24 Samsung Electronics Co., Ltd. A wire for a display device, a method for manufacturing the same, a thin film transistor array panel including the wire, and a method for manufacturing the same
US20040009627A1 (en) * 2002-07-09 2004-01-15 Hsin-Hung Lee Method of preventing cathode of active matrix organic light emitting diode from breaking
US8293430B2 (en) * 2005-01-27 2012-10-23 Applied Materials, Inc. Method for etching a molybdenum layer suitable for photomask fabrication

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812501B2 (en) 2015-01-05 2017-11-07 Samsung Electronics Co., Ltd. Variable resistance memory devices and methods of manufacturing the same

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