KR102204137B1 - 표시장치 및 이를 제조하는 방법 - Google Patents

Abstract

본 발명은 표시장치 및 이를 제조하는 방법에 관한 것으로 일 측면에서, 본 발명은 기판 상에 제1방향에 위치하며 데이터 신호를 전달하는 데이터 라인, 상기 기판 상에 제2방향에 위치하며 게이트 신호를 전달하는 게이트 라인, 및 상기 게이트 라인과 상기 데이터 라인이 교차되어 정의된 각 화소에 위치하는 박막 트랜지스터를 포함하며, 상기 박막 트랜지스터는 금속 물질의 원자를 박막 내부에 포함하는 결정화된 산화물 반도체, 상기 산화물 반도체과 접촉하는 소스 전극 및 드레인 전극, 상기 산화물 반도체의 일측면에 위치하는 게이트 절연층, 및 상기 게이트 절연층의 일측면에 위치하는 게이트를 포함하는 표시장치를 제공한다.

Description

표시장치 및 이를 제조하는 방법{DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}

본 발명은 영상을 표시하는 표시장치 및 이를 제조하는 방법에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광표시장치(OLED: Organic Light Emitting Display Device) 등과 같은 다양한 표시장치가 활용되고 있다. 이러한 다양한 표시장치에는, 그에 맞는 표시패널이 포함된다.

이러한 표시장치에 포함되는 표시패널은 하나의 기판에서 만들어지는 여러 개의 표시패널 중 하나일 수 있다. 즉, 여러 공정 절차에 따라, 하나의 기판에서 화소들을 구성하는 소자들, 신호라인, 또는 전원 라인 등이 표시패널 단위별로 형성되고, 이후, 스크라이브(Scribe) 장비를 이용하여 표시패널 단위로 기판을 절단하여 여러 개의 표시패널을 만들 수 있다.

비정질 실리콘으로 반도체를 구성한 비정질 박막 트랜지스터보다 전자 이동속도가 빠르고 폴리실리콘으로 반도체를 구성한 폴리실리콘 박막 트랜지스터보다 제조공정이 단순하고 제조단가가 상대적으로 낮은 산화물 반도체로 반도체를 구성된 산화물(oxide) 박막 트랜지스터에 대해 활발한 연구가 진행되고 있다. 산화물 박막 트랜지스터의 활성화층(Active layer)을 형성함에 있어서 결정화하는 온도가 공정에 많은 영향을 줄 수 있으므로 이를 저온에서 결정화시키는 기술이 필요하다.

이러한 배경에서, 본 발명의 목적은 산화물 TFT의 이동성(Mobility)을 향상시키고 TFT의 신뢰성 향상을 위해서 금속물질의 확산을 이용해서 IGZO를 저온에서 결정화 시킨 표시장치 및 이를 제조하는 방법을 제공하는 데 있다.

전술한 목적을 달성하기 위하여, 일 측면에서, 본 발명은 기판 상에 제1방향에 위치하며 데이터 신호를 전달하는 데이터 라인, 상기 기판 상에 제2방향에 위치하며 게이트 신호를 전달하는 게이트 라인, 및 상기 게이트 라인과 상기 데이터 라인이 교차되어 정의된 각 화소에 위치하는 박막 트랜지스터를 포함하며, 상기 박막 트랜지스터는 금속 물질의 원자를 박막 내부에 포함하는 결정화된 산화물 반도체, 상기 산화물 반도체과 접촉하는 소스 전극 및 드레인 전극, 상기 산화물 반도체의 일측면에 위치하는 게이트 절연층, 및 상기 게이트 절연층의 일측면에 위치하는 게이트를 포함하는 표시장치를 제공한다.

다른 측면에서, 본 발명은 기판 상에 산화물 반도체를 형성하는 단계, 상기 산화물 반도체 상에 금속 물질층을 도포하는 단계, 상기 금속 물질층 상에서 열처리하는 단계, 및 상기 금속 물질층을 제거하는 단계를 포함하는 표시장치를 제조하는 방법을 제공한다.

이상에서 설명한 바와 같이 본 발명에 의하면, IGZO를 결정화 시키기 위해서 고온의 열처리나, 레이저 어닐링(Laser Annealing)을 실시하지 않고 금속 확산을 이용해서 350℃ 에서 결정화를 시켜 TFT의 성능 및 신뢰성이 향상된 표시장치를 제공하는 효과가 있다.

도 1은 실시예들에 따른 표시장치를 간략하게 나타낸 도면이다.
도 2는 IGZO 산화물 반도체의 구조를 간략히 보여주는 도면이다.
도 3은 저온증착된 IGZO를 고온 열처리를 수행하는 공정을 보여주는 도면이다.
도 4는 저온증착된 IGZO를 레이저로 열처리를 수행하는 공정을 보여주는 도면이다.
도 5는 본 발명의 일 실시예에 의한 IGZO를 저온에서 결정화시키는 공정을 보여주는 도면이다.
도 6은 본 발명의 또다른 실시예에 의한 탑 게이트 방식의 코플라나 구조에서 산화물 반도체를 저온 결정화시키는 공정 및 TFT의 구조를 보여주는 도면이다.
도 7는 본 발명의 또다른 실시예에 의한 탑 게이트 방식의 스태거드 구조에서 산화물 반도체를 저온 결정화시키는 공정 및 TFT의 구조를 보여주는 도면이다.
도 8은 본 발명의 또다른 실시예에 의한 바텀 게이트-스캐거드 방식 중 ESL 구조에서 산화물 반도체를 저온 결정화시키는 공정 및 TFT의 구조를 보여주는 도면이다.
도 9은 본 발명의 또다른 실시예에 의한 바텀 게이트-스캐거드 방식 중 BCL구조에서 산화물 반도체를 저온 결정화시키는 공정 및 TFT의 구조를 보여주는 도면이다.
도 10은 본 발명의 또다른 실시예에 의한 코플라나 구조에서 산화물 반도체를 저온 결정화시킨 공정 및 구조로, 금속 물질층을 완전히 제거하지 않는 실시예를 보여주는 도면이다.
도 11은 본 발명의 일 실시예에 의한 금속 물질층을 증착하여 산화물 반도체를 저온에서 결정화시키는 과정을 보여주는 도면이다.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.

도 1은 실시예들에 따른 표시장치를 간략하게 나타낸 도면이다.

도 1을 참조하면, 실시예들에 따른 표시장치(100)는, 제1방향(예: 수직방향)으로 다수의 제1라인(VL1~VLm)이 형성되고, 제2방향(예: 수평방향)으로 다수의 제2라인(HL1~HLn)이 형성되는 표시패널(110)과, 다수의 제1라인(VL1~VLm)으로 제1신호를 공급하는 제1구동부(120)와, 다수의 제2라인(HL1~HLn)으로 제2신호를 공급하는 제2구동부(130)와, 제1구동부(120) 및 제2구동부(130)를 제어하는 타이밍 컨트롤러(140) 등을 포함한다.

표시패널(110)에는, 제1방향(예: 수직방향)으로 형성된 다수의 제1라인(VL1~VLm)과 제2방향(예: 수평방향)으로 형성된 다수의 제2라인(HL1~HLn)의 교차에 따라 다수의 화소(P: Pixel)가 정의된다.

전술한 제1구동부(120) 및 제2구동부(130) 각각은, 영상 표시를 위한 신호를 출력하는 적어도 하나의 구동 집적회로(Driver IC)를 포함할 수 있다.

표시패널(110)에 제1방향으로 형성된 다수의 제1라인(VL1~VLm)은, 일 예로, 수직방향(제1방향)으로 형성되어 수직방향의 화소 열로 데이터 전압(제1신호)을 전달하는 데이터 배선일 수 있으며, 제1구동부(120)는 데이터 배선으로 데이터 전압을 공급하는 데이터 구동부일 수 있다.

또한, 표시패널(110)에 제2방향으로 형성된 다수의 제2라인(HL1~HLn)은 수평방향(제2방향)으로 형성되어 수평방향의 화소 열로 스캔 신호(제1신호)를 전달하는 게이트 배선일 수 있으며, 제2구동부(130)는 게이트 배선으로 스캔 신호를 공급하는 게이트 구동부일 수 있다.

또한, 제1구동부(120)와 제2구동부(130)와 접속하기 위해 표시패널(110)에는 패드부가 구성된다. 패드부는 제1구동부(120)에서 다수의 제1라인(VL1~VLm)으로 제1신호를 공급하면 이를 표시패널(110)로 전달하며, 마찬가지로 제2구동부(130)에서 다수의 제2라인(HL1~HLn)으로 제2신호를 공급하면 이를 표시패널(110)로 전달한다. 따라서, 표시패널(110)의 화소들의 영역을 형성하는 공정에서 패드부를 함께 형성한다.

본 발명이 적용될 수 있는 산화물 반도체의 구조로는 바텀 게이트(Bottom Gate) 방식의 스태거드(staggered) 방식 중에서 ESL(Etch Stopper Layer) 구조와 BCL(Back Channel Etch) 구조에 적용 가능하지만 이에 한정되지 않는다. 또한 탑 게이트(Top Gate) 방식의 코플라나(Coplanar) 구조와 스태거드(staggered) 구조에도 적용 가능하지만 이에 한정되지 않는다.

또한, 본 발명은 아연 산화물(ZnO) 반도체, 인듐 아연 산화물(Indium zinc oxide, IZO) 반도체, 인듐 알루미늄 아연 산화물(Indium aluminium zinc oxide, IAZO) 반도체, 인듐 갈륨 아연 산화물(Indium gallium zinc oxide, IGZO) 반도체, 또는 인듐 틴 아연 산화물(Indium tin zinc oxide, ITZO) 반도체에 적용될 수 있으나 이에 한정되는 것은 아니다. 실시예에 따라 IGZO를 중심으로 살펴본다.

IGZO와 같은 산화물 반도체의 경우, Sputtering 방법으로 쉽게 저온에서 ACT IGZO를 증착하여 a-Si 대비 고이동도 또는 ~10cm2/Vs 특성을 확보할 수 있다. 도 2는 IGZO 산화물 반도체의 구조를 간략히 보여주는 도면이다.

기판(200), 게이트(202)와 게이트 절연층(Gate Insulator, GI, 205) 상에 산화물 반도체로 활성화층을 구성하는 IGZO(210)가 형성되어 있으며 IGZO(210)상에 에치 스토퍼 층(ESL, 220)과 소스/드레인(230)이 형성되어 있다. IGZO(210)는 저온 증착이 가능하며 이는 유리 기판과 플렉서블한 표시장치를 위한 플라스틱 종류의 기판에도 적용할 수 있다. 또한 기판(200) 상에는 버퍼층(Buffer layer, 미도시) 또는 차광층과 같이 표시 장치의 성능을 향상시키기 위해 별도의 물질들이 증착될 수 있다.

그런데, 대면적의 표시장치를 구현할 경우 고속 응답을 위해서 고이동도와 신뢰성의 확보가 필요하며, 저온증착된 IGZO를 결정화시키는 것이 필요하다. 결정화를 위해서는 고온에서의 열처리를 수행하거나, 또는 별도의 장비를 보유하여 레이저 열처리를 수행하는 것이 필요하다.

도 3은 저온증착된 IGZO를 고온 열처리를 수행하는 공정을 보여주는 도면이다.

310이 지시하는 바와 같이 게이트 절연층(205) 상에 IGZO(210)가 저온증착되어 있다. 여기에 고온의 열처리를 수행하여 IGZO(210)를 결정화 시키면 315와 같이 결정화된 IGZO(215)가 된다.

도 4는 저온증착된 IGZO를 레이저로 열처리를 수행하는 공정을 보여주는 도면이다. 설명의 편의를 기판은 생략한다.

게이트 절연층(205) 상에 저온증착된 IGZO(210)로 레이저(405)가 열처리를 하여 IGZO(210)를 결정화 시키면 415와 같이 결정화된 IGZO(215)가 된다.

도 3 및 도 4에서 살펴본 IGZO의 결정화는 모두 열처리를 필요로 한다. 그러나 저온 증착한 IGZO에 대해 열처리를 하기 위해서는 별도의 공정 또는 별도의 장비를 필요로 한다. 이에 본 발명의 일 실시예에서는 저온 열처리를 통하여 결정화시키는 공정 및 이를 가능하게 하는 구조에 대해 살펴보고자 한다.

도 5는 본 발명의 일 실시예에 의한 IGZO를 저온에서 결정화시키는 공정을 보여주는 도면이다. 설명의 편의를 기판은 생략한다.

502와 같이 IGZO(210)이 게이트 절연막(205)에 증착되어 있다. 여기에 504와 같이 금속 물질층(550)을 증착시킨다. 금속 몰질의 예로는 Ti, Zr, Hf, Mg, Ca, Sr, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ni, Co, Ru, Pd, Pt, Cu, Ag 등 IGZO와 반응성이 큰 금속 물질이 될 수 있으나, 이에 한정되는 것은 아니며 IGZO와 반응하여 저온에서 IGZO를 결정화시키는 모든 금속 물질을 포함한다.

금속 물질층(550)을 증착시킨 후, 506과 같이 저온 열처리를 수행한다. 저온 열처리를 수행하는 온도는 앞서 도 3 및 도 4의 600~700℃의 고온과 구별되는 온도로, 일 실시예로는 350℃ 이하가 될 수 있으나 이에 한정되지 않는다. 506의 저온 열처리 결과 520과 같이 IGZO는 결정화가 된다. 여기에 상부의 금속 물질층(550)을 제거한 후 결정화된 IGZO(520)을 활성화층으로 하여 박막 트랜지스터를 형성할 수 있다.

도 5의 공정을 수행한 결과 IGZO 활성화층의 박막에 확산(diffusion)된 금속 물질층의 원소가 포함될 수 있다.

도 5에서 살펴본 공정은 다양한 산화물 반도체의 구조에 적용할 수 있다.

이하 각 산화물 반도체의 종류에 따라 적용되는 실시예를 살펴본다.

도 6은 본 발명의 또다른 실시예에 의한 탑 게이트 방식의 코플라나 구조에서 산화물 반도체를 저온 결정화시키는 공정 및 TFT의 구조를 보여준다. 601과 같이 저온 증착된 IGZO(210) 상에 603과 같이 금속 물질층(650)을 증착시킨 후, 605과 같이 저온 열처리를 수행한다. 저온 열처리의 수행 결과 603의 비결정 IGZO(210)은 620과 같이 결정화된다. 이 과정에서 결정화된 IGZO(620)의 박막에는 금속 물질층(650)의 원소가 포함될 수 있다. 이후 607과 같이 금속 물질층(650)을 제거한 후, 결정화된 IGZO(620)상에는 609와 같이 게이트 절연막(615)와 게이트(617)가 형성되고 층간절연층(Interlayer dielectric, ILD, 619)가 형성된 후, 컨택홀(691)을 통하여 IGZO(620)과 접촉하는 소스/드레인 전극(672, 674)이 형성된다. 도 6에 미도시 되었으나 결정화된 IGZO(620)에서 소스/드레인 전극(672, 674)이 접촉할 영역을 도체화시키는 공정을 추가로 할 수 있다.

도 7는 본 발명의 또다른 실시예에 의한 탑 게이트 방식의 스태거드 구조에서 산화물 반도체를 저온 결정화시키는 공정 및 TFT의 구조를 보여준다. 701과 같이 소스/드레인 전극(772, 774) 상에 IGZO(210)이 저온 증착된다. IGZO(210) 상에 703과 같이 금속 물질층(750)을 증착시킨 후, 705과 같이 저온 열처리를 수행한다. 저온 열처리의 수행 결과 703의 비결정 IGZO(210)은 720과 같이 결정화된다. 이 과정에서 결정화된 IGZO(720)의 박막에는 금속 물질층(750)의 원소가 포함될 수 있다. 이후 707과 같이 금속 물질층(750)을 제거한 후, 결정화된 IGZO(720)상에는 709와 같이 게이트 절연막(715)와 게이트(717)가 형성된다.

도 8은 본 발명의 또다른 실시예에 의한 바텀 게이트-스캐거드 방식 중 ESL 구조에서 산화물 반도체를 저온 결정화시키는 공정 및 TFT의 구조를 보여준다. 801과 같이 저온 증착된 IGZO(210) 상에 803과 같이 금속 물질층(850)을 증착시킨 후, 805과 같이 저온 열처리를 수행한다. 저온 열처리의 수행 결과 803의 비결정 IGZO(210)은 820과 같이 결정화된다. 이 과정에서 결정화된 IGZO(820)의 박막에는 금속 물질층(850)의 원소가 포함될 수 있다. 이후 807과 같이 금속 물질층(850)을 제거한 후, 결정화된 IGZO(820)상에는 809와 같이 에치 스토퍼 층(880)이 형성되고 그 위에 소스/드레인 전극(872, 874)이 형성된다. 에치 스토퍼층(880) 에는 컨택홀(891)이 형성되는데, 이 컨택홀을 통하여 소스/드레인 전극(872, 874)이 산화물 반도체인 IGZO(820)와 접촉할 수 있다. 후술할 도 10의 오믹 컨택층이 도 8의 컨택홀 상에도 형성될 수 있다.

도 9은 본 발명의 또다른 실시예에 의한 바텀 게이트-스캐거드 방식 중 BCL구조에서 산화물 반도체를 저온 결정화시키는 공정 및 TFT의 구조를 보여준다. 901과 같이 저온 증착된 IGZO(210) 상에 903과 같이 금속 물질층(950)을 증착시킨 후, 905과 같이 저온 열처리를 수행한다. 저온 열처리의 수행 결과 903의 비결정 IGZO(210)은 920과 같이 결정화된다. 이 과정에서 결정화된 IGZO(920)의 박막에는 금속 물질층(950)의 원소가 포함될 수 있다. 이후 907과 같이 금속 물질층(950)을 제거한 후, 결정화된 IGZO(920)상에는 909와 같이 소스/드레인 전극(972, 974)이 형성된다.

도 10은 본 발명의 또다른 실시예에 의한 코플라나 구조에서 산화물 반도체를 저온 결정화시킨 공정 및 구조로, 금속 물질층을 완전히 제거하지 않는 실시예를 보여준다. 601 내지 605의 공정 결과는 도 6과 동일하다. 605에 대하여 금속 물질층(650)을 완전히 제거하는 것이 아니라, 소스 전극과 드레인 전극이 접촉할 영역에 금속 물질층을 두고 제거한다. 그 결과 650a와 650b이 남겨져 있으며, 이들은 오믹 컨택층이 된다. 1009와 같이 오믹 컨택층(600a, 600b)를 통하여 소스 전극(672) 및 드레인 전극(674)가 산화물 반도체(620)과 접촉한다. 그 결과 산화물 반도체의 소스 전극(672) 및 드레인 전극(674)이 접촉하는 부분을 별도로 도체화하는 공정을 생략할 수 있다.

도 10과 같이 일부 금속 물질층을 남겨두어 오믹 컨택층으로 두는 것은 도 10의 코플라나 구조 이외에도 다른 산화물 반도체에도 적용할 수 있다. 예를 들어, 도 8의 컨택홀 891에 해당하는 영역에도 금속 물질층을 제거하지 않고 그대로 두어 오믹 컨택층을 형성할 수 있으며, 도 9에서도 소스/드레인 전극(972, 974)이 접촉하는 영역의 금속 물질은 그대로 두고 제거하지 않고 오믹 컨택층을 형성할 수 있다.

도 5 내지 도 10에서 살펴본 공정을 적용한 산화물 반도체를 포함한 표시 장치에 대해 살펴보면 다음과 같다.

표시장치의 표시영역(도 1의 110)에는 기판 상에 제1방향에 위치하며 데이터 신호를 전달하는 데이터 라인(도 1의 120에서 연장되는 배선)과, 기판 상에 제2방향에 위치하며 게이트 신호를 전달하는 게이트 라인(도 1의 130에서 연장되는 배선)을 포함하며, 게이트 라인과 데이터 라인이 교차되어 정의된 각 화소에 위치하는 박막 트랜지스터에서 박막 트랜지스터는 도 5 내지 도 10에서 살펴본 구조들을 포함한다. 즉, 박막 트랜지스터는 금속 물질의 원자를 박막 내부에 포함하는 저온 결정화된 산화물 반도체와, 산화물 반도체와 접촉하는 소스 전극 및 드레인 전극, 그리고 산화물 반도체의 일측면에 위치하는 게이트 절연층과 게이트 절연층의 일측면에 위치하는 게이트를 포함하는 구조로 되어있다.

금속 물질은 Ti, Zr, Hf, Mg, Ca, Sr, V, Nb, Ta, Cr, Mo, W, Mn, Fe,Ni, Co, Ru, Pd, Pt, Cu, Ag 중 하나가 될 수 있으며, 또한 게이트, 소스 전극 또는 드레인 전극을 구성하는 물질 중 하나 이상이 될 수 있다. 예를 들어 소스 전극 또는 드레인 전극이 Mo/Ti(몰리브덴/티타늄) 합금으로 구성될 경우, 금속 물질은 티타늄이 될 수 있다. 여기서 금속 물질은 산화물 반도체와의 반응성이 높은 물질이 될 수 있으며, 그 결과 산화물 반도체는 350℃ 이하에서 결정화될 수 있다.

금속 물질층을 얇게 증착할 경우에는 별도의 금속 물질층을 제거할 필요가 없다. 또한, 금속 물질층 대신 IGZO와 반응할 수 있는 금속 산화 물질층을 적층하여 산화물 반도체를 저온 결정시킬 수 있다.

그리고 본 발명의 실시예가 적용될 수 있는 산화물 반도체로는 반도체층은 아연 산화물(ZnO) 반도체, 인듐 아연 산화물(Indium zinc oxide, IZO) 반도체, 인듐 알루미늄 아연 산화물(Indium aluminium zinc oxide, IAZO) 반도체, 인듐 갈륨 아연 산화물(Indium gallium zinc oxide, IGZO) 반도체, 또는 인듐 틴 아연 산화물(Indium tin zinc oxide, ITZO) 반도체 중 어느 하나가 될 수 있으며, 앞서 실시예에서는 IGZO인 경우를 살펴보았으나 본 발명이 이에 한정되지는 않는다.

도 6에서 살펴본 코플래나 구조의 박막 트랜지스터에서는 산화물 반도체 상에 게이트 절연막, 게이트 및 층간 절연막이 적층하여 위치하며, 층간 절연막의 컨택홀을 통하여 소스 전극 및 드레인 전극이 산화물 반도체와 접촉하게 된다. 층간 절연막의 컨택홀은 도 6의 691과 같은 컨택홀을 의미한다. 또한 도 10에서 살펴본 바와 같이 금속 물질은 산화물 반도체와 소스 전극 또는 드레인 전극과의 접촉면에서 오믹 컨택층(650a 및 650b)을 형성할 수 있다.

도 7에서 살펴본 스캐거드 구조에서 산화물 반도체는 소스 전극 및 드레인 전극과 일부 중첩하여 소스 전극 및 드레인 전극 상에 위치하며 소스 전극과 드레인 전극에 대향하여 산화물 반도체 상에 게이트 절연막 및 게이트가 적층하여 위치할 수 있다.

도 8에서 살펴본 ESL 구조에서 산화물 반도체의 일부가 노출되도록 산화물 반도체 상에 에치 스토퍼 층이 형성되며, 노출된 영역에 소스 전극 및 드레인 전극이 접촉한다. 노출된 영역에서 금속 물질에서 오믹 컨택층을 형성하는 예는 앞서 설명하였다.

도 9의 바텀 게이트 BCE 구조에서 산화물 반도체는 게이트 절연막 상에 위치하며, 게이트 절연막은 게이트 상에 위치하게 된다. 마찬가지로 도 9에서도 금속 물질층의 일부만 제거하고 소스 전극과 드레인 전극이 접촉하는 영역의 금속 물질층을 유지하여 오믹 컨택층을 형성할 수 있다.

본 발명에서 게이트 라인, 데이터 라인과 소스 전극 그리고 드레인 전극 등을 구성하는 배선 재료로는 Cu, Al, Au, Ag, Ti, Mo, W, Ta 및 이들을 포함한 하나 이상의 합금 물질을 이용할 수 있으며, 합금할 수 있는 다른 물질로는 Ca, Mg, Zn, Mn, Ti, Mo, Ni, Nd, Zr, Cd, Au, Ag, Co, Fe, Rh, In, Ta, Hf, W, Cr 등이 될 수 있으나 본 발명이 이에 한정되는 것은 아니다.

도 11은 본 발명의 일 실시예에 의한 금속 물질층을 증착하여 산화물 반도체를 저온에서 결정화시키는 과정을 보여주는 도면이다.

기판을 준비한다(S1110). 그리고, 기판 상에 산화물 반도체를 형성한다(S1120). 그리고 산화물 반도체 상에 금속 물질층을 도포하고(S1130), 열처리를 수행한다(S1140). 열처리 단계 후 결정화된 산화물 반도체 상의 금속 물질층을 제거한다(S1150). 열처리 단계는 350℃ 이하에서 열처리하는 공정일 수 있으며, 이는 산화물 반도체와 반응성이 높은 금속 물질로 인해 저온 결정화가 가능하기 때문이다. 금속 물질은 소스 전극 또는 드레인 전극을 구성하는 도전체 물질 또는 합금으로 이루어진 도전체 물질과 동일하거나 그 합금의 구성요소가 되는 금속 물질일 수 있다.

앞서 살펴본 바와 같이 금속 물질층은 모두 제거할 수도 있고, 산화물 반도체를 포함하는 박막 트랜지스터의 구조에 따라 오믹 컨택층을 형성하도록 금속 물질층의 일부를 남겨두고 제거할 수 있다.

코플래나 구조인 경우에 공정을 보다 세밀하게 살펴보면, 기판 상에 버퍼층을 형성할 수 있다. 그리고 금속 물질층을 제거한 이후에 산화물 반도체 상에 게이트 절연막 및 게이트, 그리고 컨택홀을 가지는 층간 절연막을 형성하고, 컨택홀을 통하여 산화물 반도체와 접촉하는 소스 전극 및 드레인 전극을 형성할 수 있다. 그리고 금속 물질층을 제거하는 단계(S1150)는 산화물 반도체와 소스 전극 또는 드레인 전극과의 접촉면에서 오믹 컨택층으로 금속 물질을 남겨두고 그 외 금속 물질층을 제거하는 단계를 포함한다.

도 7에서 살펴본 스캐거드 구조의 산화물 반도체를 결정화하는 공정에 대해 살펴보면, 산화물 반도체를 형성하기 전에 기판상에 버퍼층을 형성하고, 소스 전극과 드레인 전극을 버퍼층 상에 형성할 수 있다. 그리고 금속 물질층을 제거한 이후, 소스 전극, 드레인 전극 및 산화물 반도체 상에 게이트 절연막을 형성할 수 있으며, 게이트 절연막 상에 게이트를 형성할 수 있다.

도 8의 ESL 구조에서 금속 물질층을 제거한 후에 산화물 반도체의 일부가 노출되도록 산화물 반도체 상에 에치 스토퍼 층을 형성하고, 노출된 영역에서 산화물 반도체와 접촉하는 소스 전극 및 드레인 전극을 형성할 수 있다. 물론 이 과정에서 앞서 살펴본 오믹 컨택층을 위해 금속 물질층을 일부만 제거할 수 있다.

도 9의 바텀 게이트 BCE 구조에서 산화물 반도체를 형성하기 이전에 게이트를 형성하고 게이트 절연막을 게이트 상에 형성한 후 그 위에 산화물 반도체를 형성할 수 있다.

본 발명의 일 실시예를 적용할 경우, 산화물 TFT(Oxide TFT)를 형성함에 있어서, 비정질(Amorphous)의 IGZO를 결정화 시킴에 있어서, 고온에서 열처리를 실시하지 않고 별도의 결정화 장비없이 저온에서 결정화를 가능하게 한다. IGZO 계열의 박막을 증착하여 활성화층으로 적용하는 공정과, 박막 위에 금 물질층(예를 들어 Ti와 같은 금속 물질층)을 증착하는 공정과, IGZO 결정화를 위해서 증착된 박막을 350℃로 열처리하는 공정과, 열처리 후 금속 물질층을 전체 혹은 일부만을 에칭하는 공정과, 결정화된 IGZO를 패터닝하여 활성화층으로 TFT에 적용하는 공정을 포함한다.

도 11에 미도시되었으나 산화물 반도체를 위한 산화물 반도체층을 형성한 후 저온 결정화를 한 후 다시 식각하여 활성화층으로 형성하는 공정이 추가될 수 있다.

본 발명의 실시예는 역 스태거드(staggered) 형 중에서 에치 스토퍼 방식의 ESL(Etch Stopper Layer) 구조와 코플라나(Coplanar) 구조를 포함하며 본 발명은 ESL 구조 및 코플라나 구조 모두에 적용 가능하며 이외에도 비정질의 산화물을 결정화시켜 활성화시키는 모든 반도체에 적용 가능하다.

이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시장치 110: 표시패널
120: 제1구동부 130: 제2구동부
140: 타이밍 컨트롤러 200: 기판
210: 비정질 IGZO 202: 게이트
205: 게이트 절연막 650a, 650b: 오믹 컨택층
520, 620, 720, 820, 920: 결정화된 IGZO
550, 650, 750, 850, 950: 금속 물질층

Claims (13)

1. 기판 상에 제1방향에 위치하며 데이터 신호를 전달하는 데이터 라인;
   상기 기판 상에 제2방향에 위치하며 게이트 신호를 전달하는 게이트 라인; 및
   상기 게이트 라인과 상기 데이터 라인이 교차되어 정의된 각 화소에 위치하는 박막 트랜지스터를 포함하며,
   상기 박막 트랜지스터는 박막에 확산된 금속 물질의 원자를 박막 내부에만 포함하고, 350℃ 이하에서 결정화된 단일층으로 이루어진 산화물 반도체;
   상기 산화물 반도체과 접촉하는 소스 전극 및 드레인 전극;
   상기 산화물 반도체의 일측면에 위치하는 게이트 절연층; 및
   상기 게이트 절연층의 일측면에 위치하는 게이트를 포함하는 표시장치.
   
2. 제1항에 있어서,
   상기 금속 물질은 Ti, Zr, Hf, Mg, Ca, Sr, V, Nb, Ta, Cr, Mo, W, Mn, Fe,Ni, Co, Ru, Pd, Pt, Cu, Ag 중 하나인 표시장치.
   
3. 제1항에 있어서,
   상기 금속 물질은 상기 게이트, 소스 전극 또는 드레인 전극을 구성하는 물질 중 하나 이상인 것을 포함하는 표시장치.
   
4. 제1항에 있어서,
   상기 산화물 반도체는 아연 산화물(ZnO) 반도체, 인듐 아연 산화물(Indium zinc oxide, IZO) 반도체, 인듐 알루미늄 아연 산화물(Indium aluminium zinc oxide, IAZO) 반도체, 인듐 갈륨 아연 산화물(Indium gallium zinc oxide, IGZO) 반도체, 또는 인듐 틴 아연 산화물(Indium tin zinc oxide, ITZO) 반도체 중 어느 하나인 표시장치.
   
5. 삭제
6. 제1항에 있어서,
   상기 산화물 반도체 상에 게이트 절연막, 게이트 및 층간 절연막이 적층하여 위치하며, 상기 층간 절연막의 컨택홀을 통하여 소스 전극 및 드레인 전극이 상기 산화물 반도체와 접촉하는 표시장치.
   
7. 삭제
8. 제1항에 있어서,
   상기 산화물 반도체는 소스 전극 및 드레인 전극과 일부 중첩하여 상기 소스 전극 및 드레인 전극 상에 위치하며 상기 소스 전극과 드레인 전극에 대향하여 상기 산화물 반도체 상에 게이트 절연막 및 게이트가 적층하여 위치하는 표시장치.
   
9. 제1항에 있어서,
   상기 산화물 반도체의 일부가 노출되도록 상기 산화물 반도체 상에 에치 스토퍼 층이 형성되며, 상기 노출된 영역에 상기 소스 전극 및 상기 드레인 전극이 접촉하는 표시장치.
   
10. 기판 상에 산화물 반도체를 형성하는 단계;
    상기 산화물 반도체 상에 금속 물질층을 도포하는 단계;
    상기 금속 물질층 상에서 350℃ 이하에서 열처리하여, 상기 금속 물질층의 금속 물질의 확산에 의하여 상기 산화물 반도체를 결정화하는 단계; 및
    상기 금속 물질층을 완전히 제거하는 단계를 포함하는 표시장치를 제조하는 방법.
    
11. 삭제
12. 제10항에 있어서,
    상기 산화물 반도체를 형성하는 단계 이전에 상기 기판상에 버퍼층을 형성하는 단계를 더 포함하며,
    상기 금속 물질층을 제거하는 단계 이후에
    상기 산화물 반도체 상에 게이트 절연막 및 게이트, 그리고 컨택홀을 가지는 층간 절연막을 형성하는 단계; 및
    상기 컨택홀을 통하여 상기 산화물 반도체와 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는, 표시장치를 제조하는 방법.
    
13. 삭제

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