KR20050100781A - 표시장치용 어레이 패널 및 이의 제조 방법 - Google Patents
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Abstract
제품의 신뢰성을 향상시킬 수 있는 표시장치용 어레이 기판 및 이의 제조 방법을 개시한다. 어레이 기판은 제1 게이트 전극 및 제1 게이트 전극의 상부에 위치하고, 제1 게이트 전극과 서로 다른 물질로 이루어진 제2 게이트 전극을 갖는 박막 트랜지스터를 구비한다. 이때, 제1 게이트 전극은 제2 게이트 전극보다 비중이 낮은 물질로 이루어지며, 습식 식각 공정을 통해 제2 게이트 전극을 형성한다. 이에 따라, 어레이 패널은 박막 트랜지스터 형성시, 도우즈 컨트롤이 용이하고, 이온 활성화가 활발히 이루어지므로, 소비 전력을 감소시킬 수 있고, 제품의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 표시장치용 어레이 패널 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 소비 전력을 감소시키고, 제품의 신뢰성을 향상시키기 위한 표시장치용 어레이 패널 및 이의 제조 방법에 관한 것이다.
일반적으로, 액정표시장치는 액정에 의한 빛의 변조를 이용하여 영상을 표시하는 평판 표시장치이다. 액정표시장치는 광을 이용하여 화상을 표시하는 액정표시패널 및 광을 액정표시패널로 제공하는 백라이트 어셈블리를 포함한다.
액정표시패널은 각 화소를 스위칭하는 박막 트랜지스터(Thin Film Transistor : 이하, TFT)가 형성된 어레이 기판, 색화소가 형성된 컬러필터 기판, 및 어레이 기판과 컬러필터 기판과의 사이에 밀봉된 액정층으로 구성된다.
액정표시장치는 TFT의 구조에 따라서 비정질 실리콘(amorphous silicon : 이하, a-si) 액정표시장치 및 다결정 실리콘(polycrystalline silicon : 이하, poly-si) 액정표시장치로 구분된다.
poly-si 액정표시장치는 a-si 액정표시장치에 비하여 전하의 이동 속도가 빠르므로 구동 회로를 기판 위에 장착할 수 있다. 따라서, poly-si 액정표시장치는 원가를 절감할 수 있고, 박형화 및 경량화를 구현할 수 있다.
그러나, poly-si 액정표시장치는 오프 영역에서의 누설 전류가 많고, 신뢰성이 취약한 단점이 있다. 이러한 단점을 극복하기 위해 저농도 도핑 드레인(Lightly Doped Drain : 이하, LDD) 공정을 이용한다. 그러나, 상기 LDD 공정을 이용하여 poly-si 액정표시장치를 제조할 경우, 온 전류의 감소량이 기존과 비슷하고, 기존의 방법에 비해 신뢰성 향상 또한 미비하다. 따라서, ON 전류의 희생을 최소화하면서 OFF 전류를 줄이기 위해 GOLDD(Gate Overlapped Lightly Doped Drain) 구조를 적용한다.
그러나, 기존의 poly-si 액정표시장치는 제1 게이트 전극과 제2 게이트 전극이 모두 금속 물질로 이루어지므로, 제1 및 제2 게이트 전극을 형성하기 위해서는 건식 식각 공정만 이용될 수 있어, GOLDD 구조를 형성하기 위해서는 복잡한 공정과정이 요구되며, 도오즈 컨트롤이 어렵고, 이온 주입 후의 이온 활성화가 잘 이루어지지 않는 단점이 있다.
본 발명의 목적은 습식 식각 공정을 이용하여 게이트 전극을 형성함으로써, 소비 전력을 감소시키고, 제품의 신뢰성을 향상시킬 수 있는 표시장치용 어레이 패널을 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 표시장치용 어레이 패널의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 표시장치용 어레이 패널은, 기판 및 박막 트랜지스터로 이루어진다.
박막 트렌지스터는 상기 기판 상에 구비되고 다결정 실리콘으로 이루어진 액티브 층, 제1 절연층, 제1 게이트 전극, 제2 게이트 전극, 절연층 및 소오스-드레인 전극을 갖는다. 상기 제1 절연층은 상기 액티브 층 상에 부분적으로 구비된다. 상기 제1 게이트 전극은 상기 제1 절연층 상에 구비된다. 상기 제2 게이트 전극은 상기 제1 게이트 전극 상에 위치하고, 상기 제1 게이트 전극과 서로 다른 재질로 이루어진다. 상기 제2 절연층은 상기 제2 게이트 전극의 상부에 위치하고, 상기 액티브 층의 일부분을 노출하기 위한 콘택홀을 갖는다. 소오스-드레인 전극은 상기 제2 절연층 상에 구비되고, 상기 콘택홀을 통해 상기 액티브 층과 전기적으로 도전된다.
또한, 상기한 본 발명의 다른 목적을 실현하기 위한 표시장치용 어레이 패널 제조 방법은, 먼저 절연 기판 상에 다결정 실리콘으로 이루어진 액티브 층을 형성한다. 이어, 상기 액티브 층 상에 제1 절연층, 제1 게이트 전극 및 상기 제1 게이트 전극과 서로 다른 물질로 이루어진 제2 게이트 전극을 형성한다. 상기 제2 게이트 전극 상에 상기 액티브 층을 부분적으로 노출하기 위한 콘택홀이 형성된 제2 절연층을 형성한다. 상기 제2 절연층 상에 부분적으로 형성되어 상기 콘택홀을 통해 상기 액티브 층과 전기적으로 도전되는 소오스-드레인 전극을 형성한다.
이러한 표시장치용 어레이 판넬 및 이의 제조 방법에 의하면, 비중이 서로 다르고 습식 식각시 물질간 선택비가 1:100 이상인 물질로 이루어진 제1 및 제2 게이트 전극을 구비함으로써, 습식 식각 공정을 이용하여 제2 게이트 전극을 형성할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치용 어레이 패널을 나타낸 단면도이다.
도 1을 참조하면, 본 발명에 따른 어레이 패널(100)은 절연 기판(110), 상기 절연 기판(110) 상에 구비되는 차단막(120), 상기 차단막(120) 상에 형성된 박막 트랜지스터(Thin Film Transistor : 이하, TFT)(130), 상기 TFT(130) 상에 형성된 보호막(140) 및 상기 보호막(140) 상에 형성되어 상기 TFT(130)와 전기적으로 연결되는 화소 전극(150)을 포함한다.
보다 상세히는, 상기 절연 기판(110)은 광을 투과시키기 위해 유리나 석영, 사파이어 등과 같은 투명한 재질로 이루어진 기판이다.
상기 절연 기판(110) 상에는 상기 차단막(120)이 구비된다. 상기 차단막(120)은 실리콘 산화물질로 이루어지며, 상기 절연 기판(110)의 전면에 형성된다. 상기 차단막(120)은 상기 절연 기판(110) 내의 각종 불순물들이 상기 TFT(130)로 침투하는 것을 방지한다.
상기 차단막(120) 상에는 상기 TFT(130)가 구비된다. 상기 TFT(130)는 상기 절연 기판(110)의 TFT 영역(TA)에 형성된다. 상기 TFT(130)는 상기 차단막(120) 상에 구비되는 액티브 층(131), 상기 액티브 층(131) 상에 구비되는 게이트 절연막(132), 상기 게이트 절연막(132) 상에 구비되는 게이트 전극부(133), 금속막(134), 상기 금속막(134) 상에 구비되는 층간 절연막(135), 및 상기 금속막(134)과 전기적으로 도전되는 소오스-드레인 전극(136,137)을 포함한다.
구체적으로, 상기 액티브 층(131)은 상기 TFT 영역(TA)에 위치하고, 다결정 실리콘으로 이루어진다. 상기 TFT 영역(TA)은 상기 게이트 전극부(133)가 형성되는 제1 영역(GA) 및 상기 제1 영역(GA)의 양측에 위치하는 제2 영역(S/DA)으로 이루어진다.
상기 액티브 층(131) 상에는 상기 게이트 절연막(132)이 구비된다. 상기 게이트 절연막(132)은 상기 제1 영역(GA)에 위치하고, 금속 물질과의 접착력이 좋고 계면에 공기층의 형성을 억제하는 산화실리콘(SiO2)이나 질화실리콘(SiNX)과 같은 무기 절연물질로 이루어진다.
상기 게이트 절연막(132) 상에는 상기 게이트 전극부(133)가 구비된다. 상기 게이트 전극부(133)는 상기 게이트 절연막(132) 상에 구비되는 제1 게이트 전극(133a) 및 상기 제1 게이트 전극(133a) 상에 구비되는 제2 게이트 전극(133b)을 포함한다.
상기 제1 게이트 전극(133a)과 상기 제2 게이트 전극(133b)은 습식 식각시 선택비가 1:100이상인 이종의 물질로 이루어지고, 습식 식각에 의해 상기 제2 게이트 전극(133b)은 상기 제1 게이트 전극(133a)의 폭보다 좁게 형성되어, 상기 제1 게이트 전극(133a)의 일부를 노출시킨다. 건식 식각에 의해 상기 제1 게이트 전극(133a)과 게이트 절연막(132)이 함께 식각된다. 이때, 상기 제2 게이트 전극(133b)은 상기 제1 영역(GA) 중에서 채널 영역(CA)에 위치한다. 이와 같이, 제1 게이트 전극(133a)이 그 위에 놓이는 제2 게이트 전극(133b)에 의해 일부 노출됨으로써, 이온 주입에 의해 복잡한 공정을 거치지 않고 LDD 구조를 형성할 수 있다는 장점이 있다.
또한, 상기 제1 게이트 전극(133a)은 n+ 비정질 실리콘, n+ 미정질 실리콘(micro-crystalline silicon) 및 n+ 다결정 실리콘 등과 같이 상기 제2 게이트 전극(133b)보다 다소 비중이 낮은 물질로 이루어지고, 상기 제2 게이트 전극(133b)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo)과 같은 도전성 금속으로 이루어진다. 이와 같이, 비중이 낮은 물질로 제1 게이트 전극(133a)을 형성함으로써, 이온 주입시 도우즈 컨트롤이 용이하며, 제1 게이트 전극(133a)이 금속으로 형성되는 종래 기술에 비하여 낮은 에너지가 요구된다는 장점이 있다.
상기 금속막(134)은 상기 제2 게이트 전극(133b), 상기 제2 게이트 전극(133b)에 의해 부분적으로 노출된 상기 제1 게이트 전극(133a), 상기 게이트 절연막(132)에 의해 부분적으로 노출된 상기 액티브 층(131), 및 상기 TFT 영역(TA) 이외에 위치하는 차단막(120)을 커버한다.
상기 금속막(134)은 상기 제1 게이트 전극(133a) 및 상기 액티브 층(131)과 접촉된 부분에서 실리사이드(silicide)가 형성된다. 상기 금속막(134)은 니켈(Ni)과 같이 실리사이드를 형성하기 용이한 금속 재질로 이루어진다. 상기 금속막(134)은 상기 제2 영역(S/DA)에 위치하는 상기 액티브 층(131) 및 상기 금속막(134)과 접하는 상기 제1 게이트 전극(133a)의 일부분을 결정화한다. 따라서, 상기 금속막(134)은 상기 소오스-드레인 전극(136,137) 및 상기 액티브 층(131) 간의 접촉저항을 감소시킬 수 있다. 이에 따라, 상기 어레이 기판(100)은 불순물을 활성화시키고, 손상된 상기 액티브 층(131)을 결정화할 수 있으므로, 온 전류의 감소를 최소화하고, 신뢰성을 향상시킬 수 있다.
상기 금속막(134) 상에는 상기 층간 절연막(135)이 구비된다. 상기 층간 절연막(135)은 일부분이 제거되어 상기 금속막(134)을 부분적으로 노출하기 위한 콘택홀(30)을 갖는다. 이때, 상기 콘택홀(30)은 상기 제2 영역(S/DA)에 형성된다. 상기 층간 절연막(135)은 무기 절연물질 또는 유기 절연물질로 이루어진다.
상기 층간 절연막(135) 상에는 상기 소오스-드레인 전극(136,137)이 구비된다. 상기 소오스-드레인 전극(136,137)은 상기 제2 영역(S/DA)에 위치한다. 상기 소오스-드레인 전극(136,137)은 상기 콘택홀(30)을 통해 금속막(134)과 부분적으로 접촉되어 상기 액티브 층(131)과 전기적으로 도전된다. 이때, 상기 금속막(134)은 상기 소오스-드레인 전극(136,137)과 접하는 부분에 실리사이드가 형성되므로, 상기 소오스-드레인 전극(136,137) 및 상기 액티브 층(131) 간의 접촉 저항을 감소시킨다.
상기 소오스-드레인(136,137)의 상부 및 부분적으로 노출된 상기 층간 절연막(135)의 상부에는 상기 TFT(130)를 보호하기 위한 상기 보호막(140)이 구비된다. 상기 보호막(140)은 일부분이 제거되어 상기 드레인 전극(136)을 부분적으로 노출하는 비아홀(40)을 갖는다.
상기 보호막(140)의 상부에는 상기 화소 전극(150)이 부분적으로 구비된다. 상기 화소 전극(150)은 상기 비아홀(40)을 통해 상기 드레인 전극(136)과 부분적으로 접촉되어 상기 드레인 전극(136)과 전기적으로 도전된다.
도 2a 내지 도 2k는 도 1에 도시된 어레이 패널을 제조하는 과정을 나타낸 공정도이다.
도 2a 참조하면, 상기 절연 기판(110) 상에 상기 차단막(120)을 형성한 후, 상기 TFT 영역(TA)에 위치하는 상기 차단막(120) 상에 상기 액티브 층(131)을 형성한다.
도 2b를 참조하면, 상기 액티브 층(131)의 상부 및 부분적으로 노출된 상기 차단막(131) 상에 무기 절연막(31), 도전성 실리콘막(32), 금속 전극막(33) 및 감광성 유기막(34)을 순차적으로 증착한다. 이때, 상기 도전성 실리콘막(32)의 두께는 약 500Å로 형성될 수 있다.
도 2c를 참조하면, 상기 감광성 유기막(34)은 마스크를 이용한 노광 공정을 통해 상기 제1 영역(GA)을 제외한 나머지 영역이 제거된다.
도 2d를 참조하면, 상기 금속 전극막(33)은 습식 식각(wet etch) 공정을 통해 일부분이 제거되어 상기 제2 게이트 전극(133b)을 형성한다. 이때, 상기 도전성 실리콘 막(32)과 상기 금속 전극막(33)은 습식 식각시 물질간 선택비가 1:100 이상이므로 상기 금속 전극막(33)을 습식 식각시 상기 도전성 실리콘 막(32)은 거의 식각되지 않으며, 상기 금속 전극막(33)은 상기 채널 영역(CA)을 제외한 나머지 영역이 제거된다.
도 2e를 참조하면, 상기 무기 절연막(31) 및 상기 도전성 실리콘막(32)은 건식 식각 공정을 통해 상기 제1 영역(GA)을 제외한 나머지 영역이 제거되어 상기 제1 절연층(132) 및 상기 제1 게이트 전극(133a)을 각각 형성한다.
도 2f를 참조하면, 낮은 가속 에너지에서 상기 감광성 유기막(34)의 상측으로부터 이온 주입을 행하여 상기 액티브 층(131)의 제2 영역(S/DA)에 제1 불순물 영역을 형성한다.
도 2g를 참조하면, 상기 감광성 유기막(34)을 제거한 후, 높은 가속 에너지에서 상기 제2 게이트 전극(133b)의 상측으로부터 이온 주입을 행하여 상기 액티브 층(131)에 제2 불순물 영역을 형성한다. 이때, 상기 제2 불순물 영역은 상기 제1 영역(GA) 중에서 상기 채널 영역(CA)을 제외한 나머지 영역(GO)에 위치한다.
상기한 바와 같이, 제1 게이트 전극(133a)은 금속 물질보다 비중이 낮은 도전성 실리콘 막으로 형성됨으로써 제2 불순물 영역에의 이온 주입 도오즈 컨트롤이 용이하고, 또한 종래보다 낮은 에너지로 이온 주입이 가능하다는 장점을 갖는다.
도 2h를 참조하면, 상기 제2 게이트 전극(133b), 상기 제2 게이트 전극(133b)에 의해 부분적으로 노출된 상기 제1 게이트 전극(133a), 상기 게이트 절연막(132)에 의해 부분적으로 노출된 상기 액티브 층(131), 및 상기 TFT 영역(TA) 이외에 위치하는 차단막(120) 상에 니켈을 코팅하여 상기 금속막(134)을 형성한다. 이때, 상기 금속막(134)의 두께는 약 50Å 이하로 형성될 수 있다.
상기 금속막(134)은 전기장하에서 열처리되어, 상기 금속막(134)과 상기 제1 게이트 전극(133a)이 접하는 부분 및 상기 금속막(134)과 상기 액티브 층(131)이 접하는 부분에 실리사이드가 형성된다.
이러한 실리사이드가 모여서 니켈실리사이드 덩어리가 형성되며, 상기 니켈실리사이드 덩어리로부터 결정화가 시작된다. 따라서, 상기 액티브 층(131)의 제2 영역(S/DA) 및 상기 금속막(134)과 접하는 상기 제1 게이트 전극(133a)의 일부분이 결정화되고, 상기 액티브 층(131)에 주입된 불순물이 활성화된다. 이때, 상기 니켈실리사이드는 실리콘 결정화의 핵으로 작용하며, 결정화를 촉진시키는 촉매역할을 한다.
상기 금속막(134)은 상기 실리사이드가 형성된 부분을 제외한 나머지 부분은 제거할 수도 있고, 도 2h와 같이 제거하지 않을 수도 있다. 일반적으로, 상기 금속막(134)은 50ㅕ이하의 매우 얇은 두께로 형성되므로, 상기 소오스-드레인 전극(136, 137)이 서로 도통될 우려는 없다.
도 2i를 참조하면, 상기 금속막(134) 상에 상기 층간 절연막(135)을 형성한다. 상기 층간 절연막(135)은 상기 제2 영역(S/DA)에서 부분적으로 제거되어 상기 콘택홀(30)이 형성된다.
도 2j를 참조하면, 상기 금속막(134) 상에 금속 물질을 도포한 후, 상기 금속 물질을 상기 제2 영역(S/DA)을 제외한 나머지 영역을 제거하여 상기 소오스-드레인 전극(136,137)을 형성한다.
도 2k를 참조하면, 상기 소오스-드레인 전극(136,137)의 상부 및 부분적으로 노출된 상기 층간 절연막(135) 상에 상기 보호막(140)을 형성한다. 상기 보호막(140)은 일부분이 제거되어 상기 비아홀(40)을 형성한다.
상기 보호막(140) 상에는 투명한 도전성 전극이 도포된 후, 부분적으로 제거되어 상기 화소 전극(150)(도 1참조)이 형성된다.
이상에서 설명한 바와 같이, 본 발명에 따르면 표시장치용 어레이 패널은 서로 다른 물질로 이루어진 제1 및 제2 게이트 전극을 구비한다. 이때, 제1 게이트 전극은 도전성 실리콘으로 이루어지고, 제2 게이트 전극은 금속 물질로 이루어질 수 있다. 이에 따라, 습식 식각 공정을 통해 제2 게이트 전극을 형성할 수 있으므로, 도우즈 컨트롤이 용이하고, 비교적 낮은 가속 에너지 상태에서 이온 주입을 할 수 있으며, 이온 활성화가 활발히 이루어진다. 따라서, 어레이 패널은 소비 전력을 감소시키고, 제품의 신뢰성을 향상시킬 수 있다.
또한, 어레이 패널은 금속막을 구비함으로써, 저온 공정으로 인한 소오스-드레인 전극 및 액티브 층 간의 접촉저항을 감소시킬 수 있다.
또한, 어레이 기판은 금속막의 열처리 공정을 통해 액티브 층에 형성된 불순물을 활성화시키고, 손상된 액티브 층을 결정화할 수 있다. 이에 따라, 어레이 기판은 온 전류의 감소를 최소화하여 소비 전력을 감소시킬 수 있고, 신뢰성을 향상시킬 수 있으므로, 표시 품질을 향상시킬 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시장치용 어레이 패널을 나타낸 단면도이다.
도 2a 내지 도 2k는 도 1에 도시된 어레이 패널을 제조하는 과정을 나타낸 공정도이다.
<도면의 주요부분에 대한 부호의 설명>
110 : 절연 기판 120 : 차단막
130 : 박막 트랜지스터 131 : 액티브 층
132 : 게이트 절연막 133a. 133b : 게이트 전극
134 : 금속막 135 : 층간 절연막
136 : 소오스 전극 137 : 드레인 전극
140 : 보호막 150 : 화소 전극
Claims (11)
- 기판; 및상기 기판 상에 구비되고 다결절 실리콘으로 이루어진 액티브 층, 상기 액티브 층 상에 부분적으로 구비되는 제1 절연층, 상기 제1 절연층 상에 구비되는 제1 게이트 전극, 상기 제1 게이트 전극 상에 위치하고, 상기 제1 게이트 전극과 서로 다른 재질로 이루어진 제2 게이트 전극, 상기 액티브 층의 일부분을 노출하기 위한 콘택홀을 갖는 제2 절연층, 및 상기 제2 절연층 상에 구비되고, 상기 콘택홀을 통해 상기 액티브 층과 전기적으로 도전되는 소오스-드레인 전극을 갖는 박막 트랜지스터를 포함하는 것을 특징으로 하는 표시장치용 어레이 패널.
- 제1항에 있어서, 상기 제1 게이트 전극은 비중이 상기 제2 게이트 전극의 비중보다 낮은 물질로 이루어진 것을 특징으로 하는 표시장치용 어레이 패널.
- 제2항에 있어서, 상기 제2 게이트 전극은 상기 제1 게이트 전극을 이루는 물질과의 습식 식각시 선택비가 1:100 이상인 물질로 이루어진 것을 특징으로 하는 표시장치용 어레이 패널.
- 제2항에 있어서, 상기 제2 게이트 전극은 금속 재질로 이루어지고,상기 제1 게이트 전극은 n+ 비정질 실리콘, n+ 미정질 실리콘 및 n+ 다결정 실리콘 중에서 어느 하나로 이루어진 것을 특징으로 하는 표시장치용 어레이 패널.
- 제1항에 있어서, 상기 제2 게이트 전극의 폭은 상기 제1 게이트 전극의 폭보다 좁은 것을 특징으로 하는 표시장치용 어레이 패널.
- 제1항에 있어서, 박막트랜지스터는 상기 제2 절연층의 아래에 구비되고, 상기 액티브 층의 일부분 및 상기 제1 및 제2 게이트 전극의 일부분을 커버하도록 도포된 금속막을 더 포함하는 것을 특징으로 하는 표시장치용 어레이 패널.
- 제6항에 있어서, 상기 금속막은 상기 제1 게이트 전극과 접하는 부분 및 상기 액티브 층과 접하는 부분에서 메탈실리사이드(metal silicide)를 형성하는 것을 특징으로 하는 표시장치용 어레이 패널.
- 절연 기판 상에 다결정 실리콘으로 이루어진 액티브 층을 형성하는 단계;상기 액티브 층 상에 제1 절연층, 제1 게이트 전극 및 상기 제1 게이트 전극과 서로 다른 물질로 이루어진 제2 게이트 전극을 형성하는 단계;상기 제2 게이트 전극 상에 상기 액티브 층을 부분적으로 노출하기 위한 콘택홀이 형성된 제2 절연층을 형성하는 단계; 및상기 제2 절연층 상에 부분적으로 형성되어 상기 콘택홀을 통해 상기 액티브 층과 전기적으로 도전되는 소오스-드레인 전극을 형성하는 단계를 포함하는 표시장치용 어레이 패널 제조 방법.
- 제8항에 있어서, 상기 제1 절연층, 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 형성하는 단계는,상기 제1 절연층 상에 무기 절연막, 도전성 실리콘막, 상기 도전성 실리콘막과의 습식 식각시 선택비가 1:100 이상인 서로 다른 물질로 이루어진 금속 전극막 및 감광성 유기막을 순차적으로 증착하는 단계;노광 공정을 통해 상기 감광성 유기막을 부분적으로 제거하는 단계;습식 식각 공정을 통해 상기 금속 전극막의 부분적으로 제거하여 상기 제2 게이트 전극을 형성하는 단계;건식 식각 공정을 통해 상기 도전성 실리콘막 및 무기 절연막을 부분적으로 제거하여 상기 제1 절연층 및 상기 제1 게이트 전극을 형성하는 단계;제1 이온 주입을 하는 단계;상기 제2 게이트 전극의 상부에 위치하는 상기 감광성 유기막을 제거하는 단계; 및제2 이온 주입을 하는 단계를 포함하는 것을 특징으로 하는 표시장치용 어레이 패널 제조 방법.
- 제8항에 있어서, 상기 제1 절연층, 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 형성하는 단계와 상기 제2 절연층을 형성하는 단계와의 사이에 부분적으로 노출된 상기 액티브 층의 일부분, 상기 제1 게이트 전극부의 일부분 및 상기 제2 게이트 전극을 커버하도록 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시장치용 어레이 패널 제조 방법.
- 제10항에 있어서, 상기 금속막을 형성하는 단계는,상기 금속막을 상기 제2 게이트 전극, 상기 제2 게이트 전극에 의해 부분적으로 노출된 상기 제1 게이트 전극, 및 상기 게이트 절연막에 의해 부분적으로 노출된 상기 액티브 층을 커버하도록 코팅하는 단계; 및상기 금속막을 열처리하여 상기 금속막과 상기 제1 게이트 전극이 접하는 부분 및 상기 금속막과 상기 액티브 층이 접하는 부분에 실리사이드를 형성하는 단계를 포함하는 표시장치용 어레이 기판 제조 방법.
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|---|---|---|---|---|
| US8658460B2 (en) | 2011-06-21 | 2014-02-25 | Samsung Display Co., Ltd. | Organic light-emitting display device and method of manufacturing the same |
| KR20140129695A (ko) * | 2013-04-30 | 2014-11-07 | 삼성디스플레이 주식회사 | 표시 패널 및 이를 구비하는 표시 장치 |
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-
2004
- 2004-04-14 KR KR1020040025868A patent/KR20050100781A/ko not_active Application Discontinuation
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