CN110190063B - 阵列基板及其制作方法、显示装置 - Google Patents

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Abstract

一种阵列基板及其制作方法、显示装置。该阵列基板的制作方法包括：在衬底基板的第一区域和第二区域形成第一薄膜晶体管和第二薄膜晶体管，第一薄膜晶体管包括第一有源层，第二薄膜晶体管包括第二有源层，形成第一有源层和第二有源层包括：在第一区域和第二区域同步形成半导体层；对第一区域和第二区域的至少之一区域内的半导体层进行处理工艺以使第一有源层的载流子迁移率大于第二有源层的载流子迁移率，和/或，第一有源层的载流子浓度大于第二有源层的载流子浓度。本公开的阵列基板制作方法制作的阵列基板通过调节不同区域的薄膜晶体管的载流子迁移率或浓度，可以补偿因不同薄膜晶体管沟道宽长比差异导致的阈值电压的差异。

Description

阵列基板及其制作方法、显示装置
技术领域
本公开至少一个实施例涉及一种阵列基板及其制作方法、显示装置。
背景技术
低温多晶硅(Low Temperature Poly-Silicon，LTPS)相比于非晶硅具有较高的电子迁移率及稳定性，低温多晶硅的电子迁移率可达非晶硅的几十甚至几百倍。因此，采用低温多晶硅材料形成薄膜晶体管的技术得到了迅速发展。
发明内容
本公开的至少一实施例提供一种阵列基板及其制作方法、显示装置。本公开的阵列基板通过调节不同区域的薄膜晶体管的载流子迁移率或载流子浓度，补偿因不同薄膜晶体管的沟道宽长比差异导致的阈值电压的差异，从而解决了因不同区域薄膜晶体管阈值电压差异较大导致的电路失效问题。
本公开的至少一实施例提供一种阵列基板，包括：衬底基板；第一薄膜晶体管，位于所述衬底基板上，且包括第一有源层；第二薄膜晶体管，位于所述衬底基板上，且包括第二有源层，其中，所述第一有源层的基体材料和所述第二有源层的基体材料相同，且所述第一有源层的载流子迁移率大于所述第二有源层的载流子迁移率，和/或，所述第一有源层的载流子浓度大于所述第二有源层的载流子浓度。
在一些示例中，所述第一薄膜晶体管的沟道宽长比小于所述第二薄膜晶体管的沟道宽长比。
在一些示例中，所述第一有源层距所述衬底基板的距离大于所述第二有源层距所述衬底基板的距离。
在一些示例中，阵列基板还包括：位于所述衬底基板上的缓冲层，所述缓冲层包括凹槽，其中，所述第二有源层位于所述凹槽内，所述第一有源层位于所述缓冲层除所述凹槽外的远离所述衬底基板一侧的表面。
在一些示例中，所述第一有源层被配置为采用化学机械抛光处理以提高载流子的迁移率，从而减小所述第一薄膜晶体管与所述第二薄膜晶体管之间的阈值电压差。
在一些示例中，所述第一有源层的基体材料和所述第二有源层的基体材料包括多晶硅。
在一些示例中，所述第一有源层被配置为通过进行掺杂以提高所述第一有源层内的载流子浓度，和/或，所述第二有源层被配置为通过进行掺杂以降低所述第二有源层内的载流子浓度，从而减少所述第一薄膜晶体管和所述第二薄膜晶体管之间的阈值电压差。
在一些示例中，所述阵列基板包括显示区和围绕所述显示区的周边区，所述第一薄膜晶体管位于所述显示区，所述第二薄膜晶体管位于所述周边区。
本公开的至少一实施例提供一种阵列基板的制作方法，包括：在衬底基板上的第一区域和第二区域分别形成第一薄膜晶体管和第二薄膜晶体管，形成所述第一薄膜晶体管包括形成第一有源层，形成所述第二薄膜晶体管包括形成第二有源层，其中，形成所述第一有源层和所述第二有源层包括：在所述第一区域和所述第二区域同步形成半导体层，其中所述第一区域的半导体层用于形成所述第一有源层，所述第二区域的半导体层用于形成第二有源层；对所述第一区域和所述第二区域的至少之一区域内的所述半导体层进行处理工艺以使所述第一有源层的载流子迁移率大于所述第二有源层的载流子迁移率，和/或，所述第一有源层的载流子浓度大于所述第二有源层的载流子浓度。
在一些示例中，所述第一薄膜晶体管的沟道宽长比小于所述第二薄膜晶体管的沟道宽长比。
在一些示例中，所述第一有源层形成于所述第二有源层远离所述衬底基板的一侧。
在一些示例中，形成所述半导体层之前还包括：在所述衬底基板上形成缓冲层；对所述缓冲层图案化以在所述第二区域形成凹槽；形成所述半导体层包括：在图案化后的所述缓冲层上形成所述半导体层；对所述半导体层进行处理工艺包括：对位于所述第一区域的所述半导体层进行化学机械抛光工艺以提高位于所述第一区域的所述半导体层的载流子迁移率，以减少所述第一薄膜晶体管和所述第二薄膜晶体管之间的阈值电压差。
在一些示例中，形成所述第一有源层和所述第二有源层包括：在位于所述第一区域的所述半导体层进行化学机械抛光工艺之前或者之后对所述半导体层进行图案化以形成位于所述第一区域的所述第一有源层，以及位于所述凹槽内的所述第二有源层。
在一些示例中，对所述半导体层进行处理工艺包括：对位于所述第一区域的所述半导体层进行掺杂以增加位于所述第一区域的所述半导体层的载流子浓度，和/或，对位于所述第二区域的所述半导体层进行掺杂以降低位于所述第二区域的所述半导体层的载流子浓度。
在一些示例中，所述半导体层的基体材料包括多晶硅。
本公开的至少一实施例提供一种显示装置，包括上述任一示例所述的阵列基板。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1A为本公开一实施例的一示例提供的阵列基板的局部结构示意图；
图1B为本公开一实施例提供的阵列基板的局部结构示意图；
图2为本公开一实施例的另一示例提供的阵列基板的局部结构示意图；
图3为本公开另一实施例提供的制作方法的示意性流程图；
图4A-图4D为本公开另一实施例的一示例提供的制作阵列基板的流程示意图；
图5为本公开另一实施例的另一示例提供的形成半导体层之后的阵列基板的局部结构示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“上”、“下”、“左”、“右”等仅用于表示相对位置关系。
在研究中，本申请的发明人发现：薄膜晶体管的阈值电压会随着晶体管的沟道宽长比的增大而减小。一般，位于阵列基板行驱动(Gate Driver On Array，GOA)区域的部分薄膜晶体管的沟道宽长比较大，可以为位于有效显示区(AA区)的薄膜晶体管的沟道宽长比的数十倍，由此导致了位于不同区域的薄膜晶体管的阈值电压差异较大的情况，该阈值电压的较大差异会导致阵列基板上的部分电路不能正常工作，即电路失效。
本公开的实施例提供一种阵列基板及其制作方法、显示装置。该阵列基板的制作方法包括：在衬底基板上的第一区域和第二区域分别形成第一薄膜晶体管和第二薄膜晶体管，形成第一薄膜晶体管包括形成第一有源层，形成第二薄膜晶体管包括形成第二有源层，其中，形成第一有源层和第二有源层包括：在第一区域和第二区域同步形成半导体层，其中第一区域的半导体层用于形成第一有源层，第二区域的半导体层用于形成第二有源层；对第一区域和第二区域的至少之一区域内的半导体层进行处理工艺以使第一有源层的载流子迁移率大于第二有源层的载流子迁移率，和/或，第一有源层的载流子浓度大于第二有源层的载流子浓度。通过本公开提供的阵列基板的制作方法制作的阵列基板通过调节不同区域的薄膜晶体管的载流子迁移率或者载流子浓度，可以补偿因不同薄膜晶体管沟道宽长比差异导致的阈值电压的差异，从而解决因不同区域薄膜晶体管阈值电压差异较大导致的电路失效问题。
下面结合附图对本公开实施例提供的阵列基板及其制作方法、显示装置进行描述。
图1A为本公开实施例的一示例提供的一种阵列基板的局部结构示意图，如图1A所示，阵列基板包括：衬底基板100、位于衬底基板100上的第一薄膜晶体管200和第二薄膜晶体管300。第一薄膜晶体管200包括第一有源层210，第二薄膜晶体管300包括第二有源层310，第一薄膜晶体管200的沟道宽长比小于第二薄膜晶体管300的沟道宽长比，第一有源层210的基体材料和第二有源层310的基体材料相同，且第一有源层210内的载流子迁移率大于第二有源层310内的载流子迁移率。
需要说明的是，这里的“第一有源层的基体材料和第二有源层的基体材料相同”指：第一有源层和第二有源层是由相同的半导体层形成，对半导体层进行图案化或其他处理工艺形成第一有源层和第二有源层之前，第一有源层的基体材料和第二有源层的基体材料即为半导体层的基体材料。例如，第一有源层和第二有源层的材料如果进行了掺杂，则两者在进行掺杂前的基体材料是相同的，或者第一有源层和第二有源层的材料如果改变了晶界状态，则两者在改变晶界状态之前的基体材料是相同的。例如，第一有源层和第二有源层的基体材料可以为多晶硅，即便进行了掺杂或者改变晶界状态后，第一有源层和第二有源层的基体材料仍然是多晶硅。
此外，图1A仅示出了第一薄膜晶体管200包括的第一有源层210，以及第二薄膜晶体管300包括的第二有源层310，并没有示出第一薄膜晶体管200和第二薄膜晶体管300中的其他结构。
在只考虑沟道宽长比对薄膜晶体管器件的影响时，阈值电压会随着薄膜晶体管的沟道宽长比的增大而减小，漏电流会随着薄膜晶体管的沟道宽长比的增大而增大，当薄膜晶体管的源漏极间电压在一定范围内时，开态电流也随沟道宽长比的增大而增大。本实施例中的第一薄膜晶体管的沟道宽长比小于第二薄膜晶体管的沟道宽长比，因此，根据沟道宽长比与阈值电压的关系可知，第一薄膜晶体管的阈值电压大于第二薄膜晶体管的阈值电压。
一般阵列基板中，由于不同区域的薄膜晶体管的沟道宽长比的差异较大，而导致不同区域的薄膜晶体管的阈值电压的差异较大，因此容易导致电路无法正常工作。本实施例的一示例通过调控第一薄膜晶体管中的第一有源层的载流子迁移率，使第一薄膜晶体管中的载流子迁移率大于第二薄膜晶体管中的载流子迁移率，从而降低第一薄膜晶体管的阈值电压，以减小两者由于沟道宽长比的差异而导致的阈值电压差异，解决部分电路区域因阈值电压过低或过高所导致的电路失效问题。
例如，如图1A所示，在本实施例的一示例中，第一有源层210距衬底基板100的距离H1大于第二有源层310距衬底基板100的距离H2，即，第一有源层210位于第二有源层310远离衬底基板100的一侧，由此可以实现只对第一有源层210进行处理工艺以提高第一有源层210的载流子的迁移率。
例如，如图1A所示，阵列基板还包括位于衬底基板100上的缓冲层400，该缓冲层400包括凹槽410，第二有源层310位于凹槽410内，第一有源层210位于缓冲层400除凹槽410外的远离衬底基板100一侧的表面，从而使第一有源层210距衬底基板100的距离H1大于第二有源层310距衬底基板100的距离H2，由此可以实现只对第一有源层210进行处理工艺以提高第一有源层210的载流子的迁移率。
例如，如图1A所示，缓冲层400的凹槽410可以暴露位于缓冲层400面向衬底基板100一侧的膜层，例如有机膜层104，此时，第二有源层310位于有机膜层104的表面。本实施例不限于此，例如，缓冲层的凹槽也可以没有贯穿缓冲层，此时，第二有源层也位于缓冲层上。又例如，缓冲层的凹槽还可以伸入缓冲层的面向衬底基板的一侧膜层，即凹槽的深度大于缓冲层的厚度，该凹槽由缓冲层和缓冲层的面向衬底基板的一侧膜层共同形成。
例如，如图1A所示，阵列基板还包括位于衬底基板100和有机膜层104之间的阻挡层103。
例如，衬底基板100和有机膜层104均为柔性膜层(PI层)，阻挡层103的材料可以为氧化硅，由此，阻挡层103既可以阻挡阵列基板制作过程中的位于衬底基板100远离阻挡层103一侧的衬底玻璃中的杂质离子对阵列基板中其他膜层的影响，又可以满足衬底基板100和有机膜层104之间的应力匹配需求，此外，阻挡层103还可以起到防水作用。
例如，第一有源层210的基体材料和第二有源层310的基体材料包括多晶硅，本实施例不限于此。
例如，第一有源层210和第二有源层310为沉积在衬底基板100上的同一层半导体层，该半导体层在各处的材料相同。第一有源层210和第二有源层310为通过对半导体层进行一步图案化形成的。本实施例的一示例仅对设置在第二有源层310的远离衬底基板100一侧的第一有源层210采用化学机械抛光(Chemical Mechanical Polishing,CMP)处理工艺以提高第一有源层210的载流子的迁移率。
例如，化学机械抛光就是用化学腐蚀和机械力对加工过程中的硅晶圆或者其他衬底材料进行平滑处理。一般化学机械抛光仅对位于突出位置的材料进行加工，由于第一有源层的位置相对于第二有源层的位置沿X的箭头所指的方向突出，因此，化学机械抛光不会对第二有源层进行加工处理，第二有源层中的载流子迁移率保持不变。
例如，本实施例通过对具有多晶硅材料的第一有源层进行化学机械抛光工艺，可以在一定程度上降低多晶硅的晶界，从而提高多晶硅(第一有源层)中载流子的迁移率，降低第一薄膜晶体管的阈值电压。
例如，图1B为本实施例提供的阵列基板的局部结构示意图，图1A为图1B中沿AB线所截的截面示意图，如图1B所示，阵列基板包括显示区101和围绕显示区101的周边区102，第一薄膜晶体管200位于显示区101，第二薄膜晶体管300位于周边区102。图1B仅示意性的示出显示区101中的一个第一薄膜晶体管200，以及周边区102的一个第二薄膜晶体管300，第一薄膜晶体管200的数量和第二薄膜晶体管300的数量根据实际工艺需求而定。
一般位于周边区的第二薄膜晶体管的沟道宽长比约为位于显示区的第一薄膜晶体管的沟道宽长比的数十倍，本实施例的一示例通过对第一薄膜晶体管的第一有源层的载流子迁移率进行调控，能够降低第一薄膜晶体管的阈值电压以减小两者由于沟道宽长比的差异导致的阈值电压差异，从而使位于显示区和周边区的薄膜晶体管的阈值电压差异较小，以有效解决部分电路区域因阈值电压过低或过高所导致的电路失效问题。
本实施例不限于此，本实施例提供的调控第一薄膜晶体管的第一有源层的载流子迁移率的方式适用于任何需要调控改善阈值电压的薄膜晶体管区域，只要通过对第一薄膜晶体管的第一有源层的载流子迁移率进行调控，能够降低第一薄膜晶体管的阈值电压以减小第一薄膜晶体管和第二薄膜晶体管的阈值电压差异，则无论第二薄膜晶体管位于显示区还是周边区，都会因为减小了两者之间的阈值电压差异而保证了电路能够正常工作。
例如，图2为本实施例的另一示例提供的阵列基板的局部结构示意图，如图2所示，第一薄膜晶体管200的第一有源层210被配置为通过进行掺杂以提高第一有源层210内的载流子浓度，和/或，第二薄膜晶体管300的第二有源层310被配置为通过进行掺杂以降低第二有源层310内的载流子浓度，以减少第一薄膜晶体管200和第二薄膜晶体管300之间的阈值电压差。
图2仅示出了第一薄膜晶体管200包括的第一有源层210，以及第二薄膜晶体管300包括的第二有源层310，并没有示出第一薄膜晶体管200和第二薄膜晶体管300中的其他结构。
例如，第一有源层210和第二有源层310均位于缓冲层400上。本示例采用不同于对图1A所示的阵列基板的处理工艺，因此无需在缓冲层400中设置凹槽，可以将第一有源层210和第二有源层310设置在距衬底基板100相同距离的位置处。
本示例可以采用对第一有源层210和/或第二有源层310进行掺杂的方式改变两者的载流子浓度，从而降低第一薄膜晶体管的阈值电压和/或提高第二薄膜晶体管的阈值电压以减小两者由于沟道宽长比的差异导致的阈值电压差异。
例如，保持第二薄膜晶体管300的阈值电压不变，用掩模板将第二有源层310遮住，然后通过对第一有源层210进行轻掺杂以提高第一有源层210内的载流子浓度，从而降低第一薄膜晶体管200的阈值电压以改善第一薄膜晶体管200和第二薄膜晶体管300因沟道宽长比差异较大导致的阈值电压差异。
例如，第一薄膜晶体管200为P型薄膜晶体管时，可以通过对第一有源层210进行P型掺杂以增加空穴的浓度，从而降低第一薄膜晶体管200的阈值电压。
例如，第一薄膜晶体管200为N型薄膜晶体管时，可以通过对第一有源层210进行N型掺杂以增加电子的浓度，从而降低第一薄膜晶体管200的阈值电压。
例如，保持第一薄膜晶体管200的阈值电压不变，用掩模板将第一有源层210遮住，对第二有源层310(例如第二薄膜晶体管为P型薄膜晶体管)，进行N型轻掺杂以降低空穴浓度，从而升高第二薄膜晶体管300的阈值电压以改善第一薄膜晶体管200和第二薄膜晶体管300因沟道宽长比差异较大导致的阈值电压差异。本实施例包括但不限于此，当第二薄膜晶体管300为N型薄膜晶体管时，可以对第二有源层310进行P型轻掺杂以降低电子浓度，从而升高第二薄膜晶体管300的阈值电压。
本实施例不限于此，例如，可以既对第一有源层进行掺杂，又对第二有源层进行掺杂，从而既降低了第一薄膜晶体管的阈值电压，又升高了第二薄膜晶体管的阈值电压，进而改善第一薄膜晶体管和第二薄膜晶体管因沟道宽长比差异较大导致的阈值电压差异。又例如，可以既提高第一有源层的载流子迁移率，又对第一有源层和/或第二有源层进行掺杂，从而改善第一薄膜晶体管和第二薄膜晶体管因沟道宽长比差异较大导致的阈值电压差异。
本公开另一实施例提供一种阵列基板的制作方法，本实施例提供的阵列基板的制作方法包括在衬底基板上的第一区域和第二区域分别形成第一薄膜晶体管和第二薄膜晶体管，形成第一薄膜晶体管包括形成第一有源层，形成第二薄膜晶体管包括形成第二有源层，图3为本实施例提供的制作方法的示意性流程图，如图3所示，形成第一有源层和第二有源层包括如下具体步骤。
S201：在第一区域和第二区域同步形成半导体层，其中第一区域的半导体层用于形成第一有源层，第二区域的半导体层用于形成第二有源层。
S202：对第一区域和第二区域的至少之一区域内的半导体层进行处理工艺以使第一有源层的基体材料和第二有源层的基体材料相同，且第一有源层的载流子迁移率大于第二有源层的载流子迁移率，和/或，第一有源层的载流子浓度大于第二有源层的载流子浓度。
例如，上述的“同步形成半导体层”指在同一步工艺中，在衬底基板上的第一区域和第二区域同时形成半导体层，所以位于第一区域的半导体层和位于第二区域的半导体层的材料是相同的。
例如，衬底基板可以为聚酰亚胺层(PI层)，本实施例包括但不限于此，该衬底基板可以为柔性膜层，也可以为刚性基板。
例如，图4A-图4D为本实施例的一示例提供的制作阵列基板的流程示意图，如图4A所示，在衬底基板100上形成缓冲层400。
例如，如图4B所示，对缓冲层400进行图案化以在第二区域106形成凹槽410。本实施例以凹槽在衬底基板上的正投影与衬底基板的第二区域基本重合，且凹槽以外的区域为第一区域为例进行描述。但不限于此，凹槽在衬底基板上的正投影也可以位于第二区域内，或者，凹槽以外的区域中的一部分区域为第一区域，只要后续形成的第二有源层位于凹槽内，第一有源层位于凹槽以外的区域即可。
例如，本实施例以缓冲层400的凹槽410可以暴露位于缓冲层400的面向衬底基板100一侧的膜层(未示出)为例进行描述，但本实施例不限于此。例如，缓冲层的凹槽也可以没有贯穿缓冲层，又例如，缓冲层的凹槽还可以伸入缓冲层的面向衬底基板的一侧膜层(未示出)，即凹槽的深度大于缓冲层的厚度，该凹槽由缓冲层和缓冲层的面向衬底基板的一侧膜层共同形成。
例如，如图4C和图4D所示，在图案化后的缓冲层400上形成半导体层230，对半导体层230进行图案化以形成位于第一区域105的第一有源层210和位于凹槽410内的第二有源层310，对位于第一区域105的第一有源层210进行化学机械抛光工艺以提高第一有源层210的载流子迁移率。本实施例中的第一有源层210和第二有源层310是由同一层半导体层230形成，此时，第一有源层210的基体材料与第二有源层310的基体材料相同。
例如，半导体层230的基体材料为多晶硅，本实施例不限于此。本实施例通过对具有多晶硅材料的第一有源层进行化学机械抛光工艺，可以在一定程度上降低多晶硅的晶界，从而提高多晶硅(第一有源层)中载流子的迁移率，降低第一薄膜晶体管的阈值电压。
由于本示例中的第一有源层210形成于凹槽410以外的区域，第二有源层310形成于凹槽410内，因此，形成的第一有源层210距衬底基板100的距离大于形成的第二有源层310距衬底基板100的距离，即，第一有源层210形成于第二有源层310远离衬底基板100的一侧，由此有利于实现只对第一有源层210进行化学机械抛光工艺以提高第一有源层210的载流子的迁移率。
例如，本示例还可以在对半导体层230进行图案化之前，先对位于第一区域105的半导体层230进行化学机械抛光工艺以提高位于该区域的半导体层230的载流子迁移率，然后再对半导体层230进行一步图案化工艺以形成第一有源层210和第二有源层310。由于图案化形成第二有源层310的半导体层230位于凹槽410内，因此，在对未图案化的半导体层230进行化学机械抛光时，不会对位于凹槽410内的半导体层230产生影响。
例如，第一薄膜晶体管可以形成于阵列基板的显示区，第二薄膜晶体管可以形成于位于显示区周边的周边区。一般位于周边区的薄膜晶体管的沟道宽长比约为位于显示区的薄膜晶体管的沟道宽长比的数十倍，本实施例的一示例通过对第一薄膜晶体管的第一有源层的载流子迁移率进行调控，能够降低第一薄膜晶体管的阈值电压以减小两者由于沟道宽长比的差异导致的阈值电压差异，从而使位于显示区和周边区的薄膜晶体管的阈值电压差异较小，以有效解决部分电路区域因阈值电压过低或过高所导致的电路失效问题。
本实施例不限于此，本实施例提供的形成第一薄膜晶体管的第一有源层的方法适用于任何需要调控改善阈值电压的薄膜晶体管区域，只要通过对第一薄膜晶体管的第一有源层的载流子迁移率进行调控，能够降低第一薄膜晶体管的阈值电压以减小第一薄膜晶体管和第二薄膜晶体管的阈值电压差异，则无论第二薄膜晶体管位于显示区还是周边区，都会因为减小了两者之间的阈值电压差而保证了电路能够正常工作。
本实施例的另一示例提供一种阵列基板的制作方法，图5为本示例的形成半导体层之后的阵列基板的局部结构示意图。如图5所示，与图4A-图4D示出的结构不同的是：本示例中的第一有源层与第二有源层距衬底基板的距离可以是相同的，即，本实施例中的缓冲层无需制作凹槽，但不限于此。
图5所示的对半导体层进行的处理工艺与图4A-图4D示出的对半导体层进行的处理工艺不同。例如，本示例中，在衬底基板上形成半导体层后，对位于第一区域105的半导体层230进行掺杂以增加位于第一区域105的半导体层230的载流子浓度，和/或，对位于第二区域106的半导体层230进行掺杂以降低位于第二区域106的半导体层230的载流子浓度，然后，对半导体层230进行图案化以形成如图2所示的位于第一区域105的第一有源层210，位于第二区域106的第二有源层310。
例如，可以用掩模板将位于第二区域106的半导体层230遮住，然后通过对位于第一区域105的半导体层230进行轻掺杂以提高位于第一区域105的半导体层230的载流子浓度，该掺杂方法可以降低第一薄膜晶体管的阈值电压以改善第一薄膜晶体管和第二薄膜晶体管因沟道宽长比差异较大导致的阈值电压差异。
例如，第一薄膜晶体管为P型薄膜晶体管时，可以通过对第一有源层进行P型掺杂以增加空穴的浓度，从而降低第一薄膜晶体管的阈值电压。
例如，第一薄膜晶体管为N型薄膜晶体管时，可以通过对第一有源层进行N型掺杂以增加电子的浓度，从而降低第一薄膜晶体管的阈值电压。
例如，还可以用掩模板将位于第一区域105的半导体层230遮住，对位于第二区域106的半导体层230(例如半导体层为P型半导体)进行N型轻掺杂以降低空穴浓度，该掺杂方法可以提高第二薄膜晶体管的阈值电压以改善第一薄膜晶体管和第二薄膜晶体管因沟道宽长比差异较大导致的阈值电压差异。
本示例不限于此，也可以分别对位于第一区域和第二区域的半导体层进行不同的掺杂，从而既降低了第一薄膜晶体管的阈值电压，又提高了第二薄膜晶体管的阈值电压，进而改善第一薄膜晶体管和第二薄膜晶体管因沟道宽长比差异较大导致的阈值电压差异。
本示例不限于此，还可以是先对半导体层图案化以形成位于不同区域的第一有源层和第二有源层，然后对第一有源层和/或第二有源层进行掺杂以改变第一薄膜晶体管和/或第二薄膜晶体管的阈值电压，从而改善第一薄膜晶体管和第二薄膜晶体管因沟道宽长比差异较大导致的阈值电压差异。
本公开的另一实施例提供一种显示装置，该显示装置包括上述任一示例提供的阵列基板，因此本实施例提供的显示装置可以通过调节不同区域的薄膜晶体管的载流子迁移率或者载流子浓度，补偿因不同薄膜晶体管沟道宽长比差异导致的阈值电压的差异，从而解决因不同区域薄膜晶体管阈值电压差异较大导致的电路失效问题。
例如，该显示装置可以为液晶显示装置、有机发光二极管(Organic Light-Emitting Diode，OLED)显示装置等显示器件以及包括该显示装置的电视、数码相机、手机、手表、平板电脑、笔记本电脑、导航仪等任何具有显示功能的产品或者部件，本实施例不限于此。
有以下几点需要说明：
(1)本公开实施例附图中，只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开同一实施例及不同实施例中的特征可以相互组合。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种阵列基板的制作方法，包括：
在衬底基板上的第一区域和第二区域分别形成第一薄膜晶体管和第二薄膜晶体管，形成所述第一薄膜晶体管包括形成第一有源层，形成所述第二薄膜晶体管包括形成第二有源层，
其中，形成所述第一有源层和所述第二有源层包括：
在所述第一区域和所述第二区域同步形成半导体层，其中所述第一区域的半导体层用于形成所述第一有源层，所述第二区域的半导体层用于形成第二有源层；
对所述第一区域和所述第二区域的至少之一区域内的所述半导体层进行处理工艺以使所述第一有源层的载流子迁移率大于所述第二有源层的载流子迁移率，和/或，所述第一有源层的载流子浓度大于所述第二有源层的载流子浓度；
所述第一有源层形成于所述第二有源层远离所述衬底基板的一侧；
形成所述半导体层之前还包括：在所述衬底基板上形成缓冲层；对所述缓冲层图案化以在所述第二区域形成凹槽。
2.根据权利要求1所述的阵列基板的制作方法，其中，所述第一薄膜晶体管的沟道宽长比小于所述第二薄膜晶体管的沟道宽长比。
3.根据权利要求1所述的阵列基板的制作方法，其中，形成所述半导体层包括：在图案化后的所述缓冲层上形成所述半导体层；
对所述半导体层进行处理工艺包括：对位于所述第一区域的所述半导体层进行化学机械抛光工艺以提高位于所述第一区域的所述半导体层的载流子迁移率，以减少所述第一薄膜晶体管和所述第二薄膜晶体管之间的阈值电压差。
4.根据权利要求3所述的阵列基板的制作方法，其中，形成所述第一有源层和所述第二有源层包括：
在位于所述第一区域的所述半导体层进行化学机械抛光工艺之前或者之后对所述半导体层进行图案化以形成位于所述第一区域的所述第一有源层，以及位于所述凹槽内的所述第二有源层。
5.根据权利要求1所述的阵列基板的制作方法，其中，对所述半导体层进行处理工艺包括：
对位于所述第一区域的所述半导体层进行掺杂以增加位于所述第一区域的所述半导体层的载流子浓度，和/或，对位于所述第二区域的所述半导体层进行掺杂以降低位于所述第二区域的所述半导体层的载流子浓度。
6.根据权利要求1-5任一项所述的阵列基板的制作方法，其中，所述半导体层的基体材料包括多晶硅。
7.一种阵列基板，包括：
衬底基板；
第一薄膜晶体管，位于所述衬底基板上，且包括第一有源层；
第二薄膜晶体管，位于所述衬底基板上，且包括第二有源层；
缓冲层，位于所述衬底基板上，
其中，所述第一有源层的基体材料和所述第二有源层的基体材料相同，且所述第一有源层的载流子迁移率大于所述第二有源层的载流子迁移率，和/或，所述第一有源层的载流子浓度大于所述第二有源层的载流子浓度；
所述第一有源层距所述衬底基板的距离大于所述第二有源层距所述衬底基板的距离；
所述缓冲层包括凹槽，所述第二有源层位于所述凹槽内，所述第一有源层位于所述缓冲层除所述凹槽外的远离所述衬底基板一侧的表面。
8.根据权利要求7所述的阵列基板，其中，所述第一薄膜晶体管的沟道宽长比小于所述第二薄膜晶体管的沟道宽长比。
9.根据权利要求7-8任一项所述的阵列基板，其中，所述第一有源层的基体材料和所述第二有源层的基体材料包括多晶硅。
10.根据权利要求7-8任一项所述的阵列基板，其中，所述阵列基板包括显示区和围绕所述显示区的周边区，所述第一薄膜晶体管位于所述显示区，所述第二薄膜晶体管位于所述周边区。
11.一种显示装置，包括权利要求7-10任一项所述的阵列基板。
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