KR101678669B1 - 단결정 실리콘 및 이를 포함하는 박막 트랜지스터의 제조 방법 - Google Patents
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Abstract
단결정 실리콘 및 이를 포함하는 박막 트랜지스터의 제조 방법이 개시된다. 개시된 단결정 실리콘 형성 방법은 실리콘층 측부에 사이드월을 형성하고, 그 상부에 장벽층을 형성한 뒤, 레이저에 의한 열처리 공정을 실시함으로써, 실리콘층을 측면 단결정시킬 수 있다.
Description
본 발명의 실시예는 단결정 실리콘 및 이를 포함하는 박막 트랜지스터의 제조 방법에 관한 것이다.
현재, 평면 TV, PC 모니터 등 디스플레이 시장에서 AMLCD(능동 매트릭스 LCD : active matrix LCD) 및 AMOLED(능동 매트릭스 유기 LED : active matrix OLED)가 차지 하는 비중이 날로 늘어나고 있다. 비정질 실리콘 TFT(a-Si TFT), LTPS TFT(Low Temperature Poly-Si TFT)에 관한 기술은 AMLCD와 AMOLED 디스플레이의 스위치 소자 및 주변 IC 회로의 필요한 구성 부분에서 중요한 역할을 하고있다.
비정질 실리콘 TFT는 저가의 비용으로 2m가 넘는 대형 기판상에 균일하게 형성될 수 있는 소자로서 현재 가장 널리 쓰이는 소자이다. 그러나, 디스플레이의 대형화 및 고화질화 추세에 따라 소자 성능 역시 고성능이 요구되어, 이동도 0.5 cm2/Vs수준의 기존의 비정질 실리콘 TFT는 한계에 다다를 것으로 판단된다. LTPS TFT는 비정질 실리콘 TFT와 비교하여 월등히 높은 성능을 가진 것으로 알려져 있으며, 수십에서 수백 cm2/Vs의 높은 이동도를 지닌다. 따라서, 종래의 비정질 실리콘 TFT에서 실현하기 힘들었던 고화질 디스플레이에 적용할 수 있는 성능을 갖는다. 또한, 비정질 실리콘 TFT에 비해 소자 특성 열화 문제가 매우 적다. 그러나, 그레인 바운더리(grain boundary)가 랜덤하게 존재하기 때문에 TFT의 Cell to Cell Variation 문제가 심각하여 제품화 하는데 어려움이 있다.
이러한 문제를 해결하기 위하여 많은 연구진은 실리콘 박막의 그레인 사이즈(grain size)를 증가시켜 TFT 특성을 향상시키기 위한 연구를 진행하여 왔다. 대표적으로 SLS(sequential lateral solidi-fication), CGS(continuous grain Si), u-Czochralski Process등의 방법이 연구되었다. 그러나 이러한 방법들의 의해 형성된 실리콘 박막의 경우, 그레인 사이즈는 어느 정도 증가할 수 있지만 TFT의 활성 영역(active area)에 그레인 바운더리 또는 서브 그레인 바운더리(sub-grain boundary)가 존재하기 때문에 SOG (system on glass)를 구현하기 어려운 문제가 있다.
본 발명의 한 측면은 단결정 실리콘의 제조 방법과 관련된다.
본 발명의 또 다른 측면은 상기 제조된 단결정 실리콘을 채널 영역으로 포함하는 단결정 실리콘 박막 트랜지스터의 제조 방법과 관련된다.
단결정 실리콘 형성 방법에 있어서,
하부 구조체 상에 실리콘을 형성고 패턴하여 실리콘층을 형성하는 단계;
상기 실리콘층의 양측부에 사이드월을 형성하는 단계;
상기 실리콘층 및 상기 사이드월 상에 장벽층을 형성하는 단계; 및
상기 실리콘층에 대해 열을 인가하여 상기 장벽층이 형성된 영역으로부터 상기 실리콘층을 단결정 성장시키는 단계;를 포함하는 단결정 실리콘 형성 방법을 제공한다.
상기 장벽층 상에 금속층을 형성하는 단계;를 더 포함할 수 있다.
상기 장벽층은 상기 실리콘층의 형성 방향과 교차하는 방향으로 형성할 수 있다.
상기 실리콘층은 비정질 실리콘 또는 폴리 실리콘으로 형성할 수 있다.
상기 사이드월 및 상기 장벽층은 절연 물질로 형성할 수 있다.
상기 금속층은 Al, Mo, W, Ti, Cr, AlNd 또는 MoW의 단층 구조이거나, 이들의 다층 구조로 형성할 수 있다.
또한, 단결정 실리콘을 포함하는 박막 트랜지스터의 형성 방법에 있어서,
하부 구조체 상에 실리콘 패턴을 형성하는 단계;
상기 실리콘 패턴 상에 장벽층을 형성하는 단계;
상기 실리콘 패턴의 채널이 형성되는 영역에 대해 열을 인가하여 상기 장벽층이 형성된 영역으로부터 상기 실리콘 패턴을 단결정 성장시키는 단계; 및
상기 실리콘 패턴 상에 게이트, 소스 및 드레인을 형성하는 단계를 포함하는 단결정 실리콘을 포함하는 박막 트랜지스터 형성 방법을 제공한다.
본 발명의 일 실시예에 따르면, 비정질 실리콘 또는 폴리 실리콘 패턴 측부에 사이드 월을 형성하고 그 상부에 장벽층을 형성한 뒤 열처리 공정을 실시함으로써, 측방 성장에 의한 단결정 실리콘을 얻을 수 있다.
이하, 도면을 참조하여 본 발명의 실시예에 의한 단결정 실리콘 및 이를 포함하는 박막 트랜지스터의 제조 방법에 대해 상세히 설명하고자 한다. 참고로, 도면에 도시된 각 층의 두께 및 폭은 설명을 위하여 다소 과장되게 표현되었음을 명심하여야 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 의한 단결정 실리콘의 제조 방법을 나타낸 도면이다.
도 1a를 참조하면, 하부 구조체(10) 상에 실리콘을 도포하고 단결정 실리콘을 형성할 위치에서 원하는 선폭으로 패턴 공정을 실시하여 실리콘층(11)을 형성한 다. 하부 구조체(10)는 제한이 없으며, 반도체 물질, 유전 물질 또는 글래스(glass) 등으로 형성할 수 있다. 여기서, 실리콘층(11)은 PECVD(Plasma-enhanced chemical vapor deposition), 스퍼터링(sputtering), LPCVD(low pressure chemical vapor deposition) 공정으로 비정질 실리콘으로 형성할 수 있으며, 또한 폴리 실리콘으로 형성할 수 있다. 만일 PECVD 공정에 의해 비정질 실리콘으로 형성하는 경우에는 섭씨 약 450도에서 탈수소 공정을 진행할 수 있다.
도 1b를 참조하면, 하부 구조체(10) 상에 절연 물질을 도포한 뒤, 예를 들어 건식 식각 공정에 의해 사이드월(12)을 형성한다. 여기서, 절연 물질은 Si 산화물, Si 질화물, Al 산화물 또는 Hf 산화물을 사용할 수 있다. 만일 실리콘층(11)을 비정질 실리콘으로 형성한 경우에는, 선택적으로 실리콘층(11)의 일부 영역에 대해 레이저에 의한 열처리(eximer laser annealing : ELA)를 실시한다. 이에 따라 ELA 과정을 거친 비정질 실리콘 영역은 폴리 실리콘으로 형성되며, 추후 단결정 형성 과정에서 핵생성 위치(nucleation site)의 역할을 할 수 있게 된다. 실리콘층(11)의 양측부에 사이드월(12)이 형성되어 있으므로, 실리콘층(11)이 비록 매우 폭이 좁은 형태로 형성된 경우에도 레이저 조사에 의해 실리콘층(11)이 끊어지지 않게된다.
다음으로 도 1c를 참조하면, 하부 구조체(10) 상에 절연 물질을 도포한 뒤 식각 공정을 진행하여, 실리콘층(11) 및 사이드월(12)의 방향과 교차하는 방향으로 장벽층(13)을 형성한다. 장벽층(13)은 Si 산화물, Si 질화물, Al 산화물 또는 Hf 산화물과 같은 절연 물질로 형성할 수 있으며, 장벽층(13)을 형성하는 위치는 실리 콘 단결정이 형성되기 시작하는 위치로서 이는 임의로 설정하여 형성할 수 있다. 그리고, 선택적으로 장벽층(13) 상에 금속층(14)을 더 형성할 수 있다. 금속층(14)은 Al, Mo, W, Ti 또는 Cr 등의 단일 금속이나, AlNd, MoW 등의 합금 또는 Mo/Ti, W/Ti 등의 형태처럼 금속 또는 합금의 다층 구조로 형성할 수 있다. 장벽층(13)은 실리콘층(12)의 단결정 성장이 시작되는 위치에서 레이저의 조사를 방지하며, 금속층(14)이 형성된 경우 레이저 조사에 의해 금속층(14)의 물질이 확산(diffusion)되는 것을 방지하는 역할을 할 수 있다. 금속층(14)은 레이저에 의한 열처리 과정에서 레이저를 반사시키는 역할을 할 수 있다. 만일 금속층(14)을 형성하는 경우에는 절연 물질 및 금속 물질을 도포한 뒤, 실리콘층(11) 및 사이드월(12)의 방향과 교차하는 방향으로 형성할 수 있다.
도 2는 상기 도 1a 내지 도 1c에 의한 공정에 의해 형성된 구조에 대해 단결정 실리콘을 형성시키는 것을 나타낸 도면이다.
도 2를 참조하면, 실리콘층(11)에 대해 레이저를 조사하여 열(H)을 인가한다. 레이저 빔이 조사된 실리콘층(11)의 노출 영역은 액화되며, 장벽층(13) 및 금속층(14)이 도포된 실리콘층(11)의 영역은 액화되지 않는다. 장벽층(13) 하부의 실리콘층(11) 영역은 핵생성 위치로 작용하여 장벽층(13) 하부 근처의 실리콘층(11) 영역 A로부터 반대쪽 실리콘층(11) 영역 B 방향으로 측방으로 단결정화가 진행된다.
상술한 바와 같이, 사이드월(12)이 실리콘층(11) 패턴의 양측부에 형성되어 있으므로, 실리콘층(11)이 액상이 되더라도 끊어지지 않고 단결정화가 진행될 수 있다.
도 3a 내지 도 3c에서는 실리콘층(11)의 선폭은 0.5㎛로 형성하고, 그 상부에 장벽층(13)으로 실리콘 산화물과 금속층(14)으로 Al을 사용하여 형성한 시편에 대한 단결정화 결과에 관한 이미지를 나타내었다. 여기서 레이저 빔의 에너지(laser energy density)를 각각 조절하였다. 도 3a의 레이저 빔의 에너지는 600mJ/cm2이며, 도 3b는 800mJ/cm2이며, 도 3c는 1000mJ/m2이다. 레이저 빔의 에너지가 증가할수록 실리콘층(11)의 측방 단결정 성장은 쉽게 발생하였다.
도 4a 내지 도 4c에서는 실리콘층(11)의 선폭은 0.3㎛로 형성하고, 그 상부에 장벽층(13)으로 실리콘 산화물과 금속층(14)으로 Al을 사용하여 형성한 시편에 대한 단결정화 결과 이미지를 나타내었다. 도 4a의 레이저 빔의 에너지는 600mJ/cm2이며, 도 4b는 700mJ/cm2이며, 도 4c는 800mJ/m2이다. 레이저 빔의 에너지가 증가할수록 실리콘층(11)의 측방 단결정 성장은 쉽게 발생하였다. 실리콘층(11)의 선폭이 0.5㎛인 경우와 비교하면, 실리콘층(11)의 선폭이 좁을수록 낮은 에너지의 레이저 빔을 조사하더라도 실리콘층(11)의 측방 단결정 성장이 용이하게 발생하는 것을 확인할 수 있었다.
상술한 바와 같은 실리콘 단결정 성장 방법은 SOC(silicon on glass), 3D LSI 또는 3D 메모리 소자 등과 같은 다양한 소자의 제조에 응용할 수 있다.
도 5a 내지 도 5c는 상술한 바와 같은 실리콘 단결정 제조 방법을 이용하여 박막 트랜지스터를 형성하는 과정을 나타낸 도면이다.
도 5a를 참조하면, 하부 구조체(50) 상에 실리콘층을 형성하고 이를 패턴하 여 실리콘 패턴(51)을 형성한다. 실리콘 패턴(51)은 비정질 실리콘 또는 폴리 실리콘으로 형성할 수 있으며, 어레이 구조의 박막 트랜지스터를 형성할 수 있도록 실리콘 패턴(51)을 다수개로 형성하였다. 여기서, 하부 구조체(50) 상에 절연 물질을 도포한 뒤, 평탄화 공정을 실시하여 실리콘 패턴(51) 측부에 사이드월이 형성된 것과 같은 효과를 얻을 수 있다. 만일 실리콘 패턴(51)을 비정질 실리콘으로 형성한 경우에는 채널이 형성될 위치에 대해 레이저를 조사하여 폴리 실리콘으로 형성할 수 있다.
도 5b를 참조하면, 단결정 실리콘이 형성될 위치의 측부에 장벽층(52) 패턴을 형성한다. 장벽층(52)은 절연 물질로 형성할 수 있으며, 선택적으로 장벽층(52) 상에 금속 물질로 금속층을 더 형성할 수 있다. 도 5b의 C 부분을 확대하여 도 5c에 나타내었다.
도 5c를 참조하면, 단결정 채널이 형성될 위치의 실리콘 패턴(51)에 대해 레이저를 조사하여 단결정 실리콘을 형성시킨다. 따라서, 단결정 실리콘이 형성된 채널(53)을 형성할 수 있다. 그리고, 장벽층(52)을 제거하고, 채널(53) 상에 게이트(54) 및 채널(53) 양측부에 소스 및 드레인(55)을 형성함으로써 박막 트랜지스터를 형성할 수 있다.
게이트(54)는 전도성 물질로 형성할 수 있으며, 예를 들어 Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속 또는 IZO(InZnO) 또는 AZO(AlZnO)와 같은 금속 또는 전도성 산화물을 사용할 수 있다. 소스, 드레인 (55) 및 이와 연결된 전도성 물질은 위의 전도성 물질로 형성 하여 회로를 구성 할 수 있다
상술한 바와 같은 실시예를 통해서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상에 의해 제조된 단결정 실리콘을 이용하여 LCD, OLED 등 평판 디스플레이의 구동 트랜지스터, 메모리 소자의 주변회로 구성을 위한 트랜지스터 등의 다양한 전자 소자를 제조할 수 있을 것이다. 본 발명의 실시예에 의한 단결정 실리콘을 포함하는 박막 트랜지스터는 바텀 게이트형 또는 탑 게이트형으로 사용될 수 있다. 결과적으로 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 의한 단결정 실리콘의 제조 방법을 나타낸 도면이다.
도 2는 상기 도 1a 내지 도 1c에 의한 공정에 의해 형성된 구조에 대해 단결정 실리콘을 형성시키는 것을 나타낸 도면이다.
도 3a 내지 도 3c는 실리콘층의 선폭은 0.5㎛로 형성하고, 그 상부에 장벽층으로 실리콘 산화물과 금속층으로 Al을 사용하여 형성한 시편에 대한 단결정화 결과에 관한 이미지를 나타낸 도면이다.
도 4a 내지 도 4c는 실리콘층의 선폭은 0.3㎛로 형성하고, 그 상부에 장벽층으로 실리콘 산화물과 금속층으로 Al을 사용하여 형성한 시편에 대한 단결정화 결과 이미지를 나타낸 도면이다.
도 5a 내지 도 5c는 본 발명의 실시예에 의한 단결정 실리콘을 포함하는 박막 트랜지스터의 제조 방법을 나타낸 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 50... 하부 구조체 11... 실리콘층
12... 사이드월 13, 52... 장벽층
14... 금속층 51... 실리콘 패턴
53... 채널 54... 게이트
55... 소스, 드레인
Claims (11)
- 단결정 실리콘 형성 방법에 있어서,하부 구조체 상에 실리콘을 형성하고 패턴하여 실리콘층을 형성하는 단계;상기 실리콘층의 양측부에 사이드월을 형성하는 단계;상기 실리콘층 및 상기 사이드월 상에 상기 실리콘층 및 상기 사이드월과 교차하는 방향으로 장벽층을 형성하는 단계; 및상기 실리콘층에 대해 열을 인가하여 액화시키며 상기 장벽층이 형성된 상기 실리콘층 영역으로부터 반대쪽 실리콘층 영역 방향으로 측방으로 상기 실리콘층을 단결정 성장시키는 단계;를 포함하는 단결정 실리콘 형성 방법.
- 제 1항에 있어서,상기 장벽층을 형성하는 단계 이후에, 상기 장벽층 상에 금속층을 형성하는 단계;를 더 포함하는 단결정 실리콘 형성 방법.
- 제 1항에 있어서,상기 장벽층은 상기 실리콘층의 형성 방향과 교차하는 방향으로 형성하는 단결정 실리콘 형성 방법.
- 제 1항에 있어서,상기 실리콘층은 비정질 실리콘 또는 폴리 실리콘으로 형성하는 단결정 실리콘 형성 방법.
- 제 1항에 있어서,상기 사이드월 및 상기 장벽층은 절연 물질로 형성하는 단결정 실리콘 형성 방법.
- 제 2항에 있어서,상기 금속층은 Al, Mo, W, Ti, Cr, AlNd 또는 MoW의 단층 구조이거나, 이들의 다층 구조로 형성하는 단결정 실리콘 형성 방법.
- 단결정 실리콘을 포함하는 박막 트랜지스터의 형성 방법에 있어서,하부 구조체 상에 실리콘 패턴을 형성하는 단계;상기 하부 구조체 상에 절연 물질을 도포하고 평탄화하여 상기 실리콘 패턴 측부에 절연층을 형성하는 단계;상기 실리콘 패턴 및 상기 절연층 상에 상기 실리콘 패턴 및 상기 절연층과 교차하는 방향으로 장벽층을 형성하는 단계;상기 실리콘 패턴의 채널이 형성되는 영역에 대해 열을 인가하여 액화시키며 상기 장벽층이 형성된 상기 실리콘 패턴 영역으로부터 반대쪽 실리콘 패턴 영역 방향으로 측방으로 상기 실리콘 패턴을 단결정 성장시키는 단계; 및상기 실리콘 패턴 상에 게이트, 소스 및 드레인을 형성하는 단계를 포함하는 단결정 실리콘을 포함하는 박막 트랜지스터 형성 방법.
- 제 7항에 있어서,상기 장벽층을 형성하는 단계 이후에, 상기 장벽층 상에 금속층을 형성하는 단계;를 더 포함하는 단결정 실리콘을 포함하는 박막 트랜지스터의 형성 방법.
- 제 7항에 있어서,상기 장벽층은 상기 실리콘 패턴 방향과 교차하는 방향으로 형성하는 단결정 실리콘을 포함하는 박막 트랜지스터의 형성 방법.
- 제 7항에 있어서,상기 실리콘 패턴은 비정질 실리콘 또는 폴리 실리콘으로 형성하는 단결정 실리콘을 포함하는 박막 트랜지스터의 형성 방법.
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