TW201735309A - 半導體元件及場效電晶體形成方法 - Google Patents

半導體元件及場效電晶體形成方法 Download PDF

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Abstract

一種半導體元件包括具有第一半導體材料之鰭。該鰭包括源極/汲極(S/D)區域及通道區域。S/D區域提供頂表面及兩個側壁表面。S/D區域之寬度小於通道區域之寬度。半導體元件進一步包括S/D區域上方的且具有經摻雜第二半導體材料的半導體薄膜。半導體薄膜提供分別大體上平行於S/D區域之頂表面及兩個側壁表面的頂表面及兩個側壁表面。半導體元件進一步包括金屬接點，金屬接點在半導體薄膜之頂表面及兩個側壁表面上方且可操作以與S/D區域電氣連通。

Description

半導體元件及場效電晶體形成方法
本揭示案是關於一種半導體元件及場效電晶體形成方法。
半導體積體電路(IC)工業已經歷了指數性增長。IC材料及設計技術進步產生了數代IC，其中每一代的電路皆比前代的電路更小且更複雜。在IC進化的過程中，功能密度(亦即，每晶片面積互連元件之數目)大體而言增加了，而幾何學尺寸(亦即，可使用製造製程產生的最小組件(或線))減小了。此按比例縮小的製程大體藉由提高生產效率及降低相關聯成本來提供益處。按比例縮小亦增加了處理及製造IC的複雜性。
舉例而言，已發展諸如鰭式場效電晶體(fin field effect transistor,FinFET)之多閘極場效電晶體(field effect transistor,FET)以獲得與短通道電晶體中傳統的平坦FET相比更佳的閘極可控性。多閘極FinFET之實例包括雙閘極FET、三閘極FET、Omega閘極FET及環繞閘極(或繞式閘極)FET。預期多閘極FET改變半導體製程技術的比例超出習知的 塊體金屬氧化物半導體FET(metal-oxide-semiconductor FET,MOSFET)技術之限制。然而，隨著電晶體元件結構按比例縮小且變成三維的，電晶體接觸電阻對元件效能的影響顯示增加。因此，希望具有減小接觸電阻之新的接點結構。
根據本揭示案的多個實施例，一種半導體元件包括具有第一半導體材料之鰭。鰭包括源極/汲極(source/drain,S/D)區域及通道區域。S/D區域提供頂表面及兩個側壁表面。S/D區域之寬度小於通道區域之寬度。半導體元件進一步包括S/D區域上方的且具有經摻雜第二半導體材料的半導體薄膜。半導體薄膜提供分別大體上平行於S/D區域之頂表面及兩個側壁表面的頂表面及兩個側壁表面。半導體元件進一步包括金屬接點，金屬接點在半導體薄膜之頂表面及兩個側壁表面上方且可操作以與S/D區域電氣連通。
根據本揭示案的多個實施例，一種場效電晶體(field effect transistor,FET)形成方法包括提供鰭，其中鰭包括第一半導體材料且具有FET之源極區域、通道區域及汲極區域。FET形成方法進一步包括在通道區域上方形成閘極堆疊及修整鰭以減小源極區域及汲極區域中鰭之寬度。FET形成方法進一步包括在源極區域及汲極區域上方形成半導體薄膜，其中半導體薄膜包括經摻雜第二半導體材料且大體上與鰭共形。FET形成方法進一步包括在半導體薄膜上方沉積金屬，其中金屬可操作以與源極區域及汲極區域電氣連通。
根據本揭示案的多個實施例，一種FET形成方法包括提供鰭，其中鰭包括第一半導體材料且具有FET之源極區域、通道區域及汲極區域。FET形成方法進一步包括：在通道區域上方形成虛設閘極堆疊及在虛設閘極堆疊之側壁上方形成閘極間隔物。FET形成方法進一步包括修整鰭以減小源極區域及汲極區域中鰭之寬度。FET形成方法進一步包括在源極區域及汲極區域上方形成半導體薄膜，其中半導體薄膜包括經摻雜第二半導體材料且大體上與鰭共形。FET形成方法進一步包括執行替換閘極製程，藉此用金屬閘極替換虛設閘極堆疊。FET形成方法進一步包括形成接觸孔以曝露半導體薄膜之頂表面及兩個側壁表面，及在接觸孔中沉積金屬。
100‧‧‧半導體元件
102‧‧‧基板
103‧‧‧隔離結構
104‧‧‧鰭
104'、106'‧‧‧頂表面
104"、106"‧‧‧側壁表面
104a‧‧‧源極及汲極區域
104b‧‧‧通道區域
106‧‧‧半導體薄膜
106'''‧‧‧中間表面
108‧‧‧導電層
110‧‧‧閘極堆疊
110a‧‧‧閘極堆疊
112‧‧‧閘極間隔物
112a‧‧‧鰭間隔物
114‧‧‧層間介電質層
116‧‧‧源極及汲極接點
120‧‧‧虛設界面層
122‧‧‧虛設閘電極
124‧‧‧硬遮罩層
130‧‧‧接觸孔
200‧‧‧方法
202~218‧‧‧操作
H fin、H fin2‧‧‧高度
P fin‧‧‧節距
S fin‧‧‧間距
W fin、W fin-bottom、W fin-top、W fin2‧‧‧寬度
圖1A及圖1B為根據本揭示案之各種態樣建構的半導體元件之透視圖及橫截面圖。
圖2繪示根據一些實施例，製造圖1A及圖1B之半導體元件的方法之流程圖。
圖3、圖4、圖5、圖6、圖7A、圖8、圖9及圖10為根據一些實施例，根據圖2之方法形成半導體元件之透視圖。
圖7B、圖7C及圖7D為根據一些實施例，圖7A的半導體元件之橫截面圖。
圖11、圖12、圖13及圖14為根據一些實施例，根據圖2的方法形成半導體元件之橫截面圖。
以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。下文描述組件及佈置之特定實例，以簡化本揭示案。當然此等內容僅為實例且不意欲限制。舉例而言，在隨後的描述中第一特徵形成於第二特徵上方或形成於第二特徵上可包括第一特徵及第二特徵直接接觸形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間以使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭示案可重複各種實例中的元件符號及/或字母。此重複係出於簡單及清楚之目的且本質上並不規定所論述的各種實施例及/或構造之間的關係。
此外，為便於描述，本文可使用諸如「在下面」、「在下方」、「下部」、「在上方」、「上部」及類似術語之空間相對術語，以描述諸圖中所繪示的一個元件或一個特徵與另外一或多個元件或一或多個特徵的關係。除諸圖中所示方位之外，空間相對術語意欲涵蓋使用中或操作中元件之不同方位。設備可以另外方式定向(旋轉90度或處於其他方位)，且可同樣對本文所使用的空間相對描述詞相應地進行闡釋。
本揭示案大體而言係關於半導體元件，且更特定而言之關於具有多閘極場效電晶體(field effect transistor,FET)的半導體元件，多閘極FET包括共形源極及汲極(source/drain,S/D)接點。多閘極FET之實例包括雙閘極FET、三閘極FET、Omega閘極FET及環繞閘極(gate-all-around,GAA)FET。此外，GAA FET可包括奈米 線通道、棒形通道或其他適合的通道結構中之一或多者。本揭示案的目的是提供多閘極電晶體之新穎S/D接點結構，以便減小多閘極電晶體之S/D接觸電阻。在實施例中，S/D接點與下層半導體鰭之間的界面相對於下層鰭的形狀具有大體上共形的輪廓。換言之，S/D接點有效地覆蓋下層鰭之至少頂表面及兩個側壁表面。此結構提供S/D接點與下層鰭之間增加的界面面積，藉此與習知S/D接點相比較，減小S/D接觸電阻。
圖1A及圖1B繪示根據本揭示案之各種態樣建構的具有此共形S/D接點結構的半導體元件100。特定言之，圖1A為半導體元件100之透視圖，且圖1B為半導體元件100沿著圖1A的線「1-1」之橫截面圖。
如圖所示，半導體元件100為多閘極FinFET元件。此外，半導體元件100可為在處理積體電路(IC)期間製造的中間元件，或中間元件的部分，中間元件可包含靜態隨機存取記憶體(static random access memory,SRAM)及/或其他邏輯電路、諸如電阻器、電容器及電感器之被動組件，以及諸如p型FET、n型FET、金屬氧化物半導體場效電晶體(MOSFET)、互補金屬氧化物半導體(complementary metal-oxide semiconductor,CMOS)電晶體、雙極電晶體、高壓電晶體、高頻電晶體之主動組件、其他記憶體單元及上述各者之組合。
共同參閱圖1A及圖1B，半導體元件100包括基板102、基板102上方的隔離結構103，及自基板102向上(沿著「z」方向)突出且在隔離結構103上方的複數個鰭104。半導 體元件100進一步包括閘極堆疊110及閘極堆疊110之側壁上的閘極間隔物112。閘極堆疊110在閘極堆疊110三側上嚙合鰭104中之每一鰭104，從而形成多個閘控表面(因此，為術語「多閘極」半導體元件100)。儘管圖1A及圖1B在半導體元件100中繪示六個鰭，但此情形不是限制性的。在實施例中，半導體元件100可包括一個鰭或任何數目之鰭。閘極堆疊110在半導體元件100之通道區域(未繪示)處嚙合各別鰭104。鰭104在閘極堆疊110之相對側上進一步提供半導體元件100之源極及汲極(S/D)區域。半導體元件100進一步包括源極及汲極(S/D)接點116，S/D接點116可操作以與鰭104中的S/D區域電氣連通。
半導體元件100進一步包括複數個半導體薄膜106。半導體薄膜106中之每一半導體薄膜106覆蓋各別鰭104之S/D區域。半導體薄膜106與鰭104之形狀大體上共形。本文所使用的術語「大體上共形」意謂半導體薄膜106之頂表面大體上平行於鰭104之頂表面，且半導體薄膜106之側壁表面106"大體上平行於鰭104之側壁表面104"。然而，在各種實施例中，半導體薄膜106之厚度可為均勻的或可不均勻。在本實施例中，半導體薄膜106之頂表面及鰭104之頂表面處於(100)晶體方位(如圖所示的「x-y」平面)，且半導體薄膜106之側壁表面106"及鰭104之側壁表面104"處於(110)晶體方位。在替代性實施例中，前文提及的表面可處於其他晶體方位。舉例而言，在另一實施例中，半導體薄膜106之側壁表面106"及鰭104之側壁表面104"可處於(551)晶體方位。在本實施例中， 半導體薄膜106包括摻雜半導體材料，摻雜半導體材料提供S/D接點116與鰭104之S/D區域之間的導電路徑。
在本實施例中，半導體元件100進一步包括S/D接點116與半導體薄膜106之間的導電層108。在實施例中，導電層108為諸如藉由矽化或鍺矽化來金屬化的半導體薄膜106之部分。在另一實施例中，導電層108為幫助減小金屬材料(例如，S/D接點116)與半導體材料(例如，半導體薄膜106)之間的費米能級釘紮效應(Fermi-level pinning effect)的超薄介電層。
在圖1A及圖1B中可看出，半導體元件100之S/D接點結構包括多個層，一個層覆蓋另一層，層間界面與鰭104之形狀一致。在本實施例中，半導體薄膜106覆蓋各別鰭104，導電層108覆蓋半導體薄膜106，且S/D接點116覆蓋導電層108。此共形接點結構提供S/D接點116與鰭104之間的最大導電界面面積，藉此減小S/D接觸電阻。下文描述關於半導體元件100的更多細節，包括用於上文論述的特徵中之每一特徵的材料及形成此些特徵的方法。
圖2繪示根據本揭示案之各種態樣，形成諸如半導體元件100的具有共形S/D接點的多閘極半導體元件之方法200的流程圖。方法200僅為實例，且不意欲限制本揭示案超出申請專利範圍中明確敘述的內容。可在方法200之前、在方法200期間及在方法200之後提供額外操作，且可替換、除去或移動所描述的一些操作以獲得方法之額外實施例。
在操作202處，方法200(圖2)接收圖3中所示半導體元件100。參閱圖3，半導體元件100包括基板102及自基板102向上(沿著「z」方向)突出的複數個鰭104。複數個鰭104藉由設置於基板102上方的隔離結構103隔離。
在本實施例中，基板102為矽基板。或者，基板102可包含：另一元素半導體，諸如，鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或上述各者之組合。
鰭104可包含選自由以下組成之群組的至少一種半導體材料：矽、矽鍺(Si1-x Ge x )、鍺及諸如砷化鎵、砷化銦鎵(In m Ga1-m As)、砷化銦、磷化銦及銻化銦之III-V族化合物半導體。鰭104可包含形成於Si上的應變Si1-x Ge x 或形成於鬆馳矽鍺上的應變Si。在實施例中，鰭104包含應變Si1-x Ge x ，且基板102包含鬆馳或部分鬆馳的矽鍺合金Si1-r Ge r 層，其中鍺莫耳分率r小於x。藉由選擇x大於r，Si1-x Ge x 通道之自然晶格常數大於Si1-r Ge r 之自然晶格常數，且Si1-x Ge x 通道處於壓縮應力或應變之下。在實施例中，通道中縱向方向的壓縮應變大於0.5%，諸如，大於1%。在實施例中，基板102亦可包含氧化矽(SiO2)層(亦即，絕緣體上矽基板)，且鰭104可由絕緣體上矽晶圓形成。
仍參閱圖3，儘管僅在一個鰭上標記，但鰭104中之每一鰭104(或簡單地，鰭104)包括兩個源極/汲極(S/D)區域104a及兩個S/D區域104a之間的通道區域104b。S/D區域 104a及通道區域104b沿著「y」方向水平佈置。在本實施例中，鰭104在「x-z」平面中具有矩形或梯形輪廓。
鰭104在鰭104的頂部部分、中心部分及底部(隔離結構103正上方)部分沿著「x」方向的寬度分別為W fin-top、W fin及W fin-bottom。鰭104在隔離結構103上方沿著「z」方向具有高度H fin。複數個鰭104沿著「x」方向彼此間隔，間距為S fin且邊緣至邊緣節距為P fin。在實施例中，鰭寬度W fin-top及W fin-bottom可為10奈米(nm)或更小，諸如8nm或更小。在實施例中，W fin-top可等於或小於W fin，W fin又可等於或小於W fin-bottom。在實施例中，鰭高度H fin可等於或大於30nm，諸如40nm或更大，乃至50nm或更大。在實施例中，鰭節距P fin可為30nm或更小。在本實施例中，鰭側壁表面具有(110)晶體方位且鰭頂表面具有(100)晶體方位。鰭側壁表面可具有其他晶體方位，諸如(551)。鰭104之其他構造及形狀是可能的且在本揭示案的範疇內。
在鰭104包含Si鰭及Si1-x Ge x 鰭之實施例中，Si1-x Ge x 鰭可與Si鰭一起形成，且Si1-x Ge x 鰭可與Si鰭相鄰。此外，Si1-x Ge x 鰭及Si鰭不必具有相同實體尺寸H fin、W fin-top及W fin-bottom。Si1-x Ge x 鰭可用於p通道電晶體，而Si鰭可用於n通道電晶體。在實施例中，因為Si鰭104在基板102中形成於全部或部分鬆馳的Si1-r Ge r 層上，所以Si鰭將處於沿縱向方向的拉伸應力或應變下。沿縱向方向的拉伸應變之存在增加Si中的電子遷移率，且改良n通道Si電晶體之驅動電流及速度效能。
可使用包括光微影製程及蝕刻製程之適合的製程製造鰭104。光微影製程可包括：形成覆蓋基板102之光阻劑層(抗蝕劑)；將抗蝕劑曝光至圖案；執行後曝光烘焙製程；以及將抗蝕劑顯影以形成包括抗蝕劑之遮罩元件。遮罩元件隨後用於蝕刻凹槽進入基板102中，從而在基板102上留下鰭104。蝕刻製程可包括乾式蝕刻、濕式蝕刻、反應性離子蝕刻(reactive ion etching,RIE)及/或其他適合的製程。或者，可使用心軸-間隔物雙圖案化微影術形成鰭104。形成鰭104的方法之眾多其他實施例可能是適合的。
隔離結構103可由氧化矽、氮化矽、氧氮化矽、氟摻雜的矽酸鹽玻璃(fluoride-doped silicate glass,FSG)、低k介電材料及/或其他適合的絕緣材料形成。隔離結構103可為淺溝槽隔離(shallow trench isolation,STI)特徵。在實施例中，藉由在基板102中蝕刻溝槽，例如作為鰭104形成製程之部分，來形成隔離結構103。可隨後用絕緣材料填充溝槽，繼之以化學機械平坦化(chemical mechanical planarization,CMP)製程。諸如場氧化層、矽局部氧化(LOCal Oxidation of Silicon,LOCOS)及/或其他適合結構之其他隔離結構是可能的。隔離結構103可包括例如具有一或多個熱氧化襯墊層的多層結構。
在操作204處，方法200(圖2)在鰭104上方，特定言之在通道區域104b上方形成閘極堆疊110a。在本實施例中，閘極堆疊110a為預留位置且將由後閘極製程中的最終閘極堆疊替換。因此，閘極堆疊110a亦稱為虛設閘極堆疊110a。 在替代性實施例中，例如在前閘極製程中，閘極堆疊110a為最終閘極堆疊。參閱圖4，虛設閘極堆疊110a包括虛設界面層120、虛設閘電極122及硬遮罩層124。虛設界面層120可包括諸如氧化矽層(例如，SiO2)或氧氮化矽(例如，SiON)之介電材料，且虛設界面層120可藉由化學氧化、熱氧化、原子層沉積(atomic layer deposition,ALD)、化學氣相沉積(chemical vapor deposition,CVD)及/或其他適合的方法形成。虛設閘電極122可包括多晶矽(多Si)，且虛設閘電極122可藉由諸如低壓化學氣相沉積(low-pressure chemical vapor deposition,LPCVD)及電漿增強化學氣相沉積(plasma-enhanced CVD,PECVD)之適合的沉積製程形成。硬遮罩層124可包括諸如氧化矽及/或氮化矽之一或多個材料層。在實施例中，虛設閘極堆疊110a可包括其他適合的層。虛設閘極堆疊110a之各個層可藉由光微影製程及蝕刻製程形成。
在操作206處，方法200(圖2)在虛設閘極堆疊110a之側壁上方形成閘極間隔物112。此舉可涉及一或多個沉積製程及蝕刻製程。在實施例中，間隔物在虛設閘極堆疊110a及鰭104兩者之側壁上形成，且隨後自鰭104之側壁移除間隔物，從而僅留下虛設閘極堆疊110a之側壁上的部分。此情形繪示於圖5及圖6中。
參閱圖5，在實施例中，間隔物材料作為毯覆物沉積於隔離結構103、鰭104及虛設閘極堆疊110a上方。隨後，藉由各向異性蝕刻製程來蝕刻間隔物材料，以曝露隔離結構103、硬遮罩層124及鰭104之頂表面104'。結果，間隔物材料 僅在虛設閘極堆疊110a之側壁及鰭104之側壁上的部分餘留。間隔物材料在虛設閘極堆疊110a之側壁上的部分稱為閘極間隔物112，而間隔物材料在鰭104之側壁上的部分稱為鰭間隔物112a。在實施例中，間隔物材料可包含介電材料，諸如，氧化矽、氮化矽、氧氮化矽、碳化矽、其他介電材料或上述各者之組合。此外，閘極間隔物112及鰭間隔物112a可包含一個或多個材料層。
參閱圖6，實質上移除鰭間隔物112a，而閘極間隔物112餘留。在實施例中，藉由一或多個處理製程及蝕刻製程來達成此情形。在此實施例之第一步驟中，閘極間隔物112經選擇性地改質以具有與鰭間隔物112a之抗蝕刻性不同的抗蝕刻性。舉例而言，此舉可藉由在方向性離子束存在下的方向性離子佈植(例如，氧佈植)或電漿處理來完成，以便閘極間隔物112比鰭間隔物112a對蝕刻劑更有抗性。在此實施例之第二步驟中，鰭間隔物112a藉由選擇性蝕刻製程大體上被移除，而閘極間隔物112大體上餘留。如圖6中所示，蝕刻製程曝露鰭104之側壁表面104"。亦在圖6中繪示，鰭間隔物112a之小部分餘留在鰭104之下部。在替代性實施例中，可完全移除鰭間隔物112a。在實施例中，操作206進一步包括清洗製程，此清洗製程清洗鰭104之包括頂表面104'及側壁表面104"的表面，且將此些表面準備好用於後續磊晶成長製程。上文各種蝕刻製程及清洗製程可使鰭104稍微凹進。
在操作207處，方法200(圖2)修整源極及汲極區域104a中的鰭104。修整增加沿著「x」方向的側向間距S fin， 從而為後續製造階段提供益處。操作207後的半導體元件100共同地繪示於圖7A、圖7B、圖7C及圖7D中。圖7B為經修整源極/汲極區域104a沿著圖7A之「2-2」線的橫截面圖。圖7C為通道區域104b沿著圖7A之「3-3」線的與圖7B之源極/汲極區域104a的橫截面圖疊加的橫截面圖。圖7D為鰭104沿著圖7A之「4-4」線的橫截面圖。參閱圖7A，鰭104經修整以具有小於W fin(圖3)之新的中心寬度W fin2。在實施例中，鰭寬度的減小可取決於鰭104之寬度而介於0.5nm與10nm之間。在本實施例中，鰭寬度的減小為約5nm或更少，諸如，約3nm或更少。參閱圖7B，鰭104之頂部寬度及底部寬度相應地減小。兩個相鄰鰭之間的側向間距S fin藉此增加(W fin-W fin2)。由於至少兩個原因，此增加是理想的。首先，此增加用於後續磊晶成長製程之空間。在不修整鰭104的情形下，磊晶成長離開鰭104可合併，從而導致S/D接觸面積減小。其次，若在後續磊晶成長之後鰭104之間沒有足夠間距，則沉積S/D接點材料以充分地包覆在鰭104周圍將較為困難。鰭之高度H fin可藉由修整製程稍微減小。為了方便起見，鰭104之新的頂表面及側壁表面仍分別標記為104'及104"(圖7A)。由於通道區域104b被虛設閘極堆疊110a覆蓋，故通道區域104b不藉由此製程來修整。參閱圖7C及圖7D，作為操作207的結果，S/D區域104a之寬度(W fin2)現小於通道區域104b之寬度(W fin)，且S/D區域104a之高度(H fin2)現小於通道區域104b之高度(H fin)。在實施例中，操作207可包括在溶液中的濕式蝕刻、在低密度電漿中的反應性離子蝕刻(reactive ion etch,RIE)、在感應耦 合電漿(inductively coupled plasma,ICP)中低溫條件下的與RIE組合之單步驟蝕刻、在ICP-RIE配置反應器中的時間多工深度矽蝕刻、在高密度電漿中室溫或近室溫下的單步驟蝕刻或適合於鰭104之材料的其他蝕刻方法。
在操作208處，方法200(圖2)在鰭104上方形成一或多個經摻雜半導體薄膜106。參閱圖8，形成半導體薄膜106以覆蓋S/D區域104a。此外，半導體薄膜106具有相對於鰭104大體上共形的輪廓，半導體薄膜106之頂表面106'大體上平行於鰭頂表面104'，且半導體薄膜106之側壁表面106"大體上平行於鰭側壁表面104"。在實施例中，側壁表面106"中之每一側壁表面106"大體上垂直於頂表面106'。在本實施例中，側壁表面106"並不直接交切頂表面106'。相反，側壁表面106"及頂表面106'經由半導體薄膜106之各別中間表面106'''連接。在替代性實施例中，側壁表面106"直接交切頂表面106'以在彼處之間形成邊緣。在實施例中，半導體薄膜106為約數奈米厚，諸如，自約1nm至約5nm。
在實施例中，半導體薄膜106為重摻雜的且磊晶生長的半導體薄膜。在一些實施例中，半導體元件100為p通道多閘極FET，鰭104包括Si或Si1-x Ge x ，且半導體薄膜106可為摻雜硼的Si1-y Ge y ，其中y等於或大於x，以在通道中引起縱向壓縮應變，以獲得電洞遷移率增強。在一些實施例中，半導體元件100為n通道多閘極FET，鰭104包括Si，且半導體薄膜106可為摻雜磷的矽(Si：P)或摻雜磷的碳化矽(Si1-z C z ：P)。在鰭104包括諸如In m Ga1-m As之化合物半導體的實施例中，摻雜 的磊晶半導體薄膜106可為In n Ga1-n As，其中n小於或等於m。在半導體元件100包括p通道FET及n通道FET兩者的實施例中，經摻雜半導體薄膜106可分別在p通道元件區域及n通道元件區域中形成。舉例而言，首先形成n型半導體薄膜106，其中p通道元件區域被硬遮罩覆蓋，且隨後形成p型半導體薄膜106，其中n通道元件區域被硬遮罩覆蓋。
在實施例中，半導體薄膜106藉由一或多個選擇性磊晶成長(selective epitaxy growth,SEG)製程來形成。在一個實例中，SEG製程為使用矽基前驅物氣體之低壓化學氣相沉積(low pressure chemical vapor deposition,LPCVD)製程。對此實施例進一步而言，控制半導體薄膜106之不同小面的生長，以便達成圖8中所示的所要之輪廓。在本實施例中，鰭表面104'及104"經預處理以分別處於(100)晶體方位及(110)晶體方位。半導體薄膜106之生長隨後遵循各別晶體方位，亦即，沿(100)方向及(110)方向生長，以形成頂表面106'及側壁表面106"。此舉導致(100)小面中的頂表面106'、(110)小面中的側壁表面106"及(111)小面中的中間表面106'''。在各種實施例中，鰭表面104'及104"經預處理以具有大體上(100)晶體方位及(110)晶體方位，亦即，鰭表面104'及104"分別在(100)晶體方位及(110)晶體方位之±10度內。對此等實施例進一步而言，磊晶生長遵循鰭表面之各別晶體方向，且所得半導體薄膜106具有大體上在(100)小面中的頂表面106'、大體上在(110)小面中的側壁表面106"及大體上在(111)小面中的中間表面106'''。在另一實施例中，控制半導體薄膜106之生長，以 便在相鄰鰭104上的半導體薄膜106之間存在足夠間距用於後續製造步驟，諸如，在半導體薄膜106之間沉積金屬。
在實施例中，操作208用諸如磷或砷或磷及砷的組合之n型摻雜劑原位摻雜生長半導體，用於形成n型元件的經摻雜矽半導體薄膜106。在實施例中，操作208用諸如硼或銦之p型摻雜劑原位摻雜經生長半導體，用於形成p型元件的經摻雜SiGe半導體薄膜106。在實施例中，可例如使用快速熱退火(rapid thermal annealing,RTA)、毫秒退火(millisecond anneal,MSA)或尖波退火、雷射退火(laser annealing,LSA)或其他退火技術，來執行可選的熱處理以增強半導體薄膜106中的摻雜劑活化作用。
在操作210處，方法200(圖2)使用後閘極製程(亦稱為替換閘極製程)用最終閘極堆疊110替換虛設閘極堆疊110a。然而，當操作204形成最終閘極堆疊而非虛設閘極堆疊時，可跳過操作210。在實施例中，操作210涉及下文參閱圖9及圖10論述的多個步驟。
參閱圖9，在第一步驟中，在隔離結構103、半導體薄膜106及虛設閘極堆疊110a上方沉積介電材料層。介電材料層亦稱為層間介電質(inter-layer dielectric,ILD)層114。在實施例中，接觸蝕刻停止層(contact etch stop layer,CESL)可在ILD層114下面形成。CESL可包括氮化矽、氧氮化矽、具有氧(O)元素或碳(C)元素之氮化矽及/或其他材料。在一個實例中，CESL包括具有內在應力的氮化矽(Si3N4)，內在應力的量值為1GPa或更高。對於p通道元件而言，內在應力為壓縮 應力，且對於n通道元件而言，內在應力為拉伸應力。ILD層114可包括材料，諸如，正矽酸乙酯(tetraethylorthosilicate,TEOS)氧化物、未摻雜的矽酸鹽玻璃或摻雜的二氧化矽，諸如硼磷矽酸鹽玻璃(borophosphosilicate glass,BPSG)、熔融二氧化矽玻璃(fused silica glass,FSG)、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、摻雜硼的矽玻璃(boron doped silicon glass,BSG)，及/或其他適合的介電材料。ILD層114可藉由PECVD製程或其他適合的沉積技術來沉積。在實施例中，藉由可流動的CVD(FCVD)製程形成ILD層114。FCVD製程包括：在基板102上方沉積可流動材料(諸如，液態化合物)以填充各個溝槽，且藉由諸如熱退火或紫外輻射之適合技術將可流動材料轉變成固態材料。隨後藉由CMP製程回蝕或平坦化ILD層114，以曝露硬遮罩層124。
參閱圖10，在第二步驟中，在一或多個蝕刻製程中移除硬遮罩層124、虛設電極122及虛設界面層120，藉此在閘極間隔物112之兩個側壁之間形成凹槽。可用適合的濕式蝕刻、乾式(電漿)蝕刻及/或其他製程移除各個層。隨後，一或多個材料層沉積進入凹槽中，以形成最終閘極堆疊110。在一個實例中，閘極堆疊110包括界面層、閘極介電層、功函數金屬層及金屬填充層。界面層可包括諸如氧化矽層(SiO2)或氧氮化矽(SiON)之介電材料，且界面層可藉由化學氧化、熱氧化、原子層沉積(ALD)、CVD及/或其他適合的介電質形成。在各種實施例中界面層小於1nm厚。閘極介電層可包括高k介電層，諸如，氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鑭(La2O3)、 二氧化鈦(TiO2)、三氧化二釔(Y2O3)、鈦酸鍶(SrTiO3)、其他適合的金屬氧化物，或上述各者之組合。閘極介電層可藉由ALD及/或其他適合的方法來形成，且閘極介電層的厚度範圍可為自約1.0nm至約10nm。功函數金屬層可為p型功函數層或n型功函數層。p型功函數層包含具有足夠大的有效功函數、選自而非局限於以下之群組的金屬：氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鎢(W)、鉑(Pt)或上述各者之組合。n型功函數層包含具有足夠低的有效功函數、選自而非局限於以下之群組的金屬：鈦(Ti)、鋁(Al)、碳化鉭(TaC)、碳氮化鉭(TaCN)、矽氮化鉭(TaSiN)或上述各者之組合。功函數金屬層可包括複數個層且可藉由CVD、PVD及/或其他適合的製程來沉積。金屬填充層可包括鋁(Al)、鎢(W)、鈷(Co)、銅(Cu)及/或其他適合材料。金屬填充層可藉由CVD、PVD、電鍍及/或其他適合製程來形成。
在操作212處，方法200(圖2)在S/D區域中形成接觸孔130，以曝露半導體薄膜106之頂表面及側壁表面的部分。此情形繪示於圖11及圖12中，圖11及圖12為半導體元件100沿著圖10之「2-2」線的橫截面圖，分別繪示形成接觸孔130前後的半導體元件100。在實施例中，藉由一或多個光微影製程及蝕刻製程形成接觸孔130。光微影製程可在半導體元件100上方形成硬遮罩，從而具有接觸孔130蝕刻穿過的開口。蝕刻製程可包括適合的濕式蝕刻、乾式(電漿)蝕刻及/或其他製程。舉例而言，乾式蝕刻製程可使用含氯氣體、含氟氣體、其他蝕刻氣體或上述各者之組合。濕式蝕刻溶液可包括 NH4OH、HF(氫氟酸)或經稀釋HF、去離子水、TMAH(羥化四甲銨)、其他適合的濕式蝕刻溶液或上述各者的組合。如圖12中所示，接觸孔130曝露半導體薄膜106之頂表面106'及側壁表面106"之部分。
在操作214處，方法200(圖2)在半導體薄膜106上方形成導電層108。參閱圖13，導電層108與半導體薄膜106及鰭104共形。在實施例中，導電層108為諸如藉由矽化或鍺矽化來金屬化的半導體薄膜106之部分。矽化或鍺矽化大體涉及沉積金屬薄膜、執行退火製程及移除過量的未反應金屬。舉例而言，金屬薄膜的厚度可為約5nm或更小，諸如，2nm或更小。在實施例中，相同金屬薄膜可用於金屬化n型S/D區域及p型S/D區域兩者。或者，用於金屬化n型S/D區域的金屬材料可不同於用於金屬化p型S/D區域的金屬材料。在實施例中，金屬薄膜包括鈦(Ti)、鎳(Ni)、鈷Co)、鉭(Ta)、鉺(Er)、釔(Y)、鐿(Yb)、鉑(Pt)或上述各者的組合。
在另一實施例中，導電層108為幫助減小金屬材料(例如，圖1A之S/D接點116)與半導體材料(例如，半導體薄膜106)之間的費米能級釘紮效應的超薄介電層。超薄介電層可藉由原子層沉積(ALD)來沉積。在實施例中，在導電層108形成於n型S/D區域上方的情形下，介電材料可為二氧化鈦(TiO2)、氧化鉭(Ta2O5)或具有相對於半導體薄膜106及鰭104中半導體材料較小或可以忽略的導電帶偏移E c的任何其他介電質。在實施例中，導電層108之厚度為1nm或更薄，諸如， 0.5nm或更薄。較小或可以忽略的E c以及選擇導電層108之超薄厚度允許高電流密度流過而不會有較大電壓降。
在實施例中，導電層108在形成ILD層114及接觸孔130之前形成於半導體薄膜106上方。在此些實施例中，導電層108完全覆蓋半導體元件100之S/D區域中的半導體薄膜106。在本實施例中，導電層108在形成接觸孔130之後形成於半導體薄膜106上方。在此些實施例中，導電層108僅覆蓋半導體薄膜106被接觸孔130曝露的部分。
在操作216處，方法200(圖2)藉由在接觸孔130中沉積金屬來形成S/D接點116。參閱圖14，S/D接點116填充接觸孔130且覆蓋鰭104穿過共形的導電層108及半導體薄膜106。在實施例中，S/D接點116包含具有4.3eV或更低之功函數的金屬。在實施例中，S/D接點116可包含鎢(W)、鈷(Co)、銅(Cu)、其他元素的金屬、諸如氮化鈦(TiN)、氮化鋁鈦(TiA1N)、氮化鎢(WN)、氮化鉭(TaN)之金屬氮化物，或上述各者的組合，且S/D接點116可藉由CVD、PVD、電鍍及/或其他適合製程來形成。可執行CMP製程，以平坦化半導體元件100之頂表面來獲取圖1A及圖1B中所示的結構。
在操作218處，方法200(圖2)執行進一步的步驟來完成製造半導體元件100。舉例而言，操作218可形成電氣連接閘極堆疊110之閘極接點，且操作218可形成將多閘極FET連接至半導體元件100的其他部分以形成完整IC之金屬互連。
儘管不意欲限制，但本揭示案之一或多個實施例向半導體元件及半導體元件的形成提供許多益處。舉例而言，本揭示案之源極/汲極(S/D)接點向電晶體之S/D區域提供與習知S/D接點相比更大的接觸面積。本揭示案之S/D接點提供覆蓋S/D區域之多個表面的共形接觸界面，多個表面包括S/D區域之頂表面及兩個側壁表面。較大的接觸面積有助於降低S/D接觸電阻。
在一個示例性態樣中，本揭示案係針對一種半導體元件。半導體元件包括具有第一半導體材料之鰭。鰭包括源極/汲極(S/D)區域及通道區域。S/D區域提供頂表面及兩個側壁表面。S/D區域之寬度小於通道區域之寬度。半導體元件進一步包括S/D區域上方的且具有經摻雜第二半導體材料的半導體薄膜。半導體薄膜提供分別大體上平行於S/D區域之頂表面及兩個側壁表面的頂表面及兩個側壁表面。半導體元件進一步包括金屬接點，金屬接點在半導體薄膜之頂表面及兩個側壁表面上方且可操作以與S/D區域電氣連通。
在另一示例性態樣中，本揭示案係針對一種場效電晶體(FET)形成方法。FET形成方法包括提供鰭，其中鰭包括第一半導體材料且具有FET之源極區域、通道區域及汲極區域。FET形成方法進一步包括在通道區域上方形成閘極堆疊及修整鰭以減小源極區域及汲極區域中鰭之寬度。FET形成方法進一步包括在源極區域及汲極區域上方形成半導體薄膜，其中半導體薄膜包括經摻雜第二半導體材料且大體上與鰭共形。 FET形成方法進一步包括在半導體薄膜上方沉積金屬，其中金屬可操作以與源極區域及汲極區域電氣連通。
在另一示例性態樣中，本揭示案係針對一種場效電晶體(FET)形成方法。FET形成方法包括提供鰭，其中鰭包括第一半導體材料且具有FET之源極區域、通道區域及汲極區域。FET形成方法進一步包括：在通道區域上方形成虛設閘極堆疊及在虛設閘極堆疊之側壁上方形成閘極間隔物。FET形成方法進一步包括修整鰭以減小源極區域及汲極區域中鰭之寬度。FET形成方法進一步包括在源極區域及汲極區域上方形成半導體薄膜，其中半導體薄膜包括經摻雜第二半導體材料且大體上與鰭共形。FET形成方法進一步包括執行替換閘極製程，藉此用金屬閘極替換虛設閘極堆疊。FET形成方法進一步包括形成接觸孔以曝露半導體薄膜之頂表面及兩個側壁表面，及在接觸孔中沉積金屬。
上文概括若干實施例之特徵，以便一般技術者可更好地理解本揭示案之態樣。一般技術者應瞭解，可容易地將本揭示案用作設計或修改用於執行與本文介紹的實施例相同的目的及/或達成相同的優點之其他製程及結構的基礎。一般技術者亦應意識到，此些等效結構並不脫離本揭示案之精神及範疇，且一般技術者可在不脫離本揭示案之精神及範疇的情形下對本文進行各種改變、替代及變更。
100‧‧‧半導體元件
102‧‧‧基板
103‧‧‧隔離結構
104‧‧‧鰭
106‧‧‧半導體薄膜
108‧‧‧導電層
110‧‧‧閘極堆疊
112‧‧‧閘極間隔物
114‧‧‧層間介電質層
116‧‧‧源極及汲極接點

Claims (10)

  1. 一種半導體元件，包含：一鰭，具有一第一半導體材料，該鰭具有一源極/汲極(source/drain,S/D)區域及一通道區域，該S/D區域提供一頂表面及兩個側壁表面，其中該S/D區域之一寬度小於該通道區域之一寬度；一半導體薄膜，在該S/D區域上方且具有一經摻雜第二半導體材料，該半導體薄膜提供分別大體上平行於該S/D區域之該頂表面及該兩個側壁表面之一頂表面及兩個側壁表面；以及一金屬接點，在該半導體薄膜之該頂表面及該兩個側壁表面上方且可操作以與該S/D區域電氣連通。
  2. 如請求項1所述之半導體元件，進一步包含該半導體薄膜與該金屬接點之間的一導電層，其中該導電層為該經摻雜第二半導體材料之一金屬化。
  3. 如請求項1所述之半導體元件，進一步包含該半導體薄膜與該金屬接點之間的一介電層。
  4. 如請求項1所述之半導體元件，其中該半導體薄膜之該兩個側壁表面中之每一側壁表面經由該半導體薄膜之一各別中間表面連接至該半導體薄膜之該頂表面。
  5. 如請求項1所述之半導體元件，其中該半導體薄膜之該頂表面具有大體上(100)晶體方位，且該半導體薄膜之該兩個側壁表面中之每一側壁表面具有大體上(110)晶體方位。
  6. 一種場效電晶體(field effect transistor,FET)形成方法，包含：提供一鰭，其中該鰭包括一第一半導體材料且具有一FET之一源極區域、一通道區域及一汲極區域；在該通道區域上方形成一閘極堆疊；修整該鰭以減小該源極區域及該汲極區域中該鰭之一寬度；在該源極區域及該汲極區域上方形成一半導體薄膜，其中該半導體薄膜包括一經摻雜第二半導體材料且大體上與該鰭共形；以及在該半導體薄膜上方沉積一金屬，其中該金屬可操作以與該源極區域及該汲極區域電氣連通。
  7. 如請求項6所述之FET形成方法，其中該半導體薄膜之該形成係藉由選擇性地使該經摻雜第二半導體材料大體上沿該(100)及該(110)晶體方位生長。
  8. 如請求項6所述之FET形成方法，其中該閘極堆疊之該形成包括： 在該半導體薄膜之該形成之前，在該通道區域上方形成一虛設閘極堆疊；以及在該半導體薄膜之該形成之後，用該閘極堆疊替換該虛設閘極堆疊。
  9. 如請求項8所述之FET形成方法，在該鰭之該修整之前，進一步包含：在該虛設閘極堆疊之側壁上方形成一閘極間隔物且在該鰭之側壁上方形成一鰭間隔物，其中該閘極間隔物及該鰭間隔物具有相同介電材料；選擇性地改質該閘極間隔物以具有與該鰭間隔物之抗蝕刻性不同的一抗蝕刻性；以及選擇性地蝕刻該鰭間隔物，藉此曝露該鰭之該些側壁。
  10. 一種場效電晶體(field effect transistor,FET)形成方法，包含：提供一鰭，其中該鰭包括一第一半導體材料且具有一FET之一源極區域、一通道區域及一汲極區域；在該通道區域上方形成一虛設閘極堆疊；在該虛設閘極堆疊之側壁上方形成一閘極間隔物；修整該鰭以減小該源極區域及該汲極區域中該鰭之一寬度；在該源極區域及該汲極區域上方形成一半導體薄膜，其中該半導體薄膜包括一經摻雜第二半導體材料且大體上與該鰭共形； 執行一替換閘極製程，藉此用一金屬閘極替換該虛設閘極堆疊；形成接觸孔以曝露該半導體薄膜之一頂表面的一部分及兩個側壁表面的一部分；以及在該些接觸孔中沉積一金屬。
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