TWI763691B - 半導體元件與半導體元件的製造方法 - Google Patents

半導體元件與半導體元件的製造方法

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TWI763691B
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楊哲維
林浩雄
潘正聖
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台灣積體電路製造股份有限公司
國立臺灣大學
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Abstract

一種半導體元件，包括自基板突出的半導體鰭片、半導體鰭片上方的閘極電極、半導體鰭片與閘極電極之間的閘極絕緣層、半導體鰭片之相對側上設置的源極區域與汲極區域、源極區域與汲極區域之間的區域中所形成之第一應力源。第一應力源包括一種選自由He、Ne及Ga組成之群組的材料。

Description

半導體元件與半導體元件的製造方法
本揭露大體上係關於一種用於形成應力源的方法、具有應力源的半導體及用於形成此半導體的方法，且更特定言之，係關於一種藉由離子束形成應力源的方法、具有由離子束形成之應力源的半導體及用於形成此半導體的方法。
在半導體元件中，已應用應變工程以改良電子/電洞遷移率。
用於在半導體材料內形成應力源的現有方法通常需要離子佈植遮罩，此離子佈植遮罩進一步需要光微影製程，以便控制待形成之應力源之側面位置。在此方法中，無法實現對應力源在包括相對位置、深度、大小及摻雜濃度上的個別獨立控制，因為此等應力源是藉由相同佈植同時形成的。
本揭露之一面向係有關一種半導體元件，包含半導體鰭片、閘極電極、閘極絕緣層、源極區域與汲極區域以及第一應力源。半導體鰭片自基板突出；閘極電極，設置在半導體鰭片上方；閘極絕緣層設置在半導體鰭片與閘極電極之間； 源極區域與汲極區域設置在該半導體鰭片之相對側上；第一應力源形成於源極區域與汲極區域之間的一區域中。其中第一應力源之晶格常數大於緊鄰於第一應力源的區域之晶格常數。
本揭露之一面向係有關一種半導體元件的製造方法，包含在基板上形成半導體鰭片；藉由離子束在基板中形成第一應力源，其中第一應力源設置在半導體鰭片的一側；形成第二應力源，其中第二應力源在半導體鰭片相對於第一應力源的另一側上；形成閘極絕緣層以覆蓋半導體鰭片；形成閘極電極層以覆蓋閘極絕緣層；以及在半導體鰭片之相對側上形成源極與汲極。
本揭露之一面向係有關一種在半導體基板上形成奈米線的方法，包含在半導體基板上形成遮罩層；在遮罩層之區域上施加離子電流，以使得離子電流之離子轟擊遮罩層之區域以在遮罩層中形成開口，其中離子在半導體基板中的區域中沉澱以形成應力源；以及在由遮罩層之開口暴露的半導體基板之部分上生長奈米線。
10、20:應變通道電晶體
100、200:基板
110:通道區域
121:第一應力源
122:第二應力源
123、210:應力源
131:閘極絕緣層
135:閘極電極層
141:源極區域
142:汲極區域
150:介電層
161:源極接點
162:汲極接點
163:閘極接點
205:硬遮罩層
206:開口
220:奈米線
R1、R2、R3、R4:區域
當結合隨附圖式閱讀時，將自下文的詳細描述最佳地理解本揭露之態樣。應注意，根據工業中的標準實務，並未按比例繪製各特徵。事實上，為了論述清楚，可任意增加或減小各特徵之尺寸。
第1圖係根據本揭露之實施方式的應變通道電晶體之示意性橫截面視圖。
第2圖係根據本揭露之實施方式的應變通道電晶體之示意性橫截面視圖。
第3圖係根據本揭露之實施方式的將摻雜劑或雜質佈植到基板中所欲區域之概念視圖。
第4圖係藉由根據本揭露之實施方式的方法製造的應力源之示例性結構以及此示例性結構之尺寸。
第5A圖至第5G圖繪示根據本揭露之實施方式的製造第1圖所示之應變通道電晶體之製程步驟。
第6圖繪示根據本揭露之實施方式的製造第2圖所示之應變通道電晶體之製程。
第7A圖至第7D圖繪示根據本揭露之實施方式的製造半導體奈米線(nanowire；NW)的製程步驟。
第8A圖係形成於矽(111)基板上的InAs奈米線之透射電子顯微術(transmission electron microscopy；TEM)影像，此矽(111)基板中嵌有氦應力源。
第8B圖及第8C圖分別繪示第8A圖中的區域R1與R2之放大TEM影像及區域R1之子區域R3與區域R2之子區域R4之透射電子繞射圖案。
第9圖繪示模擬曲線，此模擬曲線展示可藉由離子束之加速電壓及電流控制應力源之深度及大小。
以下揭露內容提供許多不同實施方式或範例，以便實施所提供之標的之不同特徵。下文描述組件及佈置之特定 範例以簡化本揭露。當然，此等僅為範例且不欲為限制性。舉例而言，在下文的描述中，第一特徵形成於第二特徵上或上方可包括直接接觸形成第一特徵與第二特徵的實施方式，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不處於直接接觸的實施方式。另外，本揭露可在各範例中重複元件符號及/或字母。此重複係出於簡化與清楚目的，且本身並不指示所論述之各實施方式及/或配置之間的關係。
另外，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所繪示一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中元件之不同定向。元件可經其他方式定向(旋轉90度或處於其他定向上)且因此可類似解讀本文所使用之空間相對性描述詞。
在整個揭露中，用於描述參數的「約」意謂將設計誤差/邊限、製造誤差/邊限、量測誤差等考慮近該參數之界定。此種描述應對本技術領域中的一般技術者是可識別的。
第1圖係根據本揭露之實施方式的應變通道電晶體之示意性橫截面視圖。
參看第1圖，在基板100中形成應變通道電晶體10，此基板100可為矽(Si)基板、鍺(Ge)基板、矽鍺(SiGe)基板、砷化鎵(GaAs)基板、砷化鎵銦(InGaAs)基板及絕緣體上矽(silicon-on-insulator；SOI)基板，但本揭露並不受限於 此。應變通道電晶體10包括自基板100突出的鰭片結構組成的通道區域110，且閘極結構包括閘極絕緣層131及閘極電極層135，閘極絕緣層131覆蓋側表面及連接通道區域110之側表面的頂表面，閘極電極層135覆蓋閘極絕緣層131之側表面及連接閘極絕緣層131之側表面的頂表面。閘極絕緣層131可包括一或更多層介電材料，此介電材料諸如氧化矽、氮化矽或高介電常數的介電材料、其他適宜介電材料及/或上述之組合。高介電常數的介電材料之範例包括二氧化鉿、氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)、其他適宜高介電常數的介電材料及/或上述之組合。用於閘極電極層135的材料可為多晶矽、具有矽化物的多晶矽、鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、鎢化鈦、氮化鎢、鋁化鈦、氮化鋁鈦、碳化鉭、氮碳化鉭及氮矽化鈦，或任何其他適宜導電材料。
在一些實施方式中，通道區域110為基板100的一部分，此是藉由移除基板100在通道區域110之相對側上的部分以使得在移除製程之後基板100的剩餘部分變成自基板100突出的鰭片結構。在基板100為SOI基板的情況中，通道區域110由SOI基板之元件層藉由移除元件層的多個部分而形成。或者，通道區域110由基板100上的磊晶生長半導體層組成，此磊晶生長半導體層包括但不限於晶態矽層或晶態矽鍺層。在此情況中，可在形成磊晶生長半導體層之前視情況在基板100上生長一或更多個緩衝層(未繪示)，以便減輕例如由晶格失 配引發的界面缺陷。若需要，可移除磊晶生長半導體層的多個部分以形成通道區域110。
參看第1圖，應變通道電晶體10包括源極區域141與汲極區域142，兩者例如由大量摻有摻雜劑或雜質的基板100的多個部分製成。
應變通道電晶體10進一步包括第一應力源121，第一應力源121係在源極區域141與通道區域110之間的延伸部分。第一應力源121在基板100之厚度方向上可不直接處於通道區域110下方。在一些實施方式中，第一應力源121含有緊鄰第一應力源121的區域中不含之摻雜劑或雜質。舉例而言，第一應力源121含有緊接通道區域110下方的區域中及/或通道區域110中不含之摻雜劑或雜質。在一些實施方式中，第一應力源121含有通道區域110及/或源極區域141中可含有之摻雜劑或雜質，但與第一應力源121中所含摻雜劑或雜質之濃度相比，通道區域110及/或源極區域141具有低得多的濃度。
根據一些實施方式，第一應力源121中所含摻雜劑或雜質為選自由氦(He)、氖(Ne)及鎵(Ga)組成之群組的一或更多種元素，例如藉由聚焦離子束(focused ion beam；FIB)佈植此等摻雜劑或雜質。在一些實施方式中，通道區域110及/或源極區域141並未摻有第一應力源121中所含諸如He、Ne及Ga之任何摻雜劑或雜質。
與第一應力源121在佈植摻雜劑或雜質之前的相同區域之晶格常數相比，第一應力源121之晶格常數增加。在對應於第一應力源121的區域、通道區域110及緊接通道區域 110下方的區域在佈植摻雜劑或雜質之前具有相同晶格常數的情況中，由於第一應力源121含有通道區域110未摻雜之摻雜劑或雜質，第一應力源121之晶格常數與通道區域110及緊接通道區域110下方的區域之晶格常數相比是增加的。
仍參看第1圖，應變通道電晶體10進一步包括設置在通道區域110與汲極區域142之間的第二應力源122。第二應力源122與汲極區域142之描述可參照第一應力源121與源極區域141之上文描述，且因此將省略此描述以避免冗餘。
如上文所描述，與緊鄰的區域(例如，緊接通道區域110下方的區域及/或通道區域110)之晶格常數相比，第一應力源121之晶格常數與第二應力源122之晶格常數增加。亦即，第一應力源121與第二應力源122之晶格膨脹，從而誘發應變通道電晶體10且特定而言通道區域110中的應力。因此，通道區域110經受由具有相對較大晶格常數的第一應力源121與第二應力源122產生的壓縮應力，且在此情況中，通道區域110為應變通道區域。
在一些實施方式中，第一應力源121與第二應力源122中所含摻雜劑或雜質之濃度為自約1010/cm3至約1020/cm3，或在其他實施方式中為自約1015/cm3至約1020/cm3。在通道區域110形成於N型阱中且應變通道電晶體10為P型電晶體的情況中，若滿足摻雜濃度自約1010/cm3至約1020/cm3之範圍或摻雜濃度自約1015/cm3至約1020/cm3之範圍，可增加通道區域110中的電洞遷移率以允許應變通道電晶體10在相對較低的電壓下操作，從而需要較少功率，但具有相 對較高的電流，並且同時，可抑制可能劣化電晶體之效能的其他效應。因此，同與應變通道電晶體10具有相同結構但在對應於第一應力源121與第二應力源122的區域中無應力源形成的電晶體相比，此種應變通道電晶體10可在相對較高的頻率下操作且具有較少功率。
根據一些實施方式，經設置在與第一應力源121相對的通道區域110之一側的第二應力源122含有與第一應力源121中所含之摻雜劑或濃度相同的摻雜劑或濃度。當忽略佈植製程中因製造邊限/誤差造成的變化時，第一應力源121與第二應力源122之摻雜濃度可為相同的。在此情況中，關於通道區域110對稱地設置第一應力源121與第二應力源122，但本揭露並不受限於此。
根據其他實施方式，第二應力源122可經設置在與第一應力源121相對的通道區域110之一側處，具有與第一應力源121所含之摻雜劑或雜質不同的摻雜劑或雜質，及/或具有與第一應力源121之濃度不同的濃度。在此情況中，可關於通道區域110不對稱地設置第一應力源121與第二應力源122。
在一些實施方式中，第一應力源121與第二應力源122之各者之整個區域具有均勻的晶格常數。在其他實施方式中，當子區域至中心的距離增加時，第一應力源121與第二應力源122之子區域中的晶格常數變得較小。
在實施FIB以佈植摻雜劑或雜質來形成第一應力源121與第二應力源122的情況中，可依次形成應變通道電晶 體10之第一應力源121與第二應力源122，且因此可獨立控制應力源121、122之位置、大小、摻雜劑或雜質類型及/或濃度。
仍參看第1圖，應變通道電晶體10進一步包括形成於源極區域141上方且與之電連接的源極接點161、形成於汲極區域142上方且與之電連接的汲極接點162及形成於閘極電極135上方且與之電連接的閘極接點163。源極接點161、汲極接點162及閘極接點163各個穿透設置在基板100上方的介電層150，且藉由介電層150使彼此電絕緣。
儘管第1圖繪示以下配置：由鰭片結構組成之通道區域110自基板100突出且源極區域141與汲極區域142連同第一應力源121與第二應力源122一起嵌入到基板100中，但應瞭解，此種配置為用於描述的範例且本揭露並不受限於此。或者，源極區域141與汲極區域142連同第一應力源121與第二應力源122及通道區域110一起可經修改以形成於由基板100突出的同一鰭片結構中。根據其他實施方式，通道區域110之上表面可經設置以與基板100之另一部分齊平，且在此情況中，通道區域110可經修改以不自基板100突出，類似於源極區域141與汲極區域142及第一應力源121與第二應力源122。
第2圖係根據本揭露之實施方式的應變通道電晶體之示意性橫截面視圖。
參看第2圖，根據本揭露之實施方式的應變通道電晶體20具有與上文論及之第1圖所示之應變通道電晶體10之結構實質相同的結構，只是在應變通道電晶體20中，在通道區域110下方設置應力源123且此應力源在基板100之厚度方 向上與通道區域110重疊。另外，在應變通道電晶體10為P型電晶體及N型電晶體中的一種類型的情況中，應變通道電晶體20經配置為另一種類型。本技術領域中的一般技術者應將認識到，可將應變通道電晶體10與20整合到同一晶片中。
應瞭解，上文論及之對應變通道電晶體10的修改亦可應用於第2圖所示之應變通道電晶體20。與第1圖中的元件具有相同元件符號之彼等元件之描述可參照上文關於第1圖之描述，且因此將省略此描述以避免冗餘。
如第2圖所示，應變通道電晶體20僅包括單個連續形成的應力源123。用於形成應力源123的摻雜劑或雜質的類型、摻雜劑或雜質之範圍及用於形成應力源123的製程之描述可參照關於第1圖的第一應力源121及/或第二應力源122之描述，且此處將省略此描述。
與通道區域110之晶格常數相比且與佈植之前的應力源123相同的區域相比，應力源123之晶格常數增加。亦即，此應力源123之晶格膨脹，從而誘發電晶體20且特定而言緊鄰的區域(包括通道區域110)中的應力。因此，通道區域110經受由應力源123產生的拉伸應力。應力源123具有與緊鄰的區域(包括通道區域110)相比相對較大的晶格常數，且因此通道區域110為應變通道區域。
在通道區域110形成於P型阱中且應變通道電晶體20為N型電晶體的情況中，若滿足摻雜濃度在上文論及之範圍，特定而言滿足自約1015/cm3至約1020/cm3之範圍，可增加通道區域110中的電子遷移率以允許應變通道電晶體20在相 對較低的電壓下操作，從而需要較少功率，但具有相對較高的電流，同時可抑制可能劣化電晶體之效能的其他效應。與具有與應變通道電晶體20相同結構(只是無應力源形成)的電晶體相比，此種應變通道電晶體20可在相對較高的頻率下操作且具有較少功率。
儘管未繪示，但在兩個或兩個以上應變通道電晶體20形成於由基板100製成的同一晶片中的情況中，當實施FIB以佈植摻雜劑或雜質來形成兩個或兩個以上應變通道電晶體20時，可依次形成兩個或兩個以上應變通道電晶體20之應力源123，且可根據設計細節獨立控制關於個別通道區域110的應力源123之位置及大小、摻雜劑或雜質之類型及/或濃度。
將參考第3圖描述用於將摻雜劑或雜質佈植到基板中所欲區域中的方法，此所欲區域例如對應於第1圖所示之第一應力源121或者第二應力源122或第2圖所示之應力源123的區域。第3圖繪示根據本揭露之實施方式的將摻雜劑或雜質佈植到基板中的所欲區域之概念視圖。
參看第3圖，直接施加離子束以在半導體基板中形成可為奈米尺度的應力源，此半導體基板諸如矽(Si)基板、鍺(Ge)基板、矽鍺(SiGe)基板、砷化鎵(GaAs)基板、砷化鎵銦(InGaAs)基板及絕緣體上矽(SOI)基板。半導體基板可為適於製造半導體元件的任何其他基板。藉由經由離子束佈值形成的應力源可用於調整鄰近於擬佈植應力源之區域的區域之晶格常數。
在一些實施方式中，例如藉由離子束形成之應力源可縮減至低於10奈米。以此方式，應力源為奈米應力源。由於離子束之極小的大小，可精確控制及直接形成應力源之位置。在一些實施方式中，不需要離子佈植遮罩來由離子束形成應力源。例如藉由離子束而不是包括照相術的其他製造製程來直接書寫應力源可相對較容易地在相對較低的製造成本下以所需摻雜濃度在所需位置處製造應力源。在其他實施方式中，可形成離子佈植遮罩以決定應力源之側面位置。
在一些實施方式中，藉由離子束將諸如He、Ne及Ga之離子佈植到特定區域以形成應力源。在其他實施方式中，可使用硼(B)或磷(P)束而不是He、Ne或Ga束以便直接形成應力源。在一些實施方式中，離子束為聚焦離子束(FIB)。
在離子書寫(或直接離子佈植)之後，可執行熱退火製程，且因此可消除由離子佈植引發的損傷及缺陷。熱退火製程可為快速熱退火(rapid thermal annealing；RTA)、微波退火(microwave annealing；MWA)、雷射退火等。在一些實施方式中，退火溫度可為自約50℃至約1300℃。在其他實施方式中，退火溫度為自約600℃至約800℃。在一些實施方式中，升溫速率可為約0.1℃/s至約1000℃/s。在一些實施方式中，熱退火之持續時間為自約1秒至約24小時。
應力源為一區域，此區域之晶格膨脹係肇因於接續離子佈植之可選退火製程。離子束書寫/光微影不僅可以控制離子束之大小，而且可以控制離子之劑量以便調整至相鄰區域的應力量。可例如藉由離子之加速電壓、離子之電流、離子 之入射角等控制應力源之劑量、大小、形狀、深度、位置等。在一些實施方式中，離子之加速電壓可為約0.1KeV至約1000KeV。在其他實施方式中，離子之加速電壓為約1KeV至約50KeV。在一些實施方式中，離子之電流為自約1fA至約1mA。在其他實施方式中，離子之電流為自約1pA至約1μA。在一些實施方式中，離子之入射角(亦即入射離子電流與基板法線之間的角θ)為自約0.01°至約179.99°。在其他實施方式中，離子電流之入射角θ為自約45°至約135°。
參看第4圖，第4圖繪示藉由根據本揭露之實施方式的方法製造的應力源之示例性結構及示例性結構之尺寸，應力源之形狀可為長方體。長方體之寬度W、長度L及高度H之各者範圍自約1nm至約105nm，且寬度W、長度L及高度H之兩者之間的比率範圍自約10-5至約105，但本揭露並不受限於此。
第4圖所示之長方體狀的應力源僅為範例；然而，根據本揭露之實施方式的應力源可具有其他形狀，此等形狀包括但不限於立方體狀、卵狀、四面體狀、六方稜柱等。在一些實施方式中，可藉由經由離子束直接書寫獲得任何其他形狀。
第5A圖至第5G圖繪示根據本揭露之實施方式的製造第1圖所示之應變通道電晶體之製程步驟。
參看第5A圖，製備基板100，此基板100可為矽(Si)基板、鍺(Ge)基板、矽鍺(SiGe)基板、砷化鎵(GaAs)基板、 砷化鎵銦(InGaAs)基板、絕緣體上矽(SOI)基板及任何其他半導體基板中的一者。
如第5B圖所示，在基板100上形成鰭片結構，此鰭片結構的一部分變成通道區域110，以使得鰭片結構自基板100突出。當藉由光微影製程繼之以乾式蝕刻製程或濕式蝕刻製程在鰭片結構之相對側上移除基板100之多個部分時，可例如藉由基板100的一部分形成鰭片結構。因此，基板100之剩餘頂部部分變成鰭片結構。
在基板100為SOI基板的情況中，鰭片結構可以由SOI基板之元件層藉由移除元件層的多個部分而形成。
或者，可藉由在基板100上磊晶生長半導體層繼之以光微影製程及乾式蝕刻製程或濕式蝕刻製程來形成通道區域110，此半導體層包括但不限於晶態矽層或晶態矽鍺層。因此，磊晶生長層之剩餘部分變成基板100上的鰭片結構。視情況，可在磊晶生長半導體層之前在基板100上生長一或更多個緩衝層(未繪示)以便減輕例如由磊晶生長半導體層與基板100之間的晶格失配引發的界面缺陷。
參看第5C圖，藉由經由例如離子束佈植一或更多種元素來形成第一應力源121與第二應力源122以便調整關於緊鄰的區域及通道區域110對應於第一應力源121與第二應力源122的區域之晶格常數，此等元素選自由氦(He)、氖(Ne)及鎵(Ga)組成之群組。在此情況中，通道區域110經受由具有與通道區域110之晶格常數相比相對較大的晶格常數的第一應力源121與第二應力源122產生的壓縮應力。在一些實施方式 中，離子束可為聚焦離子束(FIB)。在其他實施方式中，可使用硼(B)或磷(P)束而不是He、Ne或Ga束來形成第一應力源121與第二應力源122。
在使用離子束或聚焦離子束來形成第一應力源121與第二應力源122的情況中，可依次(亦即，非同時)形成第一應力源121與第二應力源122。取決於設計細節，第一應力源121與第二應力源122之大小可縮減到低於10奈米，此大小例如在形狀為球形時為直徑或在形狀為立方形時為邊長。由於離子束之極小的大小，可精確控制第一應力源121與第二應力源122之大小及位置。在一些實施方式中，不需要離子佈植遮罩來藉由離子束直接形成第一應力源121與第二應力源122。藉由離子束而不是包括照相術的其他製造製程的直接書寫製程可較容易地在相對較低的製造成本下以所需摻雜濃度在所需位置處製造應力源121、122。
在其他實施方式中，可視情況形成離子佈植遮罩以決定應力源之側面位置。
可例如藉由離子之加速電壓、離子之電流、離子之入射角等控制第一應力源121與第二應力源122之劑量、大小、形狀、深度、位置等。在一些實施方式中，離子之加速電壓可為約0.1KeV至約1000KeV。在其他實施方式中，離子之加速電壓為約1KeV至約50KeV。在一些實施方式中，離子之電流為自約1fA至約1mA。在其他實施方式中，離子之電流為自約1pA至約1μA。在一些實施方式中，離子之入射角(亦即入射離子電流與基板法線之間的角θ)為自約0.01° 至約179.99°。在其他實施方式中，離子電流之入射角θ為自約45°至約135°。
在佈植之後，可視情況執行熱退火製程，且因此可消除由離子佈植引發的損傷及缺陷。熱退火製程可為快速熱退火(RTA)、微波退火(MWA)、雷射退火等。在一些實施方式中，退火溫度可為自約50℃至約1300℃。在其他實施方式中，退火溫度為自約600℃至約800℃。在一些實施方式中，升溫速率可為約0.1℃/s至約1000℃/s。在一些實施方式中，熱退火之持續時間為自約1秒至約24小時。
參看第5D圖，形成包括閘極絕緣層131及閘極電極135的閘極結構以覆蓋通道區域110之側表面及連接側表面的頂表面。
此後，藉由佈植形成源極區域141及汲極區域142，此可為除使用離子束或聚焦離子束來形成第一應力源121與第二應力源122以外的另一技術。在用於形成源極區域141及汲極區域142的佈植製程之前，可先形成佈植遮罩(未繪示)以界定源極區域141及汲極區域142之位置。第5E圖所示之製程中的離子可應用於基板100之整個表面但選擇性地佈植在由對應於源極區域141與汲極區域142的佈植遮罩(未繪示)界定的區域中，以形成源極區域141與汲極區域142。在此方面，與第一應力源121及第二應力源122不同，源極區域141與汲極區域142係同時形成。
此後，如第5F圖所示，形成一或更多個層間介電(interlayer dielectric；ILD)層150以覆蓋基板100之表面及 一結構之表面，此結構包括閘極電極層135及源極區域141與汲極區域142。
隨後，如第5G圖所示，形成源極接點161、汲極接點162及閘極接點163(各個穿透一或更多個層間介電層150)以分別電連接至源極區域141、汲極區域142及閘極電極層135。因此，形成如第1圖所示之應變通道電晶體10。
第6圖繪示根據本揭露之實施方式的製造第2圖所示之應變通道電晶體之製程。
為了避免冗餘，第6圖僅繪示藉由離子束或聚焦離子束的佈值以產生應力源123，並且剩餘製程可參照關於第5A圖、第5B圖及第5D-5G圖的描述。
參看第6圖，可以與第5C圖所示之第一應力源與第二應力源類似的方式形成應力源123。應力源123具有與緊鄰的區域(包括通道區域110)相比相對較大的晶格常數。因此，通道區域110經受由通道區域110下方的應力源123在基板100之厚度方向上產生的拉伸應力。可參照關於第5C圖的其他描述，且將省略此等其他描述以避免冗餘。
藉由第6圖所示之製程，連同第5A圖、第5B圖及第5D-5G圖所示之製程一起，形成第2圖所示之應變通道電晶體20。
如上文所描述，可實施用於製造根據本揭露之實施方式的第3圖所示之應力源的製程以製造包括應變通道電晶體的半導體晶片。本揭露並不受限於此。在下文中，將關於第 7A圖至第7D圖描述根據本揭露之實施方式的包括用於製造應力源的製程的方法以生長半導體奈米線(NW)。
首先，如第7A圖所示，在半導體基板200上形成諸如氧化層之硬遮罩層205。半導體基板200可為矽(111)基板且硬遮罩層205可為藉由熱氧化形成的氧化矽層，但本揭露不應受限於此。在硬遮罩層205為氧化矽層的情況中，氧化矽層之厚度可為自10nm至50nm。
此後，如第7B圖所示，藉由離子束研磨/書寫或聚焦離子束(FIB)研磨/書寫圖案化硬遮罩層205。亦即，將離子或摻雜劑/雜質佈植到半導體基板200中，以使得在半導體基板200內形成離子或摻雜劑/雜質在基板內沉澱處之應力源210，類似於第5C圖或第6圖所示之製程。
可使用約0.1KeV至約1000KeV或約1KeV至約50KeV之加速電壓來產生離子電流。離子束研磨可經配置以具有斑點模式或圓圈模式，在斑點模式中離子在單個點處轟擊，在圓圈模式中離子在由圓圈界定的面積內轟擊。在一些實施方式中，用於斑點模式及/或圓圈模式的聚焦離子束(FIB)之斑點大小為自約0.5nm至約10nm。在一些實施方式中，用於圓圈模式的暴露劑量可為自5nC/μm2至25nC/μm2且用於斑點模式的暴露劑量可為自1.5pC至8pC。在開口206下方具有例如橢圓形球的應力源210的形成同時伴隨著硬遮罩層205中的開口206的形成。在一些實施方式中，離子選自由He、Ne及Ga組成之群組。
視情況，可在離子書寫之後執行熱退火製程，從而可消除由離子佈植引發的損傷及缺陷。熱退火製程可為快速熱退火(RTA)、微波退火(MWA)、雷射退火等。在一些實施方式中，退火溫度可為自約50℃至約1300℃。在其他實施方式中，退火溫度為自約600℃至約800℃。在一些實施方式中，升溫速率可為約0.1℃/s至約1000℃/s。在一些實施方式中，熱退火之持續時間為自約1秒至約24小時。
為了確保半導體奈米線220之有效生長，參看第7C圖，可視情況執行表面處理製程，諸如乾式蝕刻或濕式蝕刻以移除被離子束轟擊的區域中的硬遮罩層材料之殘餘物。在硬遮罩層205為藉由熱氧化由矽形成的基板200而形成的氧化矽層的情況中，可藉由浸泡在稀釋HF溶液中來移除被離子束轟擊的部分中的氧化矽之殘餘物。
參看第7D圖，藉由例如分子束磊晶法(molecular beam epitaxy；MBE)自基板200之暴露部分生長半導體奈米線220，但本揭露並不受限於此。在基板200為矽(111)基板，硬遮罩層205為氧化矽層，且藉由聚焦離子束佈植He離子以在基板200中形成應力源210的情況中，可自基板200之暴露部分生長InAs奈米線220。在被He離子束轟擊的區域處及/或稀釋HF溶液中的浸泡製程完成移除氧化矽的情況中，可在暴露的矽基板200上直接形成InAs奈米線。用於形成InAs奈米線的銦束及As2束可來自噴射單元。生長溫度可為自400℃至600℃。在其他實施方式中，可以與InAs奈米線類似的方式形成GaAs 奈米線。在一些實施方式中，GaAs奈米線之生長溫度之範圍可為自約400℃至約700℃。
由於基板200中的應力源210，應力源210之區域中的晶格常數增加，引發鄰近的區域之晶格常數略微增加，如第8A圖、第8B圖及第8C圖所證實，第8A圖繪示形成於矽(111)基板上的InAs奈米線之透射電子顯微術(TEM)影像，此矽(111)基板中嵌有He應力源，且第8B圖及第8C圖分別繪示第8A圖中的區域R1與R2之放大TEM影像及區域R1之子區域R3與區域R2之子區域R4之透射電子繞射圖案。子區域R3之透射電子繞射圖案展示出子區域R3具有5.546Å之晶格常數，且子區域R4之透射電子繞射圖案展示出子區域R4具有自5.431Å(鬆弛矽之晶格常數)增加至5.517Å之晶格常數。亦即，可藉由在矽(111)基板中形成He應力源來減少矽(111)基板與矽(111)基板上生長的InAs奈米線之間的界面處的晶格失配，以便促進垂直生長InAs奈米線的形成及增進產量。
第9圖繪示模擬曲線，此模擬曲線展示可藉由離子束之加速電壓及電流控制應力源之深度及大小。如第9圖所示，當藉由30KeV之加速電壓使He離子加速以轟擊SiO2/Si基板時，He應力源之深度為2821Å且He離子分佈之散佈為880Å。亦即，可使用模擬來獲得用以形成具有某一深度及大小的He應力源之He離子束之所需電壓及/或電流以便滿足設計細節。此處，儘管將He離子束及SiO2/Si基板用作範例，但本技術領域中的一般技術者應瞭解，此方案亦可用於在其他類型的基板中形成其他類型的應力源。
根據本揭露之一些態樣，可將選自由He、Ne及Ga組成之群組的離子束或聚焦離子束直接或精確地施加至基板以在基板中形成應力源。不需要佈植遮罩來形成應力源。可取決於應力源之大小、位置及摻雜濃度來調變應力源之區域及鄰近於應力源之區域中的晶格常數。
根據本揭露之一些態樣，在將一或更多個應力源實施到電晶體中的情況中，可藉由壓縮應力或者拉伸應力偏壓電晶體之通道區域，且因此可改良電子遷移率或電洞遷移率。因此，可在相對較高的頻率下操作電晶體且具有相對較低的功率消耗。
根據本揭露之一些態樣，在基板中形成應力源的情況中，可調變應力源之區域及鄰近區域之晶格常數，以使得可減少基板與基板上生長的層之間的晶格失配，從而允許此層直接生長。此種層可為奈米線，此奈米線可經實施以製造現代電子設備。
根據本揭露之一些態樣，半導體元件包括自基板突出的半導體鰭片、半導體鰭片上方的閘極電極、半導體鰭片與閘極電極之間的閘極絕緣層、半導體鰭片之相對側上設置的源極區域與汲極區域、源極區域與汲極區域之間的區域中所形成之第一應力源。第一應力源包括一種選自由He、Ne及Ga組成之群組的材料。
根據本揭露之一些態樣，用於半導體元件製造方法包括：在基板上形成半導體鰭片；藉由離子束在基板中形成第一應力源；形成閘極絕緣層以覆蓋半導體鰭片；形成閘極電 極層以覆蓋閘極絕緣層；以及在半導體鰭片之相對側上形成源極與汲極。
根據本揭露之一些態樣，用於在半導體基板上形成奈米線的方法包括：在半導體基板上形成遮罩層；在遮罩層之區域上施加離子電流，以使得離子電流之離子轟擊遮罩層之區域以在遮罩層中形成開口；以及在由遮罩層之開口暴露的基板之一部分上生長奈米線。離子在半導體基板中的區域中沉澱以便形成應力源。
本揭露之一面向係有關一種半導體元件，包含半導體鰭片、閘極電極、閘極絕緣層、源極區域與汲極區域以及第一應力源。半導體鰭片自基板突出；閘極電極，設置在半導體鰭片上方；閘極絕緣層設置在半導體鰭片與閘極電極之間；源極區域與汲極區域設置在該半導體鰭片之相對側上；第一應力源形成於源極區域與汲極區域之間的一區域中。其中第一應力源之晶格常數大於緊鄰於第一應力源的區域之晶格常數。
依據本揭露之另一面向，係有關一種半導體元件製造方法，包含以下步驟：在基板上形成半導體鰭片；藉由離子束在基板中形成第一應力源；形成閘極絕緣層以覆蓋半導體鰭片；形成閘極電極層以覆蓋閘極絕緣層；以及在半導體鰭片之相對側上形成源極與汲極。
依據本揭露之又一面向，揭露一種在半導體基板上形成奈米線的方法，方法包含以下步驟：在半導體基板上形成遮罩層；在該遮罩層之區域上施加離子電流，以使得離子電流之離子轟擊遮罩層之區域以在遮罩層中形成開口，其中等離 子在半導體基板中的區域中沉澱以便形成應力源；以及在由遮罩層之開口暴露的基板之部分上生長奈米線。
前文概述了數個實施方式之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，可易於使用本揭露作為設計或修改其他製程及結構的基礎以便實施本文所介紹的實施方式之相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露之精神及範疇，並且可在不脫離本揭露之精神及範疇的情況下在本文中實施各種變化、取代及修改。
10:應變通道電晶體
100:基板
110:通道區域
121:第一應力源
122:第二應力源
131:閘極絕緣層
135:閘極電極層
141:源極區域
142:汲極區域
150:介電層
161:源極接點
162:汲極接點
163:閘極接點

Claims (10)

  1. 一種半導體元件，包含：一半導體鰭片，自一基板突出；一閘極絕緣層，覆蓋該半導體鰭片的一側表面及一頂表面；一閘極電極，覆蓋該閘極絕緣層；源極區域與汲極區域，經設置在該半導體鰭片之相對側上；一第一應力源，經形成於該源極區域與該汲極區域之間的一區域中，其中該區域位於該半導體鰭片一側的該閘極電極下方且與該源極區域和該汲極區域分離；其中該第一應力源之一晶格常數大於緊鄰於該第一應力源的一區域之另一晶格常數；以及一第二應力源，經形成於相對於該第一應力源的該半導體鰭片另一側的該閘極電極下方。
  2. 如請求項1所述之半導體元件，其中該第一應力源中的材料濃度為1015/cm3至1020/cm3。
  3. 一種半導體元件的製造方法，包含以下步驟：形成一閘極結構包含：在一基板上形成一半導體鰭片；形成一閘極絕緣層覆蓋該半導體鰭片的一側表面及一頂表面；以及形成一閘極電極層覆蓋該閘極絕緣層； 藉由一離子束在該基板中形成一第一應力源，其中該第一應力源設置在該半導體鰭片的一側；形成一第二應力源於該基板中，其中該第二應力源在該半導體鰭片相對於該第一應力源的另一側上，形成該第一應力源與該第二應力源時未使用佈植硬遮罩；以及在該閘極結構之相對側上形成一源極與一汲極，其中該第一應力源和該第二應力源位於該閘極結構下方。
  4. 如請求項3所述之方法，其中該第一應力源是將一種選自由He、Ne及Ga組成的群組的材料佈植到基板中來形成。
  5. 如請求項3所述的方法，其中該離子束為聚焦離子束。
  6. 如請求項3所述的方法，其中該閘極絕緣層以及該閘極電極層是在形成該第一應力源之後形成。
  7. 如請求項3所述的方法，還包括：在形成該第一應力源之後執行一退火制程。
  8. 如請求項3所述的方法，其中該第一應力源形成在鄰近該半導體鰭片的中心區域下方的一區域，該區域在該閘極結構下方。
  9. 一種在半導體基板上形成奈米線的方法，包含以下步驟：在一半導體基板上形成一遮罩層；在該遮罩層之一區域上施加一聚焦離子束，其中該聚焦離子束的多個離子轟擊該遮罩層之區域以在該遮罩層中形成一開口且同時在該開口下方的該半導體基板中的一區域中沉澱，以形成一應力源，其中該應力源的一晶格常數大於緊鄰該應力源之該半導體基板之一區域的一晶格常數；以及在由該遮罩層之該開口暴露的該半導體基板之部分上生長奈米線。
  10. 如請求項9所述的方法，其中該半導體基板為矽基板，該遮罩層為氧化矽層，該奈米線為垂直生長在該矽基板上的InAs奈米線。
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