CN103985750B - 半导体器件及其制造方法 - Google Patents
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Abstract
公开了一种半导体器件及其制造方法，该半导体器件包括：半导体衬底；半导体衬底中的接触区；位于接触区上的夹层结构，该夹层结构包括背栅导体、位于背栅导体两侧的半导体鳍片、以及将背栅导体与半导体鳍片分别隔开的各自的背栅电介质，其中接触区作为背栅导体的导电路径的一部分；与半导体鳍片相交的前栅堆叠，该前栅堆叠包括前栅电介质和前栅导体，并且前栅电介质将前栅导体和半导体鳍片隔开；位于背栅导体上方以及半导体鳍片上方的绝缘帽盖，并且绝缘帽盖将背栅导体与前栅导体隔开；以及与半导体鳍片提供的沟道区相连的源区和漏区。该半导体器件可以实现高集成度和低功耗。
Description
技术领域
本发明涉及半导体技术，更具体地，涉及采用SOI晶片形成的包含鳍片(Fin)的半导体器件及其制造方法。
背景技术
随着半导体技术的发展，希望在减小半导体器件的尺寸以提高集成度的同时减小功耗。为了抑制由于尺寸缩小而导致的短沟道效应，提出了在SOI晶片或块状半导体衬底上形成的FinFET。FinFET包括在半导体材料的鳍片的中间形成的沟道区，以及在鳍片两端形成的源/漏区。栅电极至少在沟道区的两个侧面包围沟道区(即双栅结构)，从而在沟道各侧上形成反型层。由于整个沟道区都能受到栅极的控制，因此能够起到抑制短沟道效应的作用。为了减小由于漏电导致的功耗，提出了在半导体衬底中形成的UTBB(ultra-thinburied oxide body)型FET。UTBB型FET包括位于半导体衬底中的超薄掩埋氧化物层、位于超薄氧化物埋层上方的前栅和源/漏区、以及位于超薄掩埋氧化物层下方的背栅。在工作中，通过向背栅施加偏置电压，可以在维持速度不变的情形下显著减小功耗。
尽管存在着各自的优点，但还没有提出一种将两种的优点结合在一起的半导体器件，这是因为在FinFET中形成背栅存在着许多困难。在基于块状半导体衬底的FinFET中，由于半导体鳍片与半导体衬底的接触面积很小，所形成的背栅将导致严重的自热效应。在基于SOI晶片的FinFET中，由于SOI晶片的价格昂贵而导致高成本的问题。而且，在SOI晶片形成背栅需要采用精确控制的离子注入，穿过顶部半导体层在掩埋绝缘层下方形成用于背栅的注入区，从而导致工艺上的困难使得成品率低，以及由于对沟道区的非有意掺杂而导致器件性能波动。
发明内容
本发明的目的是提供一种利用鳍片和背栅改善性能的半导体器件及其制造方法。
根据本发明的一方面，提供了一种半导体器件，包括：半导体衬底；半导体衬底中的接触区；位于接触区上的夹层结构，该夹层结构包括背栅导体、位于背栅导体两侧的半导体鳍片、以及将背栅导体与半导体鳍片分别隔开的各自的背栅电介质，其中接触区作为背栅导体的导电路径的一部分；与半导体鳍片相交的前栅堆叠，该前栅堆叠包括前栅电介质和前栅导体，并且前栅电介质将前栅导体和半导体鳍片隔开；位于背栅导体上方以及半导体鳍片上方的绝缘帽盖，并且绝缘帽盖将背栅导体与前栅导体隔开；以及与半导体鳍片提供的沟道区相连的源区和漏区。
根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：在SOI晶片的半导体衬底中形成接触区，SOI晶片包括半导体衬底、掩埋绝缘层和半导体层的堆叠；在半导体层上形成多个掩模层；在所述多个掩模层中的最顶部的一个中形成开口；在开口内壁形成侧墙形式的另一个掩模层；采用所述另一个掩模层作为硬掩模，将开口穿过所述多个掩模层和所述半导体层延伸到接触区；在开口内壁形成背栅电介质；在开口中形成背栅导体；在开口中形成绝缘帽盖，该绝缘帽盖包括所述另一个掩模层并且覆盖背栅电介质和背栅导体；采用绝缘帽盖作为硬掩模，将半导体层图案化为半导体鳍片；形成与半导体鳍片相交的前栅堆叠，该前栅堆叠包括前栅电介质和前栅导体，并且前栅电介质将前栅导体和半导体鳍片隔开；以及形成与半导体鳍片提供的沟道区相连的源区和漏区。
本发明的半导体器件包括与两个半导体鳍片的各自一个侧面相邻的背栅导体。由于背栅导体未形成在半导体鳍片下方，因此可以根据需要独立地确定该背栅导体与作为导电路径的一部分的阱区之间的接触面积，以避免背栅导体产生的自热效应。并且，由于在形成背栅导体时不需要执行穿过半导体鳍片的离子注入，因此可以避免对沟道区的非有意掺杂而导致器件性能波动。进一步地，背栅导体经由高掺杂区与阱区相连，使得可以减小背栅导体与阱区之间的接触电阻。
该半导体器件结合了FinFET和UTBB型FET的优点，一方面可以利用背栅导体控制或动态调整半导体器件的阈值电压，在维持速度不变的情形下显著减小功耗，另一方面可以利用Fin抑制短沟道效应，在缩小半导体器件时维持半导体器件的性能。因此，该半导体器件可以在减小半导体器件的尺寸以提高集成度的同时减小功耗。并且，并且该半导体器件的制造方法与现有的半导体工艺兼容，因而制造成本低。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1-13是示出了根据本发明的一个实施例的制造半导体器件的方法的各个阶段的半导体结构的示意图。
图14-15示出了根据本发明的进一步优选实施例的制造半导体器件的方法的一部分阶段的半导体结构的示意图。
图16-18示出了根据本发明的进一步优选实施例的制造半导体器件的方法的一部分阶段的半导体结构的示意图。
图19示出了根据本发明的优选实施例的半导体器件的分解透视图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上面”或“在......上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅导体或者是其他导电材料，例如为TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax，MoNx、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、HfRu、RuOx和所述各种导电材料的组合。栅电介质可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐，其中，氧化物例如包括SiO2、HfO2、ZrO2、A12O3、TiO2、La2O3，氮化物例如包括Si3N4，硅酸盐例如包括HfSiOx，铝酸盐例如包括LaAlO3，钛酸盐例如包括SrTiO3，氧氮化物例如包括SiON。并且，栅电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅电介质的材料。
本发明可以各种形式呈现，以下将描述其中一些示例。
参照图1-13描述根据本发明的一个实施例的制造半导体器件的方法的示例流程，其中，在图13a中示出了半导体结构的俯视图及截面图的截取位置，在图1-12和13b中示出在半导体鳍片的宽度方向上沿线A-A截取的半导体结构的截面图，在图13c中示出在半导体鳍片的宽度方向上沿线B-B截取的半导体结构的截面图，在图13d中示出在半导体鳍片的长度方向上沿线C-C截取的半导体结构的截面图。
该方法开始于SOI晶片。该SOI晶片包括半导体衬底101、掩埋绝缘层103和半导体层104的叠层，其中掩埋绝缘层103将半导体衬底101和半导体层104隔开。通过离子注入，穿过半导体层104和掩埋绝缘层103，在半导体衬底101中注入掺杂剂，使得半导体衬底101的上部区域形成掺杂的接触区102。正如下文将描述的那样，接触区102将作为背栅的导电路径的一部分。在半导体衬底101中形成接触区102的工艺是已知的，例如采用离子注入从而在半导体层中形成掺杂区然后进行退火以激活掺杂区中的掺杂剂。可以根据需要控制控制离子注入和退火的工艺参数，以控制接触区102的深度及延伸范围。该接触区102与掩埋绝缘层103邻接(如图1所示)，或者位于掩埋绝缘层103下方的半导体衬底101内的一定深度。针对P型FET可以形成N型接触区102，针对N型FET可以形成P型接触区102。接触区102的掺杂浓度例如为1×1018cm-3-1×1021cm-3。进一步地，通过已知的沉积工艺，如电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射等，在半导体层104上依次形成第一掩模层105、第二掩模层106和第三掩模层107。然后，例如通过旋涂在第三掩模层107上形成光致抗蚀剂层PR，并通过其中包括曝光和显影的光刻工艺将光致抗蚀剂层PR形成用于限定背栅的图案(例如，宽度约为15nm-100nm的开口)，如图1所示。
半导体衬底101由选自Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb和InGaSb构成的组中的一种组成。在一个示例中，半导体衬底101例如是单晶硅衬底。正如下文将要描述的，半导体层104将形成半导体鳍片，并且决定了半导体鳍片的大致高度。
第一掩模层105、第二掩模层106和第三掩模层107可以由所需化学和物理性质的材料组成，从而在蚀刻步骤中获得所需的蚀刻选择性，和/或在化学机械抛光(CMP)中作为停止层，和/或在最终的半导体器件中进一步作为绝缘层。并且，根据使用的材料，第一掩模层105、第二掩模层106和第三掩模层107可以采用相同或不同的上述沉积工艺形成。在一个示例中，第一掩模层105是通过热氧化形成的厚度约为5-15nm的氧化硅层，第二掩模层106是通过溅射形成的厚度约为50nm-200nm的非晶硅层，第三掩模层107是通过溅射形成的厚度约为5-15nm的氮化硅层。
然后，采用光致抗蚀剂层PR作为掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，从上至下去除第三掩模层107和第二掩模层106的暴露部分而形成开口，如图2所示。由于蚀刻的选择性，或者通过控制蚀刻时间，使得该蚀刻步骤停止在第一掩模层的顶部。可以多个步骤的蚀刻分别蚀刻不同层。在一个示例中，第一步蚀刻包括采用反应离子蚀刻，使用一种合适的蚀刻剂，相对于例如由非晶硅组成的第二掩模层106去除上面的例如由氮化硅组成的第三掩模层107的暴露部分，第二步蚀刻包括采用反应离子蚀刻，使用另一种合适的蚀刻剂，相对于例如由氧化硅组成的第一掩模层105去除上面的例如由非晶硅组成的第二掩模层106的暴露部分。
然后，通过在溶剂中溶解或灰化去除光致抗蚀剂层PR。通过上述已知的沉积工艺，在半导体结构的表面上形成共形的第四掩模层108。通过各向异性的蚀刻工艺(例如，反应离子蚀刻)，去除第四掩模层108在第三掩模层107上方横向延伸的部分以及位于开口的底部(即第一掩模层105上)的部分，使得第四掩模层108位于开口内壁上的部分保留而形成侧墙，如图3所示。正如下文将要描述的，第四掩模层108将用于限定半导体鳍片的宽度。可以根据所需的半导体鳍片的宽度控制第四掩模层108的厚度。在一个示例中，第四掩模层108是通过原子层沉积形成的厚度约为3nm-28nm的氮化硅层。
然后，采用第三掩模层107和第四掩模层108作为硬掩模，通过上述已知的蚀刻工艺经由开口去除第一掩模层105的暴露部分。并且进一步蚀刻半导体层104和掩埋绝缘层103的暴露部分，如图4所示。该蚀刻在接触区102的顶部停止，使得开口到达接触区102的顶部。
然后，通过上述已知的沉积工艺，在半导体结构的表面上形成共形的电介质层。通过各向异性的蚀刻工艺(例如，反应离子蚀刻)，去除该电介质层在第三掩模层107上方横向延伸的部分以及位于开口的底部(即接触区102在开口内的暴露表面上)的部分，使得该电介质层位于开口内壁上的部分保留而形成侧墙形式的背栅电介质109，如图5所示。代替其中沉积电介质层的工艺，可以通过热氧化直接在半导体层104位于开口内的侧壁上形成氧化物侧墙形式的背栅电介质109，从而不需要随后的各向异性蚀刻，这可以进一步简化工艺。在一个示例中，背栅电介质109是厚度约为10nm-30nm的氧化硅层。
然后，通过上述已知的沉积工艺，在半导体结构的表面上形成导体层。该导体层至少填满开口。对该导体层进行回蚀刻，去除位于开口外部的部分，并且进一步去除该导体层位于开口内的一部分，从而在开口内形成背栅导体110，如图6所示。背栅导体110与半导体层104之间由背栅电介质109隔开。在一个示例中，背栅导体110由掺杂为N型或P型的多晶硅组成，掺杂浓度例如为1×1018cm-3-1×1019cm-3。
用于形成背栅导体110的回蚀刻使得背栅导体110的顶部位于背栅电介质109的下方。可选地，可以进一步相对于背栅导体110选择性地回蚀刻背栅电介质109，使得背栅电介质109和背栅导体110的顶部齐平，如图7所示。
然后，在未使用掩模的情形下，通过上述已知的蚀刻工艺，相对于第二掩模层106，选择性地完全去除位于第二掩模层106上方的第三掩模层107，从而暴露第二掩模层106的表面。在一个示例中，在第二掩模层106由非晶硅组成以及第三掩模层107由氧化硅组成的情形下，可以使用氢氟酸作为蚀刻剂选择性地去除氧化硅。通过上述已知的沉积工艺，在半导体结构的表面上形成绝缘层。该绝缘层至少填满开口，从而覆盖背栅导体110的顶部表面。对该绝缘层进行回蚀刻，去除位于开口外部的部分。在一个示例中，该绝缘层是通过溅射形成的氮化硅层。该绝缘层与第四掩模层108一起形成绝缘帽盖108’，如图8所示。该蚀刻可能进一步去除该绝缘层位于开口内的一部分。通过控制回蚀刻的时间，使得该绝缘层位于开口内的部分覆盖背栅导体110的顶部，并且提供所需的电绝缘特性。
然后，在未使用掩模的情形下，通过上述已知的蚀刻工艺，相对于绝缘帽盖108’和第一掩模层105，选择性地完全去除第二掩模层106，从而暴露第一掩模层105的表面，如图9所示。在一个示例中，在第一掩模层105由氧化硅组成、第二掩模层106由非晶硅组成以及绝缘帽盖108’由氮化硅组成的情形下，可以使用四甲基氢氧化铵(TMAH)作为蚀刻剂选择性地去除非晶硅。
然后，采用绝缘帽盖108’作为硬掩模，通过上述已知的蚀刻工艺完全去除半导体层104的暴露部分，如图10所示。该蚀刻在掩埋绝缘层103的顶部停止。该蚀刻将半导体层104图案化成位于背栅导体110两侧的两个半导体鳍片104’，背栅导体110与两个半导体鳍片104’之间由各自的背栅电介质109隔开，从而形成鳍片-背栅-鳍片(Fin-Back Gate-Fin)的夹层结构。
半导体鳍片104’可以由选自Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb和InGaSb构成的组中的一种组成。在图10所示的示例中，半导体鳍片104’的形状为条带，其长度沿着垂直于纸面的方向，其宽度沿着纸面内的横向方向，其高度沿着纸面内的垂直方向。半导体鳍片104’的高度大致由初始的半导体层104的厚度决定，半导体鳍片104’的宽度大致由初始的第四掩模层108的厚度决定，半导体鳍片104’的长度则可以根据设计需要通过附加的蚀刻步骤限定。在该蚀刻步骤以及随后的工艺步骤中，先前形成的背栅导体110为半导体鳍片104’提供了机械支撑和保护，从而可以获得高成品率。
然后，通过上述已知的沉积工艺，在半导体结构的表面上形成前栅电介质111(氧化硅或氮化硅)，如图11所示。在一个示例中，该前栅电介质111为约0.8-1.5nm厚的氧化硅层。前栅电介质111覆盖两个半导体鳍片104’的各自的一个侧面。
然后，通过上述已知的沉积工艺，在半导体结构的表面上形成前栅导体112(例如，掺杂多晶硅)，如图12所示。如果需要，可以对前栅导体112进行化学机械抛光(CMP)，以获得平整的表面。
然后，采用光致抗蚀剂掩模，将前栅导体112图案化为与半导体鳍片104’相交的条带。然后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。通过上述已知的沉积工艺，在半导体结构的表面上形成氮化物层。在一个示例中，该氮化物层为厚度约5-20nm的氮化硅层。通过各向异性的蚀刻工艺(例如，反应离子蚀刻)，去除氮化物层的横向延伸的部分，使得氮化物层位于前栅导体112的侧面上的垂直部分保留，从而形成栅极侧墙113，如图13a、13b、13c和13d所示。
通常，由于形状因子(例如栅导体层(例如，掺杂多晶硅)的厚度大于两倍的鳍的高度，或者采用上大下小的鳍片形状)，半导体鳍片104’侧面上的氮化物层厚度比前栅导体112的侧面上的氮化物层厚度小，从而在该蚀刻步骤中可以完全去除半导体鳍片104’侧面上的氮化物层。否则，半导体鳍片104’侧面上的氮化物层会影响后续源/漏区的形成。可以采用附加的掩模进一步去除半导体鳍片104’侧面上的氮化物层。
前栅导体112和前栅电介质111一起形成栅堆叠。在图13a、13b、13c和13d所示的示例中，前栅导体112的形状为条带，并且沿着与半导体鳍片的长度垂直的方向延伸。
在随后的步骤中，可以按照常规的工艺，以前栅导体112和栅极侧墙113作为硬掩模，形成与半导体鳍片104’提供的沟道区相连的源区和漏区。在一个示例中，源区和漏区可以是半导体鳍片104’两端的通过离子注入或原位掺杂形成的掺杂区。在另一个示例中，源区和漏区可以是与半导体鳍片104’的两端或侧面接触的附加的半导体层中通过离子注入或原位掺杂形成的掺杂区。
参照图14-15描述根据本发明的进一步优选实施例的制造半导体器件的方法的一部分阶段的示例流程，其中，在图14a和15a中示出了半导体结构的俯视图及截面图的截取位置，在图14b和15b中示出在半导体鳍片的宽度方向上沿线A-A截取的半导体结构的截面图，在图14c和15c中示出在半导体鳍片的宽度方向上沿线B-B截取的半导体结构的截面图，在图14d和15d中示出在半导体鳍片的长度方向上沿线C-C截取的半导体结构的截面图。
根据该优选实施例，在图13所示的步骤之后进一步执行图14和15所示的步骤以形成应力作用层。
通过上述已知的沉积工艺，在半导体鳍片104’的暴露侧面上外延生长应力作用层114，如图14a、14b、14c和14d所示。应力作用层114还形成在前栅导体112上。该应力作用层114的厚度应当足以在半导体鳍片104’上施加期望的应力。
针对不同类型的FinFET可以形成不同的应力作用层114。通过应力作用层114向FinFET的沟道区施加合适的应力，可以提高载流子的迁移率，从而减小导通电阻并提高器件的开关速度。为此，采用与半导体鳍片104’的材料不同的半导体材料形成应力作用层114，可以产生期望的应力。对于N型FinFET，应力作用层114例如是在Si衬底上形成的C的含量约为原子百分比0.2-2％的Si:C层，沿着沟道区的纵向方向对沟道区施加拉应力。对于P型FinFET，应力作用层114例如是在Si衬底上形成的Ge的含量约为原子百分比15-75％的SiGe层，沿着沟道区的纵向方向对沟道区施加压应力。
然后，通过上述已知的沉积工艺，在半导体结构的表面上形成第二绝缘层115。在一个示例中，第二绝缘层115例如是氧化硅层，并且厚度足以填充在形成半导体鳍片104’的蚀刻步骤中形成的位于半导体鳍片104’侧面的开口，并且还覆盖前栅导体112的顶部表面。以栅极侧墙113作为停止层，对第二绝缘层115进行化学机械抛光，以获得平整的表面，如图15a、15b、15c和15d所示。该化学机械抛光去除应力作用层115的位于前栅导体112上方的部分，并且暴露前栅导体112的顶部表面。
进一步地，如前所述，在随后的步骤中，可以按照常规的工艺，以前栅导体112和栅极侧墙113作为硬掩模，形成与半导体鳍片104’提供的沟道区相连的源区和漏区。在一个示例中，源区和漏区可以是半导体鳍片104’两端的通过离子注入或原位掺杂形成的掺杂区。在另一个示例中，源区和漏区可以是与半导体鳍片104’的两端或侧面接触的附加的半导体层中通过离子注入或原位掺杂形成的掺杂区。
参照图16-18描述根据本发明的进一步优选实施例的制造半导体器件的方法的一部分阶段的示例流程，其中，在图16a、17a和18a中示出了半导体结构的俯视图及截面图的截取位置，在图16b、17b和18b中示出在半导体鳍片的宽度方向上沿线A-A截取的半导体结构的截面图，在图16c、17c和18c中示出在半导体鳍片的宽度方向上沿线B-B截取的半导体结构的截面图，在图16d、17d和18d中示出在半导体鳍片的长度方向上沿线C-C截取的半导体结构的截面图。
根据该优选实施例，在图11的步骤中形成牺牲栅导体111’，在图12的步骤中形成牺牲栅电介质112’，并且在图14所示的步骤之后形成应力作用层114，并且已经形成源区和漏区，然后进一步执行图16-18所示的步骤采用包括替代栅导体和替代栅介质的替代栅堆叠代替包括牺牲栅导体111’和牺牲栅电介质112’的牺牲栅堆叠。
采用第二绝缘层115和栅极侧墙113作为硬掩模，通过上述已知的蚀刻工艺(例如反应离子蚀刻)去除牺牲栅导体111’，从而形成栅极开口。可选地，可以进一步去除牺牲栅电介质112’位于栅极开口底部的部分，如图16a、16b、16c和16d所示。按照后栅工艺，在栅极开口中形成替代栅电介质116，如图17a、17b、17c和17d所示，以及利用导电材料填充栅极开口以形成替代栅导体117。替代栅导体117和替代栅电介质116一起形成替代栅堆叠。在一个示例中，替代栅电介质116介是厚度约为0.3nm-1.2nm的HfO2层，替代栅导体117例如是TiN层。
根据上述的各个实施例，在形成源区和漏区之后，可以在所得到的半导体结构上形成层间绝缘层、位于层间绝缘层中的柱塞、位于层间绝缘层上表面的布线或电极，从而完成半导体器件的其他部分。
图19示出了根据本发明的优选实施例的半导体器件100的分解透视图，其中为了清楚而未示出第二绝缘层115。该半导体器件100是采用图1-18所示的步骤形成，从而包括本发明的多个优选方面，然而不应理解为将本发明限制为这多个优选方面的组合。此外，为了简明起见不再重复在上文中已经提及的材料。
半导体器件100包括半导体衬底101、半导体衬底101中的接触区102、位于接触区102上的夹层结构。该夹层结构包括背栅导体110、位于背栅导体110两侧的两个半导体鳍片104’、以及将背栅导体110与两个半导体鳍片104’分别隔开的各自的背栅电介质109。接触区102作为背栅导体110的导电路径的一部分。掩埋绝缘层103位于半导体鳍片104’下方。前栅堆叠与半导体鳍片104’相交，该前栅堆叠包括前栅电介质和前栅导体，并且前栅电介质将前栅导体和半导体鳍片104’隔开。
在图19所示的示例中，前栅电介质是按照后栅工艺形成的替代栅电介质116，前栅导体是按照后栅工艺形成的替代栅导体117。栅极侧墙113位于替代栅导体117的侧面上。在后栅工艺期间，虽然去除了牺牲栅电113’位于栅极开口内的部分，但保留了位于栅极侧墙113下方的部分。
此外，绝缘帽盖108’位于背栅导体110上方，并且将背栅导体110与替代栅导体117隔开。掩埋绝缘层103位于替代栅介质118和接触区102之间，并且将替代栅介质118和接触区102隔开。
半导体器件100还包括与半导体鳍片104’提供的沟道区相连的源区118a和漏区118b。在图19所示的示例中，源区118a和漏区118b可以是半导体鳍片104’两端的通过离子注入或原位掺杂形成的掺杂区。附加的应力作用层114与半导体鳍片104’的侧面接触。四个柱塞119穿过层间绝缘层分别连接到两个半导体鳍片104’的源区和漏区。一个附加的柱塞119连接到替代栅导体117，另一个附加的柱塞119穿过层间绝缘层和掩埋绝缘层103连接到接触区102，从而经由接触区102与背栅导体110相连。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (10)
1.一种制造半导体器件的方法，包括：
在SOI晶片的半导体衬底中形成接触区，SOI晶片包括半导体衬底、掩埋绝缘层和半导体层的堆叠；
在半导体层上形成多个掩模层；
在所述多个掩模层中的最顶部的一个中形成开口；
在开口内壁形成侧墙形式的另一个掩模层；
采用所述另一个掩模层作为硬掩模，将开口穿过所述多个掩模层和所述半导体层延伸到接触区；
在开口内壁形成背栅电介质；
在开口中形成背栅导体；
在开口中形成绝缘帽盖，该绝缘帽盖包括所述另一个掩模层并且覆盖背栅电介质和背栅导体；
采用绝缘帽盖作为硬掩模，将半导体层图案化为半导体鳍片；
形成与半导体鳍片相交的前栅堆叠，该前栅堆叠包括前栅电介质和前栅导体，并且前栅电介质将前栅导体和半导体鳍片隔开；以及
形成与半导体鳍片提供的沟道区相连的源区和漏区。
2.根据权利要求1所述的方法，其中所述半导体鳍片由选自Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb和InGaSb构成的组中的一种组成。
3.根据权利要求1所述的方法，其中形成接触区包括穿过SOI晶片的半导体层和掩埋绝缘层在半导体衬底中注入掺杂剂。
4.根据权利要求3所述的方法，其中所述半导体器件是N型的，并且在形成接触区的步骤中使用P型掺杂剂。
5.根据权利要求3所述的方法，其中所述半导体器件是P型的，并且在形成接触区的步骤中使用N型掺杂剂。
6.根据权利要求1所述的方法，其中形成背栅导体包括：
在开口内填充多晶硅；以及
在多晶硅中注入掺杂剂。
7.根据权利要求1所述的方法，其中形成源区和漏区包括对半导体鳍片的两端的离子注入。
8.根据权利要求1所述的方法，其中形成源区和漏区包括形成与半导体鳍片的两端接触的附加的半导体层，以及对附加的半导体层进行离子注入或原位掺杂。
9.根据权利要求1所述的方法，其中形成源区和漏区包括形成与半导体鳍片的侧面接触的附加的半导体层，以及对附加的半导体层进行离子注入或原位掺杂。
10.根据权利要求1所述的方法，还包括形成于半导体鳍片的侧面上外延生长应力作用层。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |