CN115810632A - 选择性减薄的环栅（gaa）结构 - Google Patents

选择性减薄的环栅（gaa）结构 Download PDF

Info

Publication number
CN115810632A
CN115810632A CN202210966911.4A CN202210966911A CN115810632A CN 115810632 A CN115810632 A CN 115810632A CN 202210966911 A CN202210966911 A CN 202210966911A CN 115810632 A CN115810632 A CN 115810632A
Authority
CN
China
Prior art keywords
fin
semiconductor
sub
layer
width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210966911.4A
Other languages
English (en)
Inventor
M·哈桑
T·加尼
P·A·帕特尔
L·P·古勒
M·K·哈兰
C·L·王
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN115810632A publication Critical patent/CN115810632A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本公开涉及选择性减薄的环栅（GAA）结构。在本文中提供用于形成半导体器件的技术，所述半导体器件具有与在相同衬底上且在相当的高度处（例如，在相同层或相邻层内）的其它半导体器件相比减薄的半导体区（例如，更薄的纳米带）。在示例中，给定存储器单元的邻近的半导体器件包括p沟道器件和n沟道器件。p沟道器件可以是具有半导体纳米带的GAA晶体管，该半导体纳米带具有第一宽度；而n沟道器件可以是具有半导体纳米带的GAA晶体管，该半导体纳米带具有大于第一宽度的第二宽度（例如，第一宽度是第二宽度的一半）。p沟道器件可以具有比对应的n沟道器件更薄的宽度，以便通过降低有源半导体沟道的宽度来在结构上降低通过p沟道器件的操作电流。

Description

选择性减薄的环栅（GAA）结构
技术领域
本公开涉及集成电路，并且更特别地涉及环栅（GAA）半导体器件。
背景技术
随着集成电路的尺寸持续缩小，出现许多挑战。例如，减小存储器和逻辑单元的尺寸正变得越来越困难。如此多的半导体器件的能耗变成日益关注的问题。一些处理器核采用了电压缩放技术来降低集成电路的能耗，然而这使各种半导体器件更容易受到可能导致器件不正确运行的工艺和/或掺杂剂变化的影响。因此，关于设计可以在较低电压电平下运行的半导体器件，仍然存在许多非平凡的挑战。
附图说明
图1A和1B是示出根据本公开的实施例的具有半导体器件的示例性集成电路的剖面图，该半导体器件具有减薄的半导体区。
图2A-2G是共同地示出根据本公开的实施例的用于形成具有减薄的半导体区的半导体器件的示例性工艺的剖面图。
图3A-3H是示出根据本公开的实施例的用于形成半导体器件的晶体管结构的示例性工艺中的各个阶段的平面图。
图4示出根据本公开的一些实施例的包含一个或多个半导体管芯的芯片封装的剖面图。
图5是根据本公开的实施例的用于具有减薄的半导体区的半导体器件的制造工艺的流程图。
图6示出根据本公开的实施例的计算系统，该计算系统包括如在本文中各种描述的一个或多个集成电路。
尽管将参考说明性实施例来进行以下详细描述，但是鉴于本公开，其许多替代、修改和变化将是显而易见的。如将进一步理解的，附图不一定按比例绘制或旨在将本公开限制到所示的特定配置。例如，虽然一些附图通常指示完美的直线、直角和平滑表面，但是鉴于所使用的处理设备和技术的真实世界限制，集成电路结构的实际实施方式可能具有不太完美的直线、直角，并且一些特征可能具有表面拓扑或者以其它方式是不平滑的。
具体实施方式
在本文中提供用于形成与在相同衬底上的其它半导体器件相比具有减薄的半导体区（例如，更薄的纳米带）的半导体器件的技术。所述技术可以用于任何数量的集成电路应用中，且对于逻辑和存储器单元（诸如，使用环栅（GAA）晶体管的那些单元）特别有用。在示例中，给定存储器单元（诸如同步随机存取存储器（SRAM）单元）的邻近的半导体器件包括p沟道器件和n沟道器件。更具体讲，p沟道器件可以是带有具有第一宽度的半导体纳米带的GAA晶体管，而n沟道器件可以是带有具有大于第一宽度的第二宽度的半导体纳米带的GAA晶体管。注意，在通过沟道区且垂直于形成纳米带所用的鳍片结构截取的剖面中可以看到宽度的这种差异。还要注意，在这样的剖面中，假想水平面可以穿过两个纳米带的至少一部分，使得它们处于相当的高度；在其它实施例中，两个纳米带处于略微不同的高度，使得没有一个假想水平面穿过两个纳米带（诸如，纳米带从交替层的堆叠的两个邻近层释放的示例情况）。在一些情况下，p沟道器件纳米带的宽度是n沟道器件纳米带的宽度的大约一半。根据实施例，p沟道器件制成具有比对应的n沟道器件更薄的宽度，以便通过降低有源半导体沟道的宽度来在结构上降低通过p沟道器件的操作电流。鉴于本公开，许多变化和实施例将是显而易见的。
总体概述
如先前上面指出的，关于设计消耗较少能量的半导体器件，仍然存在许多非平凡的挑战。随着操作电压降低，集成电路的半导体器件的成功操作变得更容易受到系统工艺变化和/或随机掺杂剂波动的影响。在存储器单元的示例中，这样的随机掺杂剂和/或工艺变化可能例如导致p沟道器件具有比对应的n沟道器件更高的驱动电流（强p型器件和弱n型器件），这可能导致存储器写入错误。特别地，这样的存储器单元对于低于某一最小电压不能写入（低于Vmin写入失败）。实现了一些技术来减轻写入失败，但是它们导致额外的功耗并且占用宝贵的芯片覆盖面积（footprint），并且相对难以设计（布局）。
因此并且根据本公开的实施例，在本文中提供用于形成选择性减薄的晶体管结构的技术。通过与n沟道器件相比选择性地减薄p沟道器件的半导体区，通过p沟道器件的驱动电流被降低并且更容易控制。因此，减薄技术给减小存储器单元中的潜在写入错误提供了结构解决方案。尽管许多晶体管设计可以从这些技术中受益，但是它们对于GAA结构特别有用，其中，p沟道器件的纳米带具有比相同衬底上的对应n沟道器件的对应纳米带更小的宽度。在一些实施例中，宽度上的差异可以高达50%、高达60%或高达75%。注意，这些技术也可以应用于其它沟道配置，诸如纳米线（或其它GAA配置）和鳍片（诸如双栅极和三栅极配置），其中，p型纳米线或鳍片具有比n型纳米线或鳍片的对应宽度更薄的宽度。
在实施例中，在给定p沟道器件的制造工艺期间，在半导体材料的鳍片之上形成电介质防护帽（helmet）或保护结构。所述防护帽结构在各向同性蚀刻工艺期间保护鳍片的顶部部分，所述各向同性蚀刻工艺横向蚀刻所述鳍片的暴露部分以减小所述鳍片的总宽度。一旦防护帽结构被去除，其余的制造工艺可以对p沟道器件和任何其它n沟道器件进行相同的处理。随后的处理可以包括例如选择性地蚀刻包括在鳍片中的牺牲层（例如，硅锗层），以便释放纳米带（例如，硅）。
根据实施例，一种集成电路包括：第一半导体器件，具有在第一源极区与第一漏极区之间延伸的第一半导体纳米带；和第二半导体器件，具有在第二源极区与第二漏极区之间延伸的第二半导体纳米带。第一半导体纳米带具有长度和第一宽度。所述长度对应于所述源极区与漏极区之间的第一距离，并且所述宽度对应于第一纳米带的侧壁之间的第二距离，所述第二距离在与所述第一距离延伸的方向正交的方向上延伸。第二半导体纳米带可以具有与第一半导体纳米带相同的长度和小于第一宽度的第二宽度。如果纳米带长度至少在彼此的1nm内，则可以认为纳米带长度是相同的。在其它实施例中，纳米带长度可以不同。
根据另一实施例，一种电子器件包括具有一个或多个管芯的芯片封装。一个或多个管芯中的至少一个包括：第一半导体器件，具有在第一源极区和第一漏极区之间延伸的半导体材料的第一本体并且具有在半导体材料的第一本体下面的第一子鳍片；和第二半导体器件，具有在第二源极区和第二漏极区之间延伸的半导体材料的第二本体并且具有在半导体材料的第二本体下面的第二子鳍片。第一栅极介电层围绕半导体材料的第一本体，并且第二栅极介电层围绕半导体材料的第二本体。半导体材料的第一本体具有可以与第一子鳍片的宽度基本上相同的第一宽度，并且半导体材料的第二本体具有小于第二子鳍片的宽度以及小于半导体材料的第一本体的宽度的第二宽度。
根据另一实施例，一种形成集成电路的方法包括：形成第一多层鳍片和第二多层鳍片，第一和第二多层鳍片中的每一个包括第一和第二材料层，其中，第二材料层包括适于用作纳米带沟道的半导体材料；在所述第一多层鳍片和所述第二多层鳍片的顶表面上形成防护帽结构；对所述第二多层鳍片实施掩模（mask），同时使所述第一多层鳍片暴露；以及在第一多层鳍片的侧壁上执行横向蚀刻工艺以减小第一多层鳍片的宽度。
如上面指出的，这些技术特别适合于供纳米线和纳米带晶体管（例如，环栅晶体管）使用，但是在一些情况下也可以可应用于finFET器件。源极区和漏极区可以例如是给定鳍片或衬底的掺杂部分，或者是在蚀刻和替换源极/漏极形成工艺期间沉积的外延区。源极区和漏极区中的掺杂剂类型将取决于对应晶体管的极性。栅极结构可以用先栅极工艺或后栅极工艺（有时称为去除金属栅极或RMG工艺）来实现。在形成晶体管中可以使用任何数量的半导体材料，诸如IV族材料（例如硅、锗、硅锗）或III-V族材料（例如砷化镓、砷化铟镓）。
在本文中提供的技术和结构的使用可以使用工具来可检测，所述工具诸如：电子显微镜，包括扫描/透射电子显微镜（SEM/TEM）、扫描透射电子显微镜（STEM）、纳米束电子衍射（NBD或NBED）和反射电子显微镜（REM）；组成构图；X射线晶体学或衍射（XRD）；能量色散X射线光谱学（EDX）；二次离子质谱学（SIMS）；飞行时间SIMS（ToF-SIMS）；原子探针成像或断层摄影术；局部电极原子探针（LEAP）技术；3D断层摄影术；或高分辨率物理或化学分析，仅举几个合适的示例性分析工具。例如，在一些示例实施例中，这样的工具可以指示具有纳米带的一些p型半导体器件，所述纳米带具有与其它n型半导体器件的对应纳米带相比更小的宽度。在一些实施例中，这样的工具可以指示具有纳米带的半导体器件，所述纳米带具有与相同半导体器件的子鳍片区的宽度相比更小的宽度（超出可归因于工艺限制而不是故意减薄的鳍片结构的相对略微的锥形）。在一些实施例中，这样的工具可以指示在具有较小宽度的纳米带下方的子鳍片的上边缘处具有底切区的一个或多个半导体器件。以这种方式，在具有较小宽度的纳米带下方的子鳍片的上边缘可以是锥形的或者以其它方式具有凹形或成角度的轮廓，而在未变薄的纳米带下方的子鳍片的上边缘不是如此。
应当容易理解，本公开中的“上方”和“之上”的含义应当以最广泛的方式解释，使得“上方”和“之上”不仅意味着“直接在”某物上，而且包括在某物之上且其间具有中间特征或层的含义。此外，为了便于描述，在本文中可以使用诸如“下面”、“下方”、“下”、“上方”、“上”等的空间相对术语来描述一个元件或特征与附图中示出的另一元件（一个或多个）或特征（一个或多个）的关系。空间相对术语旨在包括除了附图中描绘的取向之外的在使用或操作中的器件的不同取向。装置可以以其它方式取向（旋转90度或处于其它取向），并且在本文中使用的空间相对描述符因此可以同样地解释。
如在本文中使用的，术语“层”指代包括具有厚度的区的材料部分。单层是由给定材料的单层原子组成的层。层可以在整个下伏或上覆结构上延伸，或者可以具有比下伏或上覆结构的范围小的范围。此外，层可以是均匀或不均匀的连续结构的区，其中，该层的厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。层可以与给定表面（无论是平坦的还是曲线的）共形，其中相对一致的厚度横跨整个层。
如在本文中使用的“在组成上不同”或“在组成上差异”的材料指代具有不同化学组成的两种材料。此组成不同可以例如起因于元素在一种材料中但不在另一种材料中（例如，SiGe在组成上不同于硅），或起因于一种材料具有与第二材料完全相同的元素但是有意在一种材料中以相对于另一种材料不同的浓度提供那些元素中的至少一种（例如，具有70原子百分比锗的SiGe在组成上不同于具有25原子百分比锗的SiGe）。除了这种化学组成多样性之外，材料还可以具有差异的掺杂剂（例如镓和镁）或相同的掺杂剂但浓度不同。在其它实施例中，在组成上差异的材料可以进一步指代具有不同结晶取向的两种材料。例如，（110）硅与（100）硅在组成上差异或不同。可以例如利用毯状晶片层转移来实现创建不同取向的堆叠。
架构
图1A是根据本公开的实施例的横跨两个示例性半导体器件102和104截取的剖面图。半导体器件102和104中的每一个可以是非平面金属氧化物半导体（MOS）晶体管，诸如三栅极或环栅（GAA）晶体管，尽管其它晶体管拓扑和类型也可以从在本文中提供的技术中受益。在本文中示出的实施例使用GAA结构。半导体器件102和104表示可以包含任何数量的类似半导体器件的集成电路的一部分。
如可以看到的，半导体器件102和104形成在衬底106上。可以在衬底106上形成任何数量的半导体器件，但是这里使用两个作为示例。衬底106可以例如是体衬底，其包括IV族半导体材料（诸如硅、锗或硅锗）、III-V族半导体材料（诸如砷化镓、砷化铟镓或磷化铟）和/或可以在其上形成晶体管的任何其它合适的材料。替选地，衬底可以是绝缘体上半导体衬底，其具有在掩埋绝缘体层上的期望半导体层（例如，二氧化硅上的硅）。替选地，衬底可以是适于形成纳米线或纳米带的多层衬底或超晶格（例如，硅和SiGe的交替层，或者砷化铟镓和磷化铟的交替层）。可以使用任何数量的衬底。
半导体器件102和104中的每一个中的半导体材料可以由衬底106形成。半导体器件102和104可以每个包括作为纳米线或纳米带的半导体材料，其可以例如是衬底106原生的（由衬底本身形成）。替选地，半导体材料可以由沉积到下伏衬底上的材料形成。在一个这样的示例情况下，硅锗（SiGe）的毯状层可以沉积到硅衬底上，然后被图案化和蚀刻以形成多个SiGe鳍片或纳米带。在另一这样的示例中，可以在所谓的基于纵横比捕获的工艺中形成非原生鳍片，其中，原生鳍片被蚀刻掉以便留下鳍片形沟槽，该鳍片形沟槽然后可以用替选的半导体材料（例如，IV族或III-V族材料）来填充。在另外其它实施例中，鳍片包括在栅极形成工艺期间促进纳米线和纳米带的形成的交替材料层（例如，硅和SiGe的交替层），其中，一种类型的交替层被选择性地蚀刻掉以便在沟道区内释放另一类型的交替层，使得然后可以执行环栅（GAA）工艺。
如进一步可以看到的，相邻的半导体器件由可以包括氧化硅的介电填充物108分离。介电填充物108在任何相邻的半导体器件之间提供浅沟槽隔离（STI）。介电填充物108可以是任何合适的介电材料，诸如二氧化硅、氧化铝或碳氮氧化硅。
半导体器件102包括子鳍片区110和在该子鳍片区110上方的多个纳米带112a（半导体器件104类似地包括在子鳍片区110上方的纳米带112b）。根据一些实施例，子鳍片区110包括与衬底106相同的半导体材料并且与介电填充物108相邻。根据一些实施例，纳米带112a和112b在对应的源极和漏极区之间延伸，以提供晶体管的有源区（例如，栅极下面的半导体区）。在图1A的剖面中未示出源极区和漏极区。参考图3A-3H更详细地描述这种晶体管结构的形成。
根据一些实施例，源极区和漏极区是使用蚀刻和替换工艺提供的外延区。在其它实施例中，源极区和漏极区中的一个或两者可以例如是半导体鳍片或衬底的注入掺杂的原生部分。可以使用适于源极区和漏极区的任何半导体材料（例如，IV族和III-V族半导体材料）。源极区和漏极区可以包括诸如衬层和覆盖层的多层以改进接触电阻。在任何这样的情况下，源极区和漏极区的组成和掺杂可以相同或不同，这取决于晶体管的极性。在示例中，例如，一个晶体管是p型MOS（PMOS）晶体管，而另一个晶体管是n型MOS（NMOS）晶体管。可以使用任何数量的源极和漏极配置和材料。
纳米带112a和112b包括栅极电介质114，其可以包括单个材料层或多个堆叠的材料层。在一些实施例中，栅极电介质114包括诸如氧化硅的第一介电层和包括诸如氧化铪的高K材料的第二介电层。氧化铪可以掺杂有影响给定半导体器件的阈值电压的元素。在一些实施例中，与半导体器件104周围的栅极电介质114相比，半导体器件102周围的栅极电介质114具有不同的元素掺杂浓度。根据一些实施例，在栅极电介质114中使用的掺杂元素是镧。栅极电介质114存在于每个纳米带112a和112b周围，并且也可以存在于子鳍片部分110之上。在一些实施例中，栅极电介质114也存在于介电填充物108的顶表面之上。
根据一些实施例，栅极结构116分别在半导体器件102和104的纳米带112a和112b之上延伸。栅极结构116可以包括任何充分导电的材料，诸如金属、金属合金或掺杂的多晶硅。根据一些实施例，栅极结构116可以在任何相邻的半导体器件之间被栅极切割结构中断。在一些实施例中，可以在纳米带112a和112b周围包括一种或多种功函数金属。在一些实施例中，半导体器件102是包括具有钛的功函数金属的p沟道器件，并且半导体器件104是包括具有钨的功函数金属的n沟道器件。
如上面讨论的，半导体器件102可以是具有掺杂有n型掺杂剂（例如，磷或砷）的半导体纳米带112a的p沟道器件，并且半导体器件104可以是具有掺杂有p型掺杂剂（例如，硼）的半导体纳米带112b的n沟道器件。根据一些实施例，与纳米带112b的宽度（w1）相比，纳米带112a具有更小的宽度（w2）。此外，纳米带112b的宽度可以与子鳍片110的宽度基本上相同。如果宽度在彼此的1nm内，则可以认为它们基本上相同。因此，纳米带112a的宽度w2可以小于子鳍片110的宽度w1。在一些实施例中，宽度w1在约5nm和约8nm之间，而宽度w2在约2nm和约4nm之间。在一些实施例中，宽度w2比宽度w1小至少50%。注意，根据一些实施例，被比较的纳米带宽度可以例如是针对假想水平面穿过的两个横向相邻或邻近的纳米带（如用虚线所示）。在一些其它实施例中，被比较的纳米带宽度可以是针对彼此偏移了给定多层鳍片结构的一层或两层的两个纳米带。在这种情况下，被比较的两个纳米带处于略微不同的高度，使得没有一个假想水平面穿过两个纳米带。在更通常的意义上，被比较的两个纳米带处于相当的高度（例如，在相同的水平面内或偏移了一层或两层）。
图1B示出根据实施例的与图1A中所描绘的集成电路类似的集成电路，除了绘制各种特征以反映真实世界工艺状况之外。例如，虽然图1A通常使用直线、直角和平滑表面来指示各种特征，但是鉴于诸如蚀刻和沉积的制造工艺的真实世界限制，根据本公开的实施例配置的实际集成电路结构可能具有不太完美的直线和直角，并且一些特征可能具有粗糙表面形貌或者以其它方式是不平滑的。如图1B中可以看到的，子鳍片110可以是锥形的而不是矩形的，并且纳米带112a/112b更圆且团状。注意，纳米带也可以锥形，使得最上纳米带比最下纳米带更窄，并且中间的纳米带具有在最下纳米带的宽度和最上纳米带的宽度之间的宽度。进一步注意，右子鳍片的侧壁可以与纳米带112b的侧壁共线（因为沿着该鳍片结构没有故意减薄），并且左子鳍片的侧壁与纳米带112a的侧壁不共线（因为纳米带112a的故意减薄）。另外，半导体器件102的左子鳍片区110的拐角可以示出被蚀刻掉（例如，底切蚀刻）的迹象，如在本文中将更详细讨论的。
制造方法
图2A-2G包括共同地示出根据本公开的实施例的用于形成集成电路的示例性工艺的剖面图，该集成电路配置有与相同衬底上的其它半导体器件相比具有更窄的纳米带的半导体器件。每个附图示出从工艺流到该时间点所产生的示例性结构，因此所描绘的结构随着工艺流继续而演进，从而在图2G中所示的结构中结束，该结构类似于图1A中示出的结构。所示出的集成电路结构可以是包括未描绘的其它集成电路的较大集成电路的一部分。给出示例性材料和工艺参数，但是本公开并不旨在限于任何具体的此类材料或参数，如将会理解的。
图2A示出根据本公开的实施例的横跨衬底的剖面图，该衬底具有沉积在其上的一系列材料层。关于用于衬底106的示例性配置和材料的先前相关讨论在这里同样适用。可以在衬底106上沉积包括与半导体层204交替的牺牲层202的交替的材料层。半导体层204可以包括硅、锗或其组合。牺牲层202具有与半导体层204不同的材料组成。在一些实施例中，牺牲层202包括硅和锗的某一组合。在其它实施例中，牺牲层202包括与半导体层204相比更高的锗含量。虽然尺寸可以从一个示例性实施例到下一示例性实施例而变化，但是每个半导体层204和牺牲层202的厚度可以在约5nm和约25nm之间。牺牲层202和半导体层204中的每一个可以使用任何已知的材料沉积技术来沉积，所述材料沉积技术诸如化学气相沉积（CVD）、等离子体增强化学气相沉积（PECVD）、物理气相沉积（PVD）或原子层沉积（ALD）。
图2B示出根据本公开的实施例的在形成半导体鳍片之后的图2A中所示的结构的剖面图。可以横跨集成电路图案化任何数量的鳍片，但是为了清楚起见，这里仅示出两个。半导体器件102和104中的每一个都包括半导体鳍片。鳍片可以包括如所示出的衬底原生的至少一部分，或者可以是衬底非原生的。所示出的鳍片中的每一个都包括具有交替的牺牲层202和半导体层204的多层结构。在一些实施例中，鳍片关于晶体管极性是交替的。例如，对于第一逻辑或存储器单元，半导体器件102的鳍片可以包括PMOS材料鳍片（例如，半导体层204掺杂有n型掺杂剂）并且半导体器件104的鳍片可以包括NMOS材料鳍片（例如，半导体层204掺杂有p型掺杂剂）。可以使用许多其它配置，包括在除了存储器或逻辑区段之外的集成电路区段（诸如模拟混合信号区段、输入/输出区段、射频或换能器区段）中所包括的鳍片。
可以通过使用图案化的硬掩模层或光刻胶（例如，覆盖层206）来形成鳍片。根据一些实施例，覆盖层206在定向蚀刻工艺诸如反应离子蚀刻（RIE）期间保护下伏材料。覆盖层可以例如是氮化物、氮氧化物、碳化物或碳氮氧化物。虽然尺寸可以从一个示例性实施例到下一示例性实施例而变化，但是在衬底106的表面上方延伸的鳍片的总高度可以在约100nm到约250nm的范围内。
应当注意，参考图2A和2B描述的鳍片制造工艺仅是用于形成多层鳍片的一个示例性工艺。也可以使用其它工艺，诸如前述的基于纵横比捕获的工艺。
图2C示出根据本公开的实施例的在形成电介质填充物108之后的图2B中所示的结构的剖面图。介电填充物108可以用作相邻半导体器件之间的浅沟槽隔离（STI）。在一些实施例中，介电填充物108包括氧化硅，尽管也可以使用其它氧化物或电介质。可以首先将介电填充物108沉积到至少与鳍片相同的高度，然后使用任何已知的受控蚀刻工艺使介电填充物108凹陷回到所示的最终高度。根据一些实施例，每个鳍片都包括在暴露的鳍片207下面并且在介电填充物108之间的子鳍片部分110。子鳍片部分110可以包括与半导体衬底106相同的材料，并且可以是将在介电填充物108下方延伸的半导体衬底106的主要部分。在形成介电填充物108之后，延伸至介电层108的顶表面上方的暴露的鳍片207可以具有约50nm和约200nm之间的高度。鳍片的宽度可以例如在约5nm到约15nm的范围内，诸如6nm宽。
图2D示出根据本公开的实施例的在鳍片之上形成防护帽结构208之后的图2C中所示的结构的剖面图。根据一些实施例，防护帽结构208包括介电材料，并且使用PVD工艺诸如溅射来沉积，尽管可以使用能够选择性地沉积在鳍片的顶部上的其它合适的沉积技术，诸如其中在期望生长的鳍片的顶表面处可获得反应物物质的CVD。在一些实施例中，防护帽结构208包括金属氧化物以提供与下伏鳍片材料（一种或多种）的高蚀刻选择性。PVD或其它选择性沉积技术用于最大化防护帽结构208在鳍片的顶表面之上的沉积，同时最小化鳍片之间和沿着鳍片的侧壁的沉积。在一些实施例中，防护帽结构208具有圆形边缘，从而产生弯曲的顶部表面而不是所示出的平坦顶部表面，这也可以表现为弯曲的侧壁。可以将防护帽结构208沉积到任何期望的厚度，只要该沉积不导致防护帽结构208基本上沿着鳍片的侧壁的任何部分沉积即可。在一些示例性实施例中，防护帽结构208具有在约5nm和约50nm之间的厚度。
图2E示出根据本公开的实施例的在蚀刻工艺之后的图2D中所示的结构的剖面图，该蚀刻工艺用于修整半导体器件之一的鳍片的宽度。沉积并图案化掩模材料210以覆盖鳍片中的一个或多个，诸如半导体器件104的鳍片。在一些实施例中，图案化掩模材料210以覆盖一个或多个n沟道半导体器件，同时暴露p沟道半导体器件中的一个或多个。掩模材料210可以是光刻胶或硬掩模材料，诸如碳硬掩模。
根据一些实施例，在暴露的鳍片（诸如半导体器件102的暴露的鳍片207）上执行横向蚀刻工艺以减小鳍片中的交替材料层的宽度。在一个示例中，各向同性湿法或干法蚀刻工艺为半导体层204和牺牲层202提供类似的蚀刻速率。由于鳍片的顶表面由防护帽结构208保护，所以鳍片的侧面被横向向内蚀刻，同时保持顶部材料层的厚度。在一些实施例中，横向蚀刻的鳍片的最终宽度w2比未蚀刻的鳍片的宽度w1小至少25%、小至少50%、小至少60%或小至少75%。类似地，横向蚀刻的鳍片的最终宽度w2可以比横向蚀刻的鳍片下面的子鳍片110的宽度w1小至少25%、小至少50%、小至少60%或小至少75%。如上面指出的，宽度w1可以在约5nm和约8nm之间，而宽度w2可以在约2nm和约4nm之间。
在一些实施例中，用于横向蚀刻半导体层204和牺牲层202两者的各向同性蚀刻工艺还可以蚀刻在横向蚀刻的鳍片下面的子鳍片110的一个或多个部分。这在半导体器件102的暴露的鳍片207中的最下材料层被回蚀以将子鳍片110暴露于相同的蚀刻剂时发生。如果子鳍片110包括与半导体层204或牺牲层202的材料组成类似的材料组成，则也可以蚀刻其一部分。这在被吹开的（blown-out）部分中被示出，该部分集中在子鳍片110的拐角上，其中，在拐角周围的材料已被去除以形成向内弯曲的表面。
图2F示出根据本公开的实施例的在去除掩模材料210和防护帽结构208之后的图2E中所示的结构的剖面图。可以使用任何标准灰化工艺来去除掩模材料210。可以使用选择性地蚀刻防护帽结构208的材料同时对鳍片或对介电填充物108提供最小蚀刻的任何湿法或干法蚀刻技术来去除防护帽结构208。
在这个阶段，执行后续工艺以形成剩余的GAA晶体管结构，其最终产生图2G中示出的结构。简言之，这些剩余的工艺涉及形成半导体器件102和104中的每一个的源极区和漏极区、去除牺牲层202以形成悬浮的纳米带112a/112b、在纳米带112a/112b周围形成栅极电介质114以及形成栅极结构116。这些工艺中的许多工艺的结果不能在所示出的剖面中看到，且因此在图3A-3H中示出，所述图3A-3H包括共同地示出根据本公开的实施例的用于形成半导体器件102和104的GAA晶体管结构的示例性工艺的平面图。
图3A示出根据本公开的实施例的来自图2F的半导体器件102和104的平面图。每个鳍片彼此平行地延伸，其中顶部半导体层204在每个鳍片上是可见的。注意，任何鳍片中的材料堆叠的顶层也可以是牺牲层202。介电填充物108在每个鳍片的任一侧上是可见的。根据一些实施例，由于参考图2E描述的横向蚀刻工艺，半导体器件102的鳍片比半导体器件104的鳍片窄。因此，子鳍片110的部分在半导体器件102的鳍片的任一侧上可以是可见的。
图3B示出根据本公开的实施例的在沉积牺牲栅极302之后的图3A中所示的结构的平面图。牺牲栅极302可以在与每个鳍片正交的方向上延伸并且可以包括如下任何材料：该材料可以在工艺中稍后被安全地去除，而不蚀刻或以其它方式损坏在下一步骤中形成的侧壁间隔物的或鳍片的任何部分。在一些实施例中，牺牲栅极302包括用于在反应离子蚀刻（RIE）工艺期间限定牺牲栅极302的图案的覆盖层（未示出）。在一些示例中，覆盖层包括氮化硅，而牺牲栅极302包括多晶硅。在图案化牺牲栅极302的位置之后，可以去除覆盖层。
图3C示出根据本公开的实施例的在牺牲栅极302的任一侧上形成间隔物结构304之后的图3B中所示的结构的平面图。可以使用回蚀工艺来形成间隔物结构304，其中，间隔物材料被沉积在各处并且然后被各向异性地蚀刻以仅在结构的侧壁上留下材料。间隔物结构304可以包括介电材料，诸如氮化硅、氮氧化硅、或者结合碳或硼掺杂剂的那些层的任何配方。
图3D示出根据本公开的实施例的在去除未被牺牲栅极302和间隔物结构304覆盖的暴露的鳍片部分之后的图3C中所示的结构的平面图。可以使用RIE工艺来去除暴露的鳍片部分，以选择性地蚀刻穿过半导体层204和牺牲层202两者的半导体材料。根据一些实施例，鳍片的去除暴露半导体器件102和104两者的子鳍片110的顶表面的一部分（或全部）。应当注意，半导体器件102的较窄鳍片仍然在牺牲栅极302和间隔物结构304下面存在受到保护。
图3E示出根据本公开的实施例的在形成半导体器件102和104中的每一个的源极区或漏极区306之后的图3D中所示的结构的平面图。在一些示例中，源极区或漏极区306外延生长在暴露的子鳍片110之上。可以使用适于源极区或漏极区306的任何半导体材料（例如，IV族和III-V族半导体材料）。源极区或漏极区306可以包括诸如衬层和覆盖层的多层以改进接触电阻。在任何这样的情况下，源极区或漏极区306的组成和掺杂可以相同或不同，这取决于晶体管的极性。在一个示例中，半导体器件102是具有包括高浓度p型掺杂剂的源极区或漏极区306的p型MOS（PMOS）晶体管，并且半导体器件104是具有包括高浓度n型掺杂剂的源极区或漏极区306的n型MOS（NMOS）晶体管。可以使用任何数量的源极和漏极配置和材料。
图3F示出根据本公开的实施例的在去除牺牲栅极302之后的图3E中所示的结构的平面图。可以使用任何湿法或干法各向同性工艺来去除牺牲栅极302，因此暴露鳍片的已经在牺牲栅极302下方的部分。每个鳍片的交替层堆叠将在去除牺牲栅极302之后留下的沟槽内暴露。在该阶段，尽管在图中未看到，但是每个鳍片内的牺牲层202将使用选择性各向同性蚀刻工艺来去除，该选择性各向同性蚀刻工艺去除牺牲层202的材料但是不去除（或去除非常少的）半导体层204的层。此时，悬浮半导体层204形成在半导体器件102和104中的每一个中的源极区或漏极区306之间延伸的纳米带或纳米线。
图3G示出根据本公开的实施例的在形成栅极电介质114之后的图3F中所示的结构的平面图。栅极电介质114可以包括任何合适的电介质（诸如二氧化硅和/或高k介电材料）。高k介电材料的示例包括例如氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌，以提供一些示例。根据一些实施例，栅极电介质114是具有在约1nm和约5nm之间的厚度的氧化铪。在一些实施例中，栅极电介质114可以包括一种或多种硅酸盐（例如，硅酸钛、硅酸钨、硅酸铌和其它过渡金属的硅酸盐）。在一些示例中，栅极电介质114可以是多层结构。例如，栅极电介质114可以包括在半导体层204上的第一层和在第一层上的第二层。第一层可以例如是半导体层204的氧化物（例如二氧化硅），而第二层可以是高k介电材料（例如氧化铪）。在一些实施例中，当使用高k介电材料时，可以在栅极电介质114上执行退火工艺以改进其质量。在一些实施例中，可以将高K材料氮化以改进其抗老化性。
在示出的示例中，栅极电介质114被示出在半导体层204上，但是它也可以沿着间隔物结构304的内侧壁并且沿着填充电介质108的顶表面存在。此外，可以在半导体器件102和/或半导体器件104的子鳍片110的任何暴露部分之上形成栅极电介质114。
图3H示出根据本公开的实施例在间隔物结构304之间的沟槽内形成栅极结构116之后的图3G中所示的结构的平面图。栅极结构116可以是任何标准或专有栅极结构，并且可以包括任何数量的栅极切口。在一些实施例中，栅极结构116包括掺杂的多晶硅、金属或金属合金。示例性合适的金属或金属合金包括铝、钨、钴、钼、钌、钛、钽、铜及其碳化物和氮化物。栅极结构116可以包括例如一个或多个功函数层、电阻减小层和/或阻挡层。功函数层可以包括例如用于PMOS栅极的p型功函数材料（例如氮化钛）或用于NMOS栅极的n型功函数材料（例如碳化钛铝）。
图4示出根据本公开的实施例的芯片封装400的示例性实施例。如可以看到的，芯片封装400包括一个或多个管芯402。一个或多个管芯402可以包括具有半导体器件（诸如，在本文中所公开的半导体器件中的任一个）的至少一个集成电路。在一些示例性配置中，一个或多个管芯402可以包括用于与形成在管芯上的其它器件或连接到芯片封装400的其它器件对接的任何其它电路。
如进一步可以看到的，芯片封装400包括接合到封装衬底406的外壳404。外壳404可以是任何标准或专有外壳，并且可以为芯片封装400的组件提供例如电磁屏蔽和环境保护。一个或多个管芯402可以使用连接件408导电地耦合到封装衬底406，所述连接件408可以用任何数量的标准或专有连接机构（举几个示例来说，诸如焊料凸块、球栅阵列（BGA）、引脚或引线接合）来实现。封装衬底406可以是任何标准或专有封装衬底，但是在一些情况下包括具有导电路径（例如，包括导电通孔和线）的介电材料，该导电路径在封装衬底406的各面之间或者在每个面上的不同位置之间延伸穿过介电材料。在一些实施例中，封装衬底406可以具有小于1毫米（例如，在0.1毫米和0.5毫米之间）的厚度，尽管可以使用任何数量的封装几何形状。可以在封装衬底406的相对面处设置附加的导电触点412，用于导电地接触例如印刷电路板（PCB）。一个或多个通孔410延伸穿过封装衬底406的厚度，以在连接件408中的一个或多个到触点412中的一个或多个之间提供导电路径。为了便于说明，通孔410被示出为穿过封装衬底406的单直列，尽管可以使用其它配置（例如，镶嵌、双镶嵌、穿硅通孔、或者蜿蜒穿过衬底406的厚度以接触其中的一个或多个中间位置的互连结构）。在另外其它实施例中，通孔410由多个更小的堆叠通孔来制造，或者在横跨封装衬底406的不同位置处交错。在示出的实施例中，触点412是焊球（例如，用于基于凸块的连接或球栅阵列布置），但是可以使用任何合适的封装接合机构（例如，针栅阵列布置中的针或焊点栅阵列布置中的焊点）。在一些实施例中，阻焊剂被设置在触点412之间，以抑制短路。
在一些实施例中，模制材料414可以设置在包括在外壳404内的一个或多个管芯402周围（例如，在管芯402和封装衬底406之间作为底填充材料，以及在管芯402和外壳404之间作为过填充材料）。尽管模制材料414的尺寸和质量可以从一个实施例到下一实施例而变化，但是在一些实施例中，模制材料414的厚度小于1毫米。可以用于模制材料414的示例性材料包括合适的环氧树脂模制材料。在一些情况下，除了电绝缘之外，模制材料414是导热的。
配套方法
图5是根据实施例的用于形成集成电路的至少一部分的方法500的流程图。方法500的各种操作可以在图2A-2G中示出。然而，方法500的各种操作与前述附图中示出的具体组件的相关性并非旨在暗示任何结构和/或使用限制。相反，前述附图提供方法500的一个示例性实施例。可以在方法500的任何操作之前、期间或之后执行其它操作。例如，方法500没有明确地描述被执行以形成常见晶体管结构的许多步骤。方法500的一些操作可以以与示出的顺序不同的顺序来执行。
方法500开始于操作502，其中，形成至少第一和第二多层鳍片。多层鳍片可以包括在衬底之上的牺牲层和半导体层的交替层。半导体层和牺牲层中的每一个的厚度可以在约5nm和约25nm之间。可以使用任何已知的材料沉积技术（诸如，CVD、PECVD、PVD或ALD）来沉积牺牲层和半导体层中的每一个。一旦沉积了材料层，就可以使用图案化的掩模材料以保护鳍片免于蚀刻，经由各向异性蚀刻工艺（诸如RIE）来限定鳍片。鳍片高度可以包括交替材料层和由衬底材料形成的子鳍片部分。虽然尺寸可以从一个示例性实施例到下一示例性实施例而变化，但是在衬底的表面上方延伸的鳍片的总高度可以在约100nm到约250nm的范围内。鳍片的宽度可以例如在约5nm到约15nm的范围内，诸如6nm宽。
方法500继续到操作504，其中，在第一和第二鳍片之上形成防护帽结构。防护帽结构可以包括介电材料（诸如氮化硅）并且可以使用PVD工艺（诸如溅射）来沉积，尽管可以使用能够在鳍片的顶部上选择性地沉积材料的其它合适的沉积技术，诸如其中在期望生长的鳍片的顶表面处可获得反应物物质的CVD。在一些实施例中，防护帽结构包括金属氧化物以提供与下伏鳍片材料（一种或多种）的高蚀刻选择性。在一些实施例中，防护帽结构具有圆形边缘，从而产生弯曲的顶部表面而不是所示出的平坦顶部表面，这也可以表现为弯曲的侧壁。在一些示例性实施例中，防护帽结构具有约5nm和约50nm之间的厚度。
方法500继续到操作506，其中，使用掩模层对第二鳍片实施掩模，同时暴露第一鳍片。可以图案化掩模层以覆盖一个或多个n沟道半导体器件，同时暴露p沟道半导体器件中的一个或多个。因此，在该示例中，第一鳍片可以包括具有n型掺杂剂的半导体材料，并且第二鳍片可以包括具有p型掺杂剂的半导体材料。掩模层可以是光刻胶或硬掩模材料，诸如碳硬掩模。
方法500继续到操作508，其中，横向蚀刻暴露的第一鳍片以减小第一鳍片的宽度。在一个示例中，各向同性湿法或干法蚀刻工艺为第一鳍片中的交替材料层中的每一个提供类似的蚀刻速率。由于鳍片的顶表面由防护帽结构保护，所以鳍片的侧面被向内横向蚀刻，同时保持顶部材料层的厚度。在一些实施例中，横向蚀刻的第一鳍片的最终宽度比由掩模层保护的第二鳍片的宽度小至少25%、小至少50%、小至少60%或小至少75%。在一些实施例中，第二鳍片的宽度可以在约5nm和约8nm之间，并且第一鳍片的宽度在约2nm和约4nm之间。在一些实施例中，用于横向蚀刻第一鳍片的各向同性蚀刻工艺还可以蚀刻在横向蚀刻的第一鳍片下面的子鳍片的一个或多个部分。
方法500继续到操作510，其中，形成剩余的晶体管结构以分别从第一和第二鳍片完成第一和第二半导体器件的形成。这些剩余的工艺涉及形成每个半导体器件的源极区和漏极区、去除每个鳍片内的牺牲材料层以形成悬浮的半导体纳米带、在纳米带周围形成栅极电介质以及在纳米带周围形成一个栅极结构或多个栅极结构。这些工艺中的许多工艺的结果在图3A-3H中示出，所述图3A-3H包括共同地示出用于形成两个半导体器件102和104的GAA晶体管结构的示例性工艺的平面图。
示例性系统
图6是根据本公开的一些实施例的利用如在本文中所公开的集成电路结构中的一个或多个集成电路结构而实现的示例性计算系统。如可以看到的，计算系统600容纳主板602。主板602可以包括多个组件，其包括但不限于处理器604和至少一个通信芯片606，其中的每一个可以物理地和电气地耦合到主板602或者以其它方式集成在其中。如将会理解的，主板602可以例如是任何印刷电路板（PCB），无论是主要板、安装在主要板上的子板还是系统600的唯一板等。
取决于其应用，计算系统600可以包括可以或可以不物理地和电气地耦合到主板602的一个或多个其它组件。这些其它组件可以包括但不限于易失性存储器（例如DRAM）、非易失性存储器（例如ROM）、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）设备、罗盘、加速计、陀螺仪、扬声器、相机和大容量存储设备（诸如硬盘驱动器、光盘（CD）、数字多功能盘（DVD）等）。包括在计算系统600中的任何组件可以包括根据示例性实施例配置的一个或多个集成电路结构或器件（例如，包括衬底上的集成电路器件的模块，该衬底具有：一个或多个第一半导体器件，带有具有第一宽度的纳米带；和一个或多个第二半导体器件，带有具有比第一宽度小的第二宽度的纳米带，如在本文中各种提供的）。在一些实施例中，多个功能可以集成到一个或多个芯片中（例如举例来说，注意，通信芯片606可以是处理器604的一部分或以其它方式集成到处理器604中）。
通信芯片606实现无线通信以便向和从计算系统600传送数据。术语“无线”及其派生词可以用于描述可以通过使用调制电磁辐射经过非固态介质来传递数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片606可以实现包括但不限于如下项的多种无线标准或协议中的任何一种：Wi-Fi（IEEE 802.11家族）、WiMAX（IEEE 802.16家族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物、以及被指定为3G、4G、5G及以上的任何其它无线协议。计算系统600可以包括多个通信芯片606。例如，第一通信芯片606可以专用于诸如Wi-Fi和蓝牙的较短距离无线通信，而第二通信芯片606可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其它的较长距离无线通信。
计算系统600的处理器604包括封装在处理器604内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括利用如在本文中各种描述的一个或多个半导体器件而实现的板载电路。术语“处理器”可以指代例如处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的一部分。
通信芯片606还可以包括封装在通信芯片606内的集成电路管芯。根据一些这样的示例性实施例，通信芯片的集成电路管芯包括如在本文中各种描述的一个或多个半导体器件。如鉴于本公开将会理解的，注意，多标准无线能力可以直接集成到处理器604中（例如，其中，任何芯片606的功能集成到处理器604中，而不是具有单独的通信芯片）。进一步注意，处理器604可以是具有这种无线能力的芯片组。简而言之，可以使用任何数量的处理器604和/或通信芯片606。同样，任何一个芯片或芯片组可以具有集成在其中的多个功能。
在各种实施方式中，计算系统600可以是膝上型计算机、上网本、笔记本、智能电话、平板计算机、个人数字助理（PDA）、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数字视频记录器、或者处理数据或采用使用所公开的技术形成的如在本文中各种描述的一个或多个集成电路结构或器件的任何其它电子器件。
将会理解，在一些实施例中，计算系统600的各种组件可以被组合或集成在片上系统（SoC）架构中。在一些实施例中，组件可以是硬件组件、固件组件、软件组件或硬件、固件或软件的任何合适的组合。
其它示例性实施例
以下示例涉及其它实施例，从所述其它实施例中许多置换和配置将是显而易见的。
示例1是一种集成电路，其包括具有在第一源极区与第一漏极区之间延伸的第一半导体纳米带的第一半导体器件和具有在第二源极区与第二漏极区之间延伸的第二半导体纳米带的第二半导体器件。第一半导体纳米带具有第一长度和第一宽度，并且第二半导体纳米带具有第二长度和小于第一宽度的第二宽度。半导体纳米带长度对应于对应的源极区和漏极区之间的第一距离。半导体纳米带宽度对应于对应的纳米带的侧壁之间的第二距离。第二距离在与第一距离延伸的水平方向正交的水平方向上延伸。
示例2包括示例1的主题，其中，第一半导体器件包括在第一半导体纳米带下面的第一子鳍片，并且第二半导体器件包括在第二半导体纳米带下面的第二子鳍片，其中，第一子鳍片和第二子鳍片两者都具有第一宽度。
示例3包括示例1或2的主题，其中，第一半导体器件包括在第一半导体纳米带下面的第一子鳍片，并且第二半导体器件包括在第二半导体纳米带下面的第二子鳍片，并且其中，第一和第二子鳍片每个包括锥形轮廓，并且其中，第一子鳍片的侧壁与第一半导体纳米带的侧壁共线，并且第二子鳍片的侧壁与第二半导体纳米带的侧壁不共线。
示例4包括示例1-3中任一项的主题，其中，第一半导体器件包括在第一半导体纳米带下面的第一子鳍片，并且第二半导体器件包括在第二半导体纳米带下面的第二子鳍片，并且其中，第二子鳍片的上边缘比第一子鳍片的上边缘更成锥形或成角度。
示例5包括示例1-4中任一项的主题，其中，所述第一半导体器件是n沟道器件，并且所述第二半导体器件是p沟道器件。
示例6包括示例1-5中任一项的主题，其中，所述第二宽度比所述第一宽度小至少50%。
示例7包括示例1-6中任一项的主题，其中，第一半导体纳米带和第二半导体纳米带包括锗、硅或其组合。
示例8包括示例1-7中任一项的主题，其中，假想水平面至少部分地穿过第一和第二半导体纳米带中的每一个。
示例9是包括示例1-8中任一项的集成电路的印刷电路板。
示例10是包括芯片封装的电子器件，该芯片封装包括一个或多个管芯。一个或多个管芯中的至少一个包括：第一半导体器件，具有在第一源极区和第一漏极区之间延伸的半导体材料的第一本体并且具有在半导体材料的第一本体下面的第一子鳍片；和第二半导体器件，具有在第二源极区和第二漏极区之间延伸的半导体材料的第二本体并且具有在半导体材料的第二本体下面的第二子鳍片。半导体材料的第一本体具有与第一子鳍片的宽度基本上相同的第一宽度，并且半导体材料的第二本体具有小于第二子鳍片的宽度并且小于第一宽度的第二宽度。
示例11包括示例10的主题，其中，第一子鳍片和第二子鳍片两者具有基本上相同的宽度。
示例12包括示例10或11的主题，其中，第一子鳍片和第二子鳍片每个包括锥形轮廓，并且其中，第一子鳍片的侧壁与半导体材料的第一本体的侧壁共线，并且第二子鳍片的侧壁与半导体材料的第二本体的侧壁不共线。
示例13包括示例10-12中任一项的主题，其中，第二子鳍片的上边缘比第一子鳍片的上边缘更成锥形或成角度。
示例14包括示例10-13中任一项的主题，其中，所述第一半导体器件是n沟道器件，并且所述第二半导体器件是p沟道器件。
示例15包括示例10-14中任一项的主题，其中，所述第二宽度比所述第一宽度小至少50%。
示例16包括示例10-15中任一项的主题，其中，半导体材料的第一本体和半导体材料的第二本体包括锗、硅或其组合。
示例17包括示例10-16中任一项的主题，其中，假想水平面至少部分地穿过半导体材料的第一本体和第二本体中的每一个。
示例18包括示例10-17中任一项的主题，还包括印刷电路板，其中，所述芯片封装附着到所述印刷电路板。
示例19是一种形成集成电路的方法。所述方法包括：形成第一多层鳍片和第二多层鳍片，所述第一多层鳍片和所述第二多层鳍片中的每一个多层鳍片包括第一材料层和第二材料层，其中，所述第二材料层包括适于用作纳米带沟道的半导体材料；在所述第一多层鳍片和所述第二多层鳍片的顶表面上形成防护帽结构；对所述第二多层鳍片实施掩模，同时使所述第一多层鳍片暴露；以及在第一多层鳍片的侧壁上执行横向蚀刻工艺以减小第一多层鳍片的宽度。
示例20包括示例19的主题，其中，形成所述第一多层鳍片和所述第二多层鳍片包括使所述第一多层鳍片和所述第二多层鳍片之间的介电层凹陷，使得所述第一多层鳍片和所述第二多层鳍片在所述介电层的顶表面上方延伸。
示例21包括示例20的主题，其中，第一半导体子鳍片在第一多层鳍片下方并且在介电层中，并且第二半导体子鳍片在第二多层鳍片下方并且在介电层中，并且其中，横向蚀刻工艺还蚀刻第一半导体子鳍片的一部分。
示例22包括示例19-21中任一项的主题，其中，形成所述防护帽结构包括经由溅射工艺形成所述防护帽结构。
示例23包括示例19-22中任一项的主题，其中，所述第一材料层包括硅和锗，并且所述第二材料层包括硅。
示例24包括示例19-23中任一项的主题，还包括从所述第一多层鳍片去除所述第一材料层以及从所述第二多层鳍片去除所述第一材料层。
示例25包括示例19-24中任一项的主题，其中，所述实施掩模包括在所述第二多层鳍片之上形成碳硬掩模。
示例26包括示例19-25中任一项的主题，其中，执行所述横向蚀刻工艺包括使用具有穿过所述第一材料层和所述第二材料层中的每一个的基本上相同的蚀刻速率的蚀刻工艺。
示例27包括示例19-26中任一项的主题，还包括用p型掺杂剂掺杂所述第一多层鳍片的第二材料层以及用n型掺杂剂掺杂所述第二多层鳍片的第二材料层。
为了说明和描述的目的，呈现了本公开实施例的以上描述。它并不旨在是穷举的或将本公开限制到所公开的精确形式。鉴于本公开，许多修改和变化是可能的。旨在本公开的范围不由该详细描述来限定，而是由所附权利要求来限定。

Claims (25)

1.一种集成电路，包括：
第一半导体器件，具有在第一源极区与第一漏极区之间延伸的第一半导体纳米带，所述第一半导体纳米带具有第一长度和第一宽度；以及
第二半导体器件，具有在第二源极区与第二漏极区之间延伸的第二半导体纳米带，所述第二半导体纳米带具有第二长度和小于所述第一宽度的第二宽度；
其中，半导体纳米带长度对应于对应的源极区和漏极区之间的第一距离，并且半导体纳米带宽度对应于对应的纳米带的侧壁之间的第二距离，所述第二距离在与所述第一距离延伸的水平方向正交的水平方向上延伸。
2.根据权利要求1所述的集成电路，其中，所述第一半导体器件包括在所述第一半导体纳米带下面的第一子鳍片，并且所述第二半导体器件包括在所述第二半导体纳米带下面的第二子鳍片，其中，所述第一子鳍片和所述第二子鳍片两者具有所述第一宽度。
3.根据权利要求1所述的集成电路，其中，所述第一半导体器件包括在所述第一半导体纳米带下面的第一子鳍片，并且所述第二半导体器件包括在所述第二半导体纳米带下面的第二子鳍片，并且其中，所述第一子鳍片和所述第二子鳍片每个包括锥形轮廓，并且其中，所述第一子鳍片的侧壁与所述第一半导体纳米带的侧壁共线，并且所述第二子鳍片的侧壁与所述第二半导体纳米带的侧壁不共线。
4.根据权利要求1所述的集成电路，其中，所述第一半导体器件包括在所述第一半导体纳米带下面的第一子鳍片，并且所述第二半导体器件包括在所述第二半导体纳米带下面的第二子鳍片，并且其中，所述第二子鳍片的上边缘比所述第一子鳍片的上边缘更成锥形或成角度。
5.根据权利要求1所述的集成电路，其中，所述第一半导体器件是n沟道器件，并且所述第二半导体器件是p沟道器件。
6.根据权利要求1到5中任一项所述的集成电路，其中，所述第二宽度比所述第一宽度小至少50%。
7.根据权利要求1到5中任一项所述的集成电路，其中，所述第一半导体纳米带和所述第二半导体纳米带包括锗、硅或其组合。
8.根据权利要求1到5中任一项所述的集成电路，其中，假想水平面至少部分地穿过第一和第二半导体纳米带中的每一个。
9.一种印刷电路板，包括根据权利要求1到5中任一项所述的集成电路。
10.一种电子器件，包括：
芯片封装，包括一个或多个管芯，所述一个或多个管芯中的至少一个包括：
第一半导体器件，具有在第一源极区与第一漏极区之间延伸的半导体材料的第一本体，并且具有在所述半导体材料的第一本体下面的第一子鳍片，所述半导体材料的第一本体具有与所述第一子鳍片的宽度基本上相同的第一宽度；以及
第二半导体器件，具有在第二源极区与第二漏极区之间延伸的半导体材料的第二本体，并且具有在所述半导体材料的第二本体下面的第二子鳍片，所述半导体材料的第二本体具有小于所述第二子鳍片的宽度并且小于所述第一宽度的第二宽度。
11.根据权利要求10所述的电子器件，其中，所述第一子鳍片和所述第二子鳍片两者具有基本上相同的宽度。
12.根据权利要求10所述的电子器件，其中，所述第一子鳍片和所述第二子鳍片每个包括锥形轮廓，并且其中，所述第一子鳍片的侧壁与所述半导体材料的第一本体的侧壁共线，并且所述第二子鳍片的侧壁与所述半导体材料的第二本体的侧壁不共线。
13.根据权利要求10所述的电子器件，其中，所述第二子鳍片的上边缘比所述第一子鳍片的上边缘更成锥形或成角度。
14.根据权利要求10所述的电子器件，其中，所述第一半导体器件是n沟道器件，并且所述第二半导体器件是p沟道器件。
15.根据权利要求10所述的电子器件，其中，所述第二宽度比所述第一宽度小至少50%。
16.根据权利要求10所述的电子器件，其中，所述半导体材料的第一本体和所述半导体材料的第二本体包括锗、硅或其组合。
17.根据权利要求10到16中任一项所述的电子器件，其中，假想水平面至少部分地穿过半导体材料的第一本体和第二本体中的每一个。
18.根据权利要求10到16中任一项所述的电子器件，还包括印刷电路板，其中，所述芯片封装附着到所述印刷电路板。
19.一种形成集成电路的方法，包括：
形成第一多层鳍片和第二多层鳍片，所述第一多层鳍片和所述第二多层鳍片中的每一个多层鳍片包括第一材料层和第二材料层，其中，所述第二材料层包括适于用作纳米带沟道的半导体材料；
在所述第一多层鳍片和所述第二多层鳍片的顶表面上形成防护帽结构；
对所述第二多层鳍片实施掩模，同时使所述第一多层鳍片暴露；以及
在所述第一多层鳍片的侧壁上执行横向蚀刻工艺以减小所述第一多层鳍片的宽度。
20.根据权利要求19所述的方法，其中，形成所述第一多层鳍片和所述第二多层鳍片包括使所述第一多层鳍片和所述第二多层鳍片之间的介电层凹陷，使得所述第一多层鳍片和所述第二多层鳍片在所述介电层的顶表面上方延伸。
21.根据权利要求20所述的方法，其中，第一半导体子鳍片在所述第一多层鳍片下方并且在所述介电层中，并且第二半导体子鳍片在所述第二多层鳍片下方并且在所述介电层中，并且其中，所述横向蚀刻工艺还蚀刻所述第一半导体子鳍片的一部分。
22.根据权利要求19所述的方法，其中，形成所述防护帽结构包括经由溅射工艺形成所述防护帽结构。
23.根据权利要求19到22中任一项所述的方法，还包括从所述第一多层鳍片去除所述第一材料层以及从所述第二多层鳍片去除所述第一材料层，并且其中，所述实施掩模包括在所述第二多层鳍片之上形成碳硬掩模。
24.根据权利要求19到22中任一项所述的方法，其中，执行所述横向蚀刻工艺包括使用具有穿过所述第一材料层和所述第二材料层中的每一个的基本上相同的蚀刻速率的蚀刻工艺。
25.根据权利要求19到22中任一项所述的方法，还包括用p型掺杂剂掺杂所述第一多层鳍片的所述第二材料层以及用n型掺杂剂掺杂所述第二多层鳍片的所述第二材料层。
CN202210966911.4A 2021-09-13 2022-08-12 选择性减薄的环栅（gaa）结构 Pending CN115810632A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/473431 2021-09-13
US17/473,431 US20230079586A1 (en) 2021-09-13 2021-09-13 Selectively thinned gate-all-around (gaa) structures

Publications (1)

Publication Number Publication Date
CN115810632A true CN115810632A (zh) 2023-03-17

Family

ID=83318785

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210966911.4A Pending CN115810632A (zh) 2021-09-13 2022-08-12 选择性减薄的环栅（gaa）结构

Country Status (5)

Country Link
US (1) US20230079586A1 (zh)
EP (1) EP4148804A1 (zh)
KR (1) KR20230039517A (zh)
CN (1) CN115810632A (zh)
TW (1) TW202314841A (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101823105B1 (ko) * 2012-03-19 2018-01-30 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
US10790380B2 (en) * 2017-10-20 2020-09-29 Mediatek Inc. Semiconductor chip and manufacturing method thereof
US11342411B2 (en) * 2018-06-29 2022-05-24 Intel Corporation Cavity spacer for nanowire transistors
US10916550B2 (en) * 2018-10-30 2021-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Memory devices with gate all around transistors

Also Published As

Publication number Publication date
EP4148804A1 (en) 2023-03-15
US20230079586A1 (en) 2023-03-16
TW202314841A (zh) 2023-04-01
KR20230039517A (ko) 2023-03-21

Similar Documents

Publication Publication Date Title
US20210202478A1 (en) Gate-all-around integrated circuit structures having low aspect ratio isolation structures and subfins
CN116314195A (zh) 正面和背面外延触点
US20240088217A1 (en) Barrier layer for dielectric recess mitigation
EP4177938A1 (en) Lattice stack for internal spacer fabrication
EP4138122A1 (en) Self-aligned gate cut structures
EP4141920A2 (en) Dual metal gate structures on nanoribbon semiconductor devices
CN115911041A (zh) 通往掩埋或背面电源轨的栅极连结结构
EP4148804A1 (en) Selectively thinned gate-all-around (gaa) structures
US20230126135A1 (en) Forksheet transistor with asymmetric dielectric spine
EP4345869A1 (en) Metal gate cut formed after source and drain contacts
US20230084182A1 (en) Selective depopulation of gate-all-around semiconductor devices
US20230282724A1 (en) Angled gate or diffusion plugs
US20230132749A1 (en) Stepwise internal spacers for stacked transistor structures
EP4239666A1 (en) Gate cut structures formed before dummy gate
US20240186327A1 (en) Gate-all-around devices with different gate oxide thicknesses
EP4391066A1 (en) Elongated contact for source or drain region
US20240096881A1 (en) Integrated circuit structures having gate cut plug removed from trench contact using angled directional etch
US20240105452A1 (en) Gate cuts with self-forming polymer layer
US20240213026A1 (en) Chemical mechanical polishing of metal gate cuts formed after source and drain contacts
EP4239665A1 (en) Gate cut structures
US20230147499A1 (en) Enriched semiconductor nanoribbons for producing intrinsic compressive strain
US20230282700A1 (en) Fin isolation structures formed after gate metallization
US20240213100A1 (en) Metal gate cut with hybrid material fill
CN115939137A (zh) 多层多功能间隔物堆叠
CN117810260A (zh) 将多遍工序用于深度控制来形成金属栅极切口

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication