JP2007527626A - 高速CMOS共存Ge−オン−インシュレータ光検出器の構造および製作方法 - Google Patents
高速CMOS共存Ge−オン−インシュレータ光検出器の構造および製作方法 Download PDFInfo
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Abstract
【解決手段】本構造は、薄いSOI基板の上のGe吸収層から成り、分離領域、交互になるn型およびp型コンタクト、および低抵抗表面電極を利用する。本デバイスは、下の基板で生成されたキャリアを分離するために埋込み絶縁物を利用して高帯域幅を、Ge吸収層を利用して広いスペクトルにわたった高量子効率を、薄い吸収層および狭い電極間隔を利用して低電圧動作を、さらに平面構造およびIV族吸収材料の使用によってCMOSデバイスとの共存性を、達成する。本光検出器を製作する方法は、薄いSOIまたはエピタキシャル酸化物へのGeの直接成長および高品質吸収層を達成するための後の熱アニールを使用する。この方法は、相互拡散に利用可能なSiの量を制限し、それによって、下のSiによるGe層の実質的な希釈を起こすことなく、Ge層をアニールすることができるようになる。
【選択図】図1
Description
t2 = 0.5(i + 0.5) (λ/n2)
ここで、iは整数であり、λは入射光の真空中の波長であり、t2は絶縁層20の厚さであり、n2は絶縁層20の屈折率である。埋込み酸化物が反射ピークの条件の厚さか、またはこの条件に近い厚さを有する場合、Si層30の厚さt3およびGe層40の厚さt4は、また、吸収ピークを達成するように調整することができる。この場合、吸収ピークの条件は、次式のとき起こる。
t3n3 + t4n4= (i + 1)(λ/2)
ここで、iは整数であり、λは入射光の真空中の波長であり、n3およびn4はそれぞれSi層30およびGe層40の屈折率である。しかし、Geによる赤外放射の強い吸収のために、共振外れ条件でもやはり適切な応答を達成することができ、それで、上の条件はデバイス性能を最適化するための手段を与えるが、厳密な要求条件ではない。本発明の一実施例では、絶縁層は、次の関係に従うように厚さt2および屈折率n2を有する。
0.5(i + 0.4)(λ/n2) < t2< 0.5(i + 0.6)(λ/n2)
ここで、iは整数であり、λは入射光の真空中の波長である。本発明のさらに他の実施形態では、次の関係に従うように、Si層は厚さt3および屈折率n3を有し、Ge層は厚さt4および屈折率n4を有する。
(i + 0.9)(λ/2) < t3n3+ t4n4 < (i + 1.1)(λ/2)
ここで、iは整数であり、λは入射光の真空中の波長である。
110 単結晶半導体基板
510 単結晶半導体基板
610 単結晶半導体基板
20 絶縁層
120 絶縁層
520 絶縁層
620 絶縁層
702 絶縁層
30 Si層
130 Si層
530 Si層
650 Si層
40 Ge層
150 Ge層
550 Ge層
704 Ge層
706 Ge層
50 分離領域
707 分離領域
60 p型コンタクト領域
709 p型コンタクト領域
70 n型コンタクト領域
708 n型コンタクト領域
80 表面電極
82 表面電極
85 表面電極
710 表面電極
140 相互拡散Si1-xGex層
705 相互拡散Si1-xGex層
160 組成漸変Si1-xGex層
210 透明誘電体層
220 Ge表面
540 CMOSデバイス
640 CMOSデバイス
560 光検出器
630 光検出器
700 SOI基板
701 シリコン基板
703 SOI層
Claims (62)
- 単結晶半導体基板の第1の層と、
前記第1の層の上に配置された絶縁材料の第2の層と、
前記第2の層の上に配置された本質的にSiを含む第3の層と、
前記第3の層の上に配置された本質的にGeを含む第4の層であって、表面層を有する第4の層と、
前記第3の層および前記第4の層を囲繞し、さらに、前記第4の層に隣接するかまたは前記第4の層より上にある上の境界および前記第2の層に隣接した下の境界を有する分離領域と、
複数の交互配置された部材を含んだ、前記表面層上の一組の電極と、を備え、1つの電極に直接隣接した前記第4の層の全部分がn型にドープされ、最も近い隣の電極に直接隣接した前記第4の層の全部分がp型にドープされている半導体光検出器。 - 前記単結晶半導体基板がSiであり、前記第2の層がシリコン酸化物である、請求項1に記載の半導体光検出器。
- 前記第4の層が、50nmよりも大きな厚さを有し、前記第3の層と前記第4の層の組み合わされた厚さが500nmよりも小さい、請求項1に記載の半導体光検出器。
- 前記第3の層と前記第4の層の組み合わされた平均Ge濃度が、80%よりも大きい、請求項3に記載の半導体光検出器。
- 前記第2の層が、次式の関係に従うように厚さt2および屈折率n2を有し、
0.5(i + 0.4)(λ/n2) < t2< 0.5(i + 0.6)(λ/n2)
ここでiが整数であり、λが入射光の真空中の波長である、請求項1に記載の半導体光検出器。 - 次式の関係に従うように、前記第3の層が厚さt3および屈折率n3を有し、前記第4の層が厚さt4および屈折率n4を有し、
(i + 0.9)(λ/2) < t3n3+ t4n4 < (i + 1.1)(λ/2)
ここで、iが整数であり、λが入射光の真空中の波長である、請求項1に記載の半導体光検出器。 - 隣接したn型ドープ領域とp型ドープ領域が、0.1μmと1.0μmの間の範囲にある距離だけ離れている、請求項1に記載の半導体光検出器。
- 前記電極が、Al、Cu、Ti、TiN、W、Ta、TaN、Pt、Pd、Hf、ITO、およびこれらそれぞれのシリサイドまたはゲルマニドあるいはその両方、またはこれらの組合せを備える、請求項1に記載の半導体光検出器。
- 前記電極と直接接触していない前記表面層の部分の上に、反射防止膜として作用するように1と前記第4の層の屈折率との間の屈折率を有する透明誘電体層をさらに備える、請求項1に記載の半導体光検出器。
- 前記第3の層と前記第4の層の間に、前記第3の層のSiと前記第4の層のGeの間の相互拡散によって形成されたSi1−xGexの第5の層をさらに備える、請求項1に記載の半導体光検出器。
- 前記第3の層と前記第4の層と前記第5の層の組み合わされた厚さが、500nmよりも小さく、前記第4の層の残りの部分が50nmよりも大きな厚さを有している、請求項10に記載の半導体光検出器。
- 前記第3の層と前記第4の層と前記第5の層の組み合わされた平均Ge濃度が、80%よりも大きい、請求項11に記載の半導体光検出器。
- 単結晶半導体基板の第1の層と、
前記第1の層の上に配置された絶縁材料の第2の層と、
前記第2の層の上に配置された本質的にSiを含む第3の層と、
前記第3の層の上に配置された本質的にGeを含む第4の層であって、表面層を有する第4の層と、
前記第3の層および前記第4の層を囲繞し、さらに、前記第4の層に隣接するかまたは前記第4の層より上にある上の境界および前記第2の層に隣接した下の境界を有する分離領域と、
複数の交互配置された部材を含んだ、前記表面層上の一組の電極と、を備え、交互になる電極が第1の組の電極を含み、前記第1の組の電極の両側の最も近い隣の電極が第2の組の電極を含み、さらに、前記第1の組の電極に直接隣接した前記第4の層の全部分が一伝導型にドープされ、前記第2の組の電極に直接隣接した前記第4の層の全部分が前記第4の層の残りの部分と同じにドープされている半導体光検出器。 - 前記第1の電極に直接隣接した前記第4の層の全部分が、n型にドープされ、さらに、前記第2の電極のフェルミ・エネルギーと前記第4の層の価電子帯端との間の差が、Eg/2よりも小さく、ここでEgが前記第4の層のバンド・ギャップである、請求項13に記載の半導体光検出器。
- 前記第1の電極に直接隣接した前記第4の層の全部分が、p型にドープされ、さらに、前記第4の層の伝導帯端と前記第2の電極のフェルミ・エネルギーとの間の差が、Eg/2よりも小さく、ここでEgが前記第4の層のバンド・ギャップである、請求項13に記載の半導体光検出器。
- 単結晶半導体基板の第1の層と、
前記第1の層の上に配置された絶縁材料の第2の層と、
前記第2の層の上に配置された本質的にSiを含む第3の層と、
前記第3の層の上に配置された本質的にGeを含む第4の層であって、表面層を有する第4の層と、
前記第3の層および前記第4の層を囲繞し、さらに、前記第4の層に隣接するかまたは前記第4の層より上にある上の境界および前記第2の層に隣接した下の境界を有する分離領域と、
複数の交互配置された部材を含んだ、前記表面層上の一組の電極と、を備え、交互になる電極が第1の組の電極を含み、前記第1の組の電極の両側の最も近い隣の電極が第2の組の電極を含み、前記第1および第2の組の電極に直接隣接した前記第4の層の全部分が前記第4の層の残りの部分と同じにドープされている半導体光検出器。 - 前記第1の電極のフェルミ・エネルギーと前記第4の層の価電子帯端との間の差が、Eg/2よりも小さく、さらに前記第4の層の伝導帯端と前記第2の電極のフェルミ・エネルギーとの間の差が、Eg/2よりも小さく、ここでEgが前記第4の層のバンド・ギャップである、請求項16に記載の半導体光検出器。
- 単結晶半導体基板の第1の層と、
前記第1の層の上の絶縁材料の第2の層と、
前記第2の層の上の本質的にSi1−xGexを含む第3の層であって、表面層を有する第3の層と、ここでGe濃度xは前記第2の層に隣接した最小値から前記表面層の最大値まで連続的に変化しており、
前記第3の層を囲繞し、さらに、前記第3の層に隣接するかまたは前記第3の層より上にある上の境界および前記第2の層に隣接した下の境界を有する分離領域と、
複数の交互配置された部材を含んだ、前記表面層上の一組の電極と、を備え、1つの電極に直接隣接した前記第3の層の全部分がn型にドープされ、最も近い隣の電極に直接隣接した前記第3の層の全部分がp型にドープされている半導体光検出器。 - 前記第3の層の厚さが、50nmと500nmの間の範囲にある、請求項18に記載の半導体光検出器。
- 前記第3の層の平均Ge濃度が、80%よりも大きい、請求項19に記載の半導体光検出器。
- 単結晶半導体基板の第1の層と、
前記第1の層の上の絶縁材料の第2の層と、
前記第2の層の上の本質的にSiを含む第3の層と、
前記第3の層の上の本質的にGeを含む第4の層と、
前記第4の層の上の、本質的にSi1−zGezを含みかつ表面層を有する第5の層と、
前記第3の層および前記第4の層および前記第5の層を囲繞し、さらに、前記第4の層に隣接するかまたは前記第4の層より上にある上の境界および前記第2の層に隣接した下の境界を有する分離領域と、
複数の交互配置された部材を含んだ、前記表面層上の一組の電極と、を備え、1つの電極に直接隣接した前記第5の層の全部分がn型にドープされ、最も近い隣の電極に直接隣接した前記第5の層の全部分がp型にドープされている半導体光検出器。 - 前記第5の層の厚さおよびGe濃度は、前記第5の層が熱力学的安定性の厚さ限界を超えないようなものである、請求項21に記載の半導体光検出器。
- 前記第4の層が、50nmよりも大きな厚さを有し、前記第3の層および前記第4の層および前記第5の層の組み合わされた厚さが500nmよりも小さい、請求項21に記載の半導体光検出器。
- 単結晶半導体基板の第1の層と、
前記第1の層の上の絶縁材料の第2の層と、
前記第2の層の上の、本質的にGeを含みかつ表面層を有する第3の層と、
前記第3の層を囲繞し、さらに、前記第3の層に隣接するかまたは前記第3の層より上にある上の境界および前記第2の層に隣接した下の境界を有する分離領域と、
複数の交互配置された部材を含んだ、前記表面層上の一組の電極と、を備え、1つの電極に直接隣接した前記第3の層の全部分がn型にドープされ、最も近い隣の電極に直接隣接した前記第3の層の全部分がp型にドープされている半導体光検出器。 - 前記第2の層が、結晶酸化物である、請求項24に記載の半導体光検出器。
- 前記第2の層が、(Ba,Sr)O、BaTiO3、SrTiO3、SrRuO3、MgO、TiO2、またはこれらの組合せを含む、請求項25に記載の半導体光検出器。
- 前記第3の層の厚さが、50nmと500nmの間の範囲にある、請求項24に記載の半導体光検出器。
- 請求項1に記載の光検出器および複数のSOIMOSFETデバイスを備える半導体集積回路であって、前記単結晶半導体基板および絶縁材料の前記第2の層が、前記MOSFETデバイスと前記光検出器の間で共有されている半導体集積回路。
- 前記単結晶半導体基板がSiであり、前記第2の層がシリコン酸化物である、請求項28に記載の半導体集積回路。
- 前記複数のSOIMOSFETデバイスが、CMOS回路に配線されている、請求項28に記載の半導体集積回路。
- 請求項13に記載の光検出器および複数のSOIMOSFETデバイスを備える半導体集積回路であって、前記単結晶半導体基板および絶縁材料の前記第2の層が、前記MOSFETデバイスと前記光検出器の間で共有されている半導体集積回路。
- 前記単結晶半導体基板がSiであり、前記第2の層がシリコン酸化物である、請求項31に記載の半導体集積回路。
- 前記複数のSOIMOSFETデバイスが、CMOS回路に配線されている、請求項31に記載の半導体集積回路。
- 請求項16に記載の光検出器および複数のSOIMOSFETデバイスを備える半導体集積回路であって、前記単結晶半導体基板および絶縁材料の前記第2の層が、前記MOSFETデバイスと前記光検出器の間で共有されている半導体集積回路。
- 前記単結晶半導体基板がSiであり、前記第2の層がシリコン酸化物である、請求項34に記載の半導体集積回路。
- 前記複数のSOIMOSFETデバイスが、CMOS回路に配線されている、請求項34に記載の半導体集積回路。
- 請求項18に記載の光検出器および複数のSOIMOSFETデバイスを備える半導体集積回路であって、前記単結晶半導体基板および絶縁材料の前記第2の層が、前記MOSFETデバイスと前記光検出器の間で共有されている半導体集積回路。
- 前記単結晶半導体基板がSiであり、前記第2の層がシリコン酸化物である、請求項37に記載の半導体集積回路。
- 前記複数のSOIMOSFETデバイスが、CMOS回路に配線されている、請求項37に記載の半導体集積回路。
- 請求項21に記載の光検出器および複数のSOIMOSFETデバイスを備える半導体集積回路であって、前記単結晶半導体基板および絶縁材料の前記第2の層が、前記MOSFETデバイスと前記光検出器の間で共有されている半導体集積回路。
- 前記単結晶半導体基板がSiであり、前記第2の層がシリコン酸化物である、請求項40に記載の半導体集積回路。
- 前記複数のSOIMOSFETデバイスが、CMOS回路に配線されている、請求項40に記載の半導体集積回路。
- 請求項24に記載の光検出器および複数のSOIMOSFETデバイスを備える半導体集積回路であって、前記単結晶半導体基板および絶縁材料の前記第2の層が、前記MOSFETデバイスと前記光検出器の間で共有されている半導体集積回路。
- 前記単結晶半導体基板がSiであり、前記第2の層がシリコン酸化物である、請求項43に記載の半導体集積回路。
- 前記複数のSOIMOSFETデバイスが、CMOS回路に配線されている、請求項43に記載の半導体集積回路。
- 請求項1に記載の光検出器を備え、かつ複数のバルクMOSFETデバイスをさらに備える半導体集積回路であって、前記単結晶半導体基板が前記MOSFETデバイスと前記光検出器の間で共有され、かつ絶縁材料の前記第2の層が前記半導体光検出器の下の領域だけに配置されている半導体集積回路。
- 請求項24に記載の光検出器を備え、かつ複数のバルクMOSFETデバイスをさらに備える半導体集積回路であって、前記単結晶半導体基板が前記MOSFETデバイスと前記光検出器の間で共有され、かつ絶縁材料の前記第2の層が前記半導体光検出器の下の領域だけに配置されている半導体集積回路。
- 前記第2の層が、結晶酸化物である、請求項47に記載の半導体集積回路。
- 半導体光検出器を製作する方法であって、
単結晶半導体基板、絶縁材料の第2の層、および本質的にSiを含む第3の層を備える半導体構造を形成するステップと、
本質的にGeの第4の層をエピタキシャル成長させるステップであって、前記第4の層が表面層を有しているステップと、
貫通転位密度を減少させるようにアニールするステップと、
前記第3の層および前記第4の層を囲繞する分離領域を形成するステップであって、前記分離領域が前記第4の層に隣接するかまたは前記第4の層よりも上にある上の境界および前記第2の層に隣接した下の境界を有しているステップと、
故意でなくドープされた材料の領域が、p型にドープされた材料とn型にドープされた材料の交互になるストライプの間に残っているように、前記表面層に隣接して前記交互になるストライプを形成するステップと、
複数の交互配置された部材を含む一組の電極を前記表面層に形成するステップと、を備え、前記表面層と接触している前記電極の部分の全体が、また、p型にドープされた材料とn型にドープされた材料の前記ストライプと接触している方法。 - 前記第4の層が、50nmよりも大きな厚さを有し、前記第3の層と前記第4の層の組み合わされた厚さが、500nmよりも小さい、請求項49に記載の方法。
- 前記第3の層と前記第4の層の組み合わされた平均Ge濃度が、80%よりも大きい、請求項49に記載の方法。
- Geの前記第4の層の成長前に、Siシード層を形成するステップをさらに備える、請求項49に記載の方法。
- p型にドープされた材料とn型にドープされた材料の前記ストライプが、イオン打込みおよびその後のアニールによって形成される、請求項49に記載の方法。
- 前記電極と直接接触していない前記表面層の部分の上に、反射防止膜として作用するように1と前記第4の層の屈折率との間の屈折率を有する透明誘電体層を堆積するステップさらに備える、請求項49に記載の方法。
- 前記アニールが、750℃と900℃の間の範囲の温度で行なわれる、請求項49に記載の方法。
- 前記アニールが、相互拡散の結果として、Siの前記第3の層とGeの前記第4の層との間にSi1−xGexの追加の層を形成する、請求項49に記載の方法。
- Siの前記第3の層およびGeの前記第4の層が、前記アニール中に相互拡散して、前記第2の層に隣接した最小値から前記表面層での最大値まで連続的に変化するGe濃度xを有するSi1−xGexの層を形成する、請求項49に記載の方法。
- 半導体光検出器を製作する方法であって、
単結晶半導体基板、絶縁材料の第2の層、および本質的にSiを含む第3の層を備える半導体構造を形成するステップと、
本質的にGeの第4の層をエピタキシャル成長させるステップと、
本質的にSi1−zGezの第5の層をエピタキシャル成長させるステップであって、前記第5の層が表面層を有しているステップと、
貫通転位密度を減少させるようにアニールするステップと、
前記第3の層および前記第4の層および前記第5の層を囲繞する分離領域を形成するステップであって、前記分離領域が、前記第4の層に隣接するかまたは前記第4の層よりも上にある上の境界および前記第2の層に隣接した下の境界を有しているステップと、
故意でなくドープされた材料の領域が、p型にドープされた材料とn型にドープされた材料の交互になるストライプの間に残っているように、前記表面層に隣接して前記交互になるストライプを形成するステップと、
複数の交互配置された部材を含む一組の電極を前記表面層に形成するステップと、を備え、前記表面層と接触している前記電極の部分の全体が、また、前記n型にドープされた材料または前記p型にドープされた材料と接触している方法。 - 本質的にSi1−zGezの前記第5の層が、前記アニールの後であるが前記分離領域の形成の前に、成長される、請求項58に記載の方法。
- 前記分離領域を形成するステップの後であるが、p型にドープされた材料とn型にドープされた材料の前記交互になるストライプを形成する前に、本質的にSi1−zGezの前記第5の層が成長される、請求項58に記載の方法。
- 半導体光検出器を製作する方法であって、
単結晶半導体を含む半導体構造を形成するステップと、
結晶絶縁材料の第2の層をエピタキシャル成長させるステップと、
本質的にGeの第3の層をエピタキシャル成長させるステップであって、前記第3の層が表面層を有しているステップと、
貫通転位密度を減少させるようにアニールするステップと、
前記第3の層を囲繞する分離領域を形成するステップであって、前記分離領域が前記第3の層に隣接するかまたは前記第3の層よりも上にある上の境界および前記第2の層に隣接した下の境界を有しているステップと、
故意でなくドープされた材料の領域が、p型にドープされた材料とn型にドープされた材料の交互になるストライプの間に残っているように、前記表面層に隣接して前記交互になるストライプを形成するステップと、
複数の交互配置された部材を含む一組の電極を前記表面層に形成するステップと、を備え、前記表面層と接触している前記電極の部分の全体が、また、前記n型にドープされた材料または前記p型にドープされた材料と接触している方法。 - 前記第2の層が、(Ba,Sr)O、BaTiO3、SrTiO3、SrRuO3、MgO、TiO2、またはこれらの組合せを備える、請求項61に記載の方法。
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