KR20150003181A - 실리콘 태양광발전을 위한 정공 차단 실리콘/티탄 산화물 헤테로접합 - Google Patents

실리콘 태양광발전을 위한 정공 차단 실리콘/티탄 산화물 헤테로접합 Download PDF

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제임스 씨 슈트룸
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더 트러스티즈 오브 프린스턴 유니버시티
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Abstract

실리콘 광기전 디바이스를 위한 정공 차단 실리콘/티탄 산화물 헤테로접합 및 형성 방법이 개시된다. 전자 디바이스는 2개의 전극 사이에 전류로가 있는 2개 이상의 전극을 포함한다. 전자 디바이스는 또한 Si 층 위에 증착된 티탄 산화물층으로 형성되고 전류로에 배치되어 있는 헤테로접합을 포함한다. 헤테로접합은 정공 블로커로서 작용하도록 구성된다. 제1 전극은 Si 층에 전기적으로 결합될 수 있으며 제2 전극은 티탄 산화물층에 전기적으로 결합될 수 있다. 디바이스는 또한 전류로에서, Si 층에 배치된 PN 접합을 포함할 수 있다. 디바이스는 또한 전류에서 실리콘 위 전자 차단 헤테로접합을 포함할 수 있다.

Description

실리콘 태양광발전을 위한 정공 차단 실리콘/티탄 산화물 헤테로접합{HOLE-BLOCKING SILICON/TITANIUM-OXIDE HETEROJUNCTION FOR SILICON PHOTOVOLTAICS}
[선출원의 상호 참조]
본 출원은 전체가 본원에 일체화되어 있는, 2012. 3. 14자 출원된 이전 출원된 미국 가출원 제61/610,891호를 우선권 주장한다.
[연방 지원된 연구 또는 개발에 관한 진술]
본 발명은 미국 에너지국이 수여한 승인서 DE-EE0005315호 및 미국립 과학 재단이 수여한 승인서 DMR-0819860호 하에 정부 지원으로 이루어졌다. 정보는 본 발명에서 특정 권리를 갖는다.
[발명의 분야]
본 발명은 반도체 디바이스의 분야에 관한 것이며 더 구체적으로는 이러한 디바이스에서 정공을 차단하기 위한 티탄 산화물 헤테로접합의 형성과 사용에 관한 것이다.
전자 디바이스에서 한 형태의 캐리어, 예 정공의 플로우(flow)를 다른 형태의 캐리어, 예 전자의 플로우에 영향을 미치지 않고 지연시키는 능력은 유용하다. 이러한 캐리어 선택적 차단 층은 일부 전자 디바이스, 예컨대 양극 트랜지스터, 저 누설 다이오드, 태양전지, 등에 사용된다. 차단 층을 실행하는 방법 하나는 반도체 광 밴드갭 헤테로접합 - 제2 반도체가 실리콘 밴드갭보다 넓은 밴드갭을 갖는 접합을 통하는 것이다. 실리콘 위에, 이러한 광 밴드갭 헤테로접합이 형성되기 어렵다. 본 개시 내용은 일반적으로 티탄 산화물과 결정 실리콘 사이에 광 밴드갭 헤테로접합을 포함한다. 티탄 산화물/실리콘 헤테로접합은 전자의 플로우를 방해하지 않고 정공의 플로우를 지연시킨다. 구조체는 저 누설 다이오드, 저비용 고효율 광기전 디바이스, 광 센서 및 고이득 양극 트랜지스터에 사용될 것이 예상되지만, 이들에 한정되지 않는다.
실리콘 광기전 디바이스용 정공 차단 실리콘/티탄 산화물 헤테로접합과 형성방법이 개시된다. 전자 디바이스는 2개의 전극 사이에 전류로를 갖는 2개 이상의 전극을 포함한다. 전자 디바이스는 또한 Si 층 위에 증착된 티탄 산화물층에 형성되고 전류로에 배치되어 있는 헤테로접합을 포함한다. 헤테로접합은 정공 블로커로서 작용하도록 구성되어 있다. 제1 전극은 Si 층에 전기적으로 결합될 수 있고 제2 전극은 티탄 산화물층에 전기적으로 결합될 수 있다. 디바이스는 또한 전류로에서, Si 층에 배치된 PN 접합을 포함할 수 있다.
전자 차단층이 전류로에서 실리콘층에 전기적으로 결합될 수 있다. 하나 이상의 전극은 투명하거나 패턴화될 수 있다. 디바이스는 광기전 디바이스일 수 있다. 디바이스는 또한 티탄 산화물층과 Si 층 사이에 결합된 패시베이션(passivation) 층을 포함할 수 있으며, 패시베이션은 전류로에 배치된다.
전자 디바이스의 형성 방법이 또한 개시된다. 이 방법은 2개의 전극 사이에 전류로를 가진 1개 이상의 전극을 제공하는 것을 포함한다. 헤테로접합은 Si 층 위에 증착된 티탄 산화물층으로 형성된다. 헤테로접합은 전류로에 배치되어 있고 정공 블로커로서 작용하도록 구성된다. 티탄 산화물층은 티탄 알콕시드를 전구체로서 Si 층에 사용함으로써 형성될 수 있다. 티탄 산화물층은 티탄(IV) tert-부톡시드를 전구체로서 사용하여 형성될 수 있다.
제1 전극은 Si 층에 전기적으로 결합될 수 있고 제2 전극은 전기적으로 티탄 산화물층에 전기적으로 결합될 수 있다. PN 접합은 전류로에서, Si 층에 배치될 수 있다. 전자 차단 층은 전류로에서 실리콘층에 전기적으로 결합될 수 있다. 전자 차단 층은 Si 층에 의해 헤테로접합을 형성할 수 있다. 하나 이상의 전극은 투명하거나 패턴화될 수 있다. 얻어진 디바이스는 광기전 디바이스일 수 있다. 패시베이션 층은 티탄 산화물층과 Si 층 사이에 결합될 수 있고, 패시베이션은 전류로에 배치되어 있다.
도 1a는 전자 차단 층의 밴드 배열을 보여주는 다이어그램이며;
도 1b는 정공 차단 층의 밴드 배열을 보여주는 다이어그램이고;
도 2a는 p-n 호모접합 광기전 디바이스의 개략도이며;
도 2b는 조명 하에 외부 부하에 접속된 도 2a의 광기전 디바이스의 밴드 다이어그램이고;
도 2c는 어두운 상태에서 외부 전압하에 도 2a의 광기전 디바이스의 밴드 다이어그램이며;
도 3a는 p 도핑된 Si 상에서 정공 차단 실리콘/티탄 산화물 헤테로접합이 있는 광기전 디바이스 실시형태의 개략도이고;
도 3b는 어두운 상태에서 외부 전압에 연결된 도 3a의 광기전 디바이스의 밴드 다이어그램이며;
도 4a는 그의 전류로에서 p-n 접합을 가진 실리콘 상에 정공 차단 실리콘/티탄 산화물 헤테로접합이 있는 광기전 디바이스 실시형태의 개략도이고;
도 4b는 어두운 상태에서 외부 전압에 연결된 도 3a의 광기전 디바이스의 밴드 다이어그램이며;
도 5는 실리콘과 티탄 산화물층 사이에 패시베이션 층이 있는 실리콘 상에 정공 차단 실리콘/티탄 산화물 헤테로접합이 있는 광기전 디바이스 실시형태의 개략도이고;
도 6a는 n형 실리콘 위에 정공 차단 실리콘/티탄 산화물 헤테로접합과 전자 차단 헤테로접합이 있는 광기전 디바이스 실시형태의 개략도이며;
도 6b는 어두운 상태에서 외부 전압에 연결된 도 6a의 광기전 디바이스의 밴드 다이어그램이고;
도 7a는 p형 실리콘 위에 정공 차단 실리콘/티탄 산화물 헤테로접합과 전자 차단 헤테로접합이 있는 광기전 디바이스 실시형태의 개략도이며;
도 7b는 어두운 상태에서 외부 전압에 연결된 도 7a의 광기전 디바이스의 밴드 다이어그램이고;
도 8은 패시베이션화 실리콘 표면 위에 정공 차단 실리콘/티탄 산화물 헤테로접합과 전자 차단 헤테로접합이 있는 광기전 디바이스 실시형태의 개략도이며;
도 9a는 일예의 pSi/TiO2 헤테로접합 광기전 디바이스의 개략도이고;
도 9b는 어두운 상태에서 AM 1.5 조명 하에 도 9a의 헤테로접합 광기전 디바이스를 위한 전류 전압 특성을 보여주는 그래프이다.
정의
본원에서 사용된 "정공"은 반도체 재료에서 양전하를 지닌 캐리어를 의미한다.
본원에서 사용된 "전자"는 반도체 재료에서 음전하를 지닌 캐리어를 의미한다.
본원에서 사용된 "티탄 산화물"은 공지된 많은 티탄 산화물, 예컨대 TiO, Ti2O3, TiO2, Ti2O5 또는 이들의 비화학양론적 조성물(TiOx, 여기서 0.1<x<3) 중 하나를 주로 포함하는 물질이다. 티탄 산화물층은 도핑되거나 도핑되지 않을 수 있다.
본원에서 사용된 "호모접합"은 상이한 영역에서 도핑된 p형(과량의 정공)과 n형(과량의 전자)인 동일한 반도체 재료로 된 p-n 접합이다. 참조예 도 1a 내지 1b.
본원에서 사용된 "헤테로접합"은 2종의 재료에서 진공 준위 에너지와 비교하여 전도 밴드 최소 에너지 및/또는 가전자 밴드 최대 에너지 중 하나 이상이 상이한 2개 반도체의 접합이다. 전형적으로, 서로 비교하여 한 반도체는 비교적 좁은 밴드갭을 갖고 하나는 비교적 넓은 밴드갭을 갖는다.
본원에서 사용된 "가전자 밴드 에지" 또는 균등하게 "가전자 밴드 최대 에너지"는 반도체의 가전자 밴드 상부 에지(Ev)를 의미한다. 반도체 형태에 대한 협약에 따라, 이는 또한 반도체의 최고 점유 분자 궤도(HOMO)를 의미할 수 있다.
본원에서 사용된 "전도 밴드 에지" 또는 균등하게 "전도 밴드 최소 에너지"는 반도체의 전도 밴드의 하부 에지(Ec)를 의미한다. 반도체 형태에 대한 협약에 따라, 이는 또한 반도체의 최저 비점유 분자 궤도(LUMO)를 의미할 수 있다.
본원에서 사용된 "캐리어 차단 층"은 전자 차단 층, 정공 차단 층 또는 전자와 정공 둘 다 차단하는 층을 의미한다.
본원에서 사용된 "전자 차단 층"은 정공의 방해받지 않는 통과 수송을 허용하지만 실리콘으로부터 제2 반도체로 전자의 통과 수송을 방해하는 반도체이다. 실리콘 헤테로접합에서 이는 실리콘의 가전자 밴드 에지(Ev)의 에너지를 갖는 물질의 가전자 밴드 에지(Ev)의 에너지와 실리콘의 전도 밴드 에지(Ec)의 에너지보다 실질적으로 더 높은 물질의 전도 밴드 에지(Ec)의 에너지의 인접 배역에 의해 달성될 수 있다(참조예 도 1a).
본원에서 사용된 "정공 차단 층"은 전자의 방해받지 않는 통과 수송을 허용하지만 실리콘으로부터 제2 반도체로 정공의 통과 수송을 방해하는 반도체이다. 실리콘 헤테로접합에서 이는 실리콘의 전도 밴드 에지(Ec)의 에너지를 갖는 물질의 전도 밴드 에지(Ec)의 에너지, 및 실리콘의 가전자 밴드 에지(Ev)의 에너지보다 실질적으로 더 낮은 물질의 가전자 밴드 에지(Ev)의 에너지의 인접 배열에 의해 달성될 수 있다(참조예, 도 1b).
본원에서 사용된 "표면 패시베이션"은 통상적으로 화학 처리, 어닐링 단계, 또는 패시베이션 층의 증착에 의해, 반도체의 표면상에서 전기 활성 미드갭(midgap) 결함의 제거이다.
본원에서 사용된 "저온"은 약 200℃ 이하의 온도이다.
종래에, 전자 디바이스, 예컨대 양극 트랜지스터, 다이오드 및 태양전지에서 정공과 전자의 플로우는 도핑된 p-n 호모접합을 사용하여 다루어진다. 일부 경우에 종래의 p-n 접합을 증대하거나, 대체하는 넓은 밴드갭 헤테로접합을 사용하는 것이 유용하다[H. Kroemer, Surface Science, 1983, 132, pp 543]. 본원에서 이들 무제를 해결하는 결정 실리콘과 티탄 산화물 사이의 넓은 밴드갭 헤테로접합이 개시된다.
넓은 밴드갭 헤테로접합의 장점 하나는 이들이 캐리어 중 단 하나 - 전자 또는 정공을 선택적으로 차단하도록 조작될 수 있다는 것이다. 본 개시 내용에서, 전자만을 차단하는 헤테로접합은 "전자 차단 헤테로접합"으로 지칭되며, 반면에 정공만을 차단하는 헤테로접합은 "정공 차단 헤테로접합"으로 지칭된다.
전자는 제2 물질의 "최고 점유 분자 궤도"(HOMO) 또는 가전자 밴드 에지(Ev)의 에너지를 실리콘의 가전자 밴드 에지(Ev)의 에너지에 거의 맞추어 조절하고, 반면에 제2 물질의 "최저 비점유 분자 궤도"(LUMO)/전도 밴드 에지(Ec)의 에너지는 실리콘의 전도 밴드 에지(Ec)의 에너지보다 훨씬 크게 하도록 제2 반도체를 조작함으로써 차단될 수 있다. 2종의 재료의 Ec 차이로 인해, 제2 물질로 흐르려하는 실리콘의 전자는 큰 위치 에너지 장벽을 겪는다. 이러한 장벽은 전자 전류를 감소시킨다(참조예, 도 1a).
정공은 제2 물질의 LUMO 에너지/Ec를 실리콘의 Ec 에너지에 맞추어 조절하고, 반면에 제2 물질의 HOMO 에너저/Ev는 실리콘의 Ev 에너지보다 훨씬 적도록 제2 반도체를 조작함으로써 차단될 수 있다. 2종의 재료의 Ev 차이로 인해, 제2 물질로 흐르려하는 실리콘의 정공은 큰 위치 에너지 장벽을 겪는다. 이러한 장벽은 정공 전류를 감소시킨다(참조예, 도 1a).
전자와 정공 차단 헤테로접합의 밴드 배열에 대한 이들 디자인 규칙은 도 1a 및 1b에서 강조된다. 도 1a는 실리콘에서 전자 차단 헤테로접합의 계면에서 밴드 배열을 보여준다. 도 1a에서, 하기 부호가 적용된다:
1A: 실리콘의 전도 밴드 에지(Ec);
1B: 실리콘의 가전자 밴드 에지(Ev);
1C: 전자 차단 층의 LUMO 또는 전도 밴드 에지;
1D: 전자 차단 층의 HOMO 또는 가전자 밴드 에지;
1E: 전자 수송이 방해받고;
1F: 전자 수송이 방해받지 않음.
도 1b는 실리콘의 정공 차단 헤테로접합의 계면에서 밴드 배열을 보여준다. 하기 부호가 적용된다:
1A: 실리콘의 전도 밴드 에지(Ec);
1B: 실리콘의 가전자 밴드 에지(Ev);
1G: 정공 차단 층의 LUMO 또는 전도 밴드 에지;
1H: 정공 차단 층의 HOMO 또는 가전자 밴드 에지;
1I: 전자 수송이 방해받지 않고;
1J: 전자 수송이 방해받음.
티탄 산화물의 박층은 반도체로 밝혀졌다. 실리콘/티탄 산화물에서 밴드 배열은 Ev의 차이가 3.4 eV이었고, 반면에 Ec의 차이는 단지 10분의 수 eV이었다. 실리콘/티탄 산화물 계면은 티탄 산화물로 흐르려하는 실리콘의 정공을 차단하고, 반면에 전자가 방해받지 않고 통과하여 흐르게 허용한다고 예상된다. 실리콘/티탄 산화물 헤테로접합이 정공을 차단하는 사실은 또한 미국 가출원 제61/610,891호에 기재한 실리콘/티탄 산화물 다이오드의 전류 전압 특성에 의해 입증되었다.
자연적으로 발생할 수 있는 티탄 산화물은 몇 가지 형태, 예를 들어 TiO, Ti2O3, TiO2, Ti2O5, 등 그리고 다른 비화학양론적 조성물이다. 임의의 이들 형태는 헤테로접합을 만들 목적으로 사용될 수 있다. 본 개시 내용에서 정의된 티탄 산화물은 주로 티탄 산화물의 임의 형태의 믹스를 포함하는 임의의 층을 의미한다. 다른 원소, 예컨대 질소가 또한 첨가될 수 있으나, 층은 티탄과 산소를 우세하게 함유해야 한다.
실리콘 위 정공 차단 헤테로접합에 대해, 예를 들어 고이득 헤테로접합 트랜지스터, 저 누설 다이오드, 및 태양전지에서 몇 가지 응용분야가 존재한다. 원칙을 설명하기 위해, 여기서 본 발명자들은 실리콘/티탄 산화물 헤테로접합을 사용하여 제조된 태양전지의 일부 실시형태를 논의한다.
간단한 p-n 호모접합 태양전지를 고려한다. 도 2a는 p-n 호모접합 디바이스의 구조를 보여준다. 이것은 전극(2A), p형 실리콘층(2B), n형 실리콘층(2C) 및 제2 전극(2D)으로 이루어진다. 2A 또는 2D는 투명하거나 패턴화되어 광 투과를 허용할 수 있다. 도핑의 차이로 인해, 실리콘에서 p 및 n 도핑된 영역의 계면에서 "고유"(built-in) 전기장이 존재한다.
조명 하에, 실리콘에서 광을 흡수하여, 실리콘의 전자와 정공을 생성한다. 고유 장은 광생성된 전자와 정공을 분리시켜 대향 전극, 전극 2와 전극 1쪽으로 각각 흘러, 광전류를 얻는다.
그러나 캐리어 분리는 완전하지 않다. 일부 캐리어는 광기전 작동에서 p형 사이드 대 n형 사이드 상의 비교적 양성 전압으로 인해 "틀린" 방향으로 흘러 전극에서 재결합으로 상실된다. 디바이스 성능을 향상시키기 위해, 이들 상실을 감소시키는 것이 바람직하다. 도 2b는 조명 하에 외부 부하(2I)에 연결된 도 2a의 밴드 다이어그램이다. 이것은 광전류와 상실 경로로 인한 전류의 플로우 방향을 보여준다. 도 2b 및 2c에서 하기 부호가 적용된다:
2E: 전극 1 페르미 준위;
2F: 실리콘의 전도 밴드 에지;
2G: 실리콘의 가전자 밴드 에지;
2H: 전극 2 페르미 준위;
2I: 외부 부하;
2J: 전자 재결합 전류(상실 경로);
2K: 광유도 전자 광전류;
2L: 광유도 정공 광전류; 및
2M: 정공 재결합 전류(상실 경로).
어두운 상태에서, 광전류는 없지만, "상실" 경로(2J 및 2M)는 아직 활성이다. 그러므로 이러한 "암 전류" 측정은 태양전지에서 상실 경로의 직접 측정이다 - 암 전류가 클수록, 상실도 커진다. 도 2c는 어두운 상태 하에 외부 전압(2N)에 연결된 도 2a의 밴드 다이어그램이며, 암 전류의 요소를 보여준다.
도 3a는 p-n 접합을 정공 차단 실리콘/티탄 산화물 헤테로접합으로 대체하는 광기전 디바이스 실시형태의 개략도이다. 광기전 디바이스는 제1 전극(3A), p형 실리콘층(3B), 티탄 산화물층(3C) 및 제2 전극(3D)을 갖는다. 전극(3A 또는 3D) 중 하나는 투명하거나 패턴화되어 광 투과를 허용할 수 있다. p-n 호모접합 디바이스(도 2a-2c)와 비슷하게, 헤테로접합 태양전지도 실리콘에서 내장 장이 있어 광생성 캐리어를 분리한다. 이러한 내장 장은 실리콘과 티탄 산화물 사이의 일함수 차이로 인해 또는 실리콘과 전극(3D) 사이의 일함수 차이로 인해 존재한다.
티탄 산화물과 실리콘의 Ev에서 큰 차이로 인해, 정공은 이들이 p-n 호모접합에서 겪는 것보다 더 큰 장벽을 겪는다. 이는 헤테로접합 디바이스에서 훨씬 더 적은 정공 재결합 전류를 유도할 수 있다. 도 3b는 어두운 상태 하에 외부 전압에 연결된 도 3a의 헤테로접합 광기전 디바이스의 밴드 다이어그램이다. 하기 부호가 적용된다:
3E: 전극 1 페르미 준위;
3F: 티탄 산화물의 전도 밴드 에지;
3G: 티탄 산화물의 가전자 밴드 에지;
3H: 실리콘의 전도 밴드 에지;
3I: 실리콘의 가전자 밴드 에지;
3J: 전극 2 페르미 준위;
3K: 전자 재결합 전류(상실 기구); 및
3L: 정공 재결합 전류(싱실 기구)는 가전자 밴드 장벽으로 인해 감소한다.
헤테로접합 태양전지의 또 다른 실시형태는 실리콘이 이미 p-n 호모접합을 갖는 구조일 수 있다. 이러한 전지에서 정공 차단 헤테로접합의 역할은 정공 재결합으로 인한 상실을 더 줄임으로써 p-n 접합 태양전지의 성능을 향상시킬 것이다. 도 4a는 이러한 광기전 디바이스의 개략도이다. 광기전 디바이스는 제1 전극(4A), p형 실리콘층(4B), n형 실리콘층(4C), 티탄 산화물층(4D) 및 제2 전극(4E)을 포함한다. 전극(4A 또는 4E)은 투명하거나 패턴화될 수 있다.
이전과 같이, 티탄 산화물과 실리콘의 Ev에서 큰 차이로 인해, 헤테로접합 디바이스에서 정공 재결합 전류는 더 낮다. 도 4b는 어두운 상태 하에 외부 전압에 연결된 도 4a의 밴드 다이어그램이다. 하기 부호가 적용된다:
4F: 전극 1 페르미 준위;
4G: 티탄 산화물의 전도 밴드 에지;
4H: 티탄 산화물의 가전자 밴드 에지;
4I: 실리콘의 전도 밴드 에지;
4J: 실리콘의 가전자 밴드 에지;
4K: 전극 2 페르미 준위;
4L: 전자 재결합 전류(상실 기구); 및
4M: 정공 재결합 전류(상실 기구)는 장벽으로 인해 감소한다.
상기한 태양전지의 실시형태는 단지 정공 재결합 전류를 감소시키지만, 전자 재결합 전류를 변화시키지 않고 유지한다. 전자 재결합을 감소시키는 방식 하나는 실리콘 기판(substrate)을 조작하는 것이다. 더 큰 재결합 수명을 가진 더 좋은 품질의 실리콘 기판, 예컨대 플로트 존(Folat-zone) 실리콘의 사용, 및/또는 실리콘 도핑 수준의 증가는 전자 재결합 상실을 줄일 것이다. 이들 태양전지에서 상실을 줄이는 또 다른 방식은 전자 차단 헤테로접합을 디바이스 스택에 첨가에 의한 것이다.
유기 반도체를 사용하여, 실리콘 위 전자 차단 헤테로접합은 이전에 S.Avasthi 외의 [doi: 10.1063/1.3429585]에 개시된 바 있다. 유사한 헤테로접합은 전자를 차단하는 디바이스로서 사용될 수 있다.
비정질 실리콘(및 비정질 실리콘 얼로이)을 사용하여 실리콘 광기전 디바이스를 제조하는데 양면 헤테로접합이 이전에 입증된 바 있다. 전형적으로, 결정 실리콘 기판은 n형이며, 그 위에 p 도핑된 비정질 실리콘의 박층이 성장한다. 이러한 접합은 고유 박층을 가진 헤테로접합 또는 "HIT" 접합으로서 지칭된다(참조 Tanaka M. et al., 2003, Proceedings of the 3rd World Conference on Photovoltaic Energy Conversion, Vol. 1, pp 955-958 doi: 10.1109/WCPEC.2003.1305441; 및 Tanaka M. et al. 1993, Jpn. J. Appl. Phys. Vol. 31, pp. 3518-3522, 둘 다 본원에서 전적으로 참조로서 원용됨). 결정 실리콘의 다른 면 위에, n+ 도핑된 비정질 실리콘층이 성장한다. 이로서 p-n-n+ 접합 - 전자를 차단하기 위한 전면 p-n 접합 및 정공을 차단하기 위한 후면 n-n+ 접합을 생성한다. HIT 접합이 효과적이지만, 위험 가스를 사용한 300-400℃에서 플라스마 조장 화학 기상 증착 시스템에서 제조를 수행한다. 이는 HIT 접합의 제조에 복잡성과 비용을 추가한다. 또한, HIT 디바이스는 디바이스의 양면 상에 동일한 물질, 비정질 실리콘을 사용한다. 이는 양면 상의 실리콘 기판에 의한 계면에서 갑작스런 전도 및 가전자 밴드 오프셋(offset)의 독립적인 조정을 허용하지 않는다.
도 6a는 n형 실리콘 위에 전자 차단 층 및 정공 차단 티탄 산화물층 둘 다 가진 광기전 디바이스 실시형태의 개략도이다. 광기전 디바이스는 제1 전극(6A), 전자 차단 층(6B), n형 실리콘층(6C), 티탄 산화물층(6D) 및 제2 전극(6E)을 갖는다. 전극(6A 또는 6E)은 투명하거나 패턴화될 수 있다.
도 6b는 어두운 상태 하에 외부 전압에 연결된 도 6a의 광기전 디바이스의 밴드 다이어그램이다. 하기 부호가 적용된다:
6F: 전극 1 페르미 준위;
6G: 전자 차단 층의 LUMO 또는 전도 밴드 에지;
6H: 전자 차단 층의 HOMO 또는 가전자 밴드 에지;
6I: 실리콘의 전도 밴드 에지;
6J: 실리콘의 가전자 밴드 에지;
6K: 티탄 산화물의 전도 밴드 에지;
6L: 티탄 산화물의 가전자 밴드 에지;
6M: 전극 2 페르미 준위;
6N: 전자 재결합 전류(상실 기구)는 Ec 장벽으로 인해 감소하며;
6O: 정공 재결합 전류(상실 기구)는 Ev 장벽으로 인해 감소한다.
양면 헤테로접합의 밀접하게 관련되지만 상이한 실시형태는 n 도핑된 실리콘 대신에 p 도핑된 실리콘을 사용할 수 있다. 도 7a는 p형 실리콘 위에 전자 차단 층과 정공 차단 티탄 산화물층을 가진 광기전 디바이스의 실시형태의 개략도이다. 광기전 디바이스는 제1 전극(7A), 전자 차단 층(7B), p형 실리콘층(7C), 티탄 산화물층(7D) 및 제2 전극(7E)을 갖는다. 전극(7A 또는 7E)은 투명하거나 패턴화될 수 있다.
도 7b는 어두운 상태 하에 외부 전압에 연결된 도 7a의 광기전 디바이스의 밴드 다이어그램이다. 하기 부호가 적용된다:
7F: 전극 1 페르미 준위;
7G: 전자 차단 층의 LUMO 또는 전도 밴드 에지;
7H: 전자 차단 층의 HOMO 또는 가전자 밴드 에지;
7I: 실리콘의 가전자 밴드 에지;
7K: 티탄 산화물의 전도 밴드 에지;
7L: 티탄 산화물의 가전자 밴드 에지;
7M: 전극 2 페르미 준위;
7N: 전자 재결합 전류(상실 기구)는 Ec 장벽으로 인해 감소하며;
7O: 정공 재결합 전류(상실 기구)는 Ev 장벽으로 인해 감소한다.
실리콘/티탄 산화물 광기전 디바이스의 일예가 도 9a에 도시된다. 태양전지는 제1 전극(9A)으로서 역할을 수행하는, 15 nm 두께의 반투명 알루미늄층, p 도핑된 실리콘 웨이퍼(9B), 3 nm 두께의 티탄 산화물층(9C), 끝으로 제2 전극(9D)으로서 역할을 수행하는, 200 nm 은 층을 포함한다. 실리콘에서 광을 흡수한다. 광생성 캐리어를 TiO2/p-Si 헤테로접합에 의해 분리한다. 어두운 상태에서 AM 1.5 조건 하에 전류 전압 특성(도 9b)은 개방 회로 전압 0.52 V 및 단락 전류 19.3 mA/㎠로서 특유의 태양전지 반응을 분명히 보여준다.
종래에, 결정 실리콘 위 넓은 밴드갭 헤테로접합의 제조(밴드갭 Eg = 1.12 eV)는 주로 실리콘과 다른 반도체 사이의 격자 불일치(lattice mismatch)로 인해 도전적인 것으로 입증된 바 있다[H. Kroemer, Surface Science, 1983, 132, pp 543]. 불일치는 좁은 밴드갭 Si1 - xGex 얼로이에 대해 x = 0.25에 대해 단지 ~1%로 적으며(Eg = 0.8-1.1 eV), 좁은 밴드갭 헤테로접합은 실리콘 격자에 일치하도록 얇은 SiGe 층을 압축 변형(straining)시킴으로써 제조될 수 있다[J. C. Bean, et al, J. Vac. Sci. Technol. A, 1984, 2, 436]. 그러나 이러한 부정형 격자 일치는 넓은 밴드갭 칼럼 IV 반도체, 예 3C-SiC(Eg = 2.4 eV) 및 다이아몬드(Eg = 5.4 eV)를 사용하여 실리콘 위에 넓은 밴드갭 헤테로접합을 만드는데 실현 가능하지 않다J. Pelletier, et al, J. Appl. Phys., 1984, 55, 994]. 비록 3C-SiC와 다이아몬드 둘 다 실리콘과 동일한 격자 구조를 가지지만, 이들의 격자 상수는 실리콘의 격자 상수보다 20% 및 35% 적으며, 불일치가 너무 커서 박층을 변형시킴으로써 보상될 수 없다[C. Long, et al, J. Appl. Phys., 1999, 86, 2509].
실리콘/티탄 산화물 헤테로접합은 비정질 또는 다결정 티탄 산화물층을 사용함으로써 격자 불일치의 문제를 회피한다. 그러나 실리콘은 아직 결정일 수 있으며 결정 실리콘 표면에서 실리콘 원자의 만족스럽지 못한 원자가는 전기적으로 활성 미드갭 결함 상태를 야기할 수 있다. 실리콘 표면 위에서 이들 "표면 상태"는 또한 재결합 상실을 유발한다. 따라서 표면 상태가 예를 들어 실리콘 표면을 패시베이션 처리함으로써 제거되어야 한다고 결정되었다.
실리콘을 패시베이션 처리하는 방식 하나는 실리콘과 티탄 산화물층 사이에 중간층을 도입함으로써 실리콘 표면 위에 만족스럽지 못한 원자가를 만족시키는 것이다. 이러한 층이 전류 플로우의 경로 내에서, 실리콘 표면과 티탄 산화물층 사이에 위치하므로, 이를 통해 정공의 수송을 방해하지 않는 것이 중요하다. 이는 정공이 임의의 잠재적인 장벽을 통해 터널을 뚫을 수 있도록 중간층을 매우 얇게 만듦으로써 달성될 수 있다. 이는 또한 정공을 차단하지 않도록 마련된 Ev/HOMO를 가짐으로써 달성될 수 있다.
실리콘을 패시베이션 처리하는 또 다른 방식은 티탄 산화물 자체가 실리콘과 반응하는 적합한 온도와 주위 조건 하에 구조체를 처리하는 것이다. 이 경우에 실리콘 위에서 만족스럽지 못한 결합은 티탄 산화물 자체에 의해 만족스럽게 될 것이다.
적합한 패시베이션 스킴은 상기한 디바이스 실시형태를 포함하여, 실리콘 티탄 산화물 헤테로접합을 사용한 임의의 디바이스에서 일체화될 수 있다. 예를 들어, 도 5는 패시베이션에 의한 단면 실리콘/티탄 산화물 태양전지를 포함하는 광기전 디바이스의 개략도이다. 디바이스에서 실리콘층은 그의 전류 경로에 p-n 접합을 가질 수 있거나 가질 수 없다. 광기전 디바이스는 제1 전극(5A), 실리콘층(5B), 패시베이션 층(5C), 티탄 산화물층(5D) 및 제2 전극(5E)을 갖는다. 전극(5A 또는 5B)은 투명하거나 패턴화될 수 있다. 또한, 도 8은 패시베이션에 의한 양면 헤테로접합 태양전지의 개략도이다. 디바이스는 제1 전극(8A), 전자 차단 층(8B), 정공의 전도를 허용하는 임의의 패시베이션 층(8C), 실리콘층(8D), 전자의 전도를 허용하는 임의의 패시베이션 층(8E), 정공 차단 티탄 산화물층(8F), 및 제2 전극(8G)을 갖는다. 전극(8A 또는 8G)은 투명하거나 패턴화될 수 있다.
이산화티탄은 실리콘 상에 전구체로서 티탄(IV) 테트라-(tert-부톡시드)를 사용하는 화학 증착법에 의해 증착된다. 증착 전에, 용매(아세톤, 알코올, 등과 같이), 염기(예컨대 수산화암모늄) 및 산(염산, 황산, 플루오르화수소산, 등)을 사용하여 실리콘 표면을 세정한다. 전형적인 증착 사이클은 2 단계로 이루어진다. 첫째, 실리콘 웨이퍼를 냉각시키고(0 내지 -10℃) Ti 알콕시드의 증기를 챔버에 도입한다. 이 단계에서 실리콘 표면 위에 Ti 알콕시드의 박층을 형성한다. 둘째, 실리콘 웨이퍼를 가열하여(80 내지 100℃) Ti 알콕시드를 이산화티탄으로 열분해 한다. 냉각 사이클의 온도와 길이에 따라, 1회 완전 사이클은 1-4 nm의 이산화티탄 증착을 얻는다. 더 두꺼운 필름은 증착 사이클을 복수 회 반복함으로써 증착될 수 있다.
일반적으로, 티탄 산화물을 실리콘 위에 증착시키는데 임의의 티탄 금속 유기 전구체가 사용될 수 있다. 일예의 불완전한 리스트는 사염화티탄, 사브롬화티탄, 및 티탄 이소프로폭시드를 포함한다.
여기서 기재한 모든 디바이스 실시형태는 단결정 실리콘을 필요로 한 바 있다. 그러나 헤테로접합은 다른 형태의 실리콘을 사용한 이들 방법에 의해 제조될 수 있다. 예를 들어, 다양한 실리콘 얼로이(SiGe, SiC, SiGeC, 등), 다결정 실리콘, 미결정 실리콘, 개량된 금속 등급 실리콘, 리본(ribbon) 실리콘, 박막 실리콘, 및 이들의 조합을 사용한 헤테로접합 광기전 디바이스의 구성을 상상한다. 또한 이들 형태의 실리콘에 대한 이러한 헤테로접합은 태양전지, 다이오드, 및 트랜지스터를 포함하여, 광기전 디바이스에서 사용될 수 있음을 상상한다.
실리콘/티탄 산화물 헤테로접합의 제조에 대한 저온은 그 유용성에 또 다른 관점을 추가한다. 이것이 대체하는, 800℃의 초과 온도에서 제조되는, p-n 접합과 다르게, 실리콘/티탄 산화물 헤테로접합은 단순화 증착법에 의해 단지 100℃의 온도에서 제조된다. 이는 제조법의 복잡성과 경비 둘 다 감소시킨다. ~300℃에서 제조되는, 심지어 경쟁하는 HIT 구조와 비교할 경우, 실리콘/티탄 산화물 구조체는 잠재적인 경비 장점을 가질 수 있다.
결론으로, 개시된 디바이스는 실리콘에서 선택적으로 차단되는 신규의 저온 처리 TiO2/Si 헤테로접합을 입증한다. 특징과 요소가 특정 조합으로 상기에 기재하고 있지만, 각 특징 또는 요소는 다른 특징과 요소 없이 단독으로 또는 다른 특징과 요소와 함께 또는 없이 다양한 조합으로 사용될 수 있다.

Claims (22)

  1. 전자 디바이스로서,
    2개 전극 사이에 전류로를 갖는 2개 이상의 전극; 및
    Si 층 위에 증착된 티탄 산화물층으로 형성되고 전류로에 배치되어 있는 헤테로접합으로서, 정공 블로커(blocker)로서 작용하도록 구성되는 헤테로접합을 포함하는 전자 디바이스.
  2. 제1항에 있어서, 제1 전극이 Si 층에 전기적으로 결합되고 제2 전극이 티탄 산화물층에 전기적으로 결합되는 것인 디바이스.
  3. 제1항에 있어서, 전류로에서, Si 층에 배치된 PN 접합을 더 포함하는 디바이스.
  4. 제3항에 있어서, 전류로에서 실리콘층에 전기적으로 결합된 전자 차단 층을 더 포함하는 디바이스.
  5. 제4항에 있어서, 전자 차단 층이 Si 층과 헤테로접합을 형성하는 것인 디바이스.
  6. 제2항에 있어서, 전류로에서 실리콘층에 전기적으로 결합된 전자 차단 층을 더 포함하는 디바이스.
  7. 제6항에 있어서, 전자 차단 층이 Si 층과 헤테로접합을 형성하는 것인 디바이스.
  8. 제1항에 있어서, 전극 중 하나 이상이 투명하거나 패턴화되어 있는 것인 디바이스.
  9. 제1항에 있어서, 광기전 디바이스로서 구성되는 것인 디바이스.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 티탄 산화물층과 Si 층 사이에 결합되고 전류로에 배치되어 있는 패시베이션 층을 더 포함하는 디바이스.
  11. 전자 디바이스의 형성 방법으로서,
    2개의 전극 사이에 전류로를 갖는 2개 이상의 전극을 제공하는 단계; 및
    전류로에 배치되어 있는, Si 층 위에 증착된 티탄 산화물층의 헤테로접합을 형성하는 단계로서, 헤테로접합은 정공 블로커로서 작용하도록 구성되는 단계를 포함하는 형성 방법.
  12. 제11항에 있어서, 티탄 산화물층은 Si 층 위에 전구체로서 티탄 알콕시드를 사용함으로써 형성되는 것인 방법.
  13. 제11항에 있어서, 티탄 산화물이 전구체로서 티탄(IV) tert-부톡시드를 사용하여 형성되는 것인 방법.
  14. 제11항에 있어서, 제1 전극을 Si 층에 전기적으로 결합하고 제2 전극을 티탄 산화물층에 전기적으로 결합하는 단계를 더 포함하는 방법.
  15. 제11항에 있어서, 전류로에서, Si 층에 배치된 PN 접합을 형성하는 단계를 더 포함하는 방법.
  16. 제15항에 있어서, 전류로에서 실리콘층에 전기적으로 결합된 전자 차단 층을 형성하는 단계를 더 포함하는 방법.
  17. 제16항에 있어서, 전자 차단 층이 Si 층과 헤테로접합을 형성하는 것인 방법.
  18. 제11항에 있어서, 전류로에서 실리콘층에 전기적으로 결합된 전자 차단 층을 형성하는 단계를 더 포함하는 방법.
  19. 제18항에 있어서, 전자 차단 층이 Si 층과 헤테로접합을 형성하는 것인 방법.
  20. 제11항에 있어서, 전극 중 하나 이상이 투명하거나 패턴화되어 있는 것인 방법.
  21. 제11항에 있어서, 디바이스가 광기전 디바이스로서 구성되는 것인 방법.
  22. 제11항 내지 제21항 중 어느 한 항에 있어서, 티탄 산화물층과 Si 층 사이에 결합되고 전류로에 배치되어 있는 패시베이션 층을 형성하는 단계를 더 포함하는 방법.
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