WO2014041674A1 - 半導体受光素子 - Google Patents

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receiving element
semiconductor light
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忠嗣 奥村
和樹 谷
克矢 小田
康信 松岡
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株式会社日立製作所
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Definitions

  • the present invention relates to a semiconductor light receiving element, and more particularly to a light receiving element that can be mixed with a CMOS on a silicon substrate.
  • the optical wiring system includes an optical waveguide serving as a transmission path, a light emitting element (Laser Diode), a light receiving element (Photo Diode), a light emitting element drive circuit (Driver IC), a light receiving element drive circuit (Receiver IC), and the like.
  • a light emitting element Laser Diode
  • a light receiving element Photo Diode
  • Driver IC light emitting element drive circuit
  • Receiver IC light receiving element drive circuit
  • a light receiving element that is one of the devices constituting an optical wiring system is required to have a structure and a manufacturing method capable of simplifying the mounting process, optical axis alignment, and mounting with CMOS.
  • the light receiving element is classified into a surface incident type and a waveguide type according to its form.
  • the advantages of the surface incident type are that the optical axis alignment with the optical fiber is easy, the mounting is easy, and the optical fiber and the surface incident type light receiving element can be easily attached and detached via a connector.
  • the advantage of the waveguide type is that it is highly compatible when integrated with other semiconductor waveguide type devices in the chip.
  • the light spot size is small, highly efficient optical coupling with an optical fiber is difficult, and particularly when there are a large number of fiber channels, the cost and time required for the mounting process become problems.
  • P (I) N junction type MSM (Metal-Semiconductor-Metal) type
  • APD Anavalanche photodiode
  • High-sensitivity APD type is used for long-distance communication such as a trunk line system
  • PIN junction type that operates at a low bias at a short distance such as access system is widely used.
  • the MSM type has the advantages of excellent high-speed response and a large light receiving area, and is widely used in the fields of high-speed communication and waveform measurement.
  • the surface incident PIN light-receiving element When connecting a large number of input / output ports with an optical fiber at a short distance of several meters to several tens of meters, the surface incident PIN light-receiving element is a promising candidate because it is easy to align and can be driven at a low voltage.
  • the surface incident PIN type light receiving element has a problem that the speed and sensitivity are in a trade-off relationship when the response speed is increased and the light receiving sensitivity is increased.
  • the light receiving area becomes smaller, the alignment accuracy with the fiber is required, and the merit of the surface incidence type is reduced.
  • Patent Document 1 discloses a light receiving element that can be mixed with a CMOS by a planar structure.
  • the planar electrode structure disclosed in Patent Document 1 still has a problem that it is difficult to achieve both high sensitivity and high speed. For example, when the light-receiving layer of the light-receiving element is thickened, the amount of light absorption increases, so that an effect of increasing sensitivity can be obtained.
  • the thickness of the light receiving layer is large, the high-speed performance is deteriorated by the carriers generated in the lower part of the light receiving layer away from the surface electrode. This is because since the distance from the edge of the light receiving layer to the carrier extraction electrode is long, the applied voltage is reduced at the lower part of the light receiving layer, and the carrier traveling speed is slow.
  • the problem to be solved by the present invention is to provide a structure in which a surface-incidence light-receiving element for optical wiring can be mixedly mounted with a CMOS and can achieve both high sensitivity and high speed.
  • the semiconductor light receiving element according to the present invention is characterized by a planar electrode structure.
  • the light-receiving layer is formed inside the groove on the semiconductor surface in the surface incidence type.
  • a light receiving element that can be mixed with a CMOS and can achieve both high sensitivity and high speed.
  • FIG. 3 is a top view showing a light receiving element according to the first embodiment.
  • Sectional drawing which shows the light receiving element which concerns on a 1st Example.
  • Sectional drawing which shows the light receiving element which concerns on a 1st Example.
  • Sectional drawing which shows the light receiving element which concerns on a 1st Example.
  • Process sectional drawing in the manufacturing process of the light receiving element which concerns on a 1st Example. Process sectional drawing in the manufacturing process of the light receiving element which concerns on a 1st Example.
  • Process sectional drawing in the manufacturing process of the light receiving element which concerns on a 1st Example Process sectional drawing in the manufacturing process of the light receiving element which concerns on a 1st Example. Process sectional drawing in the manufacturing process of the light receiving element which concerns on a 1st Example. Process sectional drawing in the manufacturing process of the light receiving element which concerns on a 1st Example. Process sectional drawing in the manufacturing process of the light receiving element which concerns on a 1st Example. Process sectional drawing in the manufacturing process of the light receiving element which concerns on a 1st Example. Process sectional drawing in the manufacturing process of the light receiving element which concerns on a 1st Example. Process sectional drawing in the manufacturing process of the light receiving element which concerns on a 1st Example. The figure which shows the light receiving element which concerns on a 2nd Example.
  • Process sectional drawing in the manufacturing process of the light receiving element which concerns on a 5th Example Process sectional drawing in the manufacturing process of the light receiving element which concerns on a 5th Example.
  • Process sectional drawing in the manufacturing process of the compound semiconductor light receiving element which concerns on a 7th Example Process sectional drawing in the manufacturing process of the compound semiconductor light receiving element which concerns on a 7th Example.
  • Process sectional drawing in the manufacturing process of the compound semiconductor light receiving element which concerns on a 7th Example The figure which shows the light receiving element which concerns on an 8th Example (b).
  • FIG. 3 to 12 show cross-sectional structures in the order of manufacturing steps of the light receiving element portion.
  • the manufacturing process will be described in order.
  • an insulating film 2 having a thickness of 30 nm is formed by thermal oxidation.
  • a silicon dioxide insulating film may be deposited on the surface using an apparatus such as CVD (Chemical Vapor Deposition).
  • silicon nitride (SiN) 3 is deposited as a stopper for the subsequent planarization CMP process.
  • a resist is applied, and a region where the light receiving layer is formed is patterned by photolithography. Subsequently, as shown in FIG.
  • the resist pattern is transferred to the silicon nitride (SiN) 3 and the insulating film 2 by chemical etching such as anisotropic dry etching, the insulating film 2 is removed, and the opening 4 is formed.
  • the surface of the Si substrate 1 is partially exposed.
  • a groove 5 for embedding the light receiving layer is formed by dry etching.
  • the depth of the groove and the thickness of the light receiving layer should be designed according to the use of the light receiving element. In this embodiment, in order to achieve both the light receiving sensitivity and the high response speed, the light receiving layer thickness is set to 500 nm and the Si groove depth is set to 600 nm.
  • a p-type conductor region 11 and an n-type conductor region 10 that serve as a light receiving layer lower electrode are formed.
  • the silicon exposed inside the trench 5 is thermally oxidized to form a silicon dioxide (SiO 2 ) insulating film 9 as a through film for the ion implantation process, as shown in FIG.
  • the portion that becomes the n-type conductor region 10 is patterned by photolithography, and, for example, phosphorus (P) ions are implanted (FIG. 7).
  • the n-type conductor region 10 extends along one side of the bottom surface of the groove, and a plurality of n-type conductor regions 10 are arranged in the direction of one side adjacent to the one side.
  • the portions to become the p-type conductor regions 11 are patterned so as to be alternately arranged with the n-type conductor regions 10, and boron (B) is implanted.
  • the interval between the p-type conductor region 11 and the n-type conductor region 10 below the light receiving layer in FIG. 8 affects the response speed of the light receiving element, and the response speed can be increased as the interval is narrower.
  • the band of the light receiving element can be widened. For example, depending on the light receiving element operating voltage, for example, in order to obtain a band of 20 GHz or more, this interval is desirably 700 nm or less.
  • a silicon dioxide (SiO 2) insulating film is again formed on the inner side surface and the bottom of the groove 5 as shown in FIG. 9 in order to electrically isolate the light receiving layer 6 and the surrounding Si layer.
  • the implanted impurity ions can be activated by annealing at the same time as formation and appropriately selecting the thermal oxidation conditions. Insulating film formation and annealing may be performed as separate processes, and either process may be performed first.
  • the opening formation step is repeated from the above photolithography.
  • a germanium (Ge) light-receiving layer 6 is epitaxially grown in a region where the silicon (Si) layer 1 is exposed until the thickness reaches 1000 nm. Since the substrate surface other than the groove 5 is protected by the silicon dioxide (SiO 2) insulating film 2, germanium (Ge) does not grow.
  • the germanium (Ge) light receiving layer 6 and the conductor regions 10 and 11 below the light receiving layer 6 were formed by the above process.
  • a silicon dioxide (SiO 2) insulating film 2 is deposited to fill the step between the upper surface of the light receiving layer and the surface of the surrounding silicon substrate (FIG. 11). Thereafter, using the SiN film 3 as a stopper, the step on the substrate surface is flattened by CMP, and the SiN film 3 is removed.
  • SiO 2 silicon dioxide
  • a silicon substrate having a substrate surface covered with a silicon dioxide insulating film and provided with a germanium (Ge) light receiving layer 6 was formed (FIG. 12).
  • FIG. 1 is a cross-sectional view when the CMOS process is completed, and FIG. 2 is a top view of the light receiving element portion.
  • the light receiving element of the present invention includes a substrate, a groove provided on the substrate, a first conductor of the first conductivity type provided side by side at the bottom of the groove, A second conductor of the second conductivity type provided between the conductors, a light receiving layer provided on the first and second conductors in the groove, and a plurality of first conductors A first electrode connected and a second electrode connected to a plurality of second conductors, wherein the light-receiving layer is in contact with the first conductor and the second conductor;
  • the response speed of the light receiving element is affected by the element capacity and the carrier traveling speed.
  • the pair of conductor regions is a comb-like structure arranged in the same plane, and the interelectrode capacitance per unit area is about 0.01 to 0.1 ⁇ F / ⁇ m 2 .
  • a PIN type light receiving element having a parallel plate capacitor structure has a capacity of 0.02 to 2 ⁇ F / ⁇ m 2
  • a structure in which a comb-shaped electrode is formed on the upper surface of the light receiving layer has a smaller capacitance. Therefore, even if a plurality of conductor regions corresponding to the electrodes are arranged, the influence of the element capacitance on the response speed of the light receiving element is small, so that the light receiving region can be expanded.
  • a double-sided electrode type germanium photodiode structure is disclosed.
  • 3 to 12 and 15 show cross-sectional structures in the order of manufacturing steps of the light receiving element portion.
  • the steps different from those in Example 1 will be described in order.
  • the processes from the formation of the conductor regions 10 and 11 below the light receiving layer, the light receiving layer formation and the CMOS formation are the same as those in the first embodiment, and thus the description thereof is omitted.
  • CMOS complementary metal-oxide-semiconductor
  • CMOS complementary metal-oxide-semiconductor
  • a through hole is formed in the pad portion, and electrical contact is made with the conductor region under the light receiving layer 6.
  • the silicon dioxide insulating film 2 on the Ge light receiving layer 6 is opened to form the metal 8, thereby completing the light receiving element portion.
  • the opening of the insulating film 2 may have a shape that opens over the entire surface of the light receiving layer, or a shape that opens only in the portion where metal is deposited.
  • the response speed is limited by the distance between the electrodes 8 at the comb teeth and the distance between the p-type conductor region and the n-type conductor region under the light receiving layer.
  • the first and second electrodes when the upper surface of the substrate is the xy plane, the first and second electrodes have root portions extending in the x direction and the z direction, Comb composed of comb teeth extending in the y direction, and the first and second electrodes are provided on the substrate at positions facing each other through a groove and extend in the y direction of the first and second electrodes
  • the tooth portions are in contact with the upper surface of the light receiving layer, and the comb tooth portions extending in the z direction of the first and second electrodes are connected to the first and second conductors, respectively.
  • the carrier is extracted by the electrode 8 on the upper surface of the light receiving layer and the conductor regions 10 and 11 below the light receiving layer 6. Therefore, carriers can be extracted from the deeper portion of the light receiving layer than in the first embodiment, and higher speed can be improved. In addition, design variations will expand, leading to further improvements in sensitivity and response speed.
  • FIG. 16 shows the electric field distribution in the light receiving layer at the center of both electrodes when the electrode width and electrode interval are 1: 5 and the applied voltage is 3 V in the conventional surface electrode structure.
  • the electric field strength is 1 ⁇ 10 4 V / cm 2 or less, the carrier traveling speed does not reach the saturation speed, and the carrier traveling speed deep in the light receiving layer becomes slow. Therefore, the response speed of the light receiving element decreases.
  • Example 2 As a modification of Example 2, the horizontal positions of the comb-like electrode 8 on the upper surface of the light receiving layer and the conductor regions 10 and 11 below the light receiving layer are shifted to the left and right, A structure in which a comb-like electrode 8 is provided between the conductor regions 10 and 11 will be described.
  • the manufacturing process is the same as in Example 2, and only the arrangement of the electrodes 8 on the upper surface of the light receiving layer is changed.
  • FIG. 17 shows a top view of the light receiving portion after the manufacturing process of the light receiving element portion is completed.
  • the electrode is formed only on the upper surface, there is a problem that carriers easily accumulate in the lower part of the electrode.
  • the electric field in the surface of the light receiving layer is strongest in the middle of the electrodes facing each other and weakened directly below the electrodes.
  • Light incident on the light receiving layer enters the light receiving layer from between the electrodes, and spreads and propagates in the light receiving layer. Therefore, although light is reflected at the electrode portion, carriers are generated even immediately below the electrode due to the propagated light. Since the electric field is weak immediately below the electrode, the force for extracting the carriers is weak. For this reason, carriers are accumulated in the light receiving layer, which causes a decrease in the response speed of the light receiving element.
  • Example 2 a structure in which the light receiving element of Example 2 is modified to improve element characteristics will be described.
  • the lattice constant of Ge is about 4% larger than the lattice constant of Si, and the lattice mismatch caused by the difference of the lattice constant is a problem for forming a high-quality Ge layer on the Si substrate.
  • the crystal defects generated by this lattice mismatch adversely affect the characteristics of the light receiving element, such as an increase in dark current and a decrease in carrier traveling speed due to crystallinity degradation.
  • a silicon dioxide insulating film is partially formed on a silicon (Si) substrate, and germanium (Ge) is selectively grown only in an opening without a silicon dioxide insulating film, thereby improving germanium crystallinity.
  • germanium germanium
  • the silicon dioxide insulating film 2 is formed on the inner side wall and the bottom of the trench 5, the silicon dioxide insulating film 2 is left on a part of the bottom as shown in FIG. At this time, the silicon dioxide insulating film is left so as to overlap the central portions of the conductor regions 10 and 11.
  • the effect of this embodiment can be obtained sufficiently if the insulating film 2 remains on the both sides of the silicon dioxide insulating film at positions where the conductor region is exposed, even if it is not the central portion.
  • germanium 6 is selectively epitaxially grown between the insulating films 2 in the trench 5, and the silicon dioxide insulating film 2 is deposited on the germanium (Ge) light receiving layer 6.
  • the surface is flattened by the same process as in the first embodiment, and the process proceeds to the CMOS process.
  • the electrode 8 is formed on the light receiving layer.
  • FIG. 18 shows a top view of the light receiving portion after the manufacturing process of the light receiving element portion is completed.
  • the insulating film 2 is left on the conductor region below the light receiving layer 6 and the light receiving layers 6 are separated from each other by the insulating film 2, the crystallinity of the light receiving layer is added to the effect of the second embodiment. And the characteristics of the light receiving element can be improved.
  • FIG. 19 a plurality of insulating films 2 are left, but it goes without saying that the effect of the present embodiment can be obtained only at one place.
  • the insulating film 2 is formed so as to remain in both the x direction and the y direction. .
  • Example 2 having a double-sided electrode structure
  • a factor that reduces the response speed of the light receiving element is a CR time constant (product of element capacitance and element resistance).
  • the CR time constant can be made smaller than in the conventional structure.
  • the CR time constant increases as the light receiving section is expanded, the CR time constant can also be reduced in the present invention. It becomes a problem.
  • the conductor region under the light receiving layer is formed of a semiconductor, the resistance is higher than that of the metal electrode, which tends to increase the CR time constant.
  • the resistance can be reduced by using silicide, which is a compound made of metal and silicon, with respect to the conductor region below the light receiving layer.
  • silicide is nickel silicide (NiSi), for example.
  • Silicide is used in CMOS transistor gates, sources, drains, contact openings, and the like mixed with light receiving elements, and can obtain a resistivity close to that of metal. Although it is difficult in the process to make the conductor region below the light receiving layer a metal electrode, it is possible to introduce a process of exposing part of the conductor region and silicidation.
  • FIG. 19 show cross-sectional structures in the order of manufacturing steps.
  • the steps from FIG. 3 to FIG. 19 are the same as those in the fourth embodiment, and a description thereof will be omitted.
  • the silicon dioxide insulating film 2 on the conductor regions 10 and 11 is chemically treated as shown in FIG.
  • the conductor regions 10 and 11 are exposed by etching.
  • Ni12 is deposited by sputtering, and Si and Ni are reacted by heat treatment to form nickel silicide (NiSi) 13 (FIG. 24).
  • Ni12 deposited on the silicon dioxide insulating film 2 using chemicals and remaining unreacted in the heat treatment step is removed. After removal of Ni, the silicon dioxide film 2 is embedded (FIG.
  • the CR time constant R can be reduced by reducing the resistance of the conductor region.
  • nickel (Ni) remains on the side wall of the germanium (Ge) light receiving layer and the element capacitance C increases, the effect of reducing the CR time constant as the entire light receiving element is small.
  • no metal such as Ni remains on the side wall of the germanium (Ge) light receiving layer, so that the capacitance C is increased in addition to the effect of the fourth embodiment. Can be prevented.
  • a light receiving element in which the electrode on the surface of the light receiving layer has a PIN structure as in the lower part as shown in FIG. 26 will be described.
  • the steps up to the step of filling the germanium (Ge) light receiving layer and the light receiving region with the insulating film are the same as in the first embodiment.
  • an n-type conductor region and a p-type conductor region are patterned in the portion where the surface electrode is to be disposed, and impurities are implanted.
  • Activation annealing and contact opening and metal deposition processes are performed after the CMOS process.
  • the process of the light receiving element portion and the CMOS portion is an important factor. For example, when the high temperature process time in the CMOS process is long and there is a concern that impurities may diffuse into the silicon substrate, the MSM structure as in the second embodiment is desirable.
  • MSM light receiving element is an element using a Schottky barrier between metal and semiconductor, and the metal used as an electrode is preferably nickel (Ni) or tungsten (W) having a large work function.
  • a metal having a small work function is selected in order to reduce the contact resistance between the n-type region and the electrode.
  • An optimum metal can be selected for each, but it is also conceivable to use the same kind of metal for the electrodes of the CMOS part and the light receiving element part in order to reduce the number of processes.
  • the metal-semiconductor junction exhibits ohmic characteristics, a problem arises in that the dark current increases in the light-receiving element having the MSM structure. Therefore, if the PIN structure is also used for the electrode portion above the light receiving layer as in this embodiment, in addition to the effect of Embodiment 1, the effect of further suppressing dark current can be obtained.
  • FIGS. 27 to 29 show the cross-sectional structures in the order of the manufacturing process.
  • the surface of the InP substrate 14 is patterned into a comb shape by photolithography, and the p-type conductor region 11 and the n-type conductor region 10 are ion-implanted as shown in FIGS. Form.
  • an InGaAs 15 serving as a light receiving layer is grown as shown in FIG. 29 by MOCVD (Metal-Organano Chemical Vapor Deposition) or MBE (Molecular Beam Epitaxy).
  • MOCVD Metal-Organano Chemical Vapor Deposition
  • MBE Molecular Beam Epitaxy
  • the conductor regions 10 and 11 were formed under the InGaAs light receiving layer on the InP substrate by the above process.
  • an electrode is also formed on the surface of the InGaAs light receiving layer as in the second embodiment, for example, an AlInAs layer is formed on the InGaAs layer, surface passivation is performed with the silicon dioxide insulating film, and then the opening of the silicon dioxide insulating film is formed.
  • a Schottky junction is formed at the interface between the metal electrode and the AlInAs to form an MSM light receiving element structure.
  • the compound semiconductor light-receiving element manufactured in this manner can achieve both high speed and sensitivity even when the light-receiving layer is made thinner than the conventional surface electrode light-receiving element.
  • the resistance of the lower electrode becomes a problem due to the enlargement of the light receiving surface.
  • the resistance increases in proportion to the length of the conductor region. Therefore, as shown in FIG. 30, the light receiving portion is divided, one light receiving portion is made smaller, and the conductor region length is also shortened, thereby reducing the resistance of the element.
  • This approach is equivalent to arranging resistance components in series to parallel, and is particularly effective in this structure in which some wiring resistance limits the CR time constant of the light receiving element.

Abstract

　基板と、基板上に設けられた溝と、溝の底部に並んで設けられた、第１の導電型の第１の導電体と、第１の導電体の間に設けられた第２の導電型の第２の導電体と、溝内の第１及び第２の導電体上に設けられた受光層と、複数の第１の導電体に接続された第１の電極と、複数の第２の導電体に接続された第２の電極と、を有し、受光層と、第１の導電体および第２の導電体とが接することを特徴とする半導体受光素子。

Description

半導体受光素子
　本発明は半導体受光素子に関するものであり、特にシリコン基板上にＣＭＯＳ混載可能な受光素子に関する。
　近年、情報処理機器の高速化において、入出力部分の光配線の実用化が進んでいる。光配線システムは、伝送路となる光導波路、発光素子（Ｌａｓｅｒ　Ｄｉｏｄｅ）、受光素子（Ｐｈｏｔｏ　Ｄｉｏｄｅ）、発光素子の駆動回路（Ｄｒｉｖｅｒ　ＩＣ）、受光素子の駆動回路（Ｒｅｃｅｉｖｅｒ　ＩＣ）等で構成される。これらの光デバイスを、ＣＭＯＳプロセス技術を用いて電子回路と混載することで、安価な光デバイスの量産が可能となる。中でも、光配線システムを構成するデバイスの一つである受光素子においては、実装工程や光軸調芯の簡易化、ＣＭＯＳとの混載が可能な構造や製造方法が求められている。
　受光素子は、その形態から、面入射型と導波路型に分けられる。面入射型の利点は光ファイバとの光軸調芯が容易である点や、実装が容易である点、光ファイバと面入射型受光素子とがコネクタを介して簡単に脱着できる点である。一方、導波路型の利点は、チップ内の他の半導体導波路型デバイスと集積する際の整合性が高い点である。しかし光のスポットサイズが小さいため、光ファイバとの高効率な光結合が難しく、特にファイバチャネル数が多数ある場合には、実装工程に係るコストや所要時間の点が課題となる。
　また受光素子内の半導体内のキャリアの振る舞いの点からは、Ｐ（Ｉ）Ｎ接合型、ＭＳＭ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ－Ｍｅｔａｌ）型やＡＰＤ（ａｖａｌａｎｃｈｅ　ｐｈｏｔｏｄｉｏｄｅ）型に分類される。幹線系などの長距離通信では高感度なＡＰＤ型が用いられ、アクセス系など近距離では低バイアスで動作するＰＩＮ接合型が広く使われている。ＭＳＭ型は高速応答性に優れ、かつ受光面積が大きいという利点もあり、高速通信や波形計測の分野で広く使われている。
特表２００７－５２７６２６号公報
Ｓ．　Ｋｌｉｎｇｅｒ，　Ｍ．　Ｂｅｒｒｏｔｈ，　Ｍ．　Ｋａｓｃｈｅｌ，　Ｍ．　Ｏｅｈｍｅ，　ａｎｄ　Ｅ．　Ｋａｓｐｅｒ，　フォトニクス・テクノロジー・レターズ　（Ｐｈｏｔｏｎｉｃｓ　Ｔｅｃｈｎｏｌｏｇｙ　Ｌｅｔｔｅｒｓ），　２００９年，　２１巻，　ｐｐ．　９２０～９２２．
　数ｍから数１０ｍの短距離で、多数の入出力ポートを光ファイバによって結ぶ場合には、アライメントが容易かつ低電圧駆動可能という理由から、面入射ＰＩＮ型受光素子が有力な候補となる。しかし面入射ＰＩＮ型受光素子では、応答速度の高速化および受光感度の高感度化を実現する際に、速度と感度とがトレードオフの関係であるという課題がある。
　高速化を目指す場合には、受光層内で生じた電子と正孔とを、電界により素速く引き抜くことが必要とされる。そのためには受光層を薄くして、キャリアの走行距離を短くすることが有効である。しかし、受光層を薄くすると、光を吸収できる長さが短くなり、入射した光を十分に吸収することができないため、光電変換の効率が低下する。
　また、高速化のために素子容量の低下を図ろうとすると、受光面積が小さくなり、ファイバとのアライメント精度が要求され、面入射型のメリットが小さくなってしまう。
　電極間の幅が小さいほど高速動作は可能であるが、結合損失や透過損失が増大する。このような高速ＰＩＮフォトダイオードにおいてもレンズ等の光学部品を挿入して結合効率を高めることは可能であるが、多数のチャネルで構成される装置においては、部品点数が増大し、製造工程にかかるコストも増大するという課題が生じる。
　一方、面入射・ＭＳＭ型の受光素子においては、ファイバとの結合を高めるために受光面積を広げても素子容量増加に起因する応答速度の劣化は生じにくいという利点。しかしＣＭＯＳ整合性や特性面では、以下のような課題もある。
　ＣＭＯＳプロセスでは下層配線やゲート、ソース・ドレインなどの微細パターンを描画する際、露光の焦点深度の余裕が少ないため、ウエハの平坦性が要求される。これに対し、面入射型の受光素子では入射光を十分に吸収するためには一定以上の厚みを持つ受光層が必要である。したがって、受光素子の感度を確保するためには、受光素子の基板面からの高さはＭＯＳ－ＦＥＴの高さよりも大きくなってしまうため、受光素子とＣＭＯＳとの混載が困難となるという課題がある。このような課題を解決するため、特許文献１では平面構造によりＣＭＯＳとの混載が可能な受光素子が開示されている。
　しかしながら、特許文献１に開示されているような平面電極構造では、高感度化と高速性の両立が困難という課題が残る。例えば受光素子の受光層を厚くすると、光吸収量が増加するため、高感度化という効果が得られる。しかし、一方で受光層の厚みが大きいために、表面電極から離れた受光層下部で生じたキャリアにより高速性が劣化する。これは、受光層端部からキャリア引き抜き電極までの距離が遠いため、受光層下部は印加電圧が小さくなり、キャリア走行速度が遅くなるためである。
　本発明で解決しようとする課題は、光配線用の面入射型の受光素子において、ＣＭＯＳとの混載が可能かつ、高感度と高速性の両立が可能な構造を提供するものである。
　本発明による半導体受光素子は、平面電極構造であることを特徴としている。また面入射型で半導体表面の溝内部に受光層が形成されていることを特徴とする。
　本発明によれば、ＣＭＯＳとの混載が可能かつ、高感度と高速性の両立が可能な受光素子を提供することができる。
第１の実施例に係る受光素子を示す上面図(a)および断面図（ｂ）。 第１の実施例に係る受光素子を示す上面図。 第１の実施例に係る受光素子を示す断面図。 第１の実施例に係る受光素子を示す断面図。 第１の実施例に係る受光素子を示す断面図。 第１の実施例に係る受光素子の製造工程における工程断面図。 第１の実施例に係る受光素子の製造工程における工程断面図。 第１の実施例に係る受光素子の製造工程における工程断面図。 第１の実施例に係る受光素子の製造工程における工程断面図。 第１の実施例に係る受光素子の製造工程における工程断面図。 第１の実施例に係る受光素子の製造工程における工程断面図。 第１の実施例に係る受光素子の製造工程における工程断面図。 第１の実施例に係る受光素子の製造工程における工程断面図。 第１の実施例に係る受光素子の製造工程における工程断面図。 第１の実施例に係る受光素子の製造工程における工程断面図。 第２の実施例に係る受光素子を示す図。 第２の実施例に係る受光素子を示す上面図。 第２の実施例に係る受光素子を示す断面図。 第２の実施例に係る受光素子を示す断面図。 第２の実施例に係る受光素子を示す断面図。 第２の実施例に係る受光素子の製造工程における工程断面。 表面電極構造フォトダイオード吸収層の電界プロファイルを示す図。 第３の実施例に係る受光素子を示す上面図。 第３の実施例に係る受光素子を示す断面図。 第３の実施例に係る受光素子を示す断面図。 第３の実施例に係る受光素子を示す断面図。 第４の実施例に係る受光素子を示す上面図。 第４の実施例に係る受光素子を示す断面図。 第４の実施例に係る受光素子を示す断面図。 第４の実施例に係る受光素子を示す断面図。 第４の実施例に係る受光素子の製造工程における工程断面図。 第４の実施例に係る受光素子の製造工程における工程断面図。 第４の実施例に係る受光素子の製造工程における工程断面図。 第５の実施例に係る受光素子の製造工程における工程断面図。 第５の実施例に係る受光素子の製造工程における工程断面図。 第５の実施例に係る受光素子の製造工程における工程断面図。 第５の実施例に係る受光素子の製造工程における工程断面図。 第６の実施例に係る受光素子を示す図。 第７の実施例に係る化合物半導体受光素子の製造工程における工程断面図。 第７の実施例に係る化合物半導体受光素子の製造工程における工程断面図。 第７の実施例に係る化合物半導体受光素子の製造工程における工程断面図。 第８の実施例に係る受光素子を示す図（ｂ）。
　以下に、図面を用いて実施例を詳述する。
　本実施例では、図２を用いて、受光層下部に電極層を有するゲルマニウム受光素子構造を開示する。図３～図１２に受光素子部の製造工程順に断面構造を示す。以下、順を追って製造工程を説明する。
　図３に示すとおり、シリコン（Ｓｉ）ウエハ１（以下、シリコン基板または基板と呼ぶ）を洗浄後、熱酸化により膜厚３０ｎｍの絶縁膜２を形成する。あるいはＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）などの装置を用いて、表面に二酸化シリコン絶縁膜を堆積させてもよい。さらに後の平坦化ＣＭＰプロセスのストッパーとして窒化シリコン（ＳｉＮ）３を堆積する。次にレジストを塗布し、フォトリソグラフィーによって受光層が形成される領域をパターニングする。続いて図４－５のように、異方性ドライエッチングなどの化学エッチングにより、レジストパターンを窒化シリコン（ＳｉＮ）３と絶縁膜２に転写して、絶縁膜２を除去して開口部４を形成し、部分的にＳｉ基板１の表面を露出させる。さらにドライエッチングにより、受光層を埋め込むための溝部５を形成する。溝の深さ及び受光層厚は受光素子の用途に合わせて設計すべきである。本実施例においては、受光感度と応答速度の高速性とを両立するため、受光層厚５００ｎｍ、Ｓｉ溝深さ６００ｎｍとした。
　次に受光層下部電極の役割を果たす、ｐ型導電体領域１１及びｎ型導電体領域１０を形成する。溝部５の内部に露出しているシリコンに対して熱酸化を施し、図６に示すように、イオン注入プロセスのためのスルー膜として二酸化シリコン（ＳｉＯ２）絶縁膜９を形成する。続いてフォトリソグラフィーでｎ型導電体領域１０となる部分を、パターニングして、例えば燐（Ｐ）イオンを打ち込む（図７）。このｎ型導電体領域１０は、溝部底面の１辺に沿って延伸し、前記１辺に隣接する１辺の方向に複数並んでいる。同様に、ｎ型導電体領域１０と交互に並ぶように、ｐ型導電体領域１１となる部分をパターニングし、ボロン（Ｂ）を注入する。図８中の、受光層下のｐ型導電体領域１１とｎ型導電体領域１０との間隔は、受光素子の応答速度に影響し、間隔が狭いほど応答速度を高速化することができる。また、応答速度を高速化することにより、受光素子の帯域も広げることができる。例えば、受光素子動作電圧にもよるが、例えば２０ＧＨｚ以上の帯域を得るためには、この間隔は７００ｎｍ以下であることが望ましい。
　スルー膜９を除去した後、受光層６と周辺のＳｉ層を電気的に分離するため、図９のように、ふたたび二酸化シリコン（ＳｉＯ２）絶縁膜を溝部５の内側側面及び底部に形成する。形成と同時にアニールを行い、熱酸化条件を適切に選択することで、注入した不純物イオンを活性化させることができる。なお、絶縁膜形成とアニールは別の工程としても問題なく、どちらの工程が先でもかまわない。
　その後、溝部５の底面に対し、受光層６を形成する領域のシリコン（Ｓｉ）層１を露出させるため、上述のフォトリソグラフィーから開口部形成の工程を繰り返して行う。続いて図１０に示すように、シリコン（Ｓｉ）層１が露出した領域に厚さ１０００ｎｍになるまでゲルマニウム（Ｇｅ）受光層６をエピタキシャル成長させる。溝部５以外の基板表面は二酸化シリコン（ＳｉＯ２）絶縁膜２で保護されているため、ゲルマニウム（Ｇｅ）は成長しない。以上の工程によりゲルマニウム（Ｇｅ）受光層６および受光層６下部の導電体領域１０，１１が形成された。
　次に受光層上面と周囲のシリコン基板表面との段差を埋めるため二酸化シリコン（ＳｉＯ２）絶縁膜２を堆積する（図１１）。その後、ＳｉＮ膜３をストッパーとして基板表面の段差をＣＭＰで平坦化し、ＳｉＮ膜３を除去する。
　　以上の工程により、基板表面が二酸化シリコン絶縁膜で覆われ、かつゲルマニウム（Ｇｅ）受光層６を備えたシリコン基板が形成された（図１２）。
　ＣＭＯＳと混載する場合には、上記の工程を終えた後、通常のＣＭＯＳプロセスとして、素子分離、ｗｅｌｌ形成、ゲート形成、拡散領域形成を行う。ＣＭＯＳ形成後、絶縁膜やコンタクト開口部を形成し、ＣＭＯＳ及び受光素子部にメタル電極を形成する。ＣＭＯＳプロセスまで終了した場合の断面図を図１、受光素子部分の上面図等を図２に示す。
　以上を踏まえると、本発明の受光素子は、基板と、基板上に設けられた溝と、溝の底部に並んで設けられた、第１の導電型の第１の導電体と、第１の導電体の間に設けられた第２の導電型の第２の導電体と、溝内の前記第１及び第２の導電体上に設けられた受光層と、複数の第１の導電体に接続された第１の電極と、複数の第２の導電体に接続された第２の電極と、を有し、受光層と、第１の導電体および第２の導電体とが接することを特徴とする。
　次に、本発明の効果について説明する。
　　一般に、受光素子の応答速度は、素子容量とキャリア走行速度に影響される。本実施例のような、受光層下部に導電体領域を形成した構造では、一対の導電体領域が同一面内に複数並ぶ櫛歯型の構造であり、単位面積当たりの電極間容量は、約０．０１～０．１μＦ／μｍ２である。一方、平行平板キャパシタ構造を有するＰＩＮ型受光素子は０．０２～２μＦ／μｍ２であり、受光層上面に櫛歯型の電極を形成した構造の方が容量が小さい。ゆえに電極に相当する導電体領域を複数配置しても素子容量が受光素子の応答速度に与える影響は小さいため、受光領域を広げることができる。
　もう１つの高速動作に寄与するキャリア走行速度であるが、これは、導電体領域の間隔である程度自由に設定できるため、間隔を調整することで受光層内のキャリア走行速度を制御することができる。本実施例の構造は、ＣＭＯＳプロセスの応用により、電極に相当する導電体領域を受光層の下部に配置することが可能となった。本実施例を適用し、受光面積を広げることにより、感度や応答速度の改善につながる。
　本実施例では、両面電極型ゲルマニウムフォトダイオード構造を開示する。図３～１２，１５には、受光素子部の製造工程順に断面構造を示す。以下、実施例１と異なる工程は、順を追って製造工程を説明する。
　図３～１２に示されるように、受光層下部の導電体領域１０，１１の形成、受光層形成およびＣＭＯＳ形成までは、実施例１と同様の工程なので説明を省略する。
　ＣＭＯＳ形成後、絶縁膜やコンタクト開口部を形成し、図１５に示すように、ＣＭＯＳ及び受光層６に対し、メタル電極を形成する。さらに、パッド部分に貫通穴を形成し、受光層６下部の導電体領域とも電気的なコンタクトをとる。このときＧｅ受光層６上の二酸化シリコン絶縁膜２を開口してメタル８を形成することで受光素子部分が完成する。絶縁膜２の開口部は、受光層上全面を開口する形状、メタルを堆積する部分だけを開口する形状でもかまわない。櫛歯部の電極８の間隔及び、受光層下のｐ型導電体領域とｎ型導電体型領域との間隔により応答速度は制限される。最後に、受光素子部分の上面図等を図１３、１４に示す。
　以上を踏まえると、本実施例の構造を適用した受光素子は、基板の上面をｘ－ｙ平面としたとき、第１及び第２の電極は、ｘ方向およびｚ方向に延伸する根元部と、ｙ方向に延伸する櫛歯部からなり、第１と第２の電極とは、基板上に、溝を介して対向する位置に設けられ、第１及び第２の電極のｙ方向に延伸する櫛歯部は、それぞれ受光層上面と接し、第１及び第２の電極のｚ方向に延伸する櫛歯部は、それぞれ第１及び第２の導電体と接続されていることを特徴とする。
　本実施例では、受光層上面の電極８および受光層６下部の導電体領域１０，１１でキャリアを引き抜く構造としている。そのため、実施例１よりも受光層深部から、キャリアを引き抜くことができ、より高速性を向上させることができる。また、設計のバリエーションが広がり、さらなる感度や応答速度の改善にもつながる。
　従来の表面電極構造において、電極幅と電極間隔が１：５、印加電圧が３Ｖのとき、両電極の中心における受光層内の電界分布を図１６に示す。ゲルマニウム（Ｇｅ）受光層の深さ５００ｎｍ以上では電界強度１ｘ１０４　Ｖ／ｃｍ　以下となり、キャリア走行速度が飽和速度に到達せず、受光層深くのキャリアの走行速度は遅くなる。そのため、受光素子の応答速度が低下する。
　一方、受光層を薄くした場合には、キャリア走行速度の遅いキャリアは減るが、受光感度が低下する。そこで本実施例のように平面電極構造を両面に配置することで、感度と応答速度の両立が可能となる。
　本実施例では、実施例２の変形例として受光層上面の櫛歯状の電極８と、受光層下の導電体領域１０，１１との水平位置が重ならないように、両者を左右にずらし、導電体領域１０と１１との間に櫛歯状の電極８を設けた構造について述べる。製造工程は実施例２と同様であり、受光層上面の電極８の配置を変更するのみである。受光素子部の製造工程が終了した後の受光部の上面図等を図１７に示す。
　従来の面入射・ＭＳＭ受光素子では、上面のみに電極が形成されているため、電極下部にキャリアが蓄積しやすいという課題が有った。受光層面内の電界は、向かい合う電極の中間が最も強く、電極の直下部が弱くなる。受光層に入射する光は、電極間から受光層に入射し、受光層内で広がって伝搬する。そのため、電極部では光が反射されるが、伝搬した光により電極直下部でもキャリアは発生する。この電極直下部は、電界が弱いため、キャリアを引き抜く力が弱い。そのため、キャリアが受光層内に蓄積され、受光素子の応答速度低下の原因となる。そこで本実施例のように受光層６上面の電極８と受光層６下部の導電体領域１０，１１とを互い違いに配置することで、受光層６内全体に電圧を印加することが可能であり、実施例２の効果に加え、キャリアの蓄積による速度劣化を回避することができる。
　本実施例では、実施例２の受光素子において、素子特性向上のための変形を施した構造について述べる。
　Ｇｅの格子定数はＳｉの格子定数に比べ４％程度大きく、この格子定数の差によって発生する格子不整合が、Ｓｉ基板上に高品質なＧｅ層を形成するための課題である。この格子不整合により発生した結晶欠陥により暗電流が増加したり、結晶性劣化によるキャリア走行速度の低下を招くなど受光素子の特性に悪影響を与える。
　その対策として、シリコン（Ｓｉ）基板上に、部分的に二酸化シリコン絶縁膜を形成し、二酸化シリコン絶縁膜の無い開口部にのみゲルマニウム（Ｇｅ）を選択成長させることでゲルマニウムの結晶性を改善するという手法がある。もちろん、この手法は実施例２以外の本発明に適用することも可能である。
　図３～図９，図１９、２０に、製造工程順に断面構造を示す。
　図３～図９までの工程は実施例１と同様の工程なので説明を省略する。溝部５の内側の側壁及び底部に二酸化シリコン絶縁膜２を形成した後、図１９のように、底部の一部に二酸化シリコン絶縁膜２を残す。このとき二酸化シリコン絶縁膜を導電体領域１０，１１の中心部分に重ねるような形で残しておく。もちろん、中心部分でなくとも、二酸化シリコン絶縁膜の両側に、導電体領域が露出するような位置に絶縁膜２が残っていれば、十分に本実施例の効果を得ることはできる。
　続いて溝部５内の絶縁膜２の間に、図２０に示すように、ゲルマニウム６を選択的にエピタキシャル成長し、ゲルマニウム（Ｇｅ）受光層６上部に二酸化シリコン絶縁膜２を堆積する。以降は実施例１と同様の工程で表面を平坦化し、ＣＭＯＳ工程へと進む。そのあと、図２１のように、受光層上部に電極８を形成する。受光素子部の製造工程が終了した後の受光部の上面図等を図１８に示す。
　本実施例では受光層６下部の導電体領域上に絶縁膜２を残し、受光層６同士を絶縁膜２によって分離させた構造としているため、実施例２の効果に加え、受光層の結晶性を改善でき、受光素子の特性を向上させることができる。なお、図１９では、複数個所の絶縁膜２を残しているが、一か所のみでも本実施例の効果を奏することは言うまでもない。また、図１７では、基板平面をｘ－ｙ方向としたとき、ｘ方向、ｙ方向どちらにも絶縁膜２が残るように形成されているが、もちろん片方だけでも、本実施例の効果を奏する。
　本実施例では、両面電極構造である実施例２において素子抵抗を低減させるための構造について述べる。
　受光素子の応答速度が低下する要因にはＣＲ時定数（素子容量と素子抵抗の積）がある。本発明の構造では、従来の構造よりもＣＲ時定数を小さくすることができているが、受光部を広げるほどＣＲ時定数は大きくなるため、やはり本発明においてもＣＲ時定数を小さくすることが課題となる。特に受光層下部の導電体領域は半導体で形成されるため、メタル電極に比べると抵抗が高く、ＣＲ時定数を増加させる要因となりやすい。その解決手法としては、受光層下部の導電体領域に対して金属とシリコンよりなる化合物であるシリサイドを用いて抵抗を下げることが挙げられる。シリサイドの例としては、例えばニッケルシリサイド（ＮｉＳｉ）があげられる。シリサイドは受光素子と混載するＣＭＯＳの、トランジスタのゲート、ソース、ドレイン、コンタクト開口部等で用いられており、金属に近い抵抗率を得ることができる。受光層下部の導電体領域をメタル電極にすることはプロセス上困難であるが、導電体領域の一部を露出させ、シリサイド化するプロセスを導入することは可能である。
　以下、順を追って製造工程を説明する。図３～図９、図１９、２０、図２２～図２５には、製造工程順に断面構造を示す。図３～図１９までの工程は実施例４と同様なので説明を省略する。
　図２０のように、選択的にＧｅをエピタキシャル成長させ、Ｇｅ受光層側部に二酸化シリコン絶縁膜を堆積した後、図２２のように、導電体領域１０、１１上の二酸化シリコン絶縁膜２を化学エッチングで除去し導電体領域１０，１１を露出させる。さらに図２３に示すように、Ｎｉ１２をスパッタリング法で蒸着し、熱処理によりＳｉとＮｉを反応させニッケルシリサイド（ＮｉＳｉ）１３を形成する（図２４）。その後、化学薬品を用いて二酸化シリコン絶縁膜２部分に蒸着され、熱処理工程で未反応のまま残っているＮｉ１２を除去する。Ｎｉ除去後は二酸化シリコン膜２を埋め込み（図２５）、平坦化して受光部の表面電極以外の工程が完了する。その後の工程は、実施例１のように、ここで受光素子の工程を完了させＣＭＯＳ工程に移ってもよいし、実施例２のように受光層上部のメタル電極８を形成してもよい。
　メタル蒸着だけでも、導電体領域の低抵抗化によりＣＲ時定数のＲを減らすことはできる。しかしゲルマニウム（Ｇｅ）受光層の側壁にニッケル（Ｎｉ）が残ってしまい素子容量Ｃの増加になるため、受光素子全体としてのＣＲ時定数を減少させる効果は少ない。これに対し、本実施例のように、シリサイド化した導電体領域用いると、ゲルマニウム（Ｇｅ）受光層の側壁にＮｉ等のメタルが残らないため、実施例４の効果に加え、容量Ｃの増加を防ぐことができる。
　本実施例では、図２６に示すように受光層表面の電極を下部と同様にＰＩＮ構造とした受光素子について述べる。ゲルマニウム（Ｇｅ）受光層および、受光領域を二酸化絶縁膜で埋め込む工程までは実施例１と同様である。続いて表面電極を配置する部分にそれぞれｎ型導電体領域及びｐ型導電体領域となる部分をパターニングし、不純物を注入する。活性化アニール及びコンタクト開口とメタル蒸着プロセスはＣＭＯＳ工程後に処理する。
　ＣＭＯＳと同一基板上に形成された受光素子では、受光素子部とＣＭＯＳ部のプロセス、特にプロセス温度の整合性が重要な要素となる。例えば、ＣＭＯＳ工程における高温プロセスの時間が長く、シリコン基板中に不純物が拡散する懸念がある場合には、実施例２のようなＭＳＭ構造が望ましい。
　ＭＳＭ受光素子は金属－半導体間のショットキー障壁を利用する素子であり、電極として用いる金属は、仕事関数の大きなニッケル（Ｎｉ）やタングステン（Ｗ）などが望ましい。しかしＣＭＯＳ部ではｎ型領域と電極とのコンタクト抵抗低減のため、仕事関数の小さい金属が選択される。それぞれ最適な金属を選ぶこともできるが、工程を削減するためにＣＭＯＳ部と受光素子部との電極に同種の金属を採用することも考えられる。このような場合には金属－半導体接合がオーミック特性を示すため、ＭＳＭ構造の受光素子では暗電流が増加するという課題が生じる。そこで本実施例のように受光層上部の電極部分にもＰＩＮ構造を用いると、実施例１の効果に加え、さらなる暗電流の抑制という効果が得られる。
　本実施例ではＩｎＧａＡｓ受光層を備えた受光素子について述べる。
　図２７～図２９には、製造工程順に断面構造を示す。まずＩｎＰ基板１４の表面に対して、フォトリソグラフィーで櫛歯形にパターニングし、実施例１と同様、図２７、２８に示すようにｐ型導電体領域１１とｎ型導電体領域１０をイオン注入によって形成する。続けて基板１４の表面を洗浄した後、ＭＯＣＶＤ（Ｍｅｔａｌ－Ｏｒｇａｎｏ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）やＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）で、図２９のように受光層となるＩｎＧａＡｓ１５を結晶成長する。感度を確保するため受光層を厚くする場合には、Ｇａ：Ｉｎ　＝　０．４７：０．５３　程度に調整し、ＩｎＰ基板と格子整合させる。このとき、Ｉｎの割合を多くすることで、受光できる波長体を、波長１．７μｍ以上の長波長帯へと広げることができる。
　以上の工程によりＩｎＰ基板上のＩｎＧａＡｓ受光層下部に導電体領域１０，１１が形成された。実施例２のように、ＩｎＧａＡｓ受光層の表面にも電極を形成する場合には、例えばＡｌＩｎＡｓ層をＩｎＧａＡｓ層上に形成し、二酸化シリコン絶縁膜で表面パッシベーションをした後、二酸化シリコン絶縁膜の開口部でメタル電極とＡｌＩｎＡｓの界面でショットキー接合を形成しＭＳＭ受光素子構造とする。このようにして製造された化合物半導体受光素子は、実施例１の効果と同様に、従来型表面電極受光素子に比べ受光層を薄くした場合にも、高速性と感度の両立が可能となる。
　本実施例では、両面電極構造において受光面を拡大した場合にも高速性を確保する構造について述べる。実施例４で述べたように、受光面拡大により下部電極の抵抗が問題となる。特に細長い形状の部分では、導電体領域の長さに比例して抵抗が増大する。そこで図３０のように受光部を分割し、１つの受光部を小さくし、導電体領域長さも短くすることで、素子の低抵抗化を図る。
　このアプローチは抵抗成分を直列から並列に配置することに等しく、一部の配線抵抗が受光素子のＣＲ時定数を制限する本構造において特に有効である。
１…シリコン（Ｓｉ）
２…二酸化シリコン絶縁膜　（ＳｉＯ２）
３…窒化シリコン絶縁膜（ＳｉＮ）
４…絶縁膜開口部
５…開口溝部
６…ゲルマニウム（Ｇｅ）
７…平坦化表面
８…メタル電極
９…絶縁膜（イオン注入スルー膜）
１０…ｎ型導電体領域
１１…ｐ型導電体領域
１２…ニッケル（Ｎｉ）
１３…ニッケルシリサイド（ＮｉＳｉ）
１４…インジウム燐（ＩｎＰ）
１５…インジウムガリウムヒ素混晶（ＩｎＧａＡｓ）
１６…インジウムアルミニウムヒ素混晶（ＩｎＡｌＡｓ）
１７…電極幅
１８…電極間隔

Claims (10)

  1. 　基板と、
    　前記基板上に設けられた溝と、
    　前記溝の底部に並んで設けられた、第１の導電型の第１の導電体と、
    　前記第１の導電体の間に設けられた第２の導電型の第２の導電体と、
    　前記溝内の前記第１及び第２の導電体上に設けられた受光層と、
    　複数の前記第１の導電体に接続された第１の電極と、
    　複数の前記第２の導電体に接続された第２の電極と、を有し、
    　前記受光層と、前記第１の導電体および前記第２の導電体とが接することを特徴とする半導体受光素子。
  2. 　請求項１記載の半導体受光素子であって、
    　前記基板の上面をｘ－ｙ平面とし、前記基板の厚さ方向をｚ方向とするとき、
    　前記第１及び第２の電極は、ｘ方向およびｚ方向に延伸する根元部と、ｙ方向に延伸する櫛歯部からなり、
    　前記第１と第２の電極とは、前記基板上に、前記溝を介して対向する位置に設けられ、
    　前記第１及び第２の電極のｙ方向に延伸する櫛歯部は、それぞれ前記受光層上面と接し、
    　前記第１及び第２の電極のｚ方向に延伸する櫛歯部は、それぞれ第１及び第２の導電体と接続されていることを特徴とする半導体受光素子。
  3. 　請求項２記載の半導体受光素子であって、
    　前記第１及び第２の電極のｙ方向に延伸する櫛歯部は、それぞれ前記第１及び第２の導電体の上に位置することを特徴とする半導体受光素子。
  4. 　請求項３記載の半導体受光素子であって、
    　前記受光層中には、絶縁体が設けられ、
    　前記絶縁体の一端は前記第１の導電体と接触し、前記絶縁体の他端は前記第１の電極のｙ方向に延伸する櫛歯部と接触していることを特徴とする半導体受光素子。
  5. 　請求項２記載の半導体受光素子であって、
    　前記第１または第２の導電体は、シリサイド化していること特徴とする半導体受光素子。
  6. 　基板上に溝を形成する工程と、
    　前記溝の底部の一部に、第１の導電型のドーパントをドープする工程と、
    　前記溝の底部の一部に、前記第１の導電型とは異なる第２の導電型のドーパントをドープする工程と、
    　前記第１及び第２の導電型のドーパントがドープされた領域上に、受光層を形成する工程と、
    　前記基板に、第１及び第２の導電型のドーパントがドープされた領域を露出させるコンタクト開口部を形成する工程と、
    　前記基板面上および前記コンタクト開口部内に第１及び第２の金属電極を形成する工程と、を有し、
    　前記第１の導電型のドーパントがドープされる領域と、前記第２の導電型のドーパントがドープされる領域とは、交互に並んでおり、
    　前記第１の金属電極と、前記第１の導電型のドーパントがドープされる領域とが、前記第２の金属電極と、前記第２の導電型のドーパントがドープされる領域とが、それぞれ接続されていることを特徴とする半導体受光素子の製造方法。
  7. 　請求項６記載の半導体受光素子の製造方法であって、
    　前記第１及び第２の金属電極は、前記受光層上にも形成されることを特徴とする半導体受光素子の製造方法。
  8. 　請求項７記載の半導体受光素子の製造方法であって、
    　前記受光素子上に形成される第１及び第２の金属電極は、前記第１の導電型のドーパントがドープされる領域および前記第２の導電型のドーパントがドープされる領域の上に位置するように形成されることを特徴とする半導体受光素子の製造方法。
  9. 　請求項８記載の半導体受光素子の製造方法であって、
    　前記第１及び第２の導電型のドーパントがドープされる領域上に、絶縁層を形成し、前記絶縁層が前記第１及び第２のドーパントがドープされる領域上に残るように前記絶縁層をエッチングする工程と、をさらに有し、
    　前記受光層は、エッチングされた前記絶縁層の間に形成され、
    　前記受光層上に形成される第１及び第２の金属電極は、前記絶縁層とも接していることを特徴とする半導体受光素子の製造方法。
  10. 　請求項７記載の半導体受光素子の製造方法であって、前記第１の導電型のドーパントがドープされる領域および前記第２の導電型のドーパントがドープされる領域に対しシリサイドを形成する工程をさらに有することを特徴とする半導体受光素子の製造方法。
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