KR101484467B1 - 감소된 변형 발광층을 갖는 ⅲ-질화물 발광 디바이스 - Google Patents

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필립스 루미리즈 라이팅 캄파니 엘엘씨
코닌클리케 필립스 엔.브이.
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Abstract

본 발명의 실시예들에 따르면, 디바이스 내에 변형-경감 층을 포함함으로써 Ⅲ-질화물 디바이스의 발광 층 내에서 변형이 감소된다. 변형-경감 층이 성장되는 표면은, 변형-경감 층이 횡방향으로 확장되고 적어도 부분적으로 느슨해질 수 있도록 구성된다. 본 발명의 몇몇 실시예들에서, 변형-경감 층은 텍스처된 반도체 층 또는 마스크 층 위에 성장된다. 본 발명의 몇몇 실시예들에서, 변형-경감 층은 반도체 재료의 기둥들의 그룹이다.
변형(strain), 텍스처, Ⅲ-질화물

Description

감소된 변형 발광층을 갖는 Ⅲ-질화물 발광 디바이스{Ⅲ-NITRIDE LIGHT EMITTING DEVICE WITH REDUCED STRAIN LIGHT EMITTING LAYER}
본 발명은 반도체 발광 디바이스들에 대한 성장 기법들 및 디바이스 구조들에 관한 것이다.
발광 다이오드들(LEDs), 공진 공동 발광 다이오드들(resonant cavity light emitting dioides : RCLEDs), 수직 공동 레이저 다이오드들(vertical cavity laser diodes : VCSELs), 에지 발광 레이저들(edge emitting lasers)을 포함하는 반도체 발광 디바이스들은 현재 이용가능한 가장 효율적인 광원들 중 하나이다. 가시 스펙트럼에 걸쳐 동작할 수 있는 고휘도 발광 디바이스들의 제조 분야에서 현재 주목을 받고 있는 재료 시스템들은, Ⅲ-Ⅴ 족 반도체들, 특히 갈륨, 알루미늄, 인듐, 및 질소의 2원, 3원 및 4원 합금들을 포함하고, 이들은 Ⅲ-질화물 재료들이라고도 칭해진다. 일반적으로, Ⅲ-질화물 발광 디바이스들은, 상이한 조성들 및 도펀트 농도들(dopant concentrations)의 반도체 층들의 스택(stack)을 MOCVD(metal-organic chemical vapor deposition), MBE(molecular beam epitaxy), 또는 다른 에피택셜(emptaxial) 기법들에 의해 적합한 기판 상에 에피택셜하게 성장시키는 것에 의해 제조된다. 스택은 종종, 기판 상에 형성된, 예를 들면, Si 도핑된 하나 이상 의 n형 층, n형 층 또는 층들 상에 형성된 발광 또는 활성 영역, 및 활성 영역 상에 형성된, 예를 들면, Mg 도핑된 하나 이상의 p형 층을 포함한다. 도전성 기판들 상에 형성된 Ⅲ-질화물 디바이스들은 디바이스의 마주보는 면들 상에서 형성된 p- 및 n-콘택트들을 가질 수 있다. 종종, Ⅲ-질화물 디바이스들은 디바이스의 동일한 면에 양쪽 콘택트들을 가진 절연 기판들 상에 제조된다.
본 발명의 실시예들에서, Ⅲ-질화물 발광 디바이스는, 디바이스 내에서, 특히 발광 층 내에서 변형(strain)을 감소시키도록 설계된 변형-경감 층(strain-relieved layer)을 포함한다. 발광 디바이스 내에서 변형을 감소시키는 것은 디바이스의 성능을 개선할 수 있다. 변형-경감 층이 성장되는 표면은 변형-경감 층이 표면의 일부분들에서만 성장하도록 구성되어서, 변형-경감 층이 횡방향으로 확장하고 적어도 부분적으로 느슨해지는 공간을 제공하게 된다. 본 발명의 몇몇 실시예들에서, 변형-경감 층은 텍스처된(textured) 반도체 층 또는 마스크 층 위에 성장된다. 본 발명의 몇몇 실시예들에서, 변형-경감 층은 반도체 재료의 기둥들(posts)의 그룹이다.
도 1은 텍스처된 층 상에 성장된 변형-경감 발광 층을 갖는 발광 디바이스의 일부분을 나타내는 도면.
도 2는 텍스처된 층 상에 성장된 변형-경감 층 위에 성장된 발광 층을 갖는 발광 디바이스의 일부분을 나타내는 도면.
도 3은 마스크 위에 성장된 발광 층을 갖는 발광 디바이스의 일부분을 나타내는 도면.
도 4는 반도체 재료의 기둥들의 그룹 내에서 성장된 발광 층을 갖는 발광 디바이스의 일부분을 나타내는 도면.
도 5는 반도체 재료의 기둥들의 그룹 위에 성장된 합체된 층(coalesced layer) 위에 성장된 발광 층을 갖는 발광 디바이스의 일부분을 나타내는 도면.
도 6 및 7은, 반도체 재료의 기둥들의 그룹 위에 성장된 발광 층들, 및 n형 및 p형 재료의 영역들을 전기적으로 절연하는 저항 재료를 갖는 발광 디바이스들의 일부분을 나타내는 도면들.
도 8은 성장 기판이 제거된 플립 칩(flip chip) 발광 디바이스의 일부분을 나타내는 도면.
도 9는 패키징된 발광 디바이스의 분해도.
도 10 및 11은 마스크 내의 개구부들 위에 성장된 다면체들(polyhedrons) 위에 성장된 컨포멀(conformal) 발광 층들을 갖는 발광 디바이스들의 일부분들을 나타내는 도면.
반도체 발광 디바이스의 성능은, 디바이스에 공급되는 전자당 디바이스 내에서 생성되는 광자들의 수를 측정하는 내부 양자 효율을 측정하는 것에 의해 평가될 수 있다. 종래의 Ⅲ-질화물 발광 디바이스에 가해지는 전류 밀도가 증가할 때, 디바이스의 내부 양자 효율은 초기에는 증가하다가, 그 후에는 감소한다. 전류 밀도 가 0을 지나서 증가할 때, 내부 양자 효율은 증가하여, 일정한 전류 밀도(예를 들면, 몇몇 디바이스들의 경우에는 대략 10 A/cm2)에서 피크에 도달하게 된다. 전류 밀도가 피크를 넘어서 증가할 때, 내부 양자 효율은 초기에는 빠르게 하락하며, 그 후 더 높은 전류 밀도에서(예를 들면, 몇몇 디바이스들의 경우에는 200 A/cm2을 넘어서) 그 감소는 느려진다.
높은 전류 밀도에서 양자 효율이 하락하는 것을 감소시키거나 역전시키는 하나의 기법은 더 두꺼운 발광 층들을 형성하는 것이다. 예를 들면, 450 nm에서 광을 방출하도록 구성된 발광 층은 바람직하게는 50 Å보다 더 두껍다. 더 두꺼운 발광 층에서의 전하 운반자 밀도(charge carrier density)는 양자 우물(quantum well) 내의 전하 운반자 밀도보다 더 작을 수 있고, 이는 비방사성 재결합(nonradiative recombination)에 허비되는 운반자들의 수를 감소시킬 수 있고, 이에 따라 외부 양자 효율을 증가시킨다. 그러나, Ⅲ-질화물 디바이스 층들 내의 변형 때문에 두꺼운 Ⅲ-질화물 발광 층들의 성장은 어렵다.
천연(native) Ⅲ-질화물 성장 기판들은 일반적으로 비싸고, 널리 이용가능하지 않고, 상업적인 디바이스들의 성장에는 비실용적이기 때문에, Ⅲ-질화물 디바이스들은 종종 사파이어 또는 SiC 기판들 상에 성장된다. 이러한 비천연(non-native) 기판들은, 기판 상에 성장된 Ⅲ-질화물 디바이스 층들의 벌크 격자 상수들과는 다른 격자 상수들을 갖기 때문에, 기판 상에 성장된 Ⅲ-질화물 층들 내에 변형이 발생하게 된다. 본원에서 이용되는 것으로서, "면내(in-plane)" 격자 상수는 디바이스 내의 층의 실제 격자 상수를 칭하는 것이고, "벌크" 격자 상수는 소정의 조성의 느슨해진, 자립형(relaxed, free-standing material)의 격자 상수를 칭한다. 층 내의 변형의 양은, 디바이스 내의 특정 층을 형성하는 재료의 면내 격자 상수와 그 층의 벌크 격자 상수 사이의 차이를 그 층의 벌크 격자 상수로 나눈 것이다.
Ⅲ-질화물 디바이스가 Al2O3 상에 종래의 방식으로 성장된다면, 기판 상에 성장된 제1 층은 일반적으로 대략 3.1885 Å의 면내 a-격자 상수를 갖는 GaN 버퍼 층이다. GaN 버퍼 층은, InGaN 발광 층을 포함한, 버퍼 층 상에 성장된 모든 디바이스 층들에 대한 격자 상수를 설정한다는 점에서, 발광 영역에 대한 격자 상수 템플릿(lattice constant template)으로서 기능한다. InGaN의 벌크 격자 상수가 GaN 버퍼 층 템플릿의 면내 격자 상수보다 더 크기 때문에, 발광 층은 GaN 버퍼 층 위에 성장될 때 변형된다. 예를 들면, 대략 450 nm의 광을 방출하도록 구성된 발광 층은 조성 In0 .16Ga0 .84N으로, 3.242 Å의 벌크 격자 상수를 갖는 조성을 가질 수 있다. 더 긴 파장들에서 광을 방출하는 디바이스들에서와 같이, 발광 층 내의 InN 조성이 증가할 때, 발광 층 내의 변형도 증가한다.
변형된 층의 두께가 임계 값을 넘어서 증가하는 경우에, 전위(dislocation)들 또는 다른 결함(defect)들이 층 내에 형성되어 변형과 관련된 에너지를 감소시키게 된다. 결함들은 디바이스의 양자 효율을 상당히 감소시킬 수 있는 비방사성 재결합 중심(nonradiative recombination center)들이 된다. 따라서, 발광 층의 두께는 이러한 임계 두께 미만으로 유지되어야 한다. InN 조성 및 피크 파장이 증가할 때, 발광 층 내의 변형은 증가하고, 이에 따라 발광 층의 임계 두께는 감소한다.
발광 층의 두께가 임계 두께 미만으로 유지된다 하더라도, InGaN 합금은 특정한 조성들 및 온도들에서 열역학적으로 불안정하다. 예를 들면, InGaN 성장을 위해 일반적으로 이용되는 온도들에서, 그 합금은, 조성적으로 균일한 InGaN 층이 평균보다 높은 InN 조성의 영역들 및 평균보다 낮은 InN 조성의 영역들을 가진 층으로 변하는 스피노달 분해(spinodal decomposition)를 나타낼 수 있다. InGaN 발광 층 내의 스피노달 분해는 디바이스의 양자 효율을 감소시킬 수 있는 비방사성 재결합 중심들을 만들어낸다. 스피노달 분해의 문제점은 발광 층의 두께가 증가함에 따라, 발광 층 내의 평균 InN 조성이 증가함에 따라, 및/또는 발광 층 내의 변형이 증가함에 따라 악화된다. 예를 들면, 사파이어 기판 위에 성장되고 450 nm의 광을 방출하도록 구성된 발광 층의 경우, 16%의 InN 조성 및 50 Å보다 더 큰 선호되는 두께의 조합은 스피노달 분해 한계를 넘는다.
따라서, 전술한 바와 같이, 전류 밀도가 증가할 때 발생하는 양자 효율의 하락을 감소시키거나 또는 제거하도록 발광 층의 두께를 증가시키는 것이 바람직하다. 더 두꺼운 발광 층을 성장시키고, 임계 두께를 증가시킴으로써 결함들의 수를 허용가능 범위 내에 유지하고, 스피노달 분해 없이 층이 성장될 수 있는 두께를 증가시키도록 발광 층 내의 변형을 감소시키는 것이 필요하다. 본 발명의 실시예들은 Ⅲ-질화물 디바이스의 디바이스 층들 내의, 특히 발광 층 내의 변형을 감소시키 도록 설계된다.
본 발명의 실시예들에 따르면, Ⅲ-질화물 발광 디바이스의 발광 층 내의 적어도 부분적인 변형 경감은, 디바이스의 적어도 하나의 층이 성장하는 표면을, 그 층이 횡방향으로 확장하고 그에 따라 적어도 부분적으로 느슨해지도록 구성함으로써 제공된다. 이 층은 변형-경감 층으로 칭해진다. 종래의 디바이스에서는, 디바이스 내의 모든 층들은 그들이 변형될 만큼 충분히 얇게 성장되며, 이에 따라 성장 기판 상에 성장된 제1 단결정 층이 디바이스 내의 각각의 변형된 층에 대한 격자 상수를 설정한다. 본 발명의 실시예들에서는, 변형-경감 층은, 변형-경감 층의 격자 상수가 변형-경감 층 이전에 성장된 층의 격자 상수보다 더 크도록, 적어도 부분적으로 느슨해진다. 변형-경감 층은 이에 따라 변형-경감 층 다음에 성장되는 층들에 대한 격자 상수를 크게 한다.
몇몇 실시예들에서는, 발광 층 그 자체가 변형-경감 층이고, 이는 변형을 경감시키도록 발광 층이 횡방향으로 확장하는 것을 허용하는 표면 상에 발광 층이 성장된다는 것을 의미한다. 몇몇 실시예들에서는, 발광 층 이전에 성장된 층이 변형-경감 층이다. 실시예들의 제1 그룹에서, 변형-경감 층은 텍스처된 표면 상에 성장된다. 실시예들의 제2 그룹에서, 변형-경감 층은, 나노와이어들(nanowires), 또는 나노칼럼들(nanocolumns)로 종종 칭해지는, Ⅲ-질화물 재료의 기둥들 내에 또는 그 위에 성장된다.
이하에 설명되는 실시예들에서, Ⅲ-질화물 발광 디바이스는 일반적으로 적합한 성장 기판 상에 먼저 성장된 n형 영역을 포함한다. 이 n형 영역은 상이한 조성 들 및 도펀트 농도의 다수의 층들, 예를 들면, n형일 수도 있고 또는 의도적으로 도핑되지 않을 수도 있는 핵형성 층(nucleation layer) 또는 버퍼 층들과 같은 준비 층(preparation layer)들, 성장 기판의 나중의 릴리스(release) 또는 기판 제거 후의 반도체 구조의 박막화(thinning)를 용이하게 하도록 설계된 릴리스 층(release layer)들, 및 광을 효율적으로 방출하도록 발광 영역에 대해 바람직한 특정한 광학적 또는 전기적 특성들로 설계된 n형 디바이스 층들을 포함하는 다수의 층들을 포함할 수 있다.
발광 영역은 n형 영역 상에 성장된다. 이하의 실시예들은 단일 발광 층을 참조할 수 있지만, 이하의 실시예들 중 어느 것이라도 하나 이상의 두꺼운 또는 얇은 발광 층을 갖는 발광 영역을 포함할 수 있다는 것이 이해되어야 한다. 적합한 발광 영역들의 예들은 하나의 두꺼운 또는 얇은 발광 층, 및 장벽 층(barrier layer)들에 의해 분리되는 다수의 얇은 또는 두꺼운 양자 우물 발광 층들을 포함하는 다중 양자 우물 발광 영역을 포함한다.
몇몇 실시예들에서, 디바이스 내의 각각의 발광 층들의 두께는 바람직하게는 50 Å보다 더 두껍다. 몇몇 실시예들에서, 디바이스의 발광 영역은 하나의, 50 및 600 Å 사이의, 더욱 바람직하게는 100 및 250 Å 사이의 두께를 갖는 하나의 두꺼운 발광 층이다. 최적의 두께는 발광 층 내의 결함들의 수에 의존할 수 있다. 발광 영역 내의 결함들의 농도는 바람직하게는 109 cm-2 미만으로 제한되고, 더욱 바람직하게는 108 cm-2 미만으로 제한되고, 더욱 바람직하게는 107 cm-2 미만으로 제한 되고, 더욱 바람직하게는 106 cm-2 미만으로 제한된다.
몇몇 실시예들에서, 디바이스 내의 적어도 하나의 발광 층은 1×1018cm-3 및 1×1020cm-3 사이의 도펀트 농도로 Si와 같은 도펀트로 도핑된다. Si 도핑은 발광 층의 면내 a-격자 상수에 영향을 미칠 수 있고, 잠재적으로는 발광 층 내의 변형을 더욱 감소시킬 수 있다.
p형 영역은 발광 영역 상에 성장된다. n형 영역과 같이, p형 영역은, 의도적으로 도핑되지 않은, 또는 n형 층들을 포함하는, 상이한 조성, 두께, 및 도펀트 농도의 다수의 층들을 포함할 수 있다.
도 1은, 변형-경감 발광 층이 반도체 층의 텍스처된 표면 상에 성장된 본 발명의 실시예를 나타낸다. 도 1의 디바이스에서, 면내 격자 상수 a1을 갖는 n형 영역(11)은 성장 기판(20) 상에 성장된다. 예를 들면, GaN, InGaN, AlGaN 또는 AlInGaN일 수 있는 n형 영역(11)의 상부 표면은 텍스처된다. 면내 격자 상수 a2를 갖는 변형-경감 발광 층(12)은 그 후 텍스처된 표면 상에 성장된다. 면내 격자 상수 a2를 또한 갖는 p형 영역(13)은 발광 층(12) 상에 성장한다.
n형 영역(11)의 표면은, 예를 들면, 마루(peak)와 골(valley)이 번갈아가며 나타나는 단면 프로파일을 갖는 지형(feature)들을 갖는, 제어된 거친 표면으로 텍스처된다. 인접한 마루들 사이의 거리는 50 내지 200 nm, 더욱 바람직하게는 50 내지 100 nm일 수 있다. 마루의 상단으로부터 골의 하단까지의 깊이는 200 nm 미 만, 더욱 바람직하게는 100 nm 미만일 수 있다. 적합한 크기, 깊이, 및 간격의 지형들은, 예를 들면, 종래의 포토리소그래픽 에칭, 스퍼터 에칭(sputter etching), 광전기화학(photoelectrochemical) 에칭에 의해 형성되거나, 또는 결정 재료가, 예를 들면 증가된 압력에서의 성장에 의해, 텍스처되어 성장되는 인 사이튜 프로세스(in situ process)에 의해 형성될 수 있다. 지형들이 적합한 사이즈이면, 발광 층(12)의 InGaN 재료는 섬들의 그룹(group of islands)로서 마루들 상에서 우선적으로 성장한다. 초기에는 섬들이 텍스처된 n형 영역(11)의 전체 표면을 덮지 않기 때문에, 섬들은 발광 층(12)이 적어도 부분적으로 느슨해지도록 횡방향으로 확장할 수 있다. 변형-경감 발광 층(12)의 면내 격자 상수 a2는 n형 영역(11)의 면내 격자 상수 a1보다 크다.
도 2는, 변형 경감을 제공하기 위해 텍스처된 표면 상에 성장된 층이 발광 층(12)이 아니라, 발광 층(12) 전에 n형 영역(11) 상에 성장된 n형 층(21)인, 도 1의 디바이스의 변형예를 나타낸다. 도 1의 디바이스에서와 같이, 면내 격자 상수 a1을 가진 n형 영역(11)은 성장 기판(20) 상에 성장된다. n형 영역(11)의 상부 표면은 도 1을 참조하여 설명된 바와 같이 텍스처된다. GaN, InGaN, AlGaN, 또는 AlInGaN일 수 있는 제2 n형 영역(21)은 n형 영역(11)의 텍스처된 표면 상에 성장된다. n형 영역(21)이 성장하기 시작할 때, n형 영역(21)의 Ⅲ-질화물 재료는, 섬들의 그룹으로서 n형 영역(11)의 텍스처된 표면의 마루들 상에 우선적으로 성장한다. 재료의 섬들은, n형 영역(21)의 면내 격자 상수 a2가 n형 영역(11)의 면내 격자 상 수 a1보다 크도록, 횡방향으로 확장하고 적어도 부분적으로 느슨해질 수 있다. 발광 층(12) 및 p형 영역(13)을 포함하는, 변형-경감 영역(21) 상에 성장된 층들은 변형-경감 영역(21)의 더 큰 면내 격자 상수 a2를 복제(replicate)한다.
도 3은 변형-경감 층이 마스크 위에 성장된 본 발명의 실시예를 나타낸다. 도 3의 디바이스에서, 격자 상수 a1을 갖는 n형 영역(14)은 성장 기판(20) 상에 성장된다. n형 영역(14)의 표면은, 그 표면이 실리콘 질화물 재료 SiNx로 부분적으로 덮어지고 실리콘 질화물 내의 작은 개구부들에서 부분적으로 노출되도록, 실란(silane)과 같은 실리콘 전구물질(silicon precursor)로 처리되어, 마스크를 만들어내게 된다. 노출된 영역들은 10 내지 200 nm, 더욱 바람직하게는 50 내지 150 nm, 더욱 바람직하게는 100 nm보다 작은 횡방향 길이(lateral extent)를 가질 수 있다.
발광 영역(17)은 마스크 위에 성장된다. 발광 영역(17)의 재료는, n형 영역(14)의 노출된 표면 상에, 마스크 재료(15) 내의 개구부들(16) 상에 우선적으로 성장된다. 발광 층 재료의 섬들은, 발광 영역(17)의 면내 격자 상수 a2가 n형 영역(14)의 면내 격자 상수 a1보다 더 크도록, 횡방향으로 확장할 수 있고 적어도 부분적으로 느슨해질 수 있다. 면내 격자 상수 a2를 또한 갖는 p형 영역(18)은 발광 영역(17) 상에 성장된다. 도 1 및 2에 도시된 디바이스에서와 같이, 발광 영역(17)은 마스크 상에 직접적으로 성장될 필요가 없으며, 오히려, 예를 들면, GaN, InGaN, AlGaN, 또는 AlInGaN의 제2 n형 영역이 마스크 상에 먼저 성장되고, 다음에 발광 영역(17)이 성장될 수 있다.
발광 층이 도 1 및 2의 텍스처된 층들 또는 도 3의 마스크 층과 같은 텍스처된 계면(textured interface) 상에 성장되는, 도 1, 2 및 3에 도시된 실시예들에서, 텍스처된 계면은 일반적으로 발광 층에 가깝게 위치된다. 몇몇 실시예들에서, 텍스처된 계면은 발광 층의 적어도 일부분의 1000 Å 내에 있다.
도 4, 5, 6 및 7은 반도체 재료의 기둥들을 포함하는 디바이스들을 나타낸다. 도 4에서, n형 영역(22)은 기판(20) 위에 성장된다. 평면의 n형 영역(22) 위에, 전술한 SiNx 마스크와 같은 마스크 층(24)이 형성된다. 마스크 재료의 섬들 사이의 개구부들에서, 반도체 재료의 기둥들이 성장된다. 몇몇 실시예들에서, 반도체 재료의 기둥들의 성장 온도는, 마스크된 재료의 섬들 사이에서 GaN 재료가 분해하기 시작하는 온도 미만, 몇몇 응용들에서 1000 ℃ 미만으로 유지된다. 반도체 재료의 기둥들은, 도 3에서와 같이, 마스크 위에 성장된 평면의 층보다 더 좁은 온도 범위 내에서 성장될 수 있고, 도 3의 실질적으로 평면인 층보다는 반도체 재료의 기둥들을 형성하기 위해, 느린 성장을 촉진하는(favor) 조건들 하에서 성장될 수 있다. 예를 들면, 기둥들은 900 ℃ 및 1000 ℃ 사이의 성장 온도에서, 0.5 Å/s 미만의 성장 속도로, 및 Ⅴ 족 전구물질들 대 Ⅲ 족 전구물질들의 비율이 4000보다 더 큰 조건에서 성장될 수 있다. 평면의 재료는 1000 ℃보다 더 큰 온도 및 900 ℃보다 더 낮은 온도에서, 더 빠른 성장 속도들로, 및 상이한 전구물질 비율들 에서 성장될 수 있다. n형 재료의 기둥들(26)이 먼저 성장되고, 그 다음 발광 영역 재료의 기둥들(28)이 성장되고, 그 다음 p 형 재료의 기둥들(30)이 성장된다.
p형 기둥들(30)이 성장된 후에, 그 기둥들 위에 반전된 피라미드들(inverted pyramids)이 형성되도록, 성장 조건들은, 예를 들면, Mg-도펀트 전구물질과 같은 도펀트 전구물질의 흐름을 도입하거나 또는 증가시키고, 질소 전구물질(일반적으로 NH3)의 흐름을 감소시키고, 성장 속도를 증가시킴으로써 변화되고, 상기 피라미드들은 결국 합체하여 기둥들 위에 평면의 층(32) 및 기둥들 사이에 공간들(25)을 형성하게 된다.
Ⅲ-질화물 재료의 기둥들의 치수들은, 기둥들이 횡방향으로 확장하여 기둥들 내의 상이한 조성의 층들 사이의 격자 상수의 차이를 조화시키도록 선택된다. 예를 들면, 기둥들의 직경은 500 nm 미만, 더욱 바람직하게는 200 nm 미만으로 제한될 수 있다. 10 nm만큼 작은 직경들이 가능할 수 있다. 예를 들면 100 nm의 면적에서, 50 및 150 nm 사이의 직경들이 가능하다. 직경은, 기둥들의 재료가 적어도 부분적으로 느슨해질 수 있도록 충분히 작고, 발광 층 재료의 허용할 만하게 있는 높은 필 팩터(fill factor)가 존재할 만큼 충분히 크도록 선택된다. 기둥들은 도 4에 도시된 바와 같이, 일정한 직경을 가질 필요가 없다. 예를 들면, 기둥들은 잘려진 피라미드들(truncated pyramids)일 수 있다. 몇몇 실시예들에서는, 필 팩터가 적어도 90%이고, 이는 기둥들이, 성장될 때, 디바이스의 반도체 구조의 횡방향 길이의 적어도 90%를 차지한다는 것을 의미한다. 필 팩터는 기둥들의 직경 및 기 둥들 사이의 간격 양쪽 모두에 의해 결정된다. 기둥들의 직경이 감소된다면, 기둥의 수 밀도(number density)는 소정의 필 팩터를 유지하기 위해 증가하여야 한다. 몇몇 실시예들에서, 기둥들의 수 밀도는 적어도 1010cm-2이다.
기둥들의 높이는 50 nm 내지 3 μm의 범위에 있을 수 있다. 단일 발광 층을 갖는 디바이스에서는, 50 및 150 nm 사이의, 예를 들면, 100 nm의 높이가 가능하다. 다중 양자 우물 발광 영역을 갖는 디바이스에서는, 200 nm 및 1 μm 사이의, 예를 들면, 500 nm의 높이가 가능하다. 기둥들 내의 발광 영역(28)은 적어도 부분적으로 느슨해질 수 있다.
몇몇 실시예들에서, 도 4에 도시된 디바이스에서, 단일 디바이스 내의 상이한 기둥들 내의 발광 영역들은 광의 상이한 파장들을 방출하도록 형성될 수 있다. 예를 들면, 결합된 적색, 녹색 및 청색 광이 백색인 것 같이 보이도록, 디바이스 내의 몇몇의 기둥들은 적색 빛을 띤 광을 방출하도록 구성될 수 있고, 디바이스 내의 몇몇의 기둥들은 녹색 빛을 띤 광을 방출하도록 구성될 수 있고, 디바이스 내의 몇몇의 기둥들은 청색 빛을 띤 광을 방출하도록 구성될 수 있다.
발광 영역들의 방출 파장은 InN 조성에 의존한다: InGaN 발광 층 내의 InN이 많을수록, 방출 파장은 더 길어진다. 평면의, 연속된(uninterrupted) 발광 층들을 갖는 종래의 디바이스들에서, 발광 층 내의 변형은, 발광 층 내에 통합될 수 있는 InN의 양을 제한한다. 일반적으로, 청색 광을 방출하는 평면의 InGaN 발광 층들은, 녹색 광을 방출하는 평면의 InGaN 발광 층들보다 더 높은 품질로 성장될 수 있 다. 녹색보다 더 긴 파장에서 광을 방출하는, 충분히 높은 품질의 평면의 InGaN 발광 영역을 성장시키는 것은 극히 어렵다. 도 4에 도시된 바와 같은 기둥 내에서 성장된 발광 영역은 적어도 부분적으로 느슨해질 수 있기 때문에, 종래의 변형된 평면의 층에서보다 더 많은 InN이 성장 동안 통합될 수 있다. 기둥 내의 재료가 더 많이 느슨해질수록, 더 많은 InN이 발광 층 내에 통합될 수 있다.
본 발명자들은 적어도 하나의 InGaN 층을 포함하는 기둥들을 가진 구조들을 성장시켰다. 구조들은 광발광(photoluminescence)을 특징으로 하였고, 그것은 InGaN 재료로부터의 방출 파장이 종래의 평면의 성장으로부터 현저하게 적색 편이(red-shift)된 것을 보여주었다. 녹색 및 황색을 포함하는 청색으로부터 적색까지의 색상들을 나타내는 430 nm 및 750 nm 사이의 방출 파장들이 성취되었다.
몇몇 실시예들에서, 개별 기둥들 내의 InN 조성은 기둥들의 직경을 제어하는 것에 의해 제어된다. 기둥들의 직경이 작을수록, 기둥 내의 재료가 더 많이 느슨해져서, 더 많은 InN이 발광 영역의 성장 동안에 통합된다. 예를 들면, 대략 10 nm에서 대략 150 nm까지 직경이 다양한 기둥들을 갖는 디바이스에서, 10 nm의 범위의 직경들을 갖는 기둥들은, 가장 느슨해지고, 가장 높은 InN 조성들을 갖는 발광 영역들을 갖고, 가장 긴 파장, 대부분의 적색 광을 방출할 것으로 기대된다. 150 nm 범위의 직경들을 갖는 기둥들은, 더 적게 느슨해지고, 더 낮은 InN 조성들을 갖는 발광 영역들을 갖고, 더 짧은 파장, 더욱 많은 청색 광을 방출할 것으로 기대된다.
백색 광을 방출하는 디바이스를 만들기 위해, 가시 스펙트럼의 각 영역의 광 을 방출하는 제어된 수의 기둥들이 있어야 한다. 전술한 바와 같이, 각 기둥에 의해 방출되는 광의 파장은 기둥의 직경을 제어하는 것에 의해 제어될 수 있다. 소정의 직경 및 대응하는 방출 파장의 각 기둥이 충분한 수만큼 있도록 하기 위해, 마스크 층(24)은, 예를 들면, 나노-임프린팅 리소그래피 기법(nano-imprinting lithography technique)에 의해, 요망되는 직경들을 갖는 복수의 개구부들을 형성하도록 패터닝될 수 있다. 백색 광을 방출하는 디바이스가 예로서 이용되었지만, 디바이스로부터의 방출 스펙트럼은 적절한 크기의 개구부들을 갖는 마스크(24)를 패터닝함으로써 상이한 색상들의 광에 맞추어질 수 있다는 것이 이해될 것이다.
결합된 광이 백색을 나타내도록 상이한 기둥들이 상이한 색상들의 광을 방출하는 디바이스는, 청색-방출 반도체 발광 디바이스가 인광체들과 같은 하나 이상의 파장 변환 재료들과 결합되어, 인광체-변환 광이 인광체를 통해 누출되는 변환되지 않은 청색 광과 결합하여 백색 광을 형성하도록 하는, 종래의 백색-광 디바이스에 비하여 이점들을 제공할 수 있다. 상이한 색상들의 광을 방출하는 기둥들을 갖는 디바이스는, 디바이스를 형성한 후에 파장 변환 층들을 형성할 필요가 없기 때문에, 제조 복잡성을 감소시킬 수 있고; 방출 스펙트럼이 잠재적으로 더욱 용이하게 제어될 수 있기 때문에, 색도(chromaticity), 색 온도, 색 연출(color rendering)의 개선된 제어를 제공할 수 있고; 예를 들면, 파장 변환 재료들과 관련된 비효율성들을 제거함으로써 더욱 효율적으로 될 수 있고; 값비싼 파장 변환 재료들이 더 이상 요구되지 않기 때문에, 더 적은 비용으로 제조할 수 있고; 방출 스펙트럼을 맞추는 것에 있어서 더 큰 유연성을 제공할 수 있다.
도 5의 디바이스에서, 변형-경감 발광 층은 반도체 기둥들의 그룹 위의 합체된 층 위에 성장된다. 면내 격자 상수 a1을 갖는 n형 영역(22)은 기판(20) 위에 성장된다. 평면의 n형 영역(22) 위에는, 상술한 SiNx 마스크와 같은 마스크 층(24)이 형성된다. 마스크 재료의 섬들 사이의 개구부들에서, n형 재료의 기둥들(26)이 성장된다. 기둥들은, 그 직경이, 상술한 바와 같이, 기둥들이 횡방향으로 확장하여 적어도 부분적으로 느슨해질 수 있을 만큼 충분히 작도록 성장된다. 성장 조건들이, n형 영역(34)이 기둥들(26) 위에서 합체하도록 변경될 때, n형 영역(34)은 적어도 부분적으로 느슨해진 기둥들의 면내 격자 상수를 계속 유지하고, 따라서 n형 영역(22)의 면내 격자 상수 a1보다 더 큰 면내 격자 상수 a2를 갖는다. 양쪽 모두 면내 격자 상수 a2를 복제하는, 발광 영역(36) 및 p 형 영역(38)이 n형 영역(34) 위에 성장된다.
n형 영역(34)이 기둥들(26) 위에서 합체할 때, 2개의 기둥 위에 성장하는 재료가 만나는 곳에서 봉합 결함들(suture defects)(27)이 형성될 수 있다. 결함들(27)은 발광 영역(36) 및 p형 영역(38)을 통하여 복제될 수 있고, 효율을 감소시키거나, 신뢰성 문제점들을 야기할 수 있다. 도 6 및 7은 봉합 결함들을 제거하거나 또는 봉합 결함들의 수를 감소시키도록 설계된 본 발명의 실시예들을 나타낸다.
도 6의 디바이스에서, n형 영역(22)이 기판(20) 위에 성장되고, 그 후 마스크(24)가 형성되고, n형 기둥들(26)이, 적어도 부분적으로 느슨해지도록, 전술한 바와 같이 성장된다. 저항성 재료의 컨포멀 층(40)이 기둥들(26) 위에 형성된다. 저항성 층(40)은, 예를 들면, Zn 또는 Fe가 도핑된 GaN과 같은 에피택셜하게 성장된 저항성 GaN, 또는 실리콘 산화물과 같은 저항성 산화물일 수 있다. 기둥들(26)의 상단 위에 형성된 저항성 층들은 그 후, 저항성 재료(40)가 기둥들(26) 사이의 공간들에만 남도록, 종래의 리소그래피에 의해 제거된다. 그 후 기둥들(26)의 노출된 상단 위에 발광 영역들(42)이 기둥들로서 성장되고, 발광 영역들(42) 위에서 합체하는 p형 영역(44)이 그 다음에 성장된다. 저항성 영역들(40)은 p형 영역(44)으로부터 n형 영역들(22 및 26)을 전기적으로 절연한다.
도 7의 디바이스에서는, n 형 영역(22)이 기판 위에 성장되고, 그 후 마스크(24)가 형성되고, n형 기둥들(26)이, 적어도 부분적으로 느슨해지도록, 전술한 바와 같이 성장된다. 도핑되지 않은 InGaN(46)의 컨포멀 층이 기둥들(26)위에 성장되고, 그 후 성장 조건들은, 기둥들(26) 위의 컨포멀 층(46)의 영역들의 상단들 위에 도핑된 발광 영역(48)의 기둥들을 성장시키도록 기둥 성장을 촉진하는 조건들로 바꾸어진다. 발광 영역들(48) 위에서 합쳐지는 p형 영역(52)이 그 후 성장된다. 발광 영역 섬들(48)의 도핑은 기둥들(26) 사이의 도핑되지 않은 InGaN 영역들(46)보다 더 낮은 항복 전압(breakdown voltage)을 야기하기 때문에, n형 영역들(22 및 26)은 p형 영역(52)으로부터 전기적으로 절연된다.
몇몇 실시예들에서, 발광 영역 섬들(48)의 성장 후에, 이온 주입 공정(ion implantation step)은 기둥들(26) 사이의 영역들(50)을 비전도성(nonconductive)으로 만든다. 주입 후에, 기둥들(26)의 상단들 위의 이온 손상된 InGaN 영역들(46)은 에칭에 의해 제거될 수 있다. 이러한 실시예들에서, 발광 영역 섬들(48)은 기 둥들(26) 위에 직접적으로 성장된다.
도 10 및 11에 도시된 실시예들에서는, 도 4에서와 같이, n형 영역(22)이 기판(20) 위에 성장된다. 평면의 n형 영역(22) 위에는, 전술한 SiNx 마스크와 같은 마스크 층(24)이 형성된다. 마스크 재료의 섬들 사이의 개구부들(80)에서는, 반도체 재료의 다면체들(82)이 성장된다. 도 4 및 5에 도시된 기둥들과 같이, 다면체들(82)이 마스크 재료의 섬들 사이의 개구부들(80)에서 성장되기 때문에, 다면체들(82)은 횡방향으로 확장할 수 있고, 따라서 적어도 부분적으로 느슨해진다. 따라서 다면체들(82)은 평면의 층(22)의 격자 상수 a1보다 더 큰 격자 상수 a2를 갖는다. 몇몇 실시예들에서, 개구부들(80)의 직경은 500 nm 미만, 더욱 바람직하게는 200 nm 미만으로 제한될 수 있다. 10 nm 만큼 작은 직경들이 가능할 수 있다. 예를 들면, 100 nm의 면적에서, 50 및 150 nm 사이의 직경들이 가능하다. 개구부들(80)의 직경은, 다면체들(82)의 재료가 적어도 부분적으로 느슨해지도록 충분히 작도록 선택된다. 도 4에서와 같이, 마스크(24)는, 필 팩터가 적어도 90%가 되도록 형성될 수 있고, 이는 다면체들(82)의 베이스들이, 성장될 때, 디바이스의 반도체 구조의 횡방향 길이의 적어도 90%를 점유하는 것을 의미한다.
적어도 하나의 발광 층(84)이, 그 발광층(84)의 재료가 다면체들(82)의 확장된 격자 상수 a2를 복제하도록, 다면체(82) 위에 성장된다. p형 영역이 그 후 발광 층(84) 위에 성장된다. 도 10에 도시된 디바이스에서는, p형 영역(86)이 다면체(82) 위에 우선적으로 성장한다. 성장은, 마스크(24)에 의해 덮어진, 인접한 다 면체들 사이의 영역이 채워지기 전에 중단된다. (도시되지 않은) 두꺼운 금속 층이 평면의 표면을 형성하도록 다면체들 위에 증착될 수 있다. 절연 마스크 층(24)은, p형 재료에 접촉하는 금속과, 개구부들(80) 사이의 영역들 내의 반도체의 n형 영역 사이에 전기적 절연을 제공한다. 도 11에 도시된 디바이스에서, p형 영역(88)의 성장은, 인접한 다면체들 사이의 영역들이 채워질 때까지 계속되어, 실질적으로 평면의 p형 층을 생성한다.
전술한 실시예들에서의 발광 층들은, 일반적으로 3.1885 Å 이하의 면내 a-격자 상수를 갖는 종래의 GaN 템플릿들 위에 성장된 발광 층들보다 더 큰 면내 a-격자 상수들을 가질 수 있다. 변형-경감 층으로서의 또는 변형-경감 층 위의 발광 층의 성장은 면내 격자 상수를 3.189 Å보다 더 크게 증가시킬 수 있고, 따라서 허용 가능한 결함 밀도들 및 감소된 스피노달 분해와 함께 더욱 두께운 발광 층들이 성장되는 것을 허용하도록 발광 층 내의 변형을 충분하게 감소시킬 수 있다. 몇몇 실시예들에서, 발광 층의 면내 a-격자 상수는 적어도 3.195 Å, 더욱 바람직하게는 적어도 3.2 Å까지 증가될 수 있다. 예를 들면, 청색 광을 방출하는 InGaN 층은 조성 In0 .12Ga0 .88N으로, 3.23 Å의 벌크 격자 상수를 갖는 조성을 가질 수 있다. 발광 층 내의 변형은, 발광 층의 면내 격자 상수(종래의 GaN 버퍼 층 상에 성장된 발광 층의 경우 약 3.189 Å)와 발광 층의 벌크 격자 상수 사이의 차이이기 때문에, 변형은 (ain - plane - abulk)/abulk로서 표현될 수 있다. 종래의 In0 .12Ga0 .88N 층의 경우에, 변형은 (3.189 Å - 3.23 Å)/3.23 Å으로, 대략 1.23%이다. 동일한 조성의 발광 층이 전술한 실시예에 따라 성장된다면, 변형은 감소되거나 또는 제거될 것이다. 본 발명의 몇몇 실시예들에서, 430 및 480 nm 사이의 광을 방출하는 디바이스의 발광 층 내의 변형은 1% 미만, 더욱 바람직하게는 0.5% 미만으로 감소될 수 있다. 청록색의 광을 방출하는 InGaN 층은, 조성 In0 .16Ga0 .84N으로, 종래의 GaN 버퍼 층 상에 성장되는 경우 대략 1.7%의 변형을 갖는 조성을 가질 수 있다. 본 발명의 몇몇 실시예들에서, 480 및 520 nm 사이의 광을 방출하는 디바이스의 발광 층 내의 변형은 1.5% 미만으로, 더욱 바람직하게는 1% 미만으로 감소될 수 있다. 녹색 광을 방출하는 InGaN 층은 조성 In0 .2Ga0 .8N으로, 3.26 Å의 자립형 격자 상수를 갖는 조성을 가질 수 있어서, 종래의 GaN 버퍼 층 상에 성장될 때 대략 2.1%의 변형을 야기한다. 본 발명의 몇몇 실시예들에서, 520 및 560 nm 사이의 광을 방출하는 디바이스의 발광 층 내의 변형은 2% 미만으로, 더욱 바람직하게는 1.5% 미만으로 감소될 수 있다.
상기에 도시되고 설명된 반도체 구조들은, 디바이스의 마주보는 면에 형성된 콘택트들을 갖는 디바이스 또는 디바이스의 동일한 면에 양쪽 모두의 콘택트들이 형성된 디바이스와 같은 발광 디바이스의 임의의 적합한 구성에 포함될 수 있다. 양쪽 모두의 콘택트들이 동일한 면에 배치되는 경우에, 디바이스는, 투명 콘택트들로 형성되고 광이 콘택트들이 형성된 동일한 면을 통하여 추출되도록 설치될 수 있고, 또는 반사 콘택트들로 형성되고 광이 콘택트들이 형성되는 면의 반대편의 면으로부터 추출되는 플립 칩으로서 설치될 수 있다.
도 8은 적합한 구성의 하나의 예로서, 성장 기판이 제거된 플립 칩 디바이스의 일부분을 나타낸다. p형 영역(66) 및 발광 영역(64)의 일부분이 제거되어, n형 영역(62)의 일부분을 노출하는 메사(mesa)를 형성하고 있다. n형 영역(62)을 노출하는 하나의 비아(via)가 도 8에 도시되지만, 다수의 비아들이 단일 디바이스 내에 형성될 수 있다는 것이 이해되어야 한다. N- 및 p-콘택트들(70 및 68)이, n형 영역(62) 및 p형 영역(66)의 노출된 일부분들 상에, 예를 들면, 증착 또는 도금에 의해 형성된다. 콘택트들(68 및 70)은 공기 또는 유전 층(dielectric layer)에 의해 서로로부터 전기적으로 절연될 수 있다. 콘택트 금속들(68 및 70)이 형성된 후에, 디바이스들의 웨이퍼(wafer)는 개별 디바이스들로 다이싱되고(diced), 그 후 각 디바이스는 성장 방향에 관하여 플립되어(flipped), 마운트(73) 상에 설치되고, 이 경우 마운트(73)는 디바이스의 것보다 더 큰 횡방향 길이를 가질 수 있다. 대안적으로, 디바이스들의 웨이퍼는 마운트들의 웨이퍼에 연결될 수 있고, 그 후 개별 디바이스들로 다이싱된다. 마운트(73)는, 예를 들면, Si와 같은 반도체, 금속 또는 AlN과 같은 세라믹일 수 있고, p-콘택트들(68)에 전기적으로 연결된 적어도 하나의 금속 패드(71), 및 n-콘택트들(70)에 전기적으로 연결된 적어도 하나의 금속 패드(72)를 가질 수 있다. 땜납 또는 금 스터드 범프들(gold stud bumps)과 같은 (도시되지 않은) 인터커넥트(interconnect)들은 반도체 디바이스를 마운트(73)에 연결한다.
설치 후에, (도시되지 않은) 성장 기판은 에칭 또는 레이저 용융과 같은, 기판 재료에 적합한 프로세스에 의해 제거된다. 반도체 층을 지지하고 기판 제거 도 중의 크래킹(cracking)을 방지하기 위해 설치 전 또는 후에 디바이스와 마운트(73) 사이에 단단한 언더필(underfill)이 제공될 수 있다. 반도체 구조의 일부분은 기판을 제거한 후의 박막화(thinning)에 의해 제거될 수 있다. n형 영역(62)의 노출된 표면은, 예를 들면, 광전기화학 에칭과 같은 에칭 프로세스에 의하거나 또는 연마와 같은 기계적 프로세스에 의해 거칠게 될 수 있다. 광이 추출되는 표면을 거칠게 하는 것은 디바이스로부터 광을 추출하는 것을 개선할 수 있다. 대안적으로, 성장 기판을 제거함으로써 노출된 n 형 영역(62)의 상부 표면 내에 광 결정 구조(photonic cristal structure)가 형성될 수 있다. 인광체 층, 또는 다이크로익(dichroic)들 또는 편광자(polarizer)들과 같은 본 기술 분야에 공지된 2차 광학 소자(second optic)들과 같은 구조체(74)가 방출 표면에 적용될 수 있다.
도 9는, U.S 특허 제6,274,924호에 더욱 상세히 설명된 패키징된 발광 디바이스의 분해도이다. 열 싱킹 슬러그(heat-sinking slug)(100)가 인서트 몰딩된 리드프레임(insert-molded readframe) 내에 배치된다. 인서트 몰딩된 리드프레임은, 예를 들면, 전기적 경로를 제공하는 금속 프레임(106) 주위에 몰딩된 충전 플라스틱 재료(filled plastic material)(105)이다. 슬러그(100)는 추가적인 반사기 컵(reflector cup)(102)을 포함할 수 있다. 상기의 실시예들에서 설명된 디바이스들 중 임의의 것일 수 있는 발광 디바이스 다이(104)는 직접적으로 열 전도성 서브마운트(103)를 통해 또는 간접적으로 슬러그(100)에 설치된다. 광학 렌즈일 수 있는 커버(108)가 추가될 수 있다.
본 발명을 상세히 설명하였지만, 본 기술 분야에 숙련된 자들은, 본 개시가 주어진 경우에, 본원에서 설명된 신규한 개념의 정신으로부터 벗어나지 않고 본 발명에 대해서 변경들이 이루어질 수 있다는 것을 알 것이다. 따라서, 본 발명의 범주는 도시되고 설명된 특정한 실시예들에 제한되어서는 안 된다.

Claims (28)

  1. 디바이스로서,
    Ⅲ-질화물 반도체 구조체
    를 포함하고,
    상기 Ⅲ-질화물 반도체 구조체는,
    n형 영역(11);
    p형 영역(13); 및
    상기 n형 영역(11)과 상기 p형 영역(13) 사이에 배치된 발광 층(12)
    을 포함하고,
    상기 n형 영역(11)은 상기 발광 층으로부터 1000 Å 이내의 거리에 배치된 텍스처된(textured) 표면을 가지고,
    상기 텍스처된 표면은 상기 반도체 구조체 내에 배치된 절연 재료(15)의 층을 포함하고, 상기 절연 재료에 복수의 개구부들(openings)(16)이 배치되는 디바이스.
  2. 제1항에 있어서, 상기 발광 층(12)은 상기 텍스처된 표면과 접촉하는 디바이스.
  3. 제1항에 있어서, 상기 텍스처된 표면은 상기 n형 영역(11) 내에 배치된 디바이스.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 절연 재료(15)는 적어도 하나의 실리콘 질화물을 포함하는 디바이스.
  8. 제1항에 있어서, 상기 개구부들(16) 중 하나의 개구부의 가장 큰 횡방향 길이가 200 nm 미만인 디바이스.
  9. 제1항에 있어서, 상기 개구부들 중 하나의 개구부의 가장 큰 횡방향 길이가 100 nm 미만인 디바이스.
  10. 제1항에 있어서,
    상기 발광 층(12)은 상기 발광 층과 동일한 조성의 자립형(free-standing) 재료의 격자 상수(lattice constant)에 대응하는 벌크 격자 상수 abulk를 갖고, 상기 발광 층은 상기 구조체에서 성장된 상기 발광 층의 격자 상수에 대응하는 면내(in-plane) 격자 상수 ain-plane를 갖고, (ain-plane - abulk)/abulk가 1% 미만인 디바이스.
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