KR102526313B1 - 축 배열의 3차원 반도체 구조를 갖는 광전자 장치 - Google Patents

축 배열의 3차원 반도체 구조를 갖는 광전자 장치 Download PDF

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Abstract

본 발명은 제2 전자 회로(14)에 접착된 제1 광전자 회로(12)를 포함하는 광전자 장치(10)에 관한 것이다. 제2 전자 회로(14)는 도전성 패드(62)를 구비한다. 제1 광전자 회로는, 각 픽셀에 대하여,
제1 도전층 상에서 연장하고 동일한 높이(H)를 갖는 적어도 제1 및 제2의 3차원 반도체 소자(20, 22)와,
제1 반도체 소자 상에 놓여 있으며 제1 전자기 방사선을 방출하거나 또는 수신할 수 있는 제1 활성 영역과,
제2 반도체 소자 상에 놓여 있으며 제2 전자기 방사선을 방출하거나 또는 수신할 수 있는 제2 활성 영역과,
도전성 패드(62)에 전기적으로 연결되어 있으며, 제1 활성 영역, 제2 활성 영역, 및 제1 도전층에 각각 연결되어 있는 제2, 제3 및 제4 도전층(42, 44, 48)을 구비한다.

Description

축 배열의 3차원 반도체 구조를 갖는 광전자 장치
본 특허출원은 본원에 참조로 포함된 프랑스 특허 출원 FR17/56161호를 우선권으로 주장한다.
본 발명은 일반적으로는 나노와이어 또는 마이크로와이어 형태의 3차원 반도체 소자를 구비하는 광전자 장치 및 그의 제조 방법에 관한 것이며, 더 상세하게는 화상을 표시할 수 있는 광전자 장치, 특히 표시 스크린 또는 화상 투사 장치에 관한 것이다.
화상의 픽셀은 광전자 장치에 의해 표시되거나 촬상되는 화상의 단위 요소에 대응한다. 컬러 화상의 표시에 대하여, 광전자 장치는 일반적으로, 화상의 각 픽셀의 표시를 위하여, 실질적으로 단일색(예를 들어, 적색, 녹색 및 청색)의 광 방사선을 각각 방출하는, 표시 서브-픽셀이라고도 불리는, 적어도 3개의 구성요소를 구비한다. 3개의 표시 서브-픽셀에 의하여 방출된 방사선의 중첩은, 관찰자에게, 표시된 화상의 픽셀에 대응하는 색감을 제공한다. 이 경우에, 화상의 한 픽셀을 표시하기 위하여 사용되는 3개의 표시 서브-픽셀에 의하여 형성된 조립체를 광전자 장치의 표시 픽셀이라고 한다.
소위 3차원 발광 다이오드를 형성할 수 있는 나노와이어 또는 마이크로와이어 형태의 3차원 반도체 소자를 구비하는 광전자 장치들이 있다. 발광 다이오드는, 발광 다이오드에 의하여 공급되는 전자기 방사선의 대부분이 방출되는 발광 다이오드 영역인 활성 영역을 구비한다. 3차원 발광 다이오드는, 소위 방사 배열, 코어/쉘 배열로도 불리는 배열로 형성될 수 있으며, 여기에서 활성 영역은 3차원 반도체 소자의 주변에 형성된다. 또한 소위 축 배열로 형성될 수 있는데, 여기에서의 활성 영역은 3차원 반도체 소자의 주변을 덮고 있는 것이 아니라 종방향의 에피텍셜 성장축을 따라서 필연적으로 연장한다.
축 배열의 3차원 발광 다이오드는, 방사 배열의 발광 다이오드보다 작은 방출 표면 영역을 가지지만 결정의 질이 더 좋은 반도체 재료로 만들어진다는 장점을 가지며, 따라서, 특히 반도체층들 사이 경계면에서의 스트레스 완화가 더 양호하다는 것으로 인한, 더 높은 내부 양자 효과를 제공한다. 따라서, InGaN으로 만들어진 양자 우물의 경우에, 축 배열의 3차원 발광 다이오드는, 예를 들어, 적색 또는 녹색을 방출하기 위한 인듐을 더 많이 혼합할 수 있게 한다.
감소된 측면 크기, 특히 5㎛보다 작은 측면 크기를 갖는 표시 픽셀로 광전자 장치를 형성할 필요가 있다. 그러나, 축 배열의 3차원 발광 다이오드로 그런 광전자 장치를 형성하는 것은 어려울 수 있다. 또한, 광전자 장치 제조 방법은, 발광 다이오드의 활성 영역이 평면 층 상에 형성되는 평면 발광 다이오드를 구비하는 광전자 장치의 제조 방법과 가능한한 많은 공통 단계의 개수를 구비하는 것이 바람직하다.
따라서, 일 실시형태의 목적은, 3차원 발광 다이오드를 구비하는 전술된 광전자 장치의 단점을 적어도 부분적으로 극복하는 것이다.
일 실시형태의 다른 목적은 3차원 발광 다이오드가 축 배열로 되어있는 것이다.
일 실시형태의 다른 목적은 광전자 장치의 표시 픽셀의 측면 크기가 5㎛보다 작게 되는 것이며, 바람직하게는 4㎛보다 작게 하는 것이다.
일 실시형태의 다른 목적은 발광 다이오드의 제조 후에 광전자 장치의 제조 방법의 단계가 집적회로의 CMOS 트랜지스터의 제조 방법과 양립할 수 있게 하는 것이다.
따라서, 일 실시형태는 전기적-도전성 패드를 구비하는 제2 전자 회로에 접착된 제1 광전자 회로를 구비하는 광전자 장치를 제공하며, 제1 광전자 회로는 픽셀들을 구비하며, 각 픽셀에 대하여,
제1 전기적-도전층과,
적어도 제1 및 제2의 3차원 반도체 소자로서, 제1 전기적-도전층에 직교하게 연장되어 있으며, 제1 전기적-도전층과 접촉하며, 제1 전기적-도전층에 직교하게 측정된 동일한 높이를 갖는 제1 및 제2의 3차원 반도체 소자와,
제1 전기적-도전층과 반대측의 제1의 3차원 반도체 소자의 단부에 놓여 있으며 제1 파장의 제1 전자기 방사선을 방출하거나 또는 수신할 수 있는 제1 활성 영역과,
제1 전기적-도전층과 반대측의 제2의 3차원 반도체 소자의 단부에 놓여 있으며, 제1 파장과는 다른 제2 파장의 제2 전자기 방사선을 방출 또는 수신할 수 있는 제2 활성 영역과,
전기적-도전성 패드와 전기적으로 결합되어 있는 제2, 제3 및 제4 전기적-도전층으로서, 제2 전기적 도전층은 제1 활성 영역에 결합되어 있으며, 제3 전기적-도전층은 제2 활성 영역에 결합되어 있으며, 제4 전기적-도전층은 제1 전기적-도전층에 결합되어 있는 제2, 제3 및 제4 전기적-도전층을 구비한다.
제1 전기적-도전층과 접촉하는 제1의 반도체 소자 각각의 직경은 제1 전기적-도전층과 접촉하는 제2의 반도체 소자 각각의 직경보다 작다.
일 실시형태에 따르면, 제1의 3차원 반도체 소자는 제1 평균 피치에 따라서 규칙적으로 분포되어 있으며 제2의 3차원 반도체 소자는 제1 평균 피치와 다른 제2 평균 피치에 따라서 규칙적으로 분포되어 있다.
일 실시형태에 따르면, 제1 광전자 회로는, 각 픽셀에 대하여,
제1 전기적-도전층에 직교하게 연장하며, 제1 전기적-도전층과 접촉하는 적어도 제3의 3차원 반도체 소자로서, 제1 , 제2 및 제3의 3차원 반도체 소자는 제1 전기적-도전층에 직교하게 측정된 동일한 높이를 갖는 제3의 3차원 반도체 소자와,
제1 전기적-도전층과 반대측의 제3의 3차원 반도체 소자의 단부에 놓여 있으며 제1 및 제2 파장과 다른 제3 파장의 전자기 방사선을 방출 또는 수신할 수 있는 제3 활성 영역과,
전기적-도전성 패드들 중 하나와 전기적으로 결합되어 있으며 제3 활성 영역과 결합되어 있는 제5 전기적-도전층을 더 구비한다.
일 실시형태에 따르면, 제1 전기적-도전층과 접촉하는 제2의 반도체 소자 각각의 직경은 제1 전기적-도전층과 접촉하는 제3 반도체 소자 각각의 직경보다 작다.
일 실시형태에 따르면, 제3의 3차원 반도체 소자는 제1 평균 피치와 제2 평균 피치와는 다른 제3 평균 피치에 따라서 규칙적으로 분포된다.
일 실시형태에 따르면, 제1 및 제2 활성 영역은 단일 양자 우물 또는 다수의 양자 우물을 구비한다.
일 실시형태에 따르면, 제1 및 제2의 3차원 반도체 소자는 III-V 화합물, II-VI 화합물, 또는 그룹-IV 반도체 또는 화합물을 구비하는 그룹으로부터 선택된 반도체 재료로 주로 만들어진다.
일 실시형태에 따르면, 제1 및 제2의 3차원 반도체 소자는 와이어, 원뿔 또는 원뿔대 형상을 갖는다.
일 실시형태에 따르면, 제1 전기적-도전층에 평행하게 측정된 각 픽셀의 최대 크기는 5㎛보다 작다.
일 실시형태는 또한 앞에서 규정된 것과 같은 광전자 장치의 제조 방법을 제공하며,
a) 제1 광전자 회로를 형성하는 단계와
b) 제2, 제3 및 제4 전기적-도전층을 전기적-도전성 패드에 전기적으로 결합시킴으로써 제1 광전자 회로를 제2 전자 회로에 접착시키는 단계를
구비한다.
일 실시형태에 따르면, 단계 a)는,
c) 제1 및 제2의 3차원 반도체 소자를 지지대에 동시에 형성하는 단계와,
d) 지지대와 반대측의 제1의 3차원 반도체 소자의 단부에 제1 활성 영역을, 그리고 지지대와 반대측의 제2의 3차원 반도체 소자의 단부에 제2 활성 영역을 동시에 형성하는 단계와,
e) 제2, 제3 및 제4 전기적-도전층을 형성하는 단계와,
f) 지지대를 제거하는 단계와,
g) 제1 전기적-도전층을 형성하는 단계를
구비한다.
일 실시형태에 따르면, 단계 a)는 단계 c)와 d) 사이에,
h) 제1의 3차원 반도체 소자들 사이와 제2의 3차원 반도체 소자들 사이에 전기적-절연층을 형성하는 단계와
i) 전기적-절연층과 제1 및 제2의 3차원 반도체 소자를 부분적으로 에칭하여 제1 및 제2의 3차원 반도체 소자가 동일한 높이를 갖게 하는 단계를 구비한다.
일 실시형태에 따르면, 그 방법은 단계 f)와 g) 사이에, 제1 및 제2 활성 영역과 반대측의 제1 및 제2의 3차원 반도체 소자와 전기적-절연층을 에칭하는 단계를 더 구비한다.
전술된 특장점 및 다른 특장점은 첨부된 도면과 연결하여 그것으로 제한되지 않는 특정의 실시형태의 이하의 설명에서 상세하게 논의될 것이다.
도 1은 마이크로와이어 또는 나노와이어를 구비하는 광전자 장치의 일 실시형태의 부분 개략 단면도이다.
도 2는 도 1의 일부분의 상세도이다.
도 3 내지 도 7은 도 2와 유사한 광전자 장치의 다른 실시형태의 도면이다.
도 8a 내지 도 8q는 도 1의 광전자 장치를 제조하는 방법의 실시형태의 연속적인 단계로 얻어진 구조물의 부분 개략 단면도이다.
명확성을 위하여, 동일한 구성요소는 각 도면에서 동일한 참조번호로 표시되며, 또한 전자 회로를 표현함에 있어서도 늘 그러하듯이, 각 도면은 일정한 비율로 된 것은 아니다. 또한, 본 설명을 이해하는데 유용한 구성요소들만을 도시하고 설명할 것이다. 특히 광전자 장치의 발광 다이오드의 제어 수단은 공지되어 있어서 설명되지 않을 것이다.
이하의 설명에서, 용어 "상부", "하부", "높은", "낮은" 등과 같은 상대적 위치를 한정하는 용어가 언급될 때에는, 도면의 방향이 언급되거나 또는 사용의 일반적인 위치에서의 광전자 장치가 언급된다. 별도의 설명이 없다면, 용어 "거의", "약" 및 "의 정도"의 표현은, 10% 내, 바람직하게는 5% 내를 의미한다.
본 출원은 특히, 3차원 소자, 예를 들어, 마이크로와이어, 나노와이어, 원뿔 소자 또는 원뿔대 소자를 구비하는 광전자 장치에 대한 것이다. 특히, 원뿔 또는 원뿔대 소자는 원형의 원뿔이나 원뿔대 소자 또는 추형의 원뿔이나 원뿔대 소자일 수도 있다. 이하의 설명에서, 실시형태들은 마이크로와이어 또는 나노와이어를 구비하는 광전자 장치에 대하여 상세하게 설명할 것이다. 그러나, 그런 실시형태들은 마이크로와이어 또는 나노와이어 이외의 3차원 소자, 예를 들면, 원뿔 또는 원뿔대 3차원 소자에 대하여 실현될 수 있다.
용어 "마이크로와이어", "나노와이어", "원뿔 소자", 또는 "원뿔대 소자"는 소정의 방향을 따라서 길게 연장되어 있는 형상을 가지며, 5nm 내지 2.5㎛, 바람직하게는 50nm 내지 1㎛ 범위에서 마이너(minor) 치수로 불리는 적어도 두 개의 치수를 가지며, 메이저(major) 치수로 불리는 제3 치수는, 가장 큰 마이너 치수의 1배 이상, 바람직하게는 5배 이상인 3차원 구조를 나타낸다.
이하의 설명에서, 용어 "와이어"는 "마이크로와이어" 또는 "나노와이어"를 의미하는데 이용된다. 바람직하게는, 와이어의 소정의 방향에 직교하는 평면에서, 단면의 중력 중심을 관통하는 와이어의 중선은 실질적으로 직선이며 이후 와이어의 "축"이라고 한다. 여기에서 와이어 직경은 단면의 높이에서 와이어의 둘레와 관련된 양인 것으로 정의된다. 그것은 와이어 단면과 동일한 표면 면적을 갖는 디스크의 직경일 수도 있다. 이후에는 직경이라고도 불리는 그 국부 직경은, 와이어 축을 따르는 주어진 높이에서의 와이어 직경이다. 평균 직경은, 예를 들면, 와이어 또는 그 일부를 따르는 국부 직경들의 평균, 예를 들어, 산술이다.
도 1은 전술된 바와 같은 와이어로부터 형성되고 전자기 방사선을 방출할 수 있는 광전자 장치(10)의 부분 개략 단면도이다. 일 실시형태에 따르면, 칩이라고도 불리는 적어도 두 개 이상의 집적회로(12 및 14)를 구비하는 광전자 장치(10)가 제공되어 있다. 제1 집적 회로(12)는 발광 다이오드를 구비하고 있다. 제2 집적 회로(14)는 제1 집적 회로(12)의 발광 다이오드를 제어하기 위하여 사용되는 전자 구성요소, 특히 트랜지스터를 구비한다. 제1 집적 회로(12)는, 예를 들어, 분자 접착에 의해, 또는 플립-칩 형 접착, 특히 볼(ball) 또는 마이크로튜브 플립-칩 방법에 의하여 제2 집적 회로에 접착된다. 제1 접적 회로(12)는 이하의 설명에서 광전자 회로 또는 광전자 칩이라 하고, 제2 집적 회로(14)를 이하의 설명에서 제어 회로 또는 제어 칩이라고 한다.
바람직하게는, 광전자 칩(12)은 발광 다이오드와 이들 발광 다이오드의 연결 소자만을 구비하고 있으며 제어 칩(14)은 광전자 칩의 발광 다이오드를 제어하기 위하여 필요한 전자 구성요소를 모두 구비하고 있다. 변형으로서, 광전자 칩(12)은 발광 다이오드에 더하여 다른 전자 구성요소를 또한 구비할 수 있다.
도 1은, 좌측부에서, 표시 픽셀을 위한 광전자 칩(12)의 소자들을 보여주고 있으며, 이 구조는 각 표시 픽셀에 대하여 반복되며, 우측부에서는, 표시 픽셀에 인접한 소자들을 보여주며, 이것은 복수의 표시 픽셀에 공통일 수 있다.
광전자 칩(12)은, 도 1의 하부에서 상부로,
발광 다이오드에 의하여 방출된 전자기 방사선을 적어도 부분적으로 투과시키며 표면(17)을 한정하는 전기적-절연층(16)과,
발광 다이오드에 의하여 방출된 전자기 방사선을 적어도 부분적으로 투과시키는 전기적-도전층(18)과,
높이 H와 직경 D1을 갖는 제1 와이어(20)(3개의 제1 와이어가 도시됨), 높이 H와 직경 D2를 갖는 제2 와이어(22)(3개의 제2 와이어가 도시됨) 및 높이 H와 직경 D3를 갖는 제3 와이어(24)(3개의 제2 와이어가 도시됨)로서, 제1, 제2 및 제3 와이어는 표면(17)에 직교하는 평행한 축을 가지며, 도전층(18)으로부터 연장하고 도전층(18)과 접촉하고 있으며, 직경 D1은 직경 D2보다 작으며 직경 D2는 직경 D3보다 작은 제1, 제2 및 제3 와이어와,
도전층(18)과 반대측의 제1 와이어(20)의 단부 각각에 있는 제1 헤드(26)와, 도전층(18)과 반대측의 제2 와이어(22)의 단부 각각에 있는 제2 헤드(28)와, 도전층(18)과 반대측의 제3 와이어(24)의 단부 각각에 있는 제3 헤드(30)와,
와이어 축을 따라서 측정된 헤드(26)의 치수와 높이 H의 합과 실질적으로 동일한 두께를 갖는 배선(20, 22, 24)들 사이의 제1 전기적-절연성 재료(34)의 전기적-절연층(32)과,
제1 절연성 재료와 상이하거나 또는 제1 절연성 재료와 동일할 수도 있는 제2 전기적-절연성 재료의 전기적-절연층(34)으로서, 제1 절연층(32)의 주변을 둘러 연장하고 있으며 절연층(32)과 동일한 두께를 갖는 전기적-절연층(34)과,
절연층(34)의 전체 두께에 걸쳐 절연층(34)을 관통하여 연장하는 개구(36)와,
개구(36) 내에서 연장하고 있으며 도전층(18)과 접촉하고 있는 전기적-도전층(38)과,
절연층(32), 절연층(34), 도전층(38) 및 절연층(32)으로부터 돌출하고 있는 헤드(26, 28 및 30) 부분 상에 있으며, 절연층(32)으로부터 돌출하는 헤드(26, 28 및 30) 부분과 접촉하고 있는 전기적-도전성 재료의 분리부(40)와,
다른 전기적-도전층(42, 44, 46, 48)으로서, 도전층(42)은 제1 헤드(26)와 접촉하고 있으며, 도전층(44)은 제2 헤드(28)와 접촉하고 있으며, 도전층(46)은 제3 헤드(30)와 접촉하고 있으며, 도전층(48)은 도전층(38)과 접촉하고 있는 전기적-도전층(42, 44, 46, 48)과,
도전층(42, 44, 46 및 48)을 덮고 있으며 도전층(42, 44, 46 및 48)들 사이에서 연장하고 있으며, 바람직하게는 실질적으로 평면인 표면(51)을 한정하는 전기적-절연층(50)과,
다층 구조를 가질 수 있으며, 절연층(50)을 관통하여 연장하여 표면(51)과 동일한 평면을 이루는 전기적-도전성 패드(52, 54, 56, 58)로서, 도전성 패드(52)는 도전층(42)과 접촉하며, 도전성 패드(54)는 도전층(44)과 접촉하며, 도전성 패드(56)는 도전층(46)과 접촉하며, 도전성 패드(58)는 도전층(48)과 접촉하는 전기적-도전성 패드(52, 54, 56, 58)
를 구비한다.
제어 칩(14)은 광전자 칩(12)의 측에, 바람직하게는 실질적으로 평면인 표면(61)을 한정하는 전기적-절연층(60)과, 표면(61)과 동일한 평면을 이루는 도전성 패드(62)를 구비하며, 도전성 패드(62)는 도전성 패드(52, 54, 56, 58)와 전기적으로 결합되어 있다. 제어 칩(14)이 분자 접착에 의하여 광전자 칩(12)에 접착되는 경우, 도전성 패드(62)는 도전성 패드(52, 54, 56, 58)와 접촉될 수 있다. 제어 칩(14)이 플립-칩-형 접착에 의하여 광전자 칩(12)에 접착되는 경우에는, 솔더 볼 또는 마이크로튜브가 도전성 패드(62)와 도전성 패드(52, 54, 56, 58)들 사이에 끼워질 수도 있다.
도 2 내지 도 8은 헤드(26)의 실시형태의 상세도이다. 헤드(28 및 30)는 헤드(26)와 유사한 구조를 가질 수 있다.
도 2에서, 헤드(26)는 와이어(20)의 축(△)을 따라서 와이어(20)로부터, 연속적으로,
제1 도전형, 예를 들어 N형으로 도핑된, 와이어(20)와 동일한 재료의 반도체부(64)와,
활성 영역(66)과
제2 도전형, 예를 들어 P형으로 도핑된 반도체부(68)
를 구비한다.
도시되지 않은 패시베이션층은 활성 영역(66) 및 반도체부(64, 68)의 양측면에 존재할 수 있다.
각 와이어(20, 22, 24) 및 관련 헤드(26, 28, 30)에 의하여 형성된 조립체는 축 배열의 와이어-형 기본 발광 다이오드를 형성한다. 특히, 헤드(26, 28, 30)는 그들로부터 방출되어 발광 다이오드에 의하여 보내지는 전자기 방사선의 대부분을 갖는 층인 활성 영역(66)을 구비한다. 일 예에 따르면, 활성 영역(66)은 다중 양자 우물과 같은, 구속 수단을 구비할 수 있다.
활성 영역(66)이 축(△)에 실질적으로 직교하는 반도체부(64)의 표면(65)을 필연적으로 덮고 있으며 축(△)을 따라서 연장하고 있기 때문에 발광 다이오드를 축 배열로 되어 있다고 한다. 또한, 반도체부(68)는 축(△)에 실질적으로 직교하는 활성 영역(66)의 상면(67)을 필연적으로 덮고 있으며 축(△)을 따라서 연장하고 있다.
도 2에 도시된 실시형태에서, 헤드(26)의 단면적은 와이어(20)로부터의 거리가 증가할수록 증가하며 인접하는 발광 다이오드들의 반도체부(68)들은 분리되어 있다. 다른 실시형태에 따르면, 인접하는 발광 다이오드들의 반도체부(68)들이 합체되어 있을 수도 있다.
도 3은, 헤드(26)의 단면적이 실질적으로 일정한 다른 실시형태의 도 2와 유사한 도면이다.
도 4는, 헤드(26)의 단면적이 와이어(20)로부터의 거리가 증가할수록 증가하고 그런 후 실질적으로 일정하게 유지되며, 활성 영역(66)은 헤드(26)의 단면적이 일정한 부분의 높이에 위치하는 다른 실시형태의 도 2와 유사한 도면이다.
도 5는, 헤드(26)의 단면적이 와이어(20)로부터의 거리가 증가할수록 증가하고 그런 후 실질적으로 일정하게 유지되며, 활성 영역(66)이 헤드(26)의 단면적이 일정한 부분의 높이에 위치하는 다른 실시형태의 도 4와 유사한 도면이다.
도 6은, 헤드(26)의 단면적이 반도체부(64)와 활성 영역(66)에 대하여는 실질적으로 일정하고 반도체부(68)에 대하여는 와이어(20)로부터의 거리가 증가할수록 증가하는 다른 실시형태의 도 2와 유사한 도면이다.
일 실시형태에 따르면, 각 표시 픽셀(Pix)은 적어도 두 형태의 발광 다이오드를 구비한다. 일 실시형태에 따르면, 예를 들어, 와이어(20)와 헤드(26)를 구비하는 제1 형태의 발광 다이오드는 제1 파장의 제1 방사선을 방출할 수 있으며, 예를 들어 와이어(22)와 헤드(28)를 구비하는 제2 형태의 발광 다이오드는 제2 파장의 제2 방사선을 방출할 수 있다. 일 실시형태에 따르면, 각 표시 픽셀(Pix)은 적어도 세 형태의 발광 다이오드를 구비하고 있으며, 예를 들어, 와이어(24)와 헤드(30)를 구비하는 제3 형태의 발광 다이오드는 제3 파장의 제3 방사선을 방출할 수 있다. 제1, 제2 및 제3 파장은 상이할 수 있다.
일 실시형태에 따르면, 특별히 반도체부(64)의 면(65)이 결정면 C에만 대응되는 경우에, 활성 영역(66)에 의하여 방출된 방사선의 파장은, 활성 영역(66)이 놓여있는 와이어(20, 22, 24)의 직경이 감소할 때 증가한다. 일 실시형태에 따르면, 제3 파장은 청색광에 대응하며 430nm 내지 490nm의 범위 내에 있다. 일 실시형태에 따르면, 제2 파장은 녹색광에 대응하며 510nm 내지 570nm의 범위 내에 있다. 일 실시형태에 따르면, 제1 파장은 적색광에 대응하며 600nm 내지 720nm의 범위 내에 있다. 이것은, 활성 대역(66)이 반-극성(semi-polar) 결정면 상에서 성장하는 경우, 활성 영역에 의하여 방출된 방사선의 파장은, 활성 영역(66)이 놓여있는 와이어의 직경이 증가할 때 증가하는 것으로 일반적으로 밝혀져 있다는 점에서 놀라게하고 있다.
일 실시형태에 따르면, 각 표시 픽셀(Pix)은 제4 형태의 발광 다이오드를 구비하며, 제4 형태의 발광 다이오드는 제4 파장의 제4 방사선을 방출할 수 있다. 제1, 제2, 제3 및 제4 파장은 다를 수 있다. 일 실시형태에 따르면, 제4 파장은 노란색광에 대응하며 570nm 내지 600nm의 범위 내에 있다.
각 표시 픽셀에 대하여, 동일한 직경의 와이어를 갖는 기본적인 발광 다이오드는 공통 전극을 가지며, 전압이 도전층(18)과 도전층(42, 44 또는 46) 사이에 인가되고, 광 방사선이 이들 기본 발광 다이오드의 활성 영역에 의하여 방출된다.
본 실시형태에 있어서, 각 발광 다이오드에 의하여 방출된 전자기 방사선은 광전자 장치(12)로부터 표면(17)을 통하여 빠져나온다. 바람직하게는, 각 도전층(42, 44, 46)은 빛을 반사하며, 유리하게는, 광전자 장치(10)로부터 표면(17)을 통하여 빠져나오는 발광 다이오드에 의하여 방출된 방사선의 비율을 증가시킬 수 있다.
광전자 칩(12)과 제어 칩(14)을 겹쳐놓으면, 광전자 장치(10)의 측면 크기가 감소된다. 일 실시형태에 따르면, 와이어 축에 직교하게 측정된, 표시 픽셀의 측면 크기는 5㎛보다 작고, 바람직하게는 4㎛보다 작으며, 예를 들어, 약 3㎛이다. 또한, 광전자 칩(12)은 제어 칩(14)과 동일한 크기를 가질 수도 있다. 따라서, 광전자 장치(10)의 소형화가 유리하게 증가 될 수 있다.
도전층(18)은 헤드(26, 28, 30)의 활성 영역을 바이어싱하여 발광 다이오드에 의하여 방출된 전자기 방사선을 통과시킬 수 있다. 도전층(18)을 형성하는 재료는, 그래핀 또는 투명 도전성 산화물(TCO), 특히 인듐주석산화물(ITO), 알루미늄, 갈륨 또는 보론이 도핑된 또는 도핑되지 않은 아연산화물과 같은 투명 도전성 재료일 수 있다. 예로서, 도전층(18)은 20nm 내지 500nm 범위, 바람직하게는 20nm 내지 100nm 범위의 두께를 갖는다.
도전층(38), 도전층(42, 44, 46, 48) 및 도전성 패드(52, 54, 56, 58)은, 금속, 예를 들어 알루미늄, 은, 구리, 금 또는 루테늄, 또는 이들 화합물의 2 이상의 합금으로 만들어질 수 있다. 도전층(38)은 100nm 내지 3㎛ 범위의 두께를 가질 수 있다. 도전부(42, 44, 46, 48)는 100nm 내지 2㎛ 범위의 두께를 가질 수 있다. 표면(17)에 직교하는 평면에서 최소 측면 크기는 150nm 내지 1㎛의 범위 내, 예를 들면, 약 0.25㎛이다. 도전성 패드(52, 54, 56, 58)은 0.5㎛ 내지 2㎛ 범위의 두께를 가질 수 있다.
각 절연부(16, 32, 34 및 50)는, 실리콘산화물(SiO2), 실리콘질화물(SixNy, 여기서 x는 약 3과 동일하며, y는 약 4와 동일하며, 예를 들어 Si3N4), 실리콘산화질화물(특히 일반식 SiOxNy로 된 것으로, 예를 들어 Si2ON2), 하프늄산화물(HfO2), 또는 알루미늄산화물(Al2O3)을 구비하는 그룹으로부터 선택된 재료로 만들어진다. 일 실시형태에 따르면, 절연층(74)은 실리콘산화물로 만들어지며 절연층(76)은 실리콘 질화물로 만들어진다. 각 절연층(74, 76)의 두께는 10nm 내지 100nm 범위, 바람직하게는 20nm 내지 60nm 범위에 있으며, 특히 약 40nm가 바람직하다. 절연층(16)은 100nm 내지 5㎛ 범위에서 최대 두께를 가질 수 있다. 절연층(32 및 34)은 0.5㎛ 내지 2㎛ 범위에서 최대 두께를 가질 수 있다. 절연층(50)은 0.5㎛ 내지 2㎛의 범위에서 최대 두께를 가질 수 있다.
도전부(40)는, 양호한 전기 도전체이며 동시에 도전층(42, 44, 46, 48)을 형성하는 재료보다는 헤드(26, 28, 30)의 상부층을 형성하는 재료와의 접촉 저항이 더 좋은 재료로 만들어져 있다. 도전부(40)는, 예를 들어 니켈(Ni)로 만들어져 있다. 도전부(40)는 0.5nm 내지 10nm 범위의 두께를 가질 수 있다. 도전부(40)는 헤드(26, 28, 30)와 도전층(42, 44, 46) 사이에서 저-저항접촉을 얻을 수 있게 한다.
각 와이어(20, 22, 24)와 각 반도체부(64, 68)는 적어도 하나의 반도체 재료로부터 적어도 부분적으로 형성된다. 일 실시형태에 따르면, 반도체 재료는 III-V 화합물, II-VI 화합물, 또는 그룹-IV 반도체 또는 화합물을 구비하는 그룹으로부터 선택된다.
와이어(20, 22, 24) 및 반도체부(64, 68)는 III-V 화합물, 예를 들어, III-N 화합물, II-VI 화합물, 또는 적어도 그룹-IV 화합물을 주로 구비하는 제1 반도체 재료로 적어도 부분적으로 구성된다. 그룹-III 원소의 예로는 갈륨(Ga), 인듐(In), 또는 알루미늄(Al)을 구비한다. III-N 화합물의 예로는 GaN, AlN, InN, InGaN, AlGaN 또는 AlInGaN이다. 다른 그룹-V 원소가 또한 사용될 수 있는데, 예를 들어, 인 또는 비소이다. 일반적으로, III-V 화합물의 원소는 상이한 몰분율로 결합될 수도 있다. 그룹-II 원소의 예로는 그룹-IIA 원소들, 특히 베릴륨(Be)과 마그네슘(Mg), 그리고 그룹-IIB 원소들, 특히 아연(Zn), 카드뮴(Cd) 및 수은(Hg)을 구비한다. 그룹-VI 원소의 예로는, 그룹-VIA 원소, 특히 산소(O)와 텔루륨(Te)을 구비한다. II-VI 화합물의 예로는 ZnO, ZnMgO, CdZnO, CdZnMgO, CdHgTe, CdTe 또는 HgTe이다. 일반적으로, II-VI 화합물의 원소는 상이한 몰분율로 결합 될 수 있다. 그룹-IV 반도체 재료의 예로는 실리콘(Si), 카본(C), 게르마늄(Ge), 실리콘카바이드 합금(SiC), 실리콘-게르마늄 합금(SiGe), 또는 게르마늄카바이드 합금(GeC)이다. 와이어(20, 22, 24) 및/또는 반도체부(64, 68)의 반도체 재료는 도펀트, 예를 들어, III-N 화합물의 N-형 도핑이 제공된 실리콘, 또는 III-N 화합물의 P-형 도핑이 제공되는 마그네슘을 구비할 수 있다.
각 와이어(20, 22, 24)는 표면(17)에 실질적으로 직교하는 축을 따라서 연장되는 반도체 구조를 가질 수 있다. 각 와이어(20, 22, 24)는 일반적으로 원통 형상을 가질 수 있다. 두 개의 인접한 와이어(20, 22, 24)의 축은 100nm 내지 3㎛ 만큼, 바람직하게는 200nm 내지 1.5 ㎛ 만큼 떨어져 있을 수 있다. 각 와이어(20, 22, 24)의 높이 H는 150nm 내지 10㎛의 범위, 바람직하게는 200nm 내지 1㎛의 범위, 보다 바람직하게는 250nm 내지 750nm의 범위에 있을 수 있다. 각 와이어(20, 22, 24)의 평균 직경은 50nm 내지 10㎛의 범위, 바람직하게는 100nm 내지 2㎛의 범위, 보다 바람직하게는 120nm 내지 1㎛의 범위에 있을 수 있다.
와이어(20, 22, 24)의 단면은 상이한 형상, 예를 들어 타원형, 원형, 또는 다각형, 특히 삼각형, 사각형, 정사각형 또는 육각형 형상 등의 상이한 형상을 가질 수 있다.
활성 영역(66)은, 반도체부(64) 및 반도체부(68)보다 작은 밴드갭 에너지를 갖는 제2 반도체 재료의 층을, 바람직하게는 두 배리어 층 사이에 끼워서 구비하여, 전하 운반체 구속을 개선하는, 하나 이상의 양자 우물을 구비할 수 있다. 제2 반도체 재료는 그 안에 포함된 하나 이상의 부가 원소를 갖는 도핑된 반도체부(64, 68)의 III-V, II-V 또는 IV 화합물을 구비할 수도 있다. 예로서, GaN으로 구성된 와이어(20, 22, 24)의 경우에, 양자 우물을 형성하는 제2 재료는 바람직하게는 InGaN이다. 부가 원소의 원자 퍼센트는 와이어의 소정의 광학 특성 및 방출 스펙트럼의 함수이다. 활성 영역(66)은 단일 양자 우물로 형성될 수도 있으며 또는 복수의 양자 우물로 형성될 수도 있다.
바람직한 실시형태에 따르면, 각 와이어(20, 22, 24)는 GaN으로 구성되며, 활성 영역(66)의 양자 우물은 InGaN으로 만들어진다. 활성 영역(66)의 방출 파장은 양자 우물의 인듐의 비율에 특히 의존한다. 반도체부(64)는 GaN으로 만들어질 수 있으며 제1 도전형, 예를 들어 N형, 특히 실리콘으로 도핑 될 수 있다. 축(△)을 따라서 측정된, 반도체부(64)의 높이는 10nm 내지 1㎛의 범위, 예를 들어, 20nm 내지 200nm 범위에 있을 수 있다. 활성 영역(66)은, 예를 들어 InGaN으로 만들어진, 하나 또는 복수의 양자 우물을 구비할 수 있다. 활성 영역(66)은 반도체부(64, 68) 사이에서 축(△)을 따라서 연속적으로 연장하는 단일 양자 우물을 구비할 수 있다. 변형으로서, 다수의 양자 우물을 구비할 수 있으며, 그때 축(△)을 따라서, 예를 들어 InGaN으로 이루어진 양자 우물과 예를 들어 GaN으로 이루어진 배리어층을 교대로 형성한다. 축(△)을 따라서 측정된, 활성 영역(66)의 높이는 10nm 내지 500nm의 범위, 예를 들어 20nm 내지 100nm의 범위에 있을 수 있다. 반도체부(68)는 GaN으로 이루어지고 제1 형의 반대의 제2 도전형, 예를 들어 P형, 특히 마그네슘으로 도핑 된다. 반도체부(68)의 높이는 50nm 내지 5㎛의 범위, 예를 들어 100nm 내지 1㎛의 범위에 있을 수 있다. 반도체부(68)는 활성 영역(66)과 경계면에 위치된 전자 차단층을 구비할 수 있다. 전자 차단층은 3원 III-N 화합물, 예를 들어, 바람직하게는 P-형 도핑된 AlGaN 또는 AlInN으로 이루어질 수도 있다. 이것은 활성 영역(66) 내에서의 방사 재결합률을 증가시킬 수 있게 한다.
도 2 내지 도 7에 도시된 실시형태에 있어서, 활성 영역(66)을 형성하는 층은 축(△)을 따라서 적층 되어 있다.
도 7은, 활성 영역(66)이 제1 밴드갭을 갖는 반도체 재료의 중앙부(Lg)와 축(△)을 따라서 중앙부 주위에 배열되고 중앙부와 접촉하는 주변부(Bg)를 구비하며, 주변부는 제1 밴드갭보다 높은 제2 밴드갭을 갖는 반도체 재료로 이루어져 있는 다른 실시형태의 도 4와 유사한 도면이다.
도 8a 내지 도 8q는, 도 1에 도시된 광전자 장치(10)를 제조하는 방법의 다른 실시형태의 연속적인 단계에서 얻어진 구조의 부분 개략 단면도이다.
도 8a는,
도 8a에서 하부부터 상부로, 기판(71), 적어도, 시드층이라고도 불리는 핵생성층으로서 도 8a에서는 예로서 2개의 시드층(72 및 73)이 도시되어 있는 핵생성층, 전기적-절연층(74), 및 절연층(74) 상의 전기적-절연층(76)의 적층체에 대응하는 지지대(70)로서, 절연층(74, 76)은 상이한 재료로 구성되어 있는 지지대(70)를 형성하는 단계와,
소정의 제1 와이어(20) 위치에서 시드층(73)의 부분을 노출시키기 위하여 절연층(74 및 76) 내에 제1 개구(78)를 형성하되, 제1 개구(78)의 직경이 실질적으로 제1 와이어(20)의 직경에 대응하게 형성하고, 소정의 제2 와이어(22) 위치에서 시드층(73)의 부분을 노출시키기 위하여 절연층(74 및 76) 내에 제2 개구(80)를 형성하되, 제2 개구(80)의 직경이 실질적으로 제2 와이어(22)의 직경에 대응하게 형성하고, 소정의 제3 와이어(24) 위치에서 시드층(73)의 부분을 노출시키기 위하여 절연층(74 및 76) 내에 제3 개구(82)를 형성하되, 제3 개구(82)의 직경이 실질적으로 제3 와이어(24)의 직경에 대응되게 형성되는 단계와,
개구(78, 80, 82) 내에서 시드층(72)으로부터 와이어(20, 22, 24)를 동시에 성장시키는 단계
이후에 얻어진 구조를 보여준다.
변형으로서, 절연층(74, 76)은 단일 절연층으로 대체될 수 있다.
기판(71)은 모노 블록 구조에 대응할 수도 있으며 또는 다른 재료로 만들어진 지지대를 덮고 있는 층에 대응할 수도 있다. 기판(71)은 바람직하게는 반도체 기판이며, 예를 들어, 실리콘, 게르마늄, 실리콘카바이드, GaN 또는 GaAs와 같은 III-V 화합물로 이루어진 기판 또는 ZnO 기판 또는 도전성 기판, 예를 들어, 금속 또는 금속합금, 특히 구리, 티타늄, 몰리브덴, 니켈계 합금, 및 강철로 이루어진 기판이다. 바람직하게는 기판(71)은 단결정 실리콘 기판이다. 바람직하게는 마이크로일렉트로닉스에서 실행되는 제조 방법과 양립할 수 있는 반도체 기판이다. 기판(71)은 SOI라고도 불리는 실리콘-온-인슐레이터(silicon-on-insulator)의 다층 구조에 대응할 수 있다. 기판(71)은 짙게 도핑 될 수도 있고, 엷게 도핑 될 수도 있고, 또는 도핑 되지 않을 수도 있다.
시드층(72, 73)은 와이어(20, 22, 24)의 성장을 돕는 재료로 이루어진다. 각 시드층(72, 73)을 형성하는 재료는 금속, 금속산화물, 질화물, 카바이드, 또는 원소의 주기율표의 IV, V 또는 VI 열의 전이 금속의 붕소화물 또는 이들 화합물의 조합물 및 바람직하게는 원소 주기율표의 IV, V, 또는 VI 열의 전이 금속의 질화물 또는 이들 화합물의 조합물일 수 있다. 예로서, 각 시드층(72, 73)은 알루미늄질화물(AlN), 알루미늄산화물(Al2O3), 붕소(B), 붕소질화물(BN), 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 하프늄(Hf), 하프늄질화물(HfN), 니오븀(Nb), 니오븀질화물(NbN), 지르코늄(Zr), 붕화지르코늄(ZrB2), 지르코늄질화물(ZrN), 실리콘카바이드(SiC), 탄탈륨카바이드질화물(TaCN), MgxNy 형태의 마그네슘질화물으로서, 여기서 x는 약 3과 같으며 y는 약 2와 같은, 예를 들어 Mg3N2 형태의 마그네슘질화물로 이루어질 수 있다. 각 시드층(72, 73)은 예를 들면, 1nm 내지 100nm 범위의 두께를 가지며, 바람직하게는 10nm 내지 30nm 범위의 두께를 갖는다.
각 절연부(74 및 76)는 실리콘산화물(SiO2), 실리콘질화물(SixNy, 여기서 x는 약 3과 같고, y는 약 4와 같으며, 예를 들어, Si3N4), 실리콘산질화물(특히, 일반식 SiOxNy, 예를 들어 Si2ON2), 하프늄산화물(HfO2), 또는 알루미늄산화물(Al2O3)을 구비하는 그룹으로부터 선택된 재료로 만들어질 수 있다. 일 실시형태에 따르면, 절연층(74)은 실리콘산화물로 이루어지며 절연층(76)은 실리콘질화물로 이루어져 있다. 각 절연층(74, 76)의 두께는 10nm 내지 100nm 범위, 바람직하게는 20nm 내지 60nm 범위에 있으며, 특히 바람직하게는 약 40nm와 같다.
와이어(20, 22, 24)를 성장시키는 방법은 화학기상증착(CVD) 또는 유기금속기상 에피택시(MOVPE)라고도 알려진, 유기금속 화학기상증착(MOCVD) 등의 방법이 있을 수 있다. 그러나, 분자빔 에피택시(MBE), 가스-소스 MBE(GSMBE), 유기금속 MBE(MOMBE), 플라즈마-지원 MBE(PAMBE), 원자층 에피택시(ALE), 또는 하이브리드 기상 에피택시(HVPE)가 사용될 수 있다. 또한, 전기화학적 공정이 사용될 수도 있는데, 예를 들어, 화학조증착(CBD), 수열공정, 액체에어졸 열분해 또는 전착이 있다.
일 예로서, 이 방법은 그룹-III 원소의 전구체 및 그룹-V 원소의 전구체를 리액터(reactor)로 주입하는 것을 구비할 수 있다. 그룹-III 원소의 전구체의 예로는 트리메틸갈륨(TMGa), 트리에틸갈륨(TEGa), 트리메틸인듐(TMIn), 또는 트리메틸알루미늄(TMAl)이다. 그룹-V 원소의 전구체의 예로는 암모니아(NH3), 테르티아리부틸포스핀(TBP), 아르신(AsH3), 또는 디메틸하이드라진(UDMH)이다.
성장 단계의 끝에서의 각 와이어(20, 22, 24)의 높이는 250nm 내지 15㎛의 범위에, 바람직하게는 500nm 내지 5㎛의 범위, 좀 더 바람직하게 1㎛ 내지 3㎛의 범위에 있을 수 있다. 제1 와이어(20)의 높이는 제2 와이어(22)의 높이 및 제3 와이어(24)의 높이와 다르다. 와이어(20, 22, 24)의 높이는 특히 와이어 직경 및 와이어 사이의 거리에 의존한다. 일 실시형태에 따르면, 제1 와이어(20)의 높이는 제2 와이어(22)의 높이보다 크며, 제2 와이어(22)의 높이는 제3 와이어(24)의 높이보다 크다.
각 시드층(72, 73) 및 각 절연층(74, 76)은, 예로서, 플라즈마-강화 화학기상증착(PECVD), 저압 화학기상증착(LPCVD), 대기압이하 화학기상증착(SACVD), CVD, 물리기상증착(PVD), 또는 원자층 증착(ALD)에 의하여 증착될 수 있다.
도 8b는 모든 와이어(20, 22, 24) 상 및 와이어(20, 22, 24) 사이의 절연층(74) 상에 유전체층(83)을 증착시킨 후 얻어진 구조를 보여준다.
유전체층(83)은 절연층(74)과 동일한 재료, 즉 절연층(76)과 다른 재료로 이루어질 수 있다. 일 실시형태에 따르면, 그 층(83)의 최소 두께는 가장 작은 와이어(20, 22, 24)의 높이보다 크다. 바람직하게는 층(83)의 최소 두께는 가장 큰 와이어(20, 22, 24)의 높이보다 크다.
예로서, 유전체층(83)의 두께는 250nm 내지 15㎛의 범위, 바람직하게는 300 nm 내지 5㎛의 범위에 있으며, 예를 들어, 약 2㎛와 같다. 절연층(83)은 절연층(72, 74)를 형성하기 위하여 사용된 것과 동일한 방법으로 형성될 수 있다.
도 8c는 시드층(76)의 높이에서 평면 표면(84)의 범위를, 예를 들어 150nm 내지 10㎛의 범위에서 한정하기 위하여 절연층(유전체층)(83)과 와이어(20, 22, 24)의 일부를 얇게 하고 평탄화시킨 후에 얻어진 구조를 보여준다. 에칭은, 예를 들어, CMP(화학-기계적 연마:chemical-mechanical planarization)이다. 와이어(20, 22, 24) 사이의 절연층(83)의 존재는 CMP-형 에치법을 실행할 수 있게 하는 것으로, 만일 와이어만이 존재한다면, CMP-형 에치법은 어렵거나 또는 매우 불가능할 것이다. 이 단계 후에, 모든 와이어(22, 22, 24)는 동일한 높이를 갖는다. 절연층(83) 및 와이어(20, 22, 24)의 일부의 에칭은 복수의 단계로 수행될 수 있다. 변형으로서, 절연층(83) 및 와이어(20, 22, 24)의 일부를 얇게 하고 평탄화하는 단계는, 와이어(20, 22, 24)가 실질적으로 동일한 높이를 가지는 경우에는 생략한다.
도 8d는 절연층(76)과 와이어(20, 22, 24)를 노출시키기 위하여 유전체층(83)을 모두 제거시킨 후에 얻은 구조를 보여준다. 그때, 절연층(76)은 유전체층(83)을 에칭하는 동안에 중지 층의 역할을 할 수 있다. 유전체층(83)의 제거는 습식 에칭에 의하여 실행될 수 있다. 변형으로서, 유전체층(83)의 에칭은 단지 부분적일 수 있으며, 나머지 층은 절연층(76) 상에 유지된다.
도 8e는, 각 와이어(20, 22, 24)에 대하여 헤드(26, 28, 30)의 동시 형성 후에 얻어진 구조를 보여준다. 헤드를 형성하는 연속 층들은 와이어(20, 22, 24)의 형성을 위하여 기재된 방법과 동일한 방법에 의하여 형성될 수 있다. 그런 방법은 "Monolithic Integration of InGaN-Based Nanocolumn Light-Emitting Diodes with Different Emision Colors"란 제목의 가츠미 키시노(Katsumi Kishino) 등에 의한 출판물(2013, The Japan Society of Appllied Physics, Applied Physics Express 6(2013) 012101)과 "Full-color Single Nanowire Pixels for Projection Displays"라는 제목의 영-호 라(Yong-Ho Ra)에 의한 출판물에 개시되어 있다.
헤드(26, 28, 30)의 활성 영역의 형성은, 그룹-III 원소의 전구체 및 그룹-V 원소의 전구체의 리액터로의 주입에 부가하여, 부가 원소의 전구체, 특히 인듐의 전구체를 구비할 수 있다. 활성 영역(66)으로의 부가 원소의 혼합율은 특히, 활성 영역의 측면 거리, 와이어(20, 22, 24) 사이의 거리, 유전체층(83)의 상면(만일 유전체층이 완전히 에칭되지 않는다면) 또는 절연층(76)(만일 유전체층(83)이 완전히 에칭된다면)의 상면에 대한 활성 영역의 높이에 의존한다. 따라서, 헤드(26, 28, 30)의 활성 영역이 동시에 형성된다고 할지라도, 그들에 대하여 상이한 인듐 혼합율이 얻어진다. 그러면, 작동에 있어서, 헤드(26, 28, 30)는 다른 파장의 전자기 방사선을 방출할 수 있다.
만일 유전체층(83)이 와이어(20, 22, 24) 사이에 유지되어 있다면, 헤드(26, 28, 30)을 형성하기 위하여 실행된 방법은 유전체층(83) 상에 원하지 않는 결정의 형성을 또한 일으킬 수도 있다. 유전체층(83)의 적어도 부분적인 제거는 와이어의 측벽과 와이어의 풋(foot) 상에, 특히 와이어 조립체에 의한 차단 효과에 의한 기생 결정의 형성을 거의 초래하지 않는다.
도 8f는,
절연층(32)을 형성하는 단계와,
절연층(34)을 형성하는 단계와,
실질적인 평면 표면(86)을 한정하기 위하여 그 두께 부분을 가로질러 절연층(34)을 에칭하거나 또는 얇게 하는 단계
후에 얻어진 구조를 보여준다.
절연층(32)은 등각 증착, 예를 들면, LPCVD에 의하여 형성될 수 있다. 절연층(32)을 형성하는 방법은, 바람직하게는 700℃보다 낮은 온도에서 수행하여 발광 다이오드의 활성 영역을 손상시키는 것을 피한다. 또한, LPCVD 형태의 방법은 와이어(20, 22, 24) 사이에 양호한 충전을 얻을 수 있게 한다. 절연층(32)의 증착 두께는 50nm 내지 500nm의 범위에, 예를 들어 약 150nm에 있을 수 있다. 절연층(34)은 예를 들어 등각 증착, 예를 들어 PECVD에 의하여 형성될 수 있다. 절연층(34)의 증착 두께는 2㎛ 이상일 수 있다. 절연층(34)의 부분 에칭은 CMP에 의하여 실행될 수 있다. 에칭은, 도 8F에 도시된 바와 같이, 절연층(34)에서, 헤드(26, 28, 30)를 노출시키기 전에 어쨌든 절연층(32)에서, 정지시킬 수 있다.
도 8g는 헤드(26, 28, 30)의 상면을 노출시키기 위하여 절연층(32, 34)을 에칭한 후에 얻어진 구조를 보여준다. 그 에칭은, 예를 들어 반응성 이온 에칭 형태의 에칭(RIE) 또는 유도 결합 플라즈마 에칭(ICP)이다. 헤드(26, 28, 30)는 다른 크기를 가질 수 있으며, 어떤 헤드(26, 28, 30)는 다른 것보다 더 노출될 수 있다. 헤드(26, 28, 30)는 이 단계에서 에칭되지 않는다. 이 에칭은 바람직하게는 비등방성 에칭이다. 도시되지 않은, 층(32)의 부분들이 헤드(26, 28, 30)의 측벽에 유지될 수 있다. 헤드(26, 28, 30)의 상부에 위치된 층은 에칭 정지층의 역할을 한다. 일 실시형태에 따르면, 헤드(26, 28, 30)의 형성시에, 부가 층이 헤드(26, 28, 30)의 상부에 부가되어서 에칭 정치층의 역할을 한다. 그것은 AlN 층일 수 있다.
도 8h는
에칭 정지층이 헤드(26, 28, 30) 상에 존재할 때, 에칭 정지층을 제거하는 단계와,
금속부(40)를, 헤드(26, 28, 30), 절연층(32) 및 절연층(34)의 노출 부분에 형성하는 단계
이후에 얻어진 구조를 보여준다.
헤드(26, 28, 30) 상의 에칭 정지층이 AlN으로 이루어지는 경우, 그것들은 테트라메틸암모늄 하이드록시드(TMAH) 형태의 에칭에 의하여 제거될 수 있다. 금속부(40)의 형성은 1nm의 두께를 갖는 금속층, 예를 들어, 니켈을 증착하고, 예를 들어 550℃ 온도에서의 열 어닐링 단계를 연속적으로 구비할 수 있으며, 이것으로 분리부(금속부 또는 분리 금속부)(40)가 형성되게 된다.
도 8i는
도 8h에 도시된 구조 상에, 예를 들어, 캐소드 스퍼터링에 의하여 예를 들어, 0.5㎛ 두께를 갖는 금속층을 증착하는 단계와,
도전층(42, 44, 46, 48)을 한정하기 위하여 그 층을 에칭하는 단계
이후에 얻어진 구조를 보여준다.
도 8j는
도 8i에 도시된 구조 상에 절연층(50)을 증착하는 단계와,
예를 들어, 구리로 이루어진 도전성 패드(52, 54, 56, 58)를 형성하는 단계
이후에 얻어진 구조를 보여준다.
도 8k는 제어 칩(14)을 광전자 칩(12)에 접합한 후에 얻어진 구조를 보여준다. 제어 칩(14)을 광전자 칩(12)에 접착하는 것은 도시되지 않은, 접속 마이크로볼 등과 같은 삽입물을 사용하여 실행될 수 있다. 변형으로서, 제어 칩(14)과 광전자 칩의 접착은, 삽입물을 사용하지 않고, 직접 접착함으로써 실행될 수도 있다. 직접 접착은, 특히 제어 칩(14)의 도전성 패드(62)의 금속 영역과 특히 광전자 칩(12)의 도전성 패드(52, 54, 56, 58)의 금속 영역의 금속 대 금속의 직접 접착과, 특히 제어 칩(14)의 절연층(50)과 유전체 영역과 특히 광전자 칩(12)의 절연층(50)의 유전체 영역의 유전체 대 유전체 접착을 구비할 수 있다. 제어 칩(14)과 광전자 칩(12)의 접착은, 광전자 칩(12)이 압력과 열을 가하면서 제어 칩(14)에 대하여 가압되는 열압착 방법에 의하여 실행될 수 있다.
도 8l은 기판(71)과 시드층(72, 73)이 제거된 후에 얻어진 구조를 보여준다. 기판(71)의 제거는 연마 및/또는 습식 에칭에 의하여 실행될 수 있다. 시드층(72, 73)의 제거는 습식 에칭, 건식 에칭, 또는 CMP에 의하여 실행될 수 있다. 절연층(74 또는 76)은 시드층(73)의 에칭 중에 에칭 정지층의 역할을 할 수 있다.
도 8m은, 실질적인 평면 표면(88)을 한정하기 위하여, 절연층(74 및 76)을 에칭한 후, 절연층(32), 절연층(34) 및 와이어(20, 22, 24)를 부분적으로 에칭한 후에 얻어진 구조를 보여준다. 이 제거 단계는 CMP에 의하여 실행될 수 있다. 와이어(20, 22, 24)의 남아있는 높이는 높이 H이며, 예를 들어 약 0.5㎛이다.
도 8n은, 예를 들어, 전체 표면(88) 상에, 예를 들어 50nm 두께를 갖는 TCO 층을 증착하고, TCO 층(18)만을 유지시키기 위하여 포토리소그래피에 의하여 이 층을 에칭함으로써 표면(88) 상에 도전층(18)을 형성한 후에 얻어진 구조를 보여준다.
도 8o는 도전층(48)을 노출시키기 위하여 절연층(34)의 전체 두께에 걸쳐 절연층(34)에 개구(36)를 에칭시킨 후 얻어진 구조를 보여준다. 이것은 포토리소그래피 기술에 의하여 실행될 수 있다.
도 8p는 개구(36)와, 도전층(18)과 접촉하는 표면(88)에 도전층(38)을 형성시킨 후 얻어진 구조를 보여준다. 이것은, 예를 들어 Ti/TiN/AlCu 형태의 도전층의 스택을, 표면(88)측의 전체 구조에 증착하고 도전층(38)만을 유지하기 위하여 이 층을 포토리소그래피 기술에 의하여 에칭함으로써 행해질 수 있다.
도 8q는 표면(17)을 한정하는 도전층(18) 상에 절연층을 형성한 후에 얻어진 구조를 보여준다. 이것은, 예를 들어 1㎛ 두께로 PECVD에 의하여 증착된 SiON 층이다.
표면(17) 상에 융기된 영역을 형성하는 부가 단계, 텍스쳐링 단계라고도 불리는 부가 단계가 빛의 추출을 증가시키기 위하여 제공될 수 있다.
후측으로부터의 와이어 높이의 감소는 이미 기재한 바와 같이, CMP-형태의 방법에 의하여 얻을 수 있으며, 또는 임의의 다른 건식 에칭 또는 습식 에칭 방법에 의하여 얻을 수도 있다. 얻어진 와이어의 높이, 특히 GaN으로 이루어진 와이어의 높이는, 와이어 그 자체 내에서의 광학적 상호작용에 의하여 와이어의 풋으로부터 광의 추출을 증가시키기 위하여 선택될 수 있다. 또한, 이 높이는 다른 와이어들 사이에서의 광학적 커플링을 조력하여 와이어의 조립체의 집단 방출을 증가시키기 위하여 선택될 수도 있다.
광전자 장치를 제조하는 방법의 다른 실시형태에 따르면, 헤드(26, 28, 30)는 모든 와이어(20, 22, 24)에 동시적으로 형성되지 않지만, 헤드가 형성되어서는 안되는 상부를 마스크하는 동안 3개의 성장 단계로 순차적으로 형성된다. 그때 와이어(20, 22, 24)는 모두 동일한 직경과 와이어 사이의 동일한 피치를 가질 수 있고, 활성 영역은 상이한 특성, 예를 들어, 상이한 비율의 인듐으로 형성되어 다른 파장의 방출을 얻을 수 있다.
특정한 실시형태만을 설명하고 있다. 다른 변형 및 수정은 당업자에게 일어날 것이다. 전기 신호로부터 광 방사선을 방출하여 발광 다이오드를 형성할 수 있는 3차원 반도체 구조가 기재되어 있다. 변형으로서, 그 구조는 초기 광 방사선을 검출하고, 반응으로서 전기 신호를 발생하여 광다이오드를 형성할 수 있다. 응용분야는 광전자 또는 태양광 분야와 관련이 있을 수 있다.

Claims (12)

  1. 전기적-도전성 패드(62)를 구비하는 제2 전자 회로(14)에 접착된 제1 광전자 회로(12)를 구비하는 광전자 장치(10)를 제조하는 방법으로서, 상기 제2 전자회로(14)는 전기적-도전성 패드(62)를 구비하고, 상기 제1 광전자 회로는 픽셀들을 구비하며, 각 픽셀에 대하여,
    제1 전기적-도전층(18)과,
    적어도 제1 및 제2의 3차원 반도체 소자(20, 22)로서, 상기 제1 전기적-도전층에 직교하게 연장되어 있으며, 상기 제1 전기적-도전층과 접촉하고, 상기 제1 전기적-도전층에 직교하게 측정된 동일한 높이(H)를 갖는, 제1 및 제2의 3차원 반도체 소자(20, 22)와,
    상기 제1 전기적-도전층과 반대측의 상기 제1의 3차원 반도체 소자의 단부에 놓여 있으며, 제1 파장의 제1 전자기 방사선을 방출하거나 또는 수신할 수 있는 제1 활성 영역(66)과,
    상기 제1 전기적-도전층과 반대측의 상기 제2의 3차원 반도체 소자의 단부에 놓여 있으며, 제1 파장과는 다른 제2 파장의 제2 전자기 방사선을 방출 또는 수신할 수 있는 제2 활성 영역(66)과,
    상기 전기적-도전성 패드(62)와 전기적으로 결합되어 있는 제2, 제3 및 제4 전기적-도전층(42, 44, 48)으로서, 상기 제2 전기적-도전층은 상기 제1 활성 영역에 결합되어 있으며, 상기 제3 전기적-도전층(44)은 상기 제2 활성 영역에 결합되어 있으며, 상기 제4 전기적-도전층(48)은 상기 제1 전기적-도전층에 결합되어 있는, 제2, 제3 및 제4 전기적-도전층(42, 44, 48)을 구비하고,
    상기 방법은,
    a) 상기 제1 광전자 회로(12)를 형성하는 단계와
    b) 상기 제2, 제3 및 제4 전기적-도전층(42, 44, 48)을 상기 전기적-도전성 패드(62)에 전기적으로 결합시킴으로써 상기 제1 광전자 회로를 제2 전자 회로(14)에 접착시키는 단계를
    구비하고,
    상기 단계 a)는,
    c) 상기 제1 및 제2의 3차원 반도체 소자(20, 22)를 지지대(70)에 동시에 형성하는 단계와,
    d) 상기 제1의 3차원 반도체 소자들(20) 사이와 상기 제2의 3차원 반도체 소자들(22) 사이에 유전체층(83)을 형성하는 단계와,
    e) 상기 유전체층(83)과 상기 제1 및 제2의 3차원 반도체 소자를 부분적으로 에칭하여 상기 제1 및 제2의 3차원 반도체 소자가 동일한 높이(H)를 갖게 하는 단계와,
    f) 상기 유전체층(83)을 전부 또는 부분적으로 제거하는 단계와,
    g) 상기 지지대와 반대측의 상기 제1의 3차원 반도체 소자의 단부에 상기 제1 활성 영역(66)을, 그리고 상기 지지대와 반대측의 상기 제2의 3차원 반도체 소자의 단부에 상기 제2 활성 영역(66)을 동시에 형성하는 단계와,
    h) 상기 제2, 제3 및 제4 전기적-도전층(42, 44, 48)을 형성하는 단계와,
    i) 상기 지지대를 제거하는 단계와,
    j) 상기 제1 전기적-도전층(18)을 형성하는 단계를
    구비하는 광전자 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 단계 g)와 h) 사이에, 상기 제1의 3차원 반도체 소자들 사이와 상기 제2의 3차원 반도체 소자들 사이에 전기적-절연층(32)을 형성하는 단계를 더 구비하고,
    상기 단계 i)와 j) 사이에, 상기 제1 및 제2 활성 영역(66)과 반대측의 제1 및 제2의 3차원 반도체 소자(20, 22)와 전기적-절연층(32)을 에칭하는 단계를 더 구비하는 광전자 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 전기적-도전층과 접촉하는 제1의 3차원 반도체 소자 각각의 직경(D1)은 상기 제1 전기적-도전층과 접촉하는 제2의 3차원 반도체 소자 각각의 직경(D2)보다 작은 광전자 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 제1의 3차원 반도체 소자는 제1 평균 피치에 따라서 규칙적으로 분포되어 있으며, 상기 제2의 3차원 반도체 소자는 상기 제1 평균 피치와 다른 제2 평균 피치에 따라서 규칙적으로 분포되어 있는 광전자 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 광전자 회로(12)는, 각 픽셀에 대하여,
    상기 제1 전기적-도전층(18)에 직교하게 연장하며, 상기 제1 전기적-도전층과 접촉하는 적어도 제3의 3차원 반도체 소자(24)로서, 상기 제1, 제2 및 제3의 3차원 반도체 소자(20, 22, 24)는 상기 제1 전기적-도전층에 직교하게 측정된 동일한 높이(H)를 갖는, 제3의 3차원 반도체 소자(24)와,
    상기 제1 전기적-도전층과 반대측의 제3의 3차원 반도체 소자의 단부에 놓여 있으며, 상기 제1 및 제2 파장과 다른 제3 파장의 전자기 방사선을 방출 또는 수신할 수 있는 제3 활성 영역(66)과,
    상기 전기적-도전성 패드(62)들 중 하나와 전기적으로 결합되어 있으며 상기 제3 활성 영역(66)과 결합되어 있는 제5 전기적-도전층(46)
    을 더 구비하는 광전자 장치의 제조방법.
  6. 제5항에 있어서,
    상기 제1 전기적-도전층과 접촉하는 제2의 3차원 반도체 소자 각각의 직경(D2)은 상기 제1 전기적-도전층과 접촉하는 제3의 3차원 반도체 소자 각각의 직경(D3)보다 작은 광전자 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 제1의 3차원 반도체 소자들은 제1 평균 피치에 따라 규칙적으로 분포되고, 상기 제2의 3차원 반도체 소자들은 상기 제1 평균 피치와 상이한 제2 평균 피치에 따라 규칙적으로 분포되고, 상기 제3의 3차원 반도체 소자들은 상기 제1 평균 피치와 상기 제2 평균 피치와는 상이한 제3 평균 피치에 따라서 규칙적으로 분포되는 광전자 장치의 제조 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 활성 영역(66)은 단일 양자 우물 또는 다수의 양자 우물을 구비하는 광전자 장치의 제조 방법.
  9. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2의 3차원 반도체 소자(20, 22)는 III-V 화합물, II-VI 화합물 또는, 그룹-IV 반도체 또는 화합물을 구비하는 그룹으로부터 선택된 반도체 재료로 만들어지는 광전자 장치의 제조 방법.
  10. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2의 3차원 반도체 소자(20, 22)는 와이어, 원뿔 또는 원뿔대 형상을 갖는 광전자 장치의 제조 방법.
  11. 제1항 또는 제2항에 있어서,
    상기 제1 전기적-도전층(18)에 평행하게 측정된 각 픽셀의 최대 크기는 5㎛보다 작은 광전자 장치의 제조 방법.
  12. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2의 3차원 반도체 소자(20, 22)는 와이어, 원뿔 또는 원뿔대 형상을 가지며, 상기 제1 전기적-도전층과 접촉하는 제1의 3차원 반도체 소자 각각의 직경(D1)은 상기 제1 전기적-도전층과 접촉하는 제2의 3차원 반도체 소자 각각의 직경(D2)보다 작으며, 상기 제1 및 제2 활성 영역(66)은 단일 양자 우물 또는 다수의 양자 우물을 구비하며, 상기 제1 활성 영역에 의하여 방출된 방사선의 파장은 상기 제2 활성 영역에 의하여 방출된 방사선의 파장보다 큰 광전자 장치의 제조 방법.
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